CN102859649A - 外延硅晶片及其制造方法、以及贴合soi晶片及其制造方法 - Google Patents

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Abstract

本发明的外延硅晶片，是使外延硅层气相生长在单晶硅基板的主表面上而成的外延硅晶片，所述外延硅晶片的特征在于：单晶硅基板的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，θ及φ不足10＇，外延硅层的掺杂剂浓度为1×1019/cm3以上。由此，提供一种外延晶片及其制造方法、以及使用该外延硅晶片而成的贴合SOI晶片及其制造方法，所述外延晶片是在单晶硅基板的主表面上，形成有掺杂剂浓度为1×1019/cm3以上的外延层，且外延层表面的条纹状凹凸得以被抑制。

Description

外延硅晶片及其制造方法、以及贴合SOI晶片及其制造方法
技术领域
本发明涉及一种在单晶硅基板的主表面上形成有外延硅层的外延硅晶片及其制造方法，以及一种贴合SOI晶片及其制造方法。
背景技术
作为半导体基板使用的单晶硅基板，是使用例如柴氏法(CzochraIskimethod，CZ法)对提拉而成的单晶硅棒，施加切片、倒角(去角取面)、研磨、蚀刻及镜面抛光等操作后制成。
并且，为了提高该单晶硅基板的表面部分的结晶品质，通过在高温条件下向单晶硅基板的主表面供应硅原料，使外延硅层气相生长的方法也被使用。
已知在此种外延硅晶片（以下，有时仅记载为外延晶片。）的制造方法中，根据不同的条件，会在表面上形成凹凸，而使元件特性变差。
例如，在专利文献1中，提出一种将进行外延生长的单晶硅基板的主表面的结晶学的台阶密度(stepdensity)抑制在约1010个/cm2以下的技术，作为预防这种凹凸的方法。
并且，在专利文献2中，提出有一种通过对单晶硅基板表面规定晶轴的角度范围，从而减少被称为雾影(haze)的凹凸的方法。
并且，在专利文献3中，提出有一种技术，所述技术是在存在称为结晶起因的微粒(Crystal Originated Particle，COP)的缺陷的单晶硅基板上，使外延硅层生长时，为防止被称为泪滴的凹凸的产生，对相对于单晶硅基板表面的晶轴的角度范围进行规定的技术。
此处，使外延硅层气相生长在单晶硅基板上的气相生长法中，当使外延层生长时，如果掺入高浓度的掺杂剂，则在外延层表面上高度差呈条纹状地形成，则表面形状变差。
现有技术文献
(专利文献)
专利文献1：日本特开平6-338464
专利文献2：日本特开2000-260711
专利文献3：日本特开2004-339003
发明内容
如上所述，当使外延层生长在单晶硅基板的主表面上时，存在以下问题：如果掺入高浓度的掺杂剂，那么在外延层表面上，高度差将形成为条纹状，表面形状变差。
然而，在任一上述技术中，关于抑制在外延层生长时掺入高浓度的掺杂剂时所产生的凹凸，均未作记载。如果存在此种凹凸，将对元件特性产生不良影响，并且，如果贴合具有这种凹凸的外延硅晶片，从而制成被称为绝缘体上硅(Silicon on Insulator，SOI)的晶片，将存在以下问题：贴合面的粘着性变差，从而产生缺陷。
本发明是有鉴于上述问题而完成，目的在于，提供一种外延硅晶片及其制造方法、以及使用该外延硅晶片的贴合SOI晶片及其制造方法，所述外延硅晶片，即使在单晶硅基板主表面上形成有掺杂剂浓度为1×1019/cm3以上的高浓度的外延层的情况下，也会抑制外延层表面的条纹状凹凸。
为了解决上述课题，本发明提供一种外延硅晶片，是使外延硅层气相生长在单晶硅基板的主表面上而成的外延硅晶片，所述外延硅晶片的特征在于：
前述单晶硅基板的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇，前述外延硅层的掺杂剂浓度为1×1019/cm3以上。
这样，形成一种外延硅晶片，通过将单晶硅基板的主表面调整成，自(100)面实质上仅在特定的方向具有一定的倾斜度（相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，且角度θ及角度φ不足10＇的倾斜度），即便在该单晶硅基板上形成有掺杂剂浓度为1×1019/cm3以上的高浓度的外延层的情况下，也会抑制外延层表面的条纹状凹凸。
此处，掺杂剂可以为磷。
并且，本发明提供一种外延硅晶片的制造方法，具有使外延硅层气相生长在单晶硅基板的主表面上的工序，所述外延硅晶片的制造方法的特征在于：
作为前述单晶硅基板，使用主表面相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇的单晶硅基板，
使掺杂剂浓度为1×1019/cm3以上的外延层气相生长在该单晶硅基板的主表面上。
如果使用本发明的这种外延硅晶片的制造方法，可以制造一种外延硅晶片，即使高浓度地掺入掺杂剂，也可以抑制外延硅层表面的条纹状凹凸。
此处，掺杂剂可以为磷。
并且，本发明提供一种贴合SOI晶片的制造方法，贴合结合晶片与基体晶片来制造贴合SOI晶片，所述贴合SOI晶片的制造方法的特征在于：
使用由前述方法制造而成的外延硅晶片，作为所述结合晶片及/或所述基体晶片，从而制造贴合SOI晶片。
这样，如果使用由前述方法制造而成的外延硅晶片来作为贴合晶片，可以制造一种具有高浓度（掺杂剂浓度为1×1019/cm3以上）的SOI层的贴合SOI晶片。并且，如果使用由前述方法制造而成的外延硅晶片来作为基体晶片，可以制造一种在绝缘膜（埋入式氧化膜）的正下方具有高浓度层（外延层）的贴合SOI晶片。并且，也可以将由前述方法制造而成的外延硅晶片用于结合晶片和基体晶片两者。
并且，本发明提供一种贴合SOI晶片，是在基体晶片的上部至少依次形成埋入式氧化膜、SOI层而成的贴合SOI晶片，所述贴合SOI晶片的特征在于：
前述SOI层的掺杂剂浓度为1×1019/cm3以上，且该SOI层的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。
本发明的这种贴合SOI晶片，具有掺杂剂浓度为1×1019/cm3以上的高浓度的SOI层，而且，贴合界面的粘着性得到改善，进而成为一种由贴合不良所引起的缺陷的产生得以被抑制的优质贴合SOI晶片。
此时，前述基体晶片是使掺杂剂浓度为1×1019/cm3以上的外延硅层气相生长在单晶硅基板上而成的外延硅晶片，该外延硅晶片的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。
这样，如果基体晶片为上述外延硅晶片，可以在埋入式氧化膜正下方具有高浓度层（外延层），而且，贴合SOI晶片的贴合界面的粘着性得到改善，进而贴合SOI晶片的缺陷的产生得以被大幅度抑制。
并且，本发明提供一种贴合SOI晶片，是在基体晶片的上部至少依次形成埋入式氧化膜、SOI层而成的贴合SOI晶片，所述贴合SOI晶片的特征在于：
前述基体晶片是使掺杂剂浓度为1×1019/cm3以上的外延硅层气相生长在单晶硅基板上而成的外延硅晶片，该外延硅晶片的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。
本发明的这种贴合SOI晶片，在埋入式氧化膜正下方具有高浓度层（外延层），而且，贴合界面的粘着性得到改善，进而成为一种由贴合不良所引起的缺陷的产生得以被抑制的优质贴合SOI晶片。并且，这时，掺杂剂可以为磷。
综上所述，根据本发明，可以提供一种外延硅晶片及其制造方法，所述外延硅晶片是在单晶硅基板主表面上，形成有掺杂剂浓度为1×1019/cm3以上的高浓度的外延层，且外延层表面的条纹状凹凸得以被抑制。并且，根据本发明，可以提供一种贴合SOI晶片以及这些晶片的制造方法，所述贴合SOI晶片是具有高浓度（掺杂剂浓度为1×1019/cm3以上）的SOI层且缺陷的产生得以被抑制的优质贴合SOI晶片，或在绝缘膜（埋入式氧化膜）的正下方具有高浓度层（外延层）的贴合SOI晶片。
附图说明
图1(a)是根据表示[0-1-1]方向的米勒指数显示，图1(b)是根据表示[01-1]方向的米勒指数显示，图1(c)是根据表示[0-11]方向的米勒指数显示。
图2是表示本发明的外延硅晶片的纵剖面图。
图3是用以说明单晶硅基板的主表面的倾斜度（偏角）的图。
图4是表示单晶硅基板的主表面的倾斜范围的图。
图5是当掺杂剂浓度较低时的外延硅生长的说明图。
图6是当掺杂剂浓度较高时的外延硅生长的说明图。
图7是本发明的外延硅晶片的外延生长的说明图。
图8是表示本发明的贴合SOI晶片的制造方法的一例的流程图。
图9是表示本发明的贴合SOI晶片的另一例的图。
图10(a)是比较由实施例1、比较例1及比较例2所得的外延硅晶片的表面的高度差的大小的图，图10(b)是使用原子力显微镜来观察由实施例1及比较例2所得的外延晶片的表面的观察图。
图11是对由实施例2及比较例3所得的SOI晶片上的贴合不良缺陷的个数进行比较的图。
具体实施方式
以下，更具体地说明本发明。
如前所述，在使外延硅层气相生长在单晶硅基板的主表面上而成的外延晶片中，在外延层生长时掺入高浓度的掺杂剂的情况下，出现了产生条纹状凹凸的问题。
从本发明者们的各种研究的结果发现，在使外延硅层气相生长在单晶硅基板的主表面上而成的外延硅晶片中，通过将单晶硅基板的主表面调整成，自(100)面实质上仅在特定方向具有一定的倾斜度，即使在掺杂剂浓度为1×1019/cm3以上的条件下，于单晶硅基板的主表面上形成外延层，也会抑制外延层表面的凹凸。
即，本发明的外延硅晶片，是使外延硅层气相生长在单晶硅基板的主表面上而成的外延硅晶片，所述外延硅晶片的特征在于：单晶硅基板的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，角度θ及角度φ不足10＇，外延硅层的掺杂剂浓度为1×1019/cm3以上。
此处，[0-1-1]方向、[01-1]方向、[0-11]方向，是指图1(a)～(c)所示的方向。
根据本发明，通过使单晶硅基板的主表面相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只偏角角度θ，并向[01-1]方向或[0-11]方向只偏角角度φ，且偏角角度θ及偏角角度φ不足10＇，在使外延硅层气相生长在该单晶硅基板的主表面上时，即使在外延硅层的掺杂剂浓度为1×1019/cm3以上的条件下，也会大幅度抑制外延层表面的凹凸。
以下，图2是表示本发明的外延硅晶片的纵剖面图。如图2所示，外延硅晶片W具备使掺杂剂浓度为1×1019/cm3以上的外延硅层2在主表面1a上气相生长的单晶硅基板1。
单晶硅基板1的主表面1a被调整为，自(100)面实质上仅在特定方向具有一定的倾斜度（偏角）。此处，关于单晶硅基板1的主表面1a的偏角，参照图3进行说明。
在图3中，将(100)面3内的一点作为O点。并且，在(100)面3内，取通过O点的晶轴[011]、[0-1-1]、[01-1]及[0-11]。而且，在(100)面3内配置长方体4。更详细来说，以将长方体4的一个顶点置于O点处，使汇集到这一顶点的3条边与[011]、[01-1]及[100]轴保持一致的方式来配置长方体4。
这时，若将长方体4的侧面5、6的对角线OA、OB与[100]轴所夹的倾斜角度（偏角角度）定为角度θ和角度φ，则以长方体4的对角线OC为法线的单晶硅基板1，主表面1a相对于[100]轴，自(100)面向[011]方向只倾斜角度θ，且向[01-1]方向只倾斜角度φ。这些角度θ及角度φ如图4所示，均不足10＇。
相对于单晶硅基板的[100]轴，如果主表面的倾斜角度φ及θ变大，则在单晶硅基板的主表面上形成结晶学的原子台阶(atomic step，原子级的高度差)。将这时的主表面上的外延硅生长的情况用图进行说明。
如图5中的(a)所示，在磷等掺杂剂浓度较低的普通的外延生长中，硅原子固着在台阶位置上，由此，层叠出硅原子层。如图5中的(b)所示，即使这时进行层叠，台阶的高度保持1原子份，不会极端地变大。
与此相对，用图6对关于在外延层中的掺杂剂（例如磷）的浓度为1×1019/cm3以上的条件下的外延生长进行说明。如图6中的(a)所示，磷的浓度为1×1019/cm3以上的高浓度时，磷原子固着于台阶位置的概率得到提高。如图6中的(b)所示，在该磷原子的位置上，硅的固定被阻碍，生长暂时变慢。台阶的密度较高时，在此延迟期间下一个台阶赶上，形成具有2原子份的高度差的台阶。2原子份的台阶与1原子台阶相比，生长必需的硅原子的个数是其2倍，台阶的生长移动变慢。因此，如图6中的(c)所示，一旦形成这种异常台阶，1原子台阶逐一赶上，高度差进一步变大。一旦此现象在多个位置产生，将形成如图6(d)所示的主表面的凹凸。即使添加磷以外的掺杂剂（锑、砷、硼）也会产生这种现象。
本发明中，将倾斜角度φ及θ设定为不足10＇，由此，降低进行外延生长的单晶硅基板的主表面的结晶学的原子台阶的密度。用图7说明这时的效果。台阶的密度较低时，如图7(a)所示，即使发生磷原子的暂时的台阶生长延迟时，如图7(b)所示，在下一个原子台阶到达之前，硅的生长恢复的概率提高。这时，原子台阶的间隔虽会发生一些变化，但如图7(c)及(d)所示，原子台阶的高度差仍为1层份。因此，即使是含有高浓度的掺杂剂的外延生长也可减少外延硅晶片主表面的凹凸。
接着，对本发明的图2的外延硅晶片W的制造方法进行说明。
首先，使用柴氏法将单晶硅棒（未图示）提起。接着，对单晶硅棒进行块切割。接着，将单晶硅棒切片。
此处，以应生成的单晶硅基板1的主表面1a，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，且这些角度θ及角度φ不足10＇的方式，将单晶硅棒切片。而且，进行倒角、研磨、蚀刻、镜面抛光及清洗等表面处理，准备单晶硅基板1。
然后，使掺杂剂浓度为1×1019/cm3以上的外延硅层2气相生长在单晶硅基板1的主表面1a上。
另外，气相生长也可用现有的通常方法进行。在本发明中，作为掺杂剂气体，使用磷化氢气体等、作为原料气体，使用二氯硅烷气体和甲硅烷等，在掺杂剂浓度为1×1019/cm3以上的条件下，使外延层2气相生长。另外，作为掺杂剂，也可使用磷以外的锑、砷及硼等。
以往，在掺入高浓度的掺杂剂的外延层的表面上会出现产生凹凸的问题，但本发明的外延硅层2的表面可大幅度抑制这种条纹状凹凸。
并且，在将如上所得的外延硅晶片W作为结合晶片及/或基体晶片使用，制造贴合SOI晶片时，因贴合面的粘着性提高，可抑制贴合SOI晶片的缺陷的产生。
在贴合晶片的制造方法中，将2枚晶片贴合后，作为将一枚晶片薄膜化的方法，通常已知的有使用研削、研磨进行操作的方法和离子注入剥离法（也称为智能剪切(注册商标)法），任一方法中，都可使用本发明的外延硅晶片。
本发明的贴合SOI晶片的制造方法（智能剪切法(注册商标)）的一例如图8所示。
首先，在图8的工序(a)中，准备结合晶片7及基体晶片8。在本发明中，可使用上述外延晶片W作为结合晶片7及/或基体晶片8。在图8中，表示将上述外延晶片W作为结合晶片7使用时的贴合SOI晶片的制造方法。
另外，作为不使用上述外延晶片W的晶片，可使用，例如，单晶硅的抛光晶片、热处理晶片等各种晶片。
预先在结合晶片7及基体晶片8两个晶片上，或任一方上形成绝缘膜9。并且，也可两个晶片上都没有形成。在图8(a)中，在结合晶片7上形成有绝缘膜9。这时作为绝缘膜9，可使例如热氧化膜、CVD氧化膜等形成。
接着，在工序(b)中，自结合晶片7的绝缘膜9的表面将氢离子，稀有气体离子等至少1种以上的气体离子离子注入，在晶片（外延层）内部形成离子注入层10。这时，为得到规定厚度的SOI层，可酌情选择注入能量、注入量、注入温度等其他离子注入条件。
接着，在工序(c)中，使结合晶片7的绝缘膜9和基体晶片8靠紧并贴合。
接着，在工序(d)中，借进行剥离热处理，将结合晶片7以离子注入层10为界来进行剥离，在基体晶片8上经由埋入式氧化膜（绝缘膜）9，制造出一种形成有SOI层11的贴合SOI晶片12。
作为剥离热处理，并没有特别限制，但可将已贴合的晶片在氮气氛中以高达500～600℃的温度一边升温一边进行热处理，由此进行结合晶片7的剥离。
对以上述方式制造出的贴合SOI晶片12，通过将例如用以提高贴合界面的结合强度的结合热处理置于氧化性气氛下或非氧化性气氛下，在1000℃以上的温度下进行，之后进行研磨和牺牲氧化处理等处理薄膜化SOI层至所希望的厚度，则完成最终的贴合SOI晶片。
如上所述，可通过将本发明的外延硅晶片W作为结合晶片7使用，制造贴合SOI晶片12。
即，在本发明中，可以提供一种贴合SOI晶片12，如图8(d)所示，是在基体晶片8的上部至少依次形成埋入式氧化膜9、SOI层11而成的贴合SOI晶片12，该贴合SOI晶片12的特征在于：SOI层11的掺杂剂浓度为1×1019/cm3以上，且，此SOI层11的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，此角度θ及角度φ不足10＇。
然后，如果将具有掺杂剂浓度为1×1019/cm3以上的高浓度外延层的外延晶片W作为结合晶片7使用，可以提供一种具有高浓度SOI层11的SOI晶片12。并且，这种贴合SOI晶片12，成为一种贴合界面的粘着性得到改善，抑制缺陷的产生的优质贴合SOI晶片12。
在图8所示的本发明的贴合SOI晶片的制造方法中，而且，也可使用本发明的外延硅晶片W作为基体晶片8。
即，根据本发明，如图9(a)所示，是一种使掺杂剂浓度为1×1019/cm3以上的外延硅层2气相生长在单晶硅基板1上而成的外延硅晶片W，并可以制造出一种在外延硅晶片W的上部依次形成埋入式氧化膜9、SOI层11而成的贴合SOI晶片13，其中外延硅晶片W的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。如上所述，可将具有高浓度外延层的外延晶片W用于结合晶片7和基体晶片8两方。
并且，可将本发明的具有高浓度外延层的外延晶片W仅用于基体晶片8。
即，根据本发明，可以提供一种贴合SOI晶片14，如图9(b)所示，是使掺杂剂浓度为1×1019/cm3以上的外延硅层2气相生长在单晶硅基板1上而成的外延硅晶片W，在外延硅晶片W的上部至少依次形成埋入式氧化膜9、SOI层11＇，其中，该外延硅晶片W的主表面相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。即，可以制造出一种在埋入式氧化膜9正下方具有高浓度的外延层2的贴合SOI晶片14。
基于使用贴合SOI晶片来制造的元件的规格，决定是否选择将本发明的外延硅晶片用于结合晶片及/或基体晶片。
本发明的这种贴合SOI晶片12、13、14，可大幅度抑制由贴合不良所引起的SOI表面的缺陷。
[实施例]
以下，通过实施例及比较例更具体地说明，但本发明并不限定于这些实施例。
（实施例1）
单晶硅基板的主表面，相对于[100]轴，自(100)面向[011]方向只倾斜角度θ，并向[01-1]方向只倾斜角度φ，角度θ和角度φ满足6＇(0.1°)≤θ≤9＇(0.15°)、φ=1＇的多个单晶硅基板（直径300mm）的主表面上，在外延层中的磷的浓度为2×1019/cm3的条件下，一边导入磷化氢(PH3)气体，一边在1080℃的生长温度下气相生长3μm的外延层。原料气体使用二氯硅烷。
（比较例1）
在上述角度θ和角度φ满足10＇≤θ≤14＇、1＇≤φ≤5＇的多个单晶硅基板（直径300mm）的主表面上，外延层中的磷的浓度为2×1019/cm3的条件下，一边导入磷化氢(PH3)气体，一边在1080℃的生长温度下气相生长3μm的外延层。原料气体使用二氯硅烷。
（比较例2）
在上述角度θ和角度φ满足10＇≤θ≤14＇、1＇≤φ≤5＇的多个单晶硅基板（直径300mm）的主表面上，在外延层中的磷的浓度为5×1018/cm3的条件下，一边导入磷化氢(PH3)气体，一边在1080℃的生长温度下气相生长3μm的外延层。原料气体使用二氯硅烷。
比较实施例1、比较例1及比较例2中所得的外延硅晶片的表面的高度差的大小的图表，用图10(a)来表示。另外，使用原子力显微镜(Atomic ForceMicroscope，AFM)装置来测量高度差，实施30μm见方(30μm×30μm)的区域的测量，将其区域内的峰谷值(Peak toValley，P-V)作为高度差。另外，实施例1及比较例1中由原子力显微镜装置所得的外延晶片的表面的观察图，用图10(b)来表示。
比较例1中所得的外延晶片形成超过0.5nm的高度差，且，可看出其大小依存于θ的偏角并有变大的趋势。与此相对，实施例1的晶片的表面的高度差抑制在不足0.5nm。由此确认为通过使θ不足10＇，可抑制晶片的表面的高度差使之不足0.5nm。另外，0.5nm的高度差的值与由该测量装置所测量的高度差的下限值大致相等，如在此值以下，则高度差判断为轻微。
另外，在实施例1和比较例1中，将任一φ固定在5＇以下，使θ变化，但可了解的是，因在结晶学中θ和φ是等价关系，对于φ也有同样的角度依存性。
并且，在比较例2中，与比较例1同样地使θ变化，这时，抑制在不足0.5nm高度差内，而与θ无关。认为在比较例2中，掺杂剂的浓度较低，即使θ的角度变大，高度差也不会变大。
而且，测量在除了将外延层的磷浓度设为1×1019/cm3、3×1019/cm3、5×1019/cm3外，其他条件与实施例1条件相同情况下制造的外延硅晶片的表面的高度差的大小时，任一情况下，高度差均被抑制于不足0.5nm。由此可说，本发明在外延层的磷浓度在1×1019/cm3以上时有效。
接着，对于使用上述实验中所得的外延晶片，制造贴合SOI晶片时的效果，使用以下的实施例和比较例进行说明。
（实施例2）
将实施例1中所得的外延晶片作为结合晶片（形成SOI层的晶片）使用，通过图8所示的贴合SOI晶片的制造方法（离子注入剥离法），在以下的条件下制造贴合SOI晶片。
（结合晶片）实施例1中制造的外延晶片
（基体晶片）单晶硅基板，直径300mm，p型(100)，10Ωcm
（形成氧化膜）在结合晶片的表面上形成150nm的热氧化膜
（注入离子）通过结合晶片表面的氧化膜，氢离子，50keV，6×1016/cm2
（剥离热处理）500℃，30分钟
对剥离后的SOI晶片，在氧化性气氛中进行结合热处理，除去表面氧化膜后，在氩气气氛下，以1200℃的温度，进行1小时的热处理，即平坦化加热处理，而且，进行牺牲氧化处理使最终SOI层的膜厚为100nm。之后，使用表面缺陷检查装置SP2（科磊(KLA-Tencor)公司制造）观察SOI表面，将0.5μm以上大小的缺陷作为贴合不良缺陷的个数进行计算。
（比较例3）
将具有比较例1中所得的高度差的外延晶片作为结合晶片（形成SOI层的晶片）使用，在与实施例3同样的条件下，通过离子注入剥离法制造贴合SOI晶片，观察表面的缺陷。
比较实施例2及比较例3中所得的SOI晶片上的贴合不良缺陷的个数的图表，用图11表示。比较例3中的SOI晶片，由于作为材料的外延晶片的凹凸，经常因贴合不良而产生SOI表面的缺陷，相反，实施例2中缺陷的产生得以被抑制。
另外，本发明并不限定上述实施方式。上述实施方式是举例说明，与本发明的权利要求范围所记载的技术思想实质上具有相同的构成，取得同样的作用效果的任何方式均包含在本发明的技术范围内。
例如，在本发明中，作为单晶硅基板的主表面开示有(100)面、作为主表面的倾斜方向开示有[011]或[0-1-1]、[01-1]或[0-11]，只要是与这些等价的主表面及倾斜方向均可实现与本发明相同的作用效果，均包含于本发明的技术范围内。

Claims (9)

1.一种外延硅晶片，是使外延硅层气相生长在单晶硅基板的主表面上而成的外延硅晶片，所述外延硅晶片的特征在于：
前述单晶硅基板的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇，
前述外延硅层的掺杂剂浓度为1×1019/cm3以上。
2.如权利要求1所述的外延硅晶片，其中，前述掺杂剂为磷。
3.一种外延硅晶片的制造方法，具有使外延硅层气相生长在单晶硅基板的主表面上的工序，所述外延硅晶片的制造方法的特征在于：
作为前述单晶硅基板，使用主表面相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇的单晶硅基板，
使掺杂剂浓度为1×1019/cm3以上的外延层气相生长在该单晶硅基板的主表面上。
4.如权利要求3所述的外延硅晶片的制造方法，其中，前述掺杂剂为磷。
5.一种贴合SOI晶片的制造方法，贴合结合晶片与基体晶片来制造贴合SOI晶片，所述贴合SOI晶片的制造方法的特征在于：
使用由权利要求3或4所述的方法制造而成的外延硅晶片，作为所述结合晶片及/或所述基体晶片，从而制造贴合SOI晶片。
6.一种贴合SOI晶片，是在基体晶片的上部至少依次形成埋入式氧化膜、SOI层而成的贴合SOI晶片，所述贴合SOI晶片的特征在于：
前述SOI层的掺杂剂浓度为1×1019/cm3以上，且该SOI层的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。
7.如权利要求6所述的贴合SOI晶片，其中，前述基体晶片是使掺杂剂浓度为1×1019/cm3以上的外延硅层气相生长在单晶硅基板上而成的外延硅晶片，该外延硅晶片的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。
8.一种贴合SOI晶片，是在基体晶片的上部至少依次形成埋入式氧化膜、SOI层而成的贴合SOI晶片，所述贴合SOI晶片的特征在于：
前述基体晶片是使掺杂剂浓度为1×1019/cm3以上的外延硅层气相生长在单晶硅基板上而成的外延硅晶片，该外延硅晶片的主表面，相对于[100]轴，自(100)面向[011]方向或[0-1-1]方向只倾斜角度θ，并向[01-1]方向或[0-11]方向只倾斜角度φ，前述角度θ及角度φ不足10＇。
9.如权利要求6至8中任一项所述的贴合SOI晶片，其中，前述掺杂剂为磷。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109690738A (zh) * 2016-09-07 2019-04-26 信越半导体株式会社 外延硅晶片的制造方法及半导体器件的制造方法
CN109791878A (zh) * 2016-08-10 2019-05-21 胜高股份有限公司 外延硅晶片及外延硅晶片的制造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
US20150270344A1 (en) 2014-03-21 2015-09-24 International Business Machines Corporation P-fet with graded silicon-germanium channel
CN103871902A (zh) 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法
CN105869991B (zh) 2015-01-23 2018-05-11 上海华力微电子有限公司 用于改善SiGe厚度的均匀性的方法和***
CN105990172B (zh) 2015-01-30 2018-07-31 上海华力微电子有限公司 嵌入式SiGe外延测试块的设计
CN105990342B (zh) 2015-02-13 2019-07-19 上海华力微电子有限公司 具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺
CN104851884A (zh) 2015-04-14 2015-08-19 上海华力微电子有限公司 用于锗硅填充材料的成形腔
CN104821336B (zh) 2015-04-20 2017-12-12 上海华力微电子有限公司 用于使用保形填充层改善器件表面均匀性的方法和***
FR3036845B1 (fr) * 2015-05-28 2017-05-26 Soitec Silicon On Insulator Procede de transfert d'une couche d'un substrat monocristallin
CN105097554B (zh) 2015-08-24 2018-12-07 上海华力微电子有限公司 用于减少高浓度外延工艺中的位错缺陷的方法和***
EP3179093A1 (en) * 2015-12-08 2017-06-14 Winfoor AB Rotor blade for a wind turbine and a sub-member
JP6474048B2 (ja) * 2015-12-25 2019-02-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
CN116884928A (zh) * 2016-08-12 2023-10-13 Qorvo美国公司 具有增强性能的晶片级封装
WO2018186248A1 (ja) * 2017-04-06 2018-10-11 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338464A (ja) * 1993-05-31 1994-12-06 Toshiba Corp 半導体装置用基板
CN101151708A (zh) * 2005-04-06 2008-03-26 信越半导体股份有限公司 Soi晶圆制造方法及用该方法制造的soi晶圆
JP2008159667A (ja) * 2006-12-21 2008-07-10 Siltronic Ag Ｓｏｉ基板及びｓｏｉ基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226891A (ja) * 1986-03-28 1987-10-05 Shin Etsu Handotai Co Ltd 半導体装置用基板
JPH03194921A (ja) * 1989-12-22 1991-08-26 Showa Denko Kk 半導体エピタキシャルウェハー及びその製造方法
JP2772183B2 (ja) * 1991-11-30 1998-07-02 東芝セラミックス株式会社 シリコンウェハの製造方法
JP2000260711A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体基板製造方法
JP2001274049A (ja) * 2000-03-27 2001-10-05 Toshiba Microelectronics Corp 半導体基板及びその製造方法
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
JP2003204048A (ja) 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP4089354B2 (ja) * 2002-08-30 2008-05-28 株式会社Ｓｕｍｃｏ エピタキシャルウェーハとその製造方法
JP2004339003A (ja) 2003-05-15 2004-12-02 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
JP4423903B2 (ja) * 2003-07-17 2010-03-03 信越半導体株式会社 シリコンエピタキシャルウェーハ及びその製造方法
JP2008171958A (ja) * 2007-01-10 2008-07-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338464A (ja) * 1993-05-31 1994-12-06 Toshiba Corp 半導体装置用基板
CN101151708A (zh) * 2005-04-06 2008-03-26 信越半导体股份有限公司 Soi晶圆制造方法及用该方法制造的soi晶圆
JP2008159667A (ja) * 2006-12-21 2008-07-10 Siltronic Ag Ｓｏｉ基板及びｓｏｉ基板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791878A (zh) * 2016-08-10 2019-05-21 胜高股份有限公司 外延硅晶片及外延硅晶片的制造方法
CN109690738A (zh) * 2016-09-07 2019-04-26 信越半导体株式会社 外延硅晶片的制造方法及半导体器件的制造方法
CN109690738B (zh) * 2016-09-07 2023-05-23 信越半导体株式会社 外延硅晶片的制造方法及半导体器件的制造方法

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Publication number Publication date
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