TW546840B - Non-volatile semiconductor memory device - Google Patents

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TW546840B
TW546840B TW091111486A TW91111486A TW546840B TW 546840 B TW546840 B TW 546840B TW 091111486 A TW091111486 A TW 091111486A TW 91111486 A TW91111486 A TW 91111486A TW 546840 B TW546840 B TW 546840B
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Taiwan
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mos transistor
transistor
memory device
volatile semiconductor
gate electrode
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TW091111486A
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Nozomu Matsuzaki
Yoshiaki Kamigaki
Shinichi Minami
Kozo Katayama
Toshihiro Tanaka
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Hitachi Ltd
Hitachi Ulsi System Co Ltd
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546840 A7 B7 五、發明説明（1) 技術領域 請 先 閲 讀 背 面 意 事 項 再 填 寫 本 頁 本發明是關於非揮發性半導體記憶裝置之構造以及讀 出動作，特是關於在低電源電壓下高速讀出所儲存之程 式的技術。 背景技術 半導體多g揮發性記憶裝置被廣泛使用在資料和程式之 儲存用途。待化爲記憶機能之裝置（記憶體晶片）一般不 被使用在要求短存取時間之用途。在適用於與邏輯裝置之 混載的非揮發性半導體記憶裝置而被廣泛使用者，可舉出 ***閘極型單元。此單元由執掌記憶之記憶體MOS電晶體 ，和選擇該記億體部以取出資訊用之選擇MOS電晶體之2 個電晶體所構成。 經濟部智慧財產局員工消費合作社印製 周知文獻有 IEEE，VLSI 技術論集 （IEEE，VLSI Technology Symposium)之1994年預稿集71頁至72頁所記載 之習知技術（A )。第1圖顯示該記憶體單元，簡單說明構 造與動作。對浮置閘（Floating. Gate)之電荷植入是利用熱 電子之發生的源極側植入方式。植入是在圖中的injection 之文字與箭頭所示之位置發生。被儲存在浮置閘之電荷由 浮置閘尖端部釋出於控制閘（Control Gate )。此時，需要 在控制閘施加12伏特之高電壓。作用爲電荷釋出電極之控 制閘也爲讀出選擇M0S電晶體之閘極電極。選擇M〇S電晶 體部之閘極氧化膜爲堆積氧化膜，也作用爲電氣地絕緣浮 置閘與選擇M0S電晶體閘極電極。 本紙張尺度適用中國國家標準（CNS )八4規格（21〇'〆297公釐） -4 - 546840 A7 _____B7_ 五、發明説明（2) 此單元方式在作爲記憶裝置的動作控制上簡單之故， 會δ夠使周邊的控制電路以小規模完成。結果爲：雖然混載 了非揮發性§己憶裝置，但是因而增加的面積變小，有助於 晶片成本之降低。 ***閘極型單元之其它的周知文獻有美國專利 113?4,659,82 8、118?5,408，115、日本專利特開平 5- 1 36422 等 〇 關於與具有高度之邏輯演算機能的半導體裝置被混載 於同一晶片上，使用在提供所儲存之程式用之非揮發性半 導體記憶裝置，其讀出動作之高速性變得很重要。特別是 在被混載於利用近年來之以微細而且低電壓驅動之CMOS 電晶體的高性能邏輯裝置之非揮發性半導體記憶裝置中， 讀出速度之高速性更漸被強烈要求。 經濟部智慧財產局員工消費合作社印製 在如習知技術（A )之習知的***閘極型單元中，其構 成爲選擇M〇S電晶體之閘極電極也作用爲抹除電極。因此 ，閘極絕緣膜也爲了確保絕緣耐壓，不得不使其與寫入、 抹除電壓控制用之高耐壓M0S電晶體之閘極絕緣膜爲相同 之膜厚。選擇M〇S電晶體之Gm變小，成爲無法充分取得 讀出電流之構造，在此情況下，不適合在低電壓下之高速 動作。 另外，周知文獻之美國專利USP4,659,828以及 USP5,408，1 15是關於寫入、抹除動作之發明，並未言及讀出 動作性能之提升。進而，周知文獻之日本專利特開平5_ 1 3 6422雖揭示與本發明最爲類似之形狀，但是爲絕緣鄰接 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 546840 A7 _B7_ 五、發明説明（3) 2個之閘極電極之方法的發明，並無關於讀出性能之揭示 。需要適合高性能化之邏輯演算裝置而在習知技術並不存 在之非揮發性記憶裝置。 發明之揭示 在以下列舉本發明之特徵。不一定要具備全部之特徵 ，在單獨或者種種組合中也有效。又，分離在寫入、抹除 時，被施加高電壓之閘極電極與選擇MOS電晶體之閘極電 極而構成之點爲本發明的前提要件。 藉由使選擇MOS電晶體之閘極絕緣膜比處理寫入、抹 除電壓之高耐壓MOS電晶體的閘極絕緣膜還薄，提高選擇 MOS電晶體之Gm。另外，選擇MOS電晶體之絕緣膜在最 薄之情形，設定爲與擔任邏輯演算部（核心邏輯）之MOS 電晶體或者處理與外部之信號輸入輸出之I/O用MOS電晶 體之閘極氧化膜相等。以高速動作之核心邏輯用MOS電晶 體驅動選擇M0S電晶體之閘極電極。 經濟部智慧財產局員工消費合作社印製 構成單元之選擇MOS電晶體的擴散層與具有該閘極氧 化膜之核心邏輯用或者I/O用MOS電晶體之擴散層共通化 ，抑制短通道效果。另外，記憶保持用MOS電晶體之擴散 層具有比選擇MOS電晶體之擴散層還高之接合耐壓。 決定選擇MOS電晶體之臨界値之通道不純物的P型濃 度設定爲該電晶體之臨界値成爲正的，而且比記憶保持用 Μ〇S電晶體之該者濃度還尚。另外’將_己億保持用Μ〇S電 晶體之通道不純物之濃度設定爲比選擇MOS電晶體之該者 本紙張尺度適用中國國家標準（CNS )八4規格（210Χ297公釐） -6- 546840 A7 B7 _ 五、發明説明（4) 還低’以使得記憶保持用MOS電晶體可以在抹除時之臨界 値充分低而可以取得大的讀出電流。 發明之最好實施形態 經濟部智慧財產笱員工消費合作社印製 第2圖是顯示利用浮置閘之記憶體單元的本發明之第1 實施形態的剖面圖。記憶體單元由：設置在矽基板上之p 型井區域PWEL、成爲源極區域之n型擴散層MS、成爲汲 極區域之η型擴散層MD、浮置閘FLG、隧道氧化膜FT〇、 層間絕緣膜INTP、在寫入、抹除時施加高電壓用之記憶體 閘極電極MG(材質爲η型多晶矽）、記憶體閘極電極MG保 護用之氧化膜CAP、選擇MOS電晶體之閘極氧化膜STOX 、由η型多晶矽形成之選擇閘極電極SG、絕緣選擇閘極電 極SG與記憶體閘極電極MG之絕緣膜GAPΟΧ，其特徵爲： 閘極氧化膜STOX之膜厚製造成比絕緣膜GAPOX薄，比寫 入、抹除用之高耐壓MOS電晶體之該者薄。閘極氧化膜 STOX與絕緣膜GAPOX以不同層形成。層間絕緣膜INTP在 浮置閘型中，可以爲一般所使用之矽的氧化膜/氮化膜/ 氧化膜之積層構造。 第3圖是顯示第2圖所揭示之單元的動作與電壓的施加 方法。此處，定義對浮置閘FLG之電荷植入爲寫入（ Program)。寫入方式是利用源極側植入之熱電子寫入，施 加在汲極區域MD之電壓Vd爲5伏特，施加在記憶體閘極 電極MG之電壓Vmg爲10伏特，施加在選擇M0S電晶體之 閘極電極SG的電壓Vsg與該電晶體的臨界値電壓槪略相同 本紙張尺度適用中國國家樣準（CNS ) A4規格（210 X297公釐） 546840 A7 _ _B7___ 五、發明説明（5) 。熱電子之發生區域與第1圖相同，爲2個閘極電極被絕緣 之區域下的通道部。 (請先閱讀背面之注意事項再填寫本頁) 成爲抹除動作之由浮置閘FLG的電荷釋放之情形’使 之產生使儲存電荷（電子）朝向P型井區域PWEL釋放之 電場。例如，設電位差爲20V之情形，設施加在記憶體閘極 電極MG之電壓Vmg爲-20伏特，施加在p型井區域PWEL 之電壓Vwell爲0伏特。或者設施加在記憶體閘極電極MG 之電壓Vmg爲-10伏特，施加在P型井區域PWEL之電壓 Vwell爲10伏特，施加在閘極電極SG之電壓Vsg爲10伏特 。對閘極電極SG之施加電壓Vsg是使閘極電極SG與p型 井區域PWEL之電位差不見，閘極氧化膜STOX不被破壞所 必要之電壓。 經濟部智慧財產局員工消費合作社印製
混載之核心邏輯的動作電壓在爲1.8伏特之情形’如將 讀出時之對源極、汲極的電壓施加爲與寫入時相反方向， 設施加在汲極區域MD之電壓Vd爲0伏特，施加在汲極區 域 MS之電壓Vs爲1.8伏特，施加在閘極電極SG之電壓 V s g爲1.8伏特。此時^如使抹除狀悲之記億體的臨界値低 於0很多，施加在記憶體閘極電極MG之電壓Vmg可以以0 伏特讀出。在順方向讀出之情形，可以將施加在汲極區域 MD之電壓Vd設爲1.8伏特，施加在汲極區域MS之電壓Vs 爲0伏特。另外，在核心邏輯之外，混合存在之可能性高者 有處理與外部之輸入輸出信號之I/O用MOS電晶體。此處 理比核心邏輯還高之電壓，例如3.3伏特、2.5伏特等。這些 I/O用之MOS電晶體的閘極絕緣膜之膜厚比絕緣膜GAPOX 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇〆297公釐） -8- 經濟部智慧財產局員工消費合作社印製 546840 A7 B7 五、發明説明（6) 薄。在3.3伏特之情形，大槪爲8奈米，在2.5伏特之情形， 爲6奈米之程度。由於比需要高絕緣耐壓之絕緣膜GAPOX 還薄之故，聞極氧化膜STOX之膜厚也可以加以採用。施加 之讀出電壓可以爲先前之1.8伏特、I/O用之3.3伏特或者2.5 伏特。 第4圖是一倂顯示第2圖之第1實施形態的記億體單元與 同時混載之其它的MOS電晶體之剖面構造。在第2圖之剖 面構造中新加上標示的有元件分離區域SGI、核心邏輯用之 nM〇S電晶體（Core Logic MOS )用p型井PWEL、其之閘 極氧化膜LVG0X、其之閘極電極LVG、其之源極、汲極區 域 LVSD、寫入、抹除用高耐壓M0S電晶體之 p型井 HPWEL、其之閘極氧化膜HVG0X、其之閘極電極HVG、其 之源極、汲極區域HVSD、配線層間絕緣膜INSM1、在第1 配線層內對選擇閘極電極SG供給核心邏輯M0S電晶體的 低輸出電壓之配線Mia、對記憶體閘極電極MG供給寫入、 抹除用M0S電晶體的高輸出電壓之配線Mlb。實際上，存 在更上層之配線，但是在本圖中，加以省略。 閘極氧化膜ST〇X、LVGOX、HVG0X以及通道氧化膜 FT〇全部爲矽氧化膜，如分別定義其物理膜厚爲ts、tL、tH 、tF，在依據本發明之非揮發性記憶裝置中，設有tL S ts S tF S tH之關係。此處，雖省略I/O用之MOS電晶體剖面圖 之記載，但是如設其之閘極絕緣膜之膜厚爲tl〇，有tL < tl〇< tF之關係。膜厚fS即使採用與膜厚tl〇相同之膜厚， 也保持tL S t sS < tF < tH之關係，可以放入本發明之範疇。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公" -9- (請先閱讀背面之注意事項再填寫本頁)
546840 A7 _B7 _ 五、發明説明（7) (請先閲讀背面之注意事項再填寫本頁) 這些膜在不只是矽氧化膜之情形，例如’一部份使用氮化 膜之情形，可以使賦予本發明特徵之膜厚關係由物理膜厚 一般化爲電氣膜厚。如何說呢？此由於閘極絕緣膜之構造 以及膜厚爲對應個別之施加電壓而設定者’與將依據此之 膜厚構造適用於單元構造之本發明的特徵一致。 另外，$口以MOS電晶體與記憶體單元之連接關係來談 本發明之其它特徵，選擇閛極電極SG與核心邏輯用M OS 電晶體之源極、汲極區域LVSD以配線層Mia被直接連接 ，以及記億體閘極電極MG與寫入、抹除用MOS電晶體之 源極、汲極區域HVSD以配線層Mlb被直接連接。 經濟部智慧財產局0(工消費合作社印製 第5圖是顯示對於進行離散型電荷記憶之MONOS型記 億體單元，適用本發明之情形的第2實施形態之剖面圖。 與第2圖不同處爲：電荷儲存區域成爲矽之氮化膜SIN，在 其正下方爲氧化膜B〇T〇X、正上方爲氧化膜T0P0X之積層 構造。氮化膜SIN之膜厚爲50奈米以下。如設氧化膜 T〇P〇X之厚度爲tT、氧化膜BOTOX之厚度爲tB，在透過 氧化膜T〇P〇X而拉除儲存電荷之情形，設定爲tBMT之關 係，在透過氧化膜BOTOX而拉除儲存電荷之情形，設爲 tB<tT之關係。在任何一種之情形，第4圖說明之膜厚的關 係，設爲與 tLSts<tF<tH相同。此處，作爲電荷儲存層雖 顯示以矽之氮化膜爲例，但是其它之絕緣性陷入膜、例如 ，氧化鋁等，本發明也可以適用。 第6圖是顯示揭示在第5圖之單元的動作與電壓的施加 方法。基本上與第3圖相同，在對記憶體閘極電極MG釋放 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — -10- 546840 A7 B7 五、發明説明（8) 電荷而進行抹除之情形，設施加在記憶體閘極電極MG之 電壓Vmg爲12伏特。此是氧化膜BOTOX之膜厚比氧化膜 TOPOX之膜厚還厚的情形的電壓施力[]方法。另外，在對p 型井區域PWEL釋放而進行抹除之情形，設施加在記憶體 閘極電極MG之電壓Vmg爲-12伏特。此是氧化膜B〇T〇X 之膜厚比氧化膜T〇P〇X之膜厚還薄之情形的電壓施加方法 。又，抹除電壓之絕對値12伏特爲其中一例，非以此數値 以限定本發明。 第7圖是關於第5圖之記憶體單元的源極以及汲極構造 之一例。前提爲動作電壓對應第6圖之寫入、抹除、反方向 讀出。在此情形，源極之接合耐壓可以與1.8伏特動作之 CMOS (核心邏輯用M0S電晶體）相同。因此，源極區域 可以採用與核心邏輯者相同之構造。即使源極區域由低濃 度區域MSM與高濃度區域MS形成之LDD構造，可以與核 心、邏輯用M〇S電晶體之源極、汲極區域共通化。藉由此， 因可以抑制選擇M0S電晶體之短通道效果故，可以使其閘 極長度變短。此適合在低電壓下獲得大讀出電流。另一方 面，在寫入時，施加高電壓之汲極區域無法採用與核心邏 輯用電晶體之源極、汲極區域相同之構造，成爲由高濃度 區域MD與耐壓提升用之擴散層MDM所形成之雙重汲極構 造。此汲極區域也可以與寫入、抹除電壓控制用之高耐壓 M〇S電晶體的源極、汲極區域共通化，因應需要，也可以 爲記憶體專用之構造。 第8圖是表示第5圖之記憶體單元的選擇M0S電晶體與 本紙張尺度適用中國國家標_(0犯）八4規格（210'乂297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -11 - 經濟部智慧財產局員工消費合作社印製 546840 A7 _B7_ 五、發明説明（9) 記憶體M〇S電晶體的通道濃度之差異。爲了在低電壓取得 大讀出電流，MOS電晶體之臨界値愈低愈好。但是，選擇 M〇S電晶體之臨界値如太低，其閘極電壓即使在〇之情形， 也無法完全關閉。如此，洩漏電流會阻礙正常的讀出動作 。因此，選擇MOS電晶體之臨界値期望在正的範圍但是低 。另一方面，爲了取的大讀出電流，需要使記憶體MOS電 晶體之臨界値相當低。爲了可以長時間儲存電荷，期望在 讀出之際的記憶體閘極電極MG的電壓設定爲0伏特。因此 ，如以在選擇M0S電晶體不產生洩漏爲前提，需要使記憶 體MOS電晶體之抹除狀態的臨界値成爲負値。 如爲習知的浮置閘型，藉由提高抹除電壓或者長時間 施加抹除電壓，可以獲得相當低之臨界値。但是，如本實 施形態般地，在利用陷入性膜之記憶體單元之情形，具有 在一定値以下臨界値不降低之特性。因此，在降低記憶體 M〇S電晶體之臨界値上，需要調整通道濃度，將原來之臨 界値設定在低値。由於此種不同之故，在選擇MOS電晶體 之通道區域 SE之不純物濃度與記憶體MOS電晶體之通道 區域ME之不純物濃度上，必然需要設置有差異。如第8圖 般地，在形成於P型井區域PWEL上之記憶體單元之情形 ，如比較通道區域SE之p型不純物濃度Nse和通道區域 ME之p型不純物濃度Nme，設定各不純物濃度以使 Ns e>Nme之關係成立。此濃度差是以在低電壓下獲得大讀 出電流爲目的之本發明的要點之一。 又，在利用習知的浮置閘型之情形，將記憶體MOS電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） * " -12- (請先閱讀背面之注意事項再填寫本頁)
546840 A7 B7 五、發明説明（功 (請先閱讀背面之注意事項再填寫本頁) 晶體之臨界値設定爲負値之情形，在放置狀態中’爲了將 臨界値變動量壓抑小些，需要將記憶體MOS電晶體之中性 臨界値壓抑在低値。在讀出時設記憶體閘極電極MG之電 壓爲0之情形，期望其中性臨界値也設定爲負値。因此’上 述之要點並不拘於記憶體MOS電晶體之墊和儲存方法都成 立。 第9圖是顯示對電荷儲存部位利用微細粒子之記憶體單 元，適用本發明之情形的第3實施形態之剖面圖。在成爲 底層之氧化膜BOTOX上設置微粒子DOTS。微粒子DOTS 之材質可以舉多晶矽，但是也可以爲其它之材質。該粒子 直徑期望在10奈米以下。堆積層間絕緣膜INT0X以覆蓋微 粒子DOTS，在其正上方設置記憶體閘極電極MG。電荷儲 存部位爲離散之點，可以認爲與陷入性之電荷儲存膜相等 。因此，可以與至目前爲止說明之本發明內容之任一種之 組合或者全部一倂適用。 經濟部智慈財產局員工消費合作社印製 以上，說明本發明之要點之tL $ ts<tH之關係以及單元 構造。以下，以第10圖之顯示第4實施形態之剖面圖來說明 具體之製作方法。此處所揭示的是將藉由非等向性蝕刻所 形成之側壁間隔GAPSW當成絕緣第2實施形態之選擇閘極 電極SG與記憶體閘極電極MG之絕緣膜GAP0X使用時之 剖面構造。側壁間隔GAPSW是以與形成在被使用於形成在 通常的MOS電晶體所使用之擴散層的LDD(Lightly Doped Drain :輕摻雜汲極）構造的情形之側壁間隔的方法爲相同之 方法所形成。但是，剛乾蝕刻後之氧化膜由於蝕刻損傷， 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） -13- 經濟部智慈財產局員工消費合作社印製 546840 A7 B7 五、發明説明（ 使得耐壓降低。如是通常之CMOS ’施加電壓低以及沒有透 過側壁間隔而鄰接之電極之故’耐壓降低不太成爲問題。 但是，作爲絕緣選擇閘極電極SG與記憶體閘極電極MG之 絕緣膜GAPOX使用之情形，需要確保15伏特程度之耐壓。 因此，在以非等向性乾鈾刻回蝕全面堆積之矽氧化膜，形 成在側壁間隔GAPSW後，在成爲選擇閘極電極SG之多晶 矽的堆積前，爲了提升耐壓，很重要的是需要在氧氣環境 中進行退火處理。在實現本實施形態之記憶體單元構造上 ，爲不可或缺：之製程。 第11圖是使第10圖之選擇M0S電晶體的閘極電極對於 言己憶體部自我對準而構成之第5實施形態的剖面圖。此構造 是在全面堆積閘極電極材料（例如多晶矽），施以非等向 性乾蝕刻處理而形成。以此種手法形成之選擇M〇S電晶體 的閘極電極爲圖中之SGR1、SGR2。形狀雖然與具有同一機 fg之第8圖之閘極電極SG不同，但是不同也只是此點而已 。即本發明之要點之tLS ts<tH之關係等還是維持。 將實現依據以上之本發明的記憶體單元的製造製程與 同時混載之其它的M0S電晶體之製造製程一倂揭示在第12 至第19圖。 首先，說明第12圖。在p型矽經板PSUB上形成元件分 離氧化膜區域SGI，形成：核心邏輯用p型M〇S電晶體（ pM〇S)用之 η型井NWL、寫入、抹除用之高耐壓控制用η 型M〇S電晶體（nHVMOS )用之ρ型井HPWL、高耐壓控制 用P型M0S電晶體（pHVMOS)用之η型井HNWL、記憶體 本纸張尺度適用中國國家標導（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
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五、發明説明（U (請先閱讀背面之注意事項再填寫本頁) 區域之η型井MWL。接著，將控制個別之MOS電晶體的臨 界値用之不純物導入成爲通道表面之區域。藉由此’形成 :nM〇S用不純物層ΝΕ、pM〇S用不純物層PE、nHVMOS用 不純物層HNE、pHVMOS用不純物層ΗΡΕ、記憶體MOS電 晶體用不純物層ME。 接著，說明第1 3圖。洗淨處理矽基板表面後，以熱氧 化形成記億體M0S電晶體的下部氧化膜B〇T〇X(5奈米）’ 在其正上方以氣相沈積法堆積矽氮化膜SIN( 15奈米）。之後 ，對矽氮化膜SIN表面施以熱氧化處理，形成上部氧化膜 T〇P〇X(2奈米）。接著，依序堆積之後成爲記憶體閘極電 極之η型多晶矽層NMG(100奈米）以及記憶體閘極電極MG 保護用之矽氧化膜CAP(100奈米）。 經濟部智慧財產局員工消費合作社印製 接著，說明第14圖。利用光蝕法技術與乾蝕刻技術， 將在第13圖中形成於矽基板上之5層的積層膜BOTOX、SIN 、丁〇P〇X、NMG、CAP加工爲記憶體MOS電晶體之閘極電 極 MG1、MG 2之形狀。此是在圖面的往深處方向爲長的線 狀的形狀，存在數目爲與字元線相同條數，但是在圖面上 只以2條代表。加工之際，在下部氧化膜BOTOX表面露出 之階段便停止乾蝕刻，以氟酸去除剩餘之下部氧化膜 BOTOX。lit是使不要的蝕亥[J損傷不進入基板表面用之手法 。藉由此氟酸處理’基板表面露出。接著，形成熱氧化膜 B〇X(5奈米）’堆積矽氧化膜HVG〇X(15奈米）。之後，此2 層之氧化膜被提供爲高電壓控制用M0S電晶體之閘極氧化 膜。單單以堆積膜，可靠度不好之故，設爲積層構造。 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） -15- 546840 A7 B7 五、發明説明（1含 (請先閲讀背面之注意事項再填寫本頁) 接著，說明第1 5圖。藉由光蝕法技術以進行加工，形 成覆蓋形成核心邏輯用MOS電晶體之區域與形成高電壓控 制用M0S電晶體之區域之光阻膜RES1。之後，藉由對於矽 氧化膜HVGOX之非等向性乾蝕刻，去除存在於選擇MOS 電晶體之通道區域之氧化膜’使基板表面露出。藉由此工 程，在記憶體MOS電晶體之選擇MOS電晶體側也同時形成 矽氧化膜HVGOX被加工之側壁間隔GAPSW。接著’在留 下光阻膜RES 1下，在選擇MOS電晶體之通道區域形成臨界 値調整用之不純物層SE。不純物層SE與不純物層ME之不 純物濃度設爲滿足第6圖所揭示之關係。 接著，說明第16圖。利用光鈾法技術，加工光阻膜 RES2，使只形成核心邏輯用MOS電晶體之區域形成開口後 ，藉由氟酸處理，完全去除由熱氧化膜BOX與矽氧化膜 HVGOX形成之積層構造之氧化膜。 經濟部智慧財產局員工消費合作社印製 接著，說明第17圖。去除前圖記載之光阻膜RES2 ’經 過洗淨工程後，在露出之矽基板表面（核心邏輯用MOS電 晶體部與選擇M0S電晶體部）形成熱體化膜（4奈米）° 此熱氧化膜成爲核心邏輯用M0S電晶體之閘極氧化膜 LVG0X以及選擇MOS電晶體之閘極氧化膜ST0X °爲了方 便，在本圖中，雖以不同圖號LVGOX、ST0X表示核心邏 輯用M0S電晶體與選擇MOS電晶體之各閘極氧化膜’但是 以此製造方法而言，兩者之膜厚相同。接著’全面堆積無 摻雜之多晶矽膜（1 50奈米）後，在多晶矽膜導入不純物以 使得在形成nMOS以及nHVMOS之區域上，成爲n型、在 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -16 - 546840 A7 B7 五、發明説明（14 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 形成pMOS以及pHVMOS之區域上，成爲p型。此不純物 之濃度分別設爲1χ102°以上。接著，在全面堆積矽氧化膜（ 20奈米）後，利用光蝕法技術與乾蝕刻技術，加工多晶矽 膜與矽氧化膜之積層膜，形成nM〇S之閘極電極LVGn、 pMOS之閘極電極LVGp、nHVMOS之閘極電極 HVGn、 pHVMOS之閘極電極HVGp。此時，在記憶體區域中，只加 工選擇M0S電晶體之源極側的閘極電極端。在0.1 8微米世 代之閘極長度，例如在核心邏輯用M0S電晶體中爲0.1 5微 米，在高耐壓控制用MOS電晶體HVM0S中爲1.0微米，此 由於處理電壓不同所造成之必然結果。接著，適當利用光 蝕法技術與不純物離子之離子植入技術，形成具有nMOS 用之淺接合的η型源極/汲極LLDDn、具有pMOS用之淺 接合之P型源極/汲極LLDDp、具有nHVMOS用之高耐壓 接合之η型源極/汲極HLDDp、具有pHVMOS用之高耐壓 接合之P型源極/汲極HLDDp。這些源極/汲極是以對於 使用之電壓可以確保充分之接合耐壓爲前提而設計。此處 導入之源極/汲極不純物之濃度，核心邏輯用MOS電晶體 比高耐壓控制用M0S電晶體HVMOS之該者還高。另外， 在選擇MOS電晶體之源極雖形成η型擴散層MSM，如依據 此處揭示之製造方法，可以設此η型擴散層MSM與η型源 極/汲極LLDDn之不純物的濃度爲相同。 接著，說明第18圖。此處形成記憶體M0S電晶體之閘 極區域。藉由光蝕法技術，形成對於成爲記憶體MOS電晶 體之汲極區域具有開□，該開口端成爲記憶體閘極電極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 546840 A7 B7 五、發明説明（ MG1、MG2上之光阻膜RES3後，以非等向性乾蝕刻加工多 晶矽膜與矽氧化膜之積層膜，形成2個之選擇MOS電晶體 的各閘極電極SGI、SG2。接著，不去除光阻膜RES3，進 行η型不純物之離子植入，形成記憶體MOS電晶體之閘極 區域MDM。 接著，說明第19圖。在全面堆積矽氧化膜（1〇〇奈米） ，接著，對全面施以非等向性乾蝕刻。藉由此處理，在全 部的閘極電極之側壁形成間隔SWSPLDD。在全部之η型電 晶體的源極，汲極以離子植入與熱處理形成高濃度之η型 擴散層NSD、MS、在ρ型電晶體之源極/汲極以離子植入 與熱處理形成高濃度之P型擴散層PSD。接著，由全部的 源極、汲極NSD、MS、PSD以及閘極電極LVGn、LVGp、 HVGn、HVGp、SGI、SG2之表面去除氧化膜，使矽露出。 在全面堆積金屬鈷♦( 10奈米），施以70 °C之熱處理，形成 自我對準鈷金屬矽化物。藉由洗淨去除沒有反應之不需要 的鈷，再度施以750 °C之熱處理，形成低電阻的鈷金屬矽化 物層COSI。之後，在全面堆積絕緣用之氧化膜INSM1。以 後之配線工程，可以利用習知技術。 第20圖是利用本發明之記憶體單元技術所構成之記憶 體陣列的一實施形態。基本構成爲NOR型，採用階層型位 元線構造。爲了簡略化，此處以2條之總體位元線（global bit )爲代表而做顯示。在讀出放大器SAP連接總體位元線 BLP。在總體位元線BLP有往區域位元線之分歧。ZAP爲選 擇區域位元線LBAP用之選擇M0S電晶體。在區域位元線 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) ·€衣· 訂 經濟部智慧財產局員工消費合作社印製 -18- 546840 A7 _B7_ 五、發明説明（1合 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 LBAP連接複數的記憶體單元MPA1〜4。在圖中，雖以4個 之記憶體單元：爲代表而做顯示，但是所連接之記憶體單元 數有16個、32個、64個之情形。被連接在區域位元線LBAP 者爲記憶體單元之選擇MOS電晶體側。彙整選擇MOS電晶 體 ZAP以及記憶體單元MPA1〜4爲區塊BLCPA。在對於區 塊BLCPA對稱排列之區塊BLCQA中，記憶體單元MQA1〜4 連接在區域位元線LBAQ，ZAQ爲選擇那些之MOS電晶體 。對應區塊BLCQA之總體位元線爲BLQ，連接在讀出放大 器SAQ。選擇MOS電晶體ZAP、ZAQ與核心邏輯用MOS電 晶體相同，爲具有閘極氧化膜後之MOS電晶體，對那些閘 極電極傳送信號的驅動器爲ZSLA。驅動器ZALA也以核心 邏輯用MOS電晶體構成。單元選擇MOS電晶體之閘極電極 被連接在橫穿橫方向鄰接之區塊的字元線。例如，字元線 WAP1連接屬於區塊BLCP之記憶體單元MPA1之單元選擇 M〇S電晶體之閘極電極，連接屬於區塊BLCQ之記憶體單 7C ΜPA2之單兀選擇M〇S電晶體之闊極電極。選擇子兀線 WAPI者爲驅動器WSLA1。此也利用核心邏輯用MOS電晶 體。驅動器 WSLA2至驅動器WSLA4對字元線WAP2至字元 線 WAP4爲1對1相對應。彙整驅動器WSLA1至驅動器 WSLA4以及驅動器ZSLA，賦予名稱爲驅動器群DECA。記 億體閘極也橫穿圖之橫方向。MWAP 1爲共通於記憶體單元 ΜΡΑ1以及記憶體單元MQA1之記憶體閘極之配線。在寫入 、抹除時，施加高電壓之故，以高耐壓M〇S電晶體構成對 配線MWAP1供應電壓之驅動器MGSLA1。驅動器MGSLA2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 546840 A7 B7 五、發明説明（1》 至驅動器MGSLA4對配線MWAP2至配線MWAP4爲1對1相 對應。在寫入時，需要對區塊BLCPA與區塊BLCQA所共 有之配線COMSL施加5伏特。此以高耐壓MOS電晶體所構 成之驅動器PRVS進行。彙整以高耐壓M OS電晶體構成之 驅動器MSGL A1至驅動器MSGLA4以及驅動器PRVSA，賦予 名稱爲驅動器群HVDRVA。如圖示般地，在總體位元線 BLP、BLQ進而連接其它之區塊BLPB、PLQB，存在對應彼 等之驅動器群DECB、HVDRVB。同樣地’存在區塊BLPC、 BLQC、驅動器群DECC、HVDRVC。在讀出時’包含在驅動 器群DECA至驅動器群DECC之個別的驅動器雖是對應位址 而選擇字元線，但是這些具有與核心邏輯同等之性能之故 ，可以高速驅動選擇之字元線。因此，可以高速進行資訊 之讀出。此是：對應本發明之記憶體單元構造之記憶體陣列 之構成方法。 上述記載雖就實施例而爲之，但是該業界很淸楚本發 明在該精神與所附申請專利範圍之範圍內’可以進行種種 之變更以及修正。 產業上之利用可能性 依據本發明，可以謀求半導體非揮發性記億裝置之讀 出送度改善。因此，可以將半導體非揮發性記億裝置提供 高速之程式讀出使用。如利用使用本發明之半導體積體電 路裝置，可以以低成本實現高性能資訊機器。特別是在 '沒 有組裝可以高速讀出之一次儲存記憶裝置餘裕的攜帶機器 本紙張尺度適用中國國家標串（CNS ) Α4規格（210Χ297公釐） Γ'靖先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -20 - 546840 A7 B7 五、發明説明（4 等，是一有效之發明。 (請先閱讀背面之注意事項再填寫本頁) 圖面之簡單說明 第1圖是習知的***閘極型記億體單元之構造/動作之 說明圖。 第2圖是侬據本發明之第1實施形態的記憶體單元之剖 面圖。 第3圖是依據本發明之第1實施形態之記憶體單元的動 作與施加電壓之說明圖。 第4圖是一倂顯示依據本發明之第1實施形態之記憶體 單元與混載之其它的MOS電晶體之剖面圖。 第5圖是侬據本發明之第2實施形態之記憶體單元&别 面圖。 第6圖是依據本發明之第2實施形態之記憶體單元1 @ @ 作與施加電壓之說明圖。 第7圖是侬據本發明之第2實施形態之記憶體單$ @ Μ 面圖。 經濟部智慈財產局員工消費合作社印製 第8圖是侬據本發明之第2實施形態之記憶體單元@剖 面圖。 第9圖是依據本發明之第3實施形態之記憶體單元@ _ 面圖。 第10圖是依據本發明之第4實施形態之記憶體單$ @ _ 面圖。 第11圖是依據本發明之第5實施形態之記憶體單$ @别 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -21 546840 A7 B7 五、發明説明（均 面圖。 第12圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第13圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第14圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第15圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第16圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第17圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第1 8圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 第19圖是製造依據本發明之記憶體單元與混載之其它 的MOS電晶體之製程的剖面圖。 經濟部智慧財產局員工消費合作社印製 第20圖示利用本發明之記憶體單元的記憶體陣列之構 成圖。 主要元件對照 P WEL P型井區域 MS η型擴散層 MD η型擴散層 本紙張尺度適用中國國家標準（CNS )八4規格（210X 297公釐） -22- 546840 A7 B7 經濟部智慧財產局員工消費合作社印製 、發明説明（ 2〇 FLG 浮置閘 FTO 隧道氧化膜 INTP 層間絕緣膜 MG 記憶體閘極電極 STOX 閘極氧化膜 SG 選擇閘極電極 GAPOX 絕緣膜 SGL 元件分離區域 LPWEL P型井 HVGOX 閘極氧化膜 HVG _極電極 INSM1 配線層間絕緣膜 Μ 1 a、Μ1 b 配線 SIN 氮化膜 BOTOX 氧化膜 TOPOX 氧化膜 G APSW 側壁間隔 PSUB P型矽基板 本紙張尺度適用中國國家標準（CNS) A4規格（210 X297公釐） -23-

Claims (1)

  1. 546840 A8 B8 C8 D8 六、申諳專利範国 1 1. 一種萎_揮發性半導體記憶裝置，其特徵爲： 記憶體單元由：記憶保持用之第1 M〇s型電晶體與選 擇該第1 M〇S電晶體之第2 MOS型電晶體所構成，絕緣上 述第1以及第2 MOS型電晶體之各閘極電極間之絕緣膜與 上述第2 M〇S型電晶體之閘極絕緣膜是以不同層構成，在 鄰接之上述各閘極電極之間的下方沒有擴散層’上述閘極 絕緣膜之膜厚比混合存在於同一晶片之膜厚最厚的閘極絕 緣膜之膜厚還薄。 2. —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在：由記憶保持用之第1 M〇S型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M〇S型電晶體、及處理上述記憶體單元之資訊重寫用之電 壓的第4 M〇S型電晶體；設上述第2 MOS型電晶體之閘極 絕緣膜之物理膜厚爲ts、上述第3 MOS型電晶體之閘極絕 緣膜之物理膜厚爲tL、上述第4 MOS型電晶體之閘極絕緣 膜之物理膜厚爲tH時，具有tLS ts<tH之膜厚關係。 3 . —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在：由記憶保持用之第1 MOS型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M〇S型電晶體、及處理上述記憶體單元之資訊重寫用之電 壓的第4 M OS型電晶體；設上述第2 MOS型電晶體之閘極 絕緣膜之電氣膜厚爲ts、上述第3 MOS型電晶體之閘極絕 本紙浪尺度逋用中國國家樣準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再本頁) 、^1 經濟部智慧財產局員工消費合作社印製 -24- 546840 A8 B8 C8 D8 ___ 六、申請專利範国 2 緣膜之電氣膜厚爲tL、上述第4 MOS型電晶體之閘極絕緣 膜之電氣膜厚爲tH時，具有tLS ts<tH之膜厚關係。 4 .如申請專利範圍第2項記載之非揮發性半導體記憶 裝置，其中具有ts = tL之關係。 5 .如申請專利範圍第3項記載之非揮發性半導體記憶 裝置，其中具有ts = tL之關係。 6. —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在：由記憶保持用之第1 M〇S型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M〇S型電晶體、及處理與外部之輸入輸出信號之第4MOS型 電晶體、及處理上述記憶體單元之資訊重寫用之電壓的第 5 MOS型電晶體；設上述第2 MOS型電晶體之閘極絕緣膜 之物理膜厚爲ts、上述第3 MOS型電晶體之閘極絕緣膜之 物理膜厚爲tL、上述第4 M〇S型電晶體之閘極絕緣膜之物 理膜厚爲tl〇、上述第5MOS型電晶體之閘極絕緣膜之物理 膜厚爲tH時，具有tLS tsS tI〇<tH之膜厚關係。 經濟部智慧財產局員工消費合作社印製 7 . —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在：由記憶保持用之第1 M〇S型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M OS型電晶體、及處理與外部之輸入輸出信號之第4MOS型 電晶體、及處理上述記憶體單元之資訊重寫用之電壓的第 5 MOS型電晶體；設上述第2 MOS型電晶體之閘極絕緣膜 本紙浪只^適用中國國家揉隼（CNS ) A4規格（210X297公釐） -25- 546840 A8 B8 C8 D8 六、申請專利範国 3 之電氣膜厚爲ts、上述第3 MOS型電晶體之閘極絕緣膜之 電氣膜厚爲tL、上述第4 MOS型電晶體之閘極絕緣膜之電 氣膜厚爲tl〇、上述第5MOS型電晶體之閘極絕緣膜之電氣 膜厚爲tH時，具有tLS tsS tI〇<tH之膜厚關係。 8 ·如申請專利範圍第1項記載之非揮發性半導體記憶 裝置，其中在則述弟1MOS型電晶體之構成要素包含導電性 浮置聞電極與控制閘電極。 9 .如申請專利範圍第1項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之電荷陷入性絕緣膜與控制閘電極。 10 ·$日申請專利範圍第1項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之微粒子層與控制閘電極。 11 ·$口申請專利範圍第2項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含導電性 浮置聞電極與控制閘電極。 12 .$□申請專利範圍第2項記載之非揮發性半導體記憶 裝置’其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之電荷陷入性絕緣膜與控制閘電極。 13 ·$□申請專利範圍第2項記載之非揮發性半導體記憶 裝置’其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之微粒子層與控制閘電極。 14 · $〇申請專利範圍第3項記載之非揮發性半導體記憶 裝置’其中在前述第1MOS型電晶體之構成要素包含導電性 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意Ϋ項再 -- 本頁) 訂 經濟部智慧財產局員工消費合作社印製 -26- 546840 A8 B8 C8 D8 六、申諳專利範圍 4 浮置閘電極與控制閘電極。 15 ·如申請專利範圍第3項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之電荷陷入性絕緣膜與控制閘電極。 16 ·如申請專利範圍第3項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之微粒子層與控制閘電極。 17 ·如申請專利範圍第4項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含導電性 浮置閘電極與控制閘電極。 18 ·如申請專利範圍第4項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之電荷陷入性絕緣膜與控制閘電極。 19 日申請專利範圍第4項記載之非揮發性半導體記億 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之微粒子層與控制閘電極。 20 ·$□申請專利範圍第5項記載之非揮發性半導體記億 裝置，其中在前述第1MOS型電晶體之構成要素包含導電性 浮置聞電極與控制閘電極。 21 .如申請專利範圍第5項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之電荷陷入性絕緣膜與控制閘電極。 22 .如申請專利範圍第5項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 本紙張尺皮適用中國國家樣準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再_本頁) 訂 經濟部智慧財產局員工消費合作社印製 -27- 546840 A8 B8 C8 D8 六、申諳專利範圍 5 持用之微粒子層與控制閘電極。 23 ·如申請專利範圍第6項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含導電性 浮置閘電極與控制閘電極。 24 ·如申請專利範圍第6項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之電荷陷入性絕緣膜與控制閘電極。 25 ·如申請專利範圍第6項記載之非揮發性半導體記憶 裝置，其中在前述第1MOS型電晶體之構成要素包含記憶保 持用之微粒子層與控制閘電極。 26 · —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在··由記憶保持用之第1 M〇S型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M〇S型電晶體、及處理上述記憶體單元之資訊重寫用之電 壓的第4 M〇S型電晶體；上述第1MOS型電晶體之擴散層 的接合耐壓比上述第2MOS型電晶體的擴散層的接合耐壓還 高。 27 · —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在：由記憶保持用之第1 M〇S型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M〇S型電晶體、及處理上述記憶體單元之資訊重寫用之電 壓的第4 MOS型電晶體；上述第2MOS型電晶體之擴散層 I紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） 一" -28- (請先閲讀背面之注意事項再填寫本頁) 填寫太 *11 經濟部智慧財產局員工消費合作社印製 546840 A8 B8 C8 D8 六、申請專利範国6 與上述第3M〇S型電晶體之擴散層具有共通之構造。 28 . —種非揮發性半導體記憶裝置，其特徵爲： 在同一半導體基板上混合存在：由記憶保持用之第1 M〇S型電晶體與選擇該第1 MOS型電晶體之第2 MOS型 電晶體所構成之記憶體單元、及進行主要邏輯演算之第3 M〇S型電晶體、及處理與外部之輸入輸出信號之第4MOS型 電晶體、及處理上述記憶體單元之資訊重寫用之電壓的第 5 M〇S型電晶體；上述第2MOS型電晶體之擴散層與上述第 4MOS型電晶體之擴散層具有共通之構造。 29 . —種非揮發性半導體記憶裝置，其特徵爲： 記憶體單元由：記憶保持用之第1MOS型電晶體與選擇 該第1MOS型電晶體之第2MOS型電晶體所構成，上述第 1MOS型電晶體之電荷中性臨界値比上述第2MOS型電晶體 之臨界値低。 30 . —種非揮發性半導體記憶裝置，其特徵爲： 經濟部智慧財產局員工消費合作社印製 記億體單元由：記憶保持用之第1MOS型電晶體與選擇 該第1MOS型電晶體之第2MOS型電晶體所構成，存在於上 述第1MOS型電晶體之通道的不純物的濃度比存在於上述第 2MOS型電晶體之通道的不純物的濃度低。 31 . —種非揮發性半導體記憶裝置，其特徵爲： 在Ρ型井上形成記憶體單元，該記憶體單元由：記憶 保持用之第1MOS型電晶體與選擇該第1MOS型電晶體之第 2MOS型電晶體所構成，存在於上述第1MOS型電晶體之通 道的Ρ型不純物的濃度比存在於上述第2MOS型電晶體之通 i紙浪尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐） -29- 546840 A8 B8 C8 D8 六、中請專利範圍 7 道的p型不純物的濃度低。 32 ·如申請專利範圍第1項記載之非揮發性半導體記 億裝置，其中前述絕緣膜由經過絕緣膜堆積工程與#等@ 性乾鈾刻工程而形成爲側壁間隔之形狀所形成° (請先閱讀背面之注意事項存^:本貢} 經濟部智慧財產局員工消費合作社印製
    本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30 -
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US (10) US7057230B2 (zh)
EP (2) EP1416540B8 (zh)
JP (2) JP4317745B2 (zh)
KR (1) KR20040023650A (zh)
CN (2) CN100435354C (zh)
TW (2) TW546840B (zh)
WO (1) WO2003012878A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373221B2 (en) 2004-11-12 2013-02-12 Freescale Semiconductor, Inc. Nanocluster charge storage device
TWI396238B (zh) * 2004-06-25 2013-05-11 Freescale Semiconductor Inc 形成奈米叢集電荷儲存裝置之方法

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4647175B2 (ja) 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4718104B2 (ja) * 2003-02-17 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4593159B2 (ja) * 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
US6950348B2 (en) * 2003-06-20 2005-09-27 Sandisk Corporation Source controlled operation of non-volatile memories
US6816414B1 (en) * 2003-07-31 2004-11-09 Freescale Semiconductor, Inc. Nonvolatile memory and method of making same
JP4449374B2 (ja) * 2003-09-04 2010-04-14 株式会社日立製作所 半導体装置
JP2005116582A (ja) * 2003-10-03 2005-04-28 Renesas Technology Corp 半導体装置およびその製造方法
JP4866609B2 (ja) * 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4545423B2 (ja) * 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
KR100620218B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 반도체 소자
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
TWI283408B (en) * 2004-05-14 2007-07-01 Samsung Electronics Co Ltd Circuit and method for controlling boosting voltage
CN100595923C (zh) * 2004-05-27 2010-03-24 株式会社瑞萨科技 集成半导体非易失性存储器的控制方法
JP5007017B2 (ja) 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
JP2006065928A (ja) * 2004-08-25 2006-03-09 Renesas Technology Corp 不揮発性半導体記憶装置および半導体集積回路装置
JP4683494B2 (ja) * 2005-02-10 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ及び半導体装置
US7242051B2 (en) * 2005-05-20 2007-07-10 Silicon Storage Technology, Inc. Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2007014115A1 (en) * 2005-07-25 2007-02-01 Freescale Semiconductor Electronic device including discontinuous storage elements
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
KR100634006B1 (ko) * 2005-09-05 2006-10-16 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
TWI300931B (en) 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
CN100498973C (zh) 2006-06-22 2009-06-10 旺宏电子股份有限公司 非易失性存储元件的操作方法
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
JP4985648B2 (ja) 2006-09-29 2012-07-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法
WO2008041303A1 (fr) 2006-09-29 2008-04-10 Fujitsu Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
JP2008118040A (ja) * 2006-11-07 2008-05-22 Sharp Corp 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
WO2008075656A1 (ja) * 2006-12-19 2008-06-26 Nec Corporation 半導体装置
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US7460387B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7460423B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation Hierarchical 2T-DRAM with self-timed sensing
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
KR101509663B1 (ko) 2007-02-16 2015-04-06 삼성전자주식회사 산화물 반도체층 형성 방법 및 이를 이용한 반도체 소자제조방법
JP5164400B2 (ja) * 2007-03-12 2013-03-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8803217B2 (en) * 2007-03-13 2014-08-12 Freescale Semiconductor, Inc. Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode
KR20080088284A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 플래시 메모리 소자
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8450732B2 (en) 2007-06-19 2013-05-28 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US7968934B2 (en) * 2007-07-11 2011-06-28 Infineon Technologies Ag Memory device including a gate control layer
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP5184851B2 (ja) * 2007-09-28 2013-04-17 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP5106022B2 (ja) * 2007-09-28 2012-12-26 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2009088060A (ja) * 2007-09-28 2009-04-23 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP5365028B2 (ja) 2008-03-03 2013-12-11 富士通セミコンダクター株式会社 半導体記憶装置
KR100997837B1 (ko) 2008-03-31 2010-12-01 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US20090285261A1 (en) * 2008-05-17 2009-11-19 Lsi Corporation Integrated Circuit System Monitor
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP5458526B2 (ja) 2008-08-08 2014-04-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010067645A (ja) * 2008-09-08 2010-03-25 Renesas Technology Corp 半導体装置およびその製造方法
KR101038886B1 (ko) * 2008-11-06 2011-06-02 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP5519154B2 (ja) * 2009-01-09 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
KR101090328B1 (ko) * 2009-08-11 2011-12-07 주식회사 하이닉스반도체 비휘발성 메모리장치 및 이의 동작방법
JP2009301703A (ja) * 2009-09-24 2009-12-24 Renesas Technology Corp 半導体装置
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
KR101829176B1 (ko) * 2009-11-20 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8772856B2 (en) 2010-01-25 2014-07-08 Micron Technology, Inc. Charge storage nodes with conductive nanodots
FR2959349B1 (fr) 2010-04-22 2012-09-21 Commissariat Energie Atomique Fabrication d'une memoire a deux grilles independantes auto-alignees
JP5232835B2 (ja) * 2010-07-28 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9412598B2 (en) * 2010-12-20 2016-08-09 Cypress Semiconductor Corporation Edge rounded field effect transistors and methods of manufacturing
JP2011146733A (ja) * 2011-03-18 2011-07-28 Renesas Electronics Corp 半導体装置の製造方法
JP5640848B2 (ja) 2011-03-22 2014-12-17 富士通セミコンダクター株式会社 不揮発性半導体メモリ
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
US8705282B2 (en) * 2011-11-01 2014-04-22 Silicon Storage Technology, Inc. Mixed voltage non-volatile memory integrated circuit with power saving
CN102394241A (zh) * 2011-11-02 2012-03-28 上海宏力半导体制造有限公司 存储器单元
US8724399B2 (en) 2012-04-20 2014-05-13 Freescale Semiconductor, Inc. Methods and systems for erase biasing of split-gate non-volatile memory cells
CN103456735A (zh) * 2012-06-05 2013-12-18 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制造方法
JP5646569B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置
US9368606B2 (en) 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
US8836006B2 (en) 2012-12-14 2014-09-16 Spansion Llc Integrated circuits with non-volatile memory and methods for manufacture
US20140167141A1 (en) 2012-12-14 2014-06-19 Spansion Llc Charge Trapping Split Gate Embedded Flash Memory and Associated Methods
US9209197B2 (en) 2012-12-14 2015-12-08 Cypress Semiconductor Corporation Memory gate landing pad made from dummy features
US9966477B2 (en) 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
US20140167220A1 (en) 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor
US8822289B2 (en) * 2012-12-14 2014-09-02 Spansion Llc High voltage gate formation
US20140167142A1 (en) 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US8816438B2 (en) 2012-12-14 2014-08-26 Spansion Llc Process charging protection for split gate charge trapping flash
US8884358B2 (en) * 2013-01-24 2014-11-11 Freescale Semiconductor, Inc. Method of making a non-volatile memory (NVM) cell structure
US20140210012A1 (en) 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
JP5564588B2 (ja) * 2013-02-07 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置
CN104037131A (zh) * 2013-03-08 2014-09-10 飞思卡尔半导体公司 对选择栅极和部分替换栅极的栅电介质使用热氧化物
CN103366817B (zh) * 2013-08-01 2017-02-08 中国科学院微电子研究所 一种nor型闪存式存储器
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
US10192747B2 (en) * 2014-01-07 2019-01-29 Cypress Semiconductor Corporation Multi-layer inter-gate dielectric structure and method of manufacturing thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
JP6235153B2 (ja) 2014-08-14 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置
CN104183273B (zh) * 2014-08-27 2020-06-09 上海华力微电子有限公司 闪存器件的编程方法
CN104157655B (zh) * 2014-08-27 2020-02-21 上海华力微电子有限公司 Sonos闪存器件及其编译方法
US9922715B2 (en) * 2014-10-03 2018-03-20 Silicon Storage Technology, Inc. Non-volatile split gate memory device and a method of operating same
CN104392965B (zh) * 2014-11-17 2018-01-02 上海华力微电子有限公司 一种sonos闪存器件的编译方法
US10224335B2 (en) * 2015-01-29 2019-03-05 Hewlett-Packard Development Company, L.P. Integrated circuits
KR102373596B1 (ko) * 2015-11-23 2022-03-14 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9973197B2 (en) * 2016-09-07 2018-05-15 Toshiba Memory Corporation Phase-locked loop circuit
US10147734B1 (en) 2017-08-30 2018-12-04 Cypress Semiconductor Corporation Memory gate driver technology for flash memory cells
CN108054170B (zh) * 2017-11-27 2020-08-14 深圳市国微电子有限公司 一种可编程存储单元及其控制方法
FR3078792B1 (fr) * 2018-03-07 2020-03-27 Stmicroelectronics (Rousset) Sas Circuit integre muni de leurres contre l'ingenierie inverse et procede de fabrication correspondant
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
CN110610942B (zh) * 2018-06-15 2023-07-28 硅存储技术公司 用于减少闪存存储器***中字线和控制栅极线之间的耦合的方法和装置
US10762966B2 (en) * 2018-10-30 2020-09-01 Globalfoundries Singapore Pte. Ltd. Memory arrays and methods of forming the same
US10861550B1 (en) * 2019-06-06 2020-12-08 Microchip Technology Incorporated Flash memory cell adapted for low voltage and/or non-volatile performance
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11069743B1 (en) * 2020-06-09 2021-07-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with a multi-level cell configuration
CN113140624A (zh) * 2021-03-29 2021-07-20 上海华力集成电路制造有限公司 集成高k金属栅极和氧化物多晶硅栅极的结构和制备方法
CN113517353B (zh) * 2021-06-01 2024-06-07 上海华力集成电路制造有限公司 半浮栅器件的制造方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56135973A (en) 1980-03-28 1981-10-23 Hitachi Ltd Manufacture of semiconductor device
US4659828A (en) 1984-06-15 1987-04-21 Nalco Chemical Company Dimethyl sulfate quaternary ammonium salt of 1-acryloyl-4-methyl piperazine
JPH0715973B2 (ja) * 1984-11-29 1995-02-22 新技術事業団 半導体不揮発性メモリ
JPS61172375A (ja) 1985-01-28 1986-08-04 Toshiba Corp 不揮発性半導体記憶装置
JPH01133364A (ja) 1987-11-18 1989-05-25 Matsushita Electron Corp 半導体装置の製造方法
JPH03228377A (ja) * 1990-02-02 1991-10-09 Toshiba Corp 半導体装置
JP3372556B2 (ja) * 1991-07-23 2003-02-04 株式会社日立製作所 半導体集積回路
JPH0582798A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd 半導体記憶装置及びその製造方法
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
JPH05136422A (ja) 1991-11-11 1993-06-01 Kawasaki Steel Corp 半導体記憶装置及びその製造方法
JP3765585B2 (ja) * 1992-08-10 2006-04-12 株式会社ルネサステクノロジ データ処理装置
JP3221754B2 (ja) * 1992-12-15 2001-10-22 ローム株式会社 半導体装置
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JP3406077B2 (ja) * 1994-08-26 2003-05-12 三菱電機株式会社 不揮発性半導体記憶装置
EP0762429B1 (en) * 1995-08-11 2002-02-20 Interuniversitair Microelektronica Centrum Vzw Method of programming a flash EEPROM memory cell optimized for low power consumption and a method for erasing said cell
US5691939A (en) * 1995-12-07 1997-11-25 Programmable Microelectronics Corporation Triple poly PMOS flash memory cell
US5912843A (en) * 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US6057575A (en) * 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
JP3612144B2 (ja) 1996-06-04 2005-01-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH1022404A (ja) 1996-06-27 1998-01-23 Ricoh Co Ltd スプリットゲートタイプの半導体装置の製造方法
US5703388A (en) * 1996-07-19 1997-12-30 Mosel Vitelic Inc. Double-poly monos flash EEPROM cell
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
US5852578A (en) * 1997-06-17 1998-12-22 Hoang; Loc B. Flash cell having self-timed programming
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
JP3967440B2 (ja) 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4367979B2 (ja) * 1998-01-27 2009-11-18 正気 小椋 不揮発性半導体記憶装置の製造方法
JP3883687B2 (ja) 1998-02-16 2007-02-21 株式会社ルネサステクノロジ 半導体装置、メモリカード及びデータ処理システム
US5991204A (en) * 1998-04-15 1999-11-23 Chang; Ming-Bing Flash eeprom device employing polysilicon sidewall spacer as an erase gate
US6136653A (en) * 1998-05-11 2000-10-24 Mosel Vitelic, Inc. Method and device for producing undercut gate for flash memory
KR19990088517A (ko) * 1998-05-22 1999-12-27 마 유에 예일 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
US6048766A (en) * 1998-10-14 2000-04-11 Advanced Micro Devices Flash memory device having high permittivity stacked dielectric and fabrication thereof
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
JP2000269361A (ja) 1999-03-15 2000-09-29 Nec Corp 不揮発性半導体記憶装置およびその製造方法
JP2001015613A (ja) 1999-06-29 2001-01-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2001044395A (ja) 1999-08-04 2001-02-16 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6097636A (en) * 1999-09-03 2000-08-01 Silicon Storage Technology, Inc. Word line and source line driver circuitries
JP4058219B2 (ja) * 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
JP4055103B2 (ja) * 2000-10-02 2008-03-05 株式会社ルネサステクノロジ 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法
US6501300B2 (en) * 2000-11-21 2002-12-31 Hitachi, Ltd. Semiconductor integrated circuit
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4601287B2 (ja) * 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100519793B1 (ko) * 2003-01-06 2005-10-10 삼성전자주식회사 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
JP4426868B2 (ja) * 2003-04-04 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および半導体集積回路装置
JP4331966B2 (ja) * 2003-04-14 2009-09-16 株式会社ルネサステクノロジ 半導体集積回路
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI396238B (zh) * 2004-06-25 2013-05-11 Freescale Semiconductor Inc 形成奈米叢集電荷儲存裝置之方法
US8373221B2 (en) 2004-11-12 2013-02-12 Freescale Semiconductor, Inc. Nanocluster charge storage device

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