JP4545423B2 - 半導体装置 - Google Patents
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Description
2 消去ブロック
3 消去セクタ
10 コントロールゲート
11 電荷蓄積層
12 ソース
13 ドレイン
14 半導体基板
21 電荷蓄積領域
22 ソース
23 ドレイン
24 半導体基板
25 チャネル
26 コントロールゲート
27 メモリゲート
CG コントロールゲート線
30 メモリゲートドライバ
SL ソース線
31 ソースドライバ
32 コントロールゲートドライバ
MG メモリゲート線
40,40a,40b,40c 制御回路
41,41a,41b,41c 制御ロジック回路
42,42a、42b、42c カウンタ
51 CPU
53 フラッシュメモリモジュール
54 フラッシュメモリコントローラ
80 マイクロコンピュータ
82 RAM
85 バスステートコントローラ
86 入出力回路(I/O)、
87 その他周辺回路
89 ゲート酸化膜の薄いMOSトランジスタ領域
Claims (12)
- 不揮発性メモリセルがマトリクス配置され一括消去の指示単位とされる複数の消去ブロックに分割され、さらに前記消去ブロックが複数の不揮発性メモリセルで1単位となる複数のセクタに分割されたメモリセルアレイと、制御回路とを有し、
前記不揮発性メモリは、ソースと、ドレインと、チャネルと、前記ドレイン寄りの前記チャネル上に配置されたコントロールゲートと、前記ソース寄りの前記チャネル上に電気的に絶縁されて重ねられた電荷蓄積領域及びその上に電気的に絶縁されて重ねられたメモリゲートとを有し、
前記消去ブロックにおいて、前記複数のセクタは、第1から第4のセクタを含み、
前記第1と第3のセクタの不揮発性メモリセルのメモリゲートは、第1のメモリゲート線に接続され、
前記第2と第4のセクタの不揮発性メモリセルのメモリゲートは、第2のメモリゲート線に接続され、
前記第1と第2のセクタの不揮発性メモリセルのソースは、第1のソース線に接続され、
前記第3と第4のセクタの不揮発性メモリセルのソースは、第2のソース線に接続され、
前記制御回路は、消去動作において、メモリゲート線およびソース線のいずれにも非選択電圧と異なる選択電圧を与えることで消去するセクタを選択し、選択された消去ブロック内の各セクタの消去を時分割で行うことを特徴とする半導体装置。 - 前記制御回路は、書き込み動作において、書き込みする不揮発性メモリセルに接続されたソース線に非選択電圧と異なる選択電圧を与える、請求項1に記載の半導体装置。
- 前記第1から第4のセクタは、前記第1から第4のセクタの順に配列され、
前記ソース線は、隣接するセクタ間で共通接続された、請求項2に記載の半導体装置。 - 前記消去するセクタは、前記メモリゲートに負電圧、前記ソースに正電圧、前記チャネルに接地電圧が与えられる、請求項3に記載の半導体装置。
- 前記電荷蓄積領域は、電荷トラップ性絶縁膜を含む、請求項2から4のいずれかに記載の半導体装置。
- 前記コントロールゲートを接続する配線は、前記セクタごとに分割されている、請求項2から5のいずれかに記載の半導体装置。
- ウエル領域に形成されたソースとドレイン、前記ソースよりも前記ドレイン寄りの前記ウエル領域上に配置されたコントロールゲートと、前記ドレインよりも前記ソース寄りの前記ウエル領域上に重なるように設けられた電荷蓄積領域及び前記電荷蓄積領域上に重なるように設けられたメモリゲートとを有する不揮発性メモリセルが、
行列状配置され、消去の指示単位とされる消去ブロックに分割され、さらに前記消去ブロックが消去単位となる複数の不揮発性メモリセル単位の第1から第4のセクタを含む、メモリセルアレイと、
前記第1のセクタのメモリゲートと前記第3のセクタのメモリゲートとに接続される第1のメモリゲート線と、
前記第2のセクタのメモリゲートと前記第4のセクタのメモリゲートとに接続される第2のメモリゲート線と、
前記第1のセクタのソースと前記第2のセクタのソースとに接続される第1のソース線と、
前記第3のセクタのソースと前記第4のセクタのソースとに接続される第2のソース線と、
いずれかのメモリゲート線およびいずれかのソース線にそれぞれの選択電圧を前記メモリゲート線と前記ソース線に供給することで消去するセクタを選択し、前記選択電圧と異なる非選択電圧が供給されるソース線に接続されたセクタを非消去のセクタとし、前記選択電圧と異なる非選択電圧が供給されるメモリゲート線に接続されたセクタを非消去のセクタとし、さらに選択された消去ブロック内の各セクタの消去を順次行う制御回路と、
を備えること特徴とする半導体装置。 - 前記制御回路は、データを書き込み動作において、データを書き込む不揮発性メモリセルに接続されたソース線に非選択電圧と異なる選択電圧を与える、請求項7に記載の半導体装置。
- 前記第1から第4のセクタは、前記第1から第4のセクタの順に配列され、
前記第1ソース線は、前記第1と第2のセクタで共通接続され、
前記第2ソース線は、前記第3と第4のセクタで共通接続された、請求項8に記載の半導体装置。 - 前記消去するセクタは、前記メモリゲートに負電圧、前記ソースに正電圧、および前記ウエル領域に接地電圧が与えられる、請求項9に記載の半導体装置。
- 前記電荷蓄積領域は、シリコンナイトライド膜を含む、請求項8から10のいずれかに記載の半導体装置。
- 前記セクタは、前記メモリアレイの1行分である、請求項8から11のいずれかに記載の半導体装置。
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