KR102612021B1 - 3차원 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막으로서, 상기 수평 게이트 절연막은 상기 셀 어레이 영역에 배치된 제 1 부분 및 상기 연결 영역에 배치되며 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 것; 상기 셀 어레이 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 1 부분을 관통하는 제 1 수직 채널들; 및 상기 연결 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 2 부분을 관통하는 제 2 수직 채널들을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막으로서, 상기 수평 게이트 절연막은 상기 셀 어레이 영역에 배치된 제 1 부분 및 상기 연결 영역에 배치되며 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 것; 상기 셀 어레이 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 1 부분을 관통하는 제 1 수직 채널들; 및 상기 연결 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 2 부분을 관통하는 제 2 수직 채널들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 제 1 방향으로 상기 셀 어레이 영역과 인접한 연결 영역, 및 상기 제 1 방향과 교차하는 제 2 방향으로 상기 셀 어레이 영역과 인접한 더미 영역을 포함하는 기판으로서, 상기 제 1 방향 및 제 2 방향은 상기 기판의 상면과 평행하는 것; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막을 포함하되, 상기 수평 게이트 절연막은 제 1 두께를 가지며, 상기 셀 어레이 영역 및 상기 더미 영역에 제공된 제 1 부분; 및 상기 제 1 두께보다 두꺼운 제 2 두께를 가지며, 연결 영역에 제공된 제 2 부분을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막으로서, 상기 수평 게이트 절연막은 상기 셀 어레이 영역에 배치된 제 1 부분 및 상기 연결 영역에 배치되며 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 것; 상기 주변 회로 영역의 상기 기판 상에 배치되며, 차례로 적층된 제 1 게이트 절연막 및 제 1 주변 게이트 전극을 포함하는 제 1 주변 게이트 스택; 및 상기 주변 회로 영역의 상기 기판 상에 배치되며, 상기 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막 및 제 2 주변 게이트 전극을 포함하는 제 2 주변 게이트 스택을 포함하되, 상기 수평 게이트 절연막의 상기 제 2 부분의 두께는 상기 제 1 게이트 절연막의 두께와 실질적으로 동일하거나 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역에 제공된 수평 게이트 절연막의 일 부분은 주변 회로 영역의 고전압 트랜지스터들을 형성시 함께 형성될 수 있다. 이에 따라, 연결 영역에서 수평 게이트 절연막은 실질적으로 균일한 두께 및 평탄한 상면을 가질 수 있다.
수평 게이트 절연막이 전극 구조체와 기판 사이에 배치되되, 셀 어레이 영역에서보다 연결 영역에서 두꺼울 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 동작시, 연결 영역에서, 수직 채널들과 인접하는 수평 게이트 절연막이 끊어져 전기적 누설이 발생하는 것을 방지할 수 있다. 따라서, 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3, 도 4, 및 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 각각 자른 단면들이다.
도 6a 내지 도 6e는 도 3의 A 부분을 확대한 도면이다.
도 6f는 도 3의 B 부분을 확대한 도면이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선을 따라 자른 단면을 나타낸다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 II-II'선을 따라 자른 단면을 나타낸다.
도 10 내지 도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I'선을 따라 자른 단면들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3, 도 4, 및 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 각각 자른 단면들이다.
도 6a 내지 도 6e는 도 3의 A 부분을 확대한 도면이다.
도 6f는 도 3의 B 부분을 확대한 도면이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선을 따라 자른 단면을 나타낸다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 II-II'선을 따라 자른 단면을 나타낸다.
도 10 내지 도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I'선을 따라 자른 단면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
3차원 반도체 메모리 장치는 수직형 낸드(NAND) 플래시 메모리 장치일 수 있으며, 서로 교차하는 제 1 및 제 2 방향을 따라 2차원적으로 배열되며, 제 1 및 제 2 방향들에 대해 수직하는 제 3 방향으로 연장되는 셀 스트링들이 셀 어레이 영역(CAR)에 제공될 수 있다. 여기서, 셀 스트링들 각각은 직렬 연결된 스트링 선택 트랜지스터들, 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들 각각은 데이터 저장 요소(data storage element)를 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치된다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3, 도 4, 및 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 각각 자른 단면들이다. 도 6a 내지 도 6e는 도 3의 A 부분을 확대한 도면이다. 도 6f는 도 3의 B 부분을 확대한 도면이다.
도 2, 도 3, 도 4, 및 도 5를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 더미 영역(DMY) 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 기판(10)의 상면에 평행하는 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 인접할 수 있으며, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다. 더미 영역(DMY)은 기판(10)의 상면에 평행하며 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 셀 어레이 영역(CAR)과 인접할 수 있다. 주변 회로 영역(PCR)은 제 1 주변 회로 영역(PCR1) 및 제 2 주변 회로 영역(PCR2)을 포함할 수 있으며, 제 1 주변 회로 영역(PCR1)이 제 2 주변 회로 영역(PCR2)에 비해 셀 어레이 영역(CAR)에 가까울 수 있다. 이에 더하여, 기판(10)은 주변 회로 영역(PCR)과 연결 영역(CNR) 사이에 경계(boundary) 영역(BR)을 더 포함할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
기판(10)은 제 2 도전형의 제 1 웰 불순물층(10n) 및 제 1 웰 불순물층(10n) 내의 제 1 도전형의 제 2 웰 불순물층(10p)을 포함할 수 있다. 제 1 웰 불순물층(10n)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 더미 영역(DMY)에 제공될 수 있다. 제 2 웰 불순물층(10p)은 셀 어레이 영역(CAR), 연결 영역(CNR), 더미 영역(DMY), 및 경계 영역(BR)에 제공될 수 있다.
소자 분리막(15)이 주변 회로 영역(PCR)의 기판(10) 내에 제공되어 주변 활성 영역들(PACT)을 정의할 수 있다. 가드링 절연 패턴들(17)이 경계 영역(BR)의 기판(10) 내에 배치될 수 있으며, 셀 어레이 영역(CAR)을 둘러싸는 링 형태를 가질 수 있다. 가드링 절연 패턴들(17)은 제 1 및 제 2 웰 불순물층들(10n, 10p)의 경계들에 각각 제공될 수 있다. 경계 영역(BR)의 기판(10) 내에 픽업 불순물 영역들(PUR)이 제공될 수 있으며, 픽업 불순물 영역들(PUR)은 가드링 절연 패턴들(17)에의 서로 이격될 수 있다. 픽업 불순물 영역들(PUR)은 기판(10), 제 1 웰 불순물층(10n), 및 제 2 웰 불순물층(10p)에 각각 제공될 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 메모리 셀들에 데이터를 기입 및 판독하기 위한 주변 로직 회로들이 제공될 수 있다. 주변 로직 회로들은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 주변 로직 회로들은 예를 들어, 고전압 또는 저전압 트랜지스터, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 실시예들에 따르면, 제 1 주변 회로 영역(PCR1)의 기판(10) 상에 고전압 트랜지스터가 제공될 수 있으며, 제 2 주변 회로 영역(PCR2)의 기판(10) 상에 저전압 트랜지스터가 제공될 수 있다. 고전압 트랜지스터가 저전압 트랜지스터에 비해 셀 어레이 영역(CAR)에 가까울 수 있다.
제 1 주변 게이트 스택(PGS1)이 제 1 주변 회로 영역(PCR1)에 제공될 수 있으며, 제 2 주변 게이트 스택(PGS2)이 제 2 주변 회로 영역(PCR)에 제공될 수 있다. 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)은 주변 활성 영역들(PACT)을 각각 가로지를 수 있다. 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 각각은 차례로 적층된 게이트 도전 패턴(PCP), 게이트 금속 패턴(PMP), 및 주변 하드 마스크 패턴(HMP)을 포함할 수 있다.
제 1 주변 회로 영역(PCR1)의 기판(10)과 제 1 주변 게이트 스택(PGS1) 사이에 제 1 게이트 절연막(13a)이 배치되고, 제 2 주변 회로 영역(PCR)의 기판(10)과 제 2 주변 게이트 스택(PGS2) 사이에 제 2 게이트 절연막(13b)이 배치될 수 있다. 여기서, 제 1 게이트 절연막(13a)은 제 2 게이트 절연막(13b)보다 두꺼울 수 있으며, 제 1 및 제 2 게이트 절연막들(13a, 13b)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다.
게이트 스페이서들이 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)의 양측벽들을 덮을 수 있다. 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 양측에서 주변 활성 영역들(PACT) 내에 소오스/드레인 불순물 영역들이 제공될 수 있다.
수평 게이트 절연막(101)이 셀 어레이 영역(CAR), 연결 영역(CNR), 및 더미 영역(DMY)의 기판(10) 상면을 덮을 수 있다. 수평 게이트 절연막(101)은 실리콘 산화막 또는 실리콘 산질화막을 포함할 수 있다.
수평 게이트 절연막(101)은 셀 어레이 영역(CAR) 및 더미 영역(DMY)의 기판(10) 상면을 덮는 제 1 부분(101a) 및 연결 영역(CNR)의 기판(10) 상면을 덮는 제 2 부분(101b)을 포함할 수 있다. 도 6a를 참조하면, 수평 게이트 절연막(101)의 제 1 부분(101a)은 제 1 두께(T1)를 가질 수 있으며, 수평 게이트 절연막(101)의 제 2 부분(101b)은 제 1 두께(T1)보다 큰 제 2 두께(T2)를 가질 수 있다. 수평 게이트 절연막(101)의 제 2 부분(101b)의 제 2 두께(T2)는 제 1 주변 회로 영역(PCR1)의 제 1 게이트 절연막(13a)의 두께와 실질적으로 같거나 클 수 있다.
수평 게이트 절연막(101)은 실질적으로 평탄한 상면을 가질 수 있다. 다시 말해, 수평 게이트 절연막(101)에서, 제 1 부분(101a)의 상면과 제 2 부분(101b)의 상면은 실질적으로 공면을 이룰 수 있다. 그리고, 제 2 부분(101b)의 바닥면은 제 1 부분(101a)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 소자 분리막(15)의 바닥면보다 높은 레벨에 위치할 수 있다. 수평 게이트 절연막(101)의 제 2 부분(101b)은 연결 영역(CNR)에서 경계 영역(BR)으로 연장될 수도 있다.
실시예들에 따르면, 복수 개의 전극 구조체들(ST)이 수평 게이트 절연막(101) 상에 배치될 수 있다. 전극 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다.
전극 구조체들(ST)은 기판(10)의 상면에 수직하는 제 3 방향(D3)으로 번갈아 적층된 전극들(ELa, ELb) 및 층간 절연막들(ILDa, ILDb)을 포함할 수 있다. 전극 구조체들(ST)은 연결 영역(CNR)에서 제 1 방향(D1)을 따라 제 1 계단 구조를 가질 수 있으며, 더미 영역(DMY)에서 제 2 방향(D2)을 따라 제 2 계단 구조를 가질 수 있다. 여기서, 제 2 계단 구조는 제 1 계단 구조와 다른 기울기를 가질 수 있다. 일 예로, 제 2 계단 구조의 기울기가 제 1 계단 구조의 기울기보다 클 수 있다. 실시예들에 따르면, 전극 구조체들(ST)의 제 1 계단 구조는, 평면적 관점에서, 수평 게이트 절연막(101)의 제 2 부분(101b)과 중첩될 수 있으며, 전극 구조체들(ST)의 제 2 계단 구조는 수평 게이트 절연막(101)의 제 1 부분(101a)과 중첩될 수 있다.
실시예들에서, 전극들은 전극들 중에서 최하층에 배치되어 수평 게이트 절연막(101)과 인접하는 하부 전극(ELa) 및 하부 전극(ELa) 상에 수직적으로 적층된 복수 개의 상부 전극들(ELb)을 포함할 수 있다. 하부 전극(ELa) 및 상부 전극들(ELb)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
층간 절연막들은 하부 전극(ELa)을 덮으며 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연속적으로 연장되는 하부 층간 절연막(ILDa) 및 상부 전극들(ELb) 사이에 각각 배치된 상부 층간 절연막들(ILDb)을 포함할 수 있다. 하부 층간 절연막(ILDa)은 상부 층간 절연막들(ILDb)과 동일한 절연 물질로 이루어질 수도 있으며, 상부 층간 절연막들(ILDb)과 다른 절연 물질로 이루어질 수도 있다. 일 예로, 하부 층간 절연막(ILDa)은 HDP 산화막으로 이루어질 수 있으며, 상부 층간 절연막들(ILDb)은 TEOS막으로 이루어질 수 있다.
일 예에서, 하부 전극(ELa)의 두께는 상부 전극들(ELb)의 두께와 실질적으로 동일할 수 있다. 하부 층간 절연막(ILDa)은 상부 층간 절연막들(ILDb)보다 두꺼울 수 있다. 하부 층간 절연막(ILDa)은 주변 회로 영역(PCR)에서 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)을 덮으며 위로 볼록한 돌출 부분들을 포함할 수 있다. 최상층의 상부 층간 절연막(ILDb)은 다른 상부 층간 절연막들(ILDb)보다 두꺼울 수 있다.
이에 더하여, 더미 희생 패턴(DSP)이 경계 영역(BR) 및 주변 회로 영역(PCR)에서 기판(10) 및 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)을 컨포말하게 덮을 수 있다. 더미 희생 패턴(DSP)의 두께는 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)의 두께보다 작을 수 있다. 일 예에서, 더미 희생 패턴(DSP)은 실리콘 질화막으로 이루어질 수 있다.
더미 게이트 절연막(101c)이 더미 희생 패턴(DSP)과 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 사이에 배치될 수 있다. 더미 게이트 절연막(101c)이 주변 회로 영역(PCR)에서 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)을 컨포말하게 덮을 수 있다. 더미 게이트 절연막(101c)은 수평 게이트 절연막(101)과 동일한 절연 물질로 이루어질 수 있다.
평탄 절연막(120)이 기판(10) 전면에 배치되어 전극 구조체들(ST) 및 주변 회로 영역(PCR)의 하부 층간 절연막(ILDa)을 덮을 수 있다. 평탄 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있으며, 주변 회로 영역(PCR)에서 최대 두께를 가질 수 있다. 평탄 절연막(120)은 하부 층간 절연막(ILDa)과 다른 절연 물질을 포함할 수 있다. 일 예로, 하부 층간 절연막(ILDa)은 HDP 산화막일 수 있으며, 평탄 절연막(120)은 TEOS(TetraEthylOrthoSilicate)막일 수 있다.
복수 개의 제 1 수직 채널들(VS1)이 셀 어레이 영역(CAR)에서 전극 구조체들(ST) 및 수평 게이트 절연막(101)의 제 1 부분(101a)을 관통할 수 있으며, 복수 개의 제 2 수직 채널들(VS2)이 연결 영역(CNR)에서 평탄 절연막(120), 전극 구조체들(ST), 및 수평 게이트 절연막(101)의 제 2 부분(101b)을 관통할 수 있다.
도 2 및 도 6a를 참조하면, 제 1 수직 채널들(VS1)은 원형의 상면을 가질 수 있으며, 제 1 폭(W1)을 가질 수 있다. 제 2 수직 채널들(VS2)은 제 1 수직 채널들(VS1)의 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다. 제 2 수직 채널들(VS2)은 실질적으로 원형 형태를 가질 수 있으며, 이와 달리, 타원 형태 또는 바(bar) 형태를 가질 수도 있다. 제 2 수직 채널들(VS2)은 전극 구조체들(ST)의 제 1 계단 구조를 관통할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)은 제 3 방향(D3)으로 동일한 길이를 가질 수 있으며, 기판(10)과 연결될 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2) 각각은 하부 반도체 패턴(LSP) 및 하부 반도체 패턴(LSP) 상의 상부 반도체 패턴(USP)을 포함할 수 있다. 상세하게, 도 6a를 참조하면, 하부 반도체 패턴(LSP)은, 기판(10)으로부터 에피택시얼 성장된 에피택시얼층일 수 있다. 하부 반도체 패턴(LSP)은 하부 전극(ELa)을 관통하는 필라(pillar) 형태를 가질 수 있으며, 기판(10)과 연결될 수 있다. 하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 하부 반도체 패턴(LSP)의 측벽과 하부 전극(ELa) 사이에 수직 게이트 절연막(103)이 배치될 수 있다.
도 6a를 참조하면, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴들(USP) 각각의 상단에 비트 라인 도전 패드(BCP)가 제공될 수 있으며, 비트라인 도전 패드(BCP)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에서, 제 1 및 제 2 수직 채널들(VS1, VS2)의 하부 반도체 패턴들(LSP)은 하부 전극(ELa)의 상면보다 높은 레벨에 상면들을 가질 수 있다. 하부 반도체 패턴들(LSP)의 상면들은 하부 전극(ELa)의 상면과 최하층 상부 전극(ELb)의 상면 사이에 위치할 수 있다. 나아가, 하부 반도체 패턴들(LSP)의 길이는 제 2 수직 채널들(VS2)에서보다 제 1 수직 채널들(VS1)에서 클 수 있다. 다시 말해, 제 2 수직 채널들(VS2)의 하부 반도체 패턴들(LSP)의 상면들은 제 1 수직 채널들(VS1)의 하부 반도체 패턴들(LSP)의 상면들보다 낮은 레벨에 위치할 수 있다.
도 6b를 참조하면, 제 2 수직 채널들(VS2)의 바닥면들은 제 1 수직 채널들(VS1)의 바닥면들보다 낮은 레벨에 위치할 수 있다. 하부 반도체 패턴들(LSP)의 바닥면들은 제 1 수직 채널들(VS1)에서보다 제 2 수직 채널들(VS2)에서 낮은 레벨에 위치할 수 있다. 또한, 제 2 수직 채널들(VS2)의 하부 반도체 패턴들(LSP)의 상면들은 제 1 수직 채널들(VS1)의 하부 반도체 패턴들(LSP)의 상면들보다 낮은 레벨에 위치할 수 있다.
도 6c를 참조하면, 제 2 수직 채널들(VS2)의 하부 반도체 패턴들(LSP)의 상면들은 서로 다른 레벨에 위치할 수 있다. 제 2 수직 채널들(VS2)의 하부 반도체 패턴들(LSP)의 길이가 서로 다를 수 있다. 일 예로, 제 2 수직 채널들(VS2)이 셀 어레이 영역(CAR)으로부터 멀어질수록, 제 2 수직 채널들(VS2)의 하부 반도체 패턴들(LSP)의 상면들의 레벨들이 낮아질 수 있다. 제 2 수직 채널들(VS2)이 셀 어레이 영역(CAR)으로부터 멀어질수록, 제 2 수직 채널들(VS2)의 하부 반도체 패턴들(LSP)의 길이가 점차 감소할 수 있다.
도 6d를 참조하면, 제 1 및 제 2 수직 채널들(VS1, VS2)의 하부 반도체 패턴들(LSP)은 실질적으로 동일한 길이를 가질 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)의 하부 반도체 패턴들(LSP)은 실질적으로 동일한 레벨에서 바닥면들을 가지며, 실질적으로 동일한 레벨에서 상면들을 가질 수 있다.
도 6e를 참조하면, 하부 반도체 패턴들(LSP)의 바닥면들은 제 2 수직 채널들(VS2)에서보다 제 1 수직 채널들(VS1)에서 낮은 레벨에 위치할 수도 있다. 그리고, 제 2 수직 채널들(VS2)에서 하부 반도체 패턴들(LSP)의 상면들은 제 1 수직 채널들(VS1)에서 하부 반도체 패턴들(LSP)의 상면들보다 낮은 레벨에 위치할 수 있다. 이와 달리, 하부 반도체 패턴들(LSP)의 상면들은 제 1 및 제 2 수직 채널들(VS1, VS2)에서 실질적으로 동일한 레벨에 위치할 수도 있다. 나아가, 도 6a 및 도 6f를 참조하면, 데이터 저장 패턴(DS)이 전극 구조체들(ST)과 제 1 및 제 2 수직 채널들(VS1, VS2)의 상부 반도체 패턴들(USP) 사이에 배치될 수 있다. 데이터 저장 패턴(DS)은 제 3 방향(D3)으로 연장되며 각 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다. 즉, 데이터 저장 패턴(DS)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다.
데이터 저장 패턴(DS)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DS)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 다른 예로, 데이터 저장 패턴(DS)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연막(HL)이 하부 및 상부 전극들(ELa, ELb)의 일측벽들과 제 1 및 제 2 수직 채널들(VS1, VS2) 사이에 제공될 수 있다. 수평 절연막(HL)은 하부 및 상부 전극들(ELa, ELb)의 일측벽들 상에서 하부 및 상부 전극들(ELa, ELb)의 상면들 및 하면들로 연장될 수 있다. 수평 절연막(HL)의 일부분은 하부 반도체 패턴(LSP) 일측의 수직 게이트 절연막(103)과 하부 전극(ELa) 사이에서 하부 전극(ELa)의 상면 및 하면으로 연장될 수 있다. 수평 절연막(HL)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 블록킹 절연막을 포함할 수 있다.
다시, 도 2, 도 3, 도 4, 및 도 5를 참조하면, 공통 소오스 영역들(CSR)이 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 내에 제공될 수 있으며, 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 반대의 도전형 불순물들, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그들(CSPLG)이 서로 인접하는 전극 구조체들(ST) 사이에서 공통 소오스 영역들(CSR)에 접속될 수 있다. 공통 소오스 플러그들(CSPLG)과 전극 구조체들(ST)의 측벽들 사이에 절연 스페이서(SS)가 배치될 수 있다. 공통 소오스 플러그들(CSPLG)은 제 1 방향(D1)을 따라 연장되는 라인 형태를 갖거나, 공통 소오스 영역들(CSR)에 국소적으로 접속되는 필라 형태를 가질 수 있다.
제 1, 제 2, 및 제 3 층간 절연막들(130, 140, 150)이 전극 구조체들(ST) 및 평탄 절연막(120) 상에 차례로 적층될 수 있다. 제 1 층간 절연막(130)은 제 1 및 제 2 수직 채널들(VS1, VS2)의 상면들을 덮을 수 있다.
서브 비트 라인들(SBL)이 셀 어레이 영역(CAR)의 제 2 층간 절연막(140) 상에 배치될 수 있으며, 비트라인 콘택 플러그들(BPLG)을 통해 인접하는 제 1 수직 채널들(VS1)에 전기적으로 연결될 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)의 제 3 층간 절연막(150) 상에 배치될 수 있다. 도 2에서 비트 라인들을 생략하였으나, 비트 라인들(BL)은 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 콘택 플러그들을 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
셀 콘택 플러그들이, 도면에는 생략되어 있으나, 연결 영역(CNR)에서 평탄 절연막(120)을 관통하여 전극 구조체들(ST)의 전극들(ELa, ELb)에 각각 접속될 수 있다. 주변 콘택 플러그들(PPLG)이 제 1 및 제 2 층간 절연막들(130, 140), 평탄 절연막(120), 하부 층간 절연막(ILDa), 및 더미 희생 패턴(DSP)을 관통하여 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 및 픽업 불순물 영역들(PUR)에 접속될 수 있다. 연결 배선들(CL)이 경계 영역(BR) 및 주변 회로 영역(PCR)의 제 2 및 제 3 층간 절연막들(140, 150) 상에 배치될 수 있으며, 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
도 7 및 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 I-I'선을 따라 자른 단면을 나타낸다. 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 II-II'선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 7, 도 8, 및 도 9를 참조하면, 앞서 설명한 것처럼, 수평 게이트 절연막(101)은 제 1 두께를 갖는 제 1 부분(101a) 및 제 1 두께보다 큰 제 2 두께를 갖는 제 2 부분(101b)을 포함할 수 있다.
도 7에 도시된 실시예에서, 수평 게이트 절연막(101)의 제 1 부분(101a)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)의 일부로 연장될 수 있다. 제 1 수직 채널들(VS1)이 셀 어레이 영역(CAR)에서 수평 게이트 절연막(101)의 제 1 부분(101a)을 관통할 수 있다. 제 2 수직 채널들(VS2) 중 일부가 수평 게이트 절연막(101)의 제 1 부분(101a)을 관통할 수 있으며, 다른 제 2 수직 채널들(VS2)은 수평 게이트 절연막(101)의 제 2 부분(101b)을 관통할 수 있다.
도 8에 도시된 실시예에 따르면, 수평 게이트 절연막(101)의 제 2 부분(101b)이 연결 영역(CNR)에서 셀 어레이 영역(CAR)의 일부로 연장될 수 있다. 제 1 수직 채널들(VS1) 중 연결 영역(CNR)에 인접하는 일부들은 수평 게이트 절연막(101)의 제 2 부분(101b)을 관통할 수 있다.
도 9에 도시된 실시예에 따르면, 제 2 두께를 갖는 수평 게이트 절연막(101)의 제 2 부분(101b)이 셀 어레이 영역(CAR)의 기판(10) 상면을 덮을 수도 있다. 수평 게이트 절연막(101)의 제 1 부분(101a)은 더미 영역(DMY)의 기판(10) 상면을 덮을 수 있다.
<제조 방법>
도 10 내지 도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I'선을 따라 자른 단면들이다.
도 2 및 도 10을 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 더미 영역(DMY), 경계 영역(BR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 주변 회로 영역(PCR)은 제 1 주변 회로 영역(PCR1) 및 제 2 주변 회로 영역(PCR2)을 포함할 수 있다.
기판(10) 전면에 버퍼 절연막(11)을 형성한 후, 셀 어레이 영역(CAR), 더미 영역(DMY), 및 제 2 주변 회로 영역(PCR2)을 덮는 제 1 마스크 패턴(MP1)이 형성될 수 있다. 버퍼 절연막(11)은 열 산화막 또는 실리콘 산화막일 수 있다. 이어서, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 버퍼 절연막 (11) 및 기판(10)을 이방성 식각하여 리세스 영역이 형성될 수 있다.
리세스 영역은 연결 영역(CNR)에서 제 1 주변 회로 영역(PCR1)으로 연속적으로 연장될 수 있다. 리세스 영역을 형성함에 따라, 기판(10)의 상면이 셀 어레이 영역(CAR)에서보다 연결 영역(CNR)에서 낮을 수 있으며, 제 2 주변 회로 영역(PCR2)보다 제 1 주변 회로 영역(PCR1)에서 낮을 수 있다.
리세스 영역을 형성한 후, 제 1 마스크 패턴(MP1)을 제거하는 공정이 수행될 수 있으며, 이에 따라 버퍼 절연막(11) 또는 기판(10)이 노출될 수 있다.
도 2 및 도 11을 참조하면, 기판(10) 전면에 게이트 절연막(13a, 13b)이 형성될 수 있다. 게이트 절연막(13a, 13b)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있으며, 리세스 영역을 채울 수 있다.
게이트 절연막(13a, 13b)을 형성하는 것은, 리세스 영역을 형성한 후 기판(10) 전면에 균일한 두께로 절연막을 증착하는 것, 게이트 절연막 상에 셀 어레이 영역(CAR), 더미 영역(DMY), 및 제 2 주변 회로 영역(PCR)을 노출시키는 제 2 마스크 패턴(MP2)을 형성하는 것, 및 제 2 마스크 패턴(MP2)을 식각 마스크로 사용하여 절연막의 일부분을 식각하는 것을 포함할 수 있다. 여기서, 절연막의 일부분을 식각하는 공정은 절연막에 대한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 제 2 마스크 패턴(MP2)에 의해 노출된 절연막 일부분의 두께가 감소될 수 있다.
이와 같이 형성된 게이트 절연막은 제 1 두께를 갖는 제 1 게이트 절연막(13a) 및 제 1 두께보다 작은 제 2 두께를 갖는 제 2 게이트 절연막(13b)을 포함할 수 있다. 제 1 게이트 절연막(13a)은 기판(10)의 리세스 영역을 채울 수 있으며, 연결 영역(CNR)에서 제 1 주변 회로 영역(PCR1)으로 연장될 수 있다. 제 2 게이트 절연막(13b)은 셀 어레이 영역(CAR), 더미 영역(DMY), 및 제 2 주변 회로 영역(PCR2)의 기판(10) 상면을 덮을 수 있다.
제 1 및 제 2 게이트 절연막들(13a, 13b)을 형성한 후, 제 2 마스크 패턴(MP2)이 제거되어 제 1 및 제 2 게이트 절연막들(13a, 13b)의 상면이 노출될 수 있다.
도 2 및 도 12를 참조하면, 기판(10) 내에 불순물들을 도핑하여 제 1 및 제 2 웰 불순물층들(10n, 10p)이 형성될 수 있다. 일 예로, 기판(10)은 제 1 도전형의 반도체 기판일 수 있으며, 제 1 웰 불순물층(10n)은 제 2 도전형의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 제 2 웰 불순물층(10p)은 제 1 도전형의 불순물을 제 1 웰 불순물층(10n) 내에 도핑하여 형성될 수 있다.
제 1 및 제 2 웰 불순물층들(10n, 10p)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 더미 영역(DMY)에 제공될 수 있다. 제 1 웰 불순물층(10n)은 주변 회로 영역(PCR)의 일부에 제공될 수도 있다.
제 1 및 제 2 웰 불순물층들(10n, 10p)을 형성한 후, 게이트 도전막(20)이 제 1 및 제 2 게이트 절연막들(13a, 13b) 상에 균일한 두께로 증착될 수 있다. 게이트 도전막(20)은 n형 도펀트들이 도핑된 폴리실리콘막일 수 있다.
게이트 도전막(20)을 형성한 후, 주변 회로 영역(PCR)의 기판(10) 내에 소자 분리막(15) 및 경계 영역(BR)의 기판(10) 내에 가드링 절연 패턴들(17)이 형성될 수 있다. 소자 분리막(15)은 주변 활성 영역들(PACT)을 정의할 수 있으며, 가드링 절연 패턴들(17)은 셀 어레이 영역(CAR)을 둘러싸는 링 형태를 가질 수 있다.
소자 분리막(15) 및 가드링 절연 패턴들(17)을 형성하는 것은, 게이트 도전막(20), 제 1 및 제 2 게이트 절연막들(13a, 13b), 및 기판(10)을 패터닝하여 트렌치들을 형성하는 것, 트렌치들 내에 절연 물질을 채우는 것, 및 게이트 도전막(20)의 상면이 노출되도록 절연 물질에 대한 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 2 및 도 13을 참조하면, 게이트 도전막(20) 상에 게이트 금속막(30)이 형성될 수 있으며, 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2)의 게이트 금속막(30) 상에 하드 마스크 패턴들(HMP)이 형성될 수 있다. 게이트 금속막(30)은 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 전이금속(예를 들어, 티타늄, 탄탈늄 등), 또는 금속 실리사이드(예를 들어, 코발트 실리사이드, 텅스텐 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 하드 마스크 패턴들(HMP)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 2 및 도 14를 참조하면, 하드 마스크 패턴들(HMP)을 식각 마스크로 이용하여 게이트 금속막(30) 및 게이트 도전막(20)을 이방성 식각함으로써, 제 1 및 제 2 주변 회로 영역들(PCR1, PCR2)에 각각 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)이 형성될 수 있다.
제 1 주변 게이트 스택(PGS1)은 제 1 주변 회로 영역(PCR1)의 제 1 게이트 절연막(13a) 상에 형성될 수 있으며, 제 2 주변 게이트 스택(PGS2)은 제 2 주변 회로 영역(PCR2)의 제 2 게이트 절연막(13b) 상에 형성될 수 있다. 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 각각은 게이트 도전 패턴(PCP), 게이트 금속 패턴(PMP), 및 하드 마스크 패턴(HMP)을 포함할 수 있다.
이어서, 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)의 양측벽들을 덮는 게이트 스페이서들이 형성될 수 있으며, 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 양측의 주변 활성 영역(PACT) 내에 소오스/드레인 불순물 영역들이 형성될 수 있다. 이에 더하여, 경계 영역(BR)의 기판(10) 내에 고농도의 불순물들을 도핑하여 픽업 불순물 영역들(PUR)이 형성될 수 있다. 픽업 불순물 영역들(PUR)은 기판(10), 제 1 및 제 2 웰 불순물층들(10n, 10p) 내에 각각 형성될 수 있다.
주변 회로 영역(PCR)에 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 및 게이트 스페이서들을 형성하는 동안, 셀 어레이 영역(CAR)에서 기판(10)이 노출될 수 있으며, 연결 영역(CNR), 더미 영역(DMY), 및 경계 영역(BR)에서 제 2 게이트 절연막(13b)이 노출될 수 있다.
도 2 및 도 15를 참조하면, 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)이 형성된 기판(10)의 전면을 덮는 하부 절연막 및 하부 희생막(LSL)이 차례로 형성될 수 있다. 하부 절연막은 실리콘 산화막을 기판(10) 전면에 균일한 두께로 증착하여 형성될 수 있다. 하부 절연막은 제 1 및 제 2 게이트 절연막들(13a, 13b)과 동일한 절연 물질을 포함할 수 있다. 일 예로, 하부 절연막은 실리콘 산화막을 포함할 수 있다.
기판(10) 전면에 하부 절연막을 형성함에 따라 셀 어레이 영역(CAR), 연결 영역(CNR), 및 더미 영역(DMY)에서 기판(10)의 상면을 덮는 수평 게이트 절연막(101)이 형성될 수 있다. 수평 게이트 절연막(101)은 셀 어레이 영역(CAR) 및 더미 영역(DMY)의 기판(10)을 덮는 제 1 부분(101a) 및 연결 영역(CNR)의 기판(10)을 덮는 제 2 부분(101b)을 포함할 수 있으며, 제 2 부분(101b)이 제 1 부분(101a)보다 두꺼울 수 있다.
또한, 하부 절연막을 형성하는 것은 수평 게이트 절연막(101)의 제 2 부분(101b)으로부터 연장되어 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)을 컨포말하게 덮는 더미 게이트 절연막(101c)을 형성하는 것을 포함할 수 있다.
하부 희생막(LSL)은 실질적으로 균일한 두께를 가지며 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장될 수 있다. 일 예에서, 하부 희생막(LSL)의 두께는 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)의 두께보다 작을 수 있다. 다시 말해, 셀 어레이 영역(CAR)에서 하부 희생막(LSL)의 상면은 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)의 상면들보다 낮은 레벨에 위치할 수 있다. 셀 어레이 영역(CAR)에서 하부 희생막(LSL)의 상면은 기판(10)의 상면과 실질적으로 평행할 수 있다. 즉, 셀 어레이 영역(CAR)에서 하부 희생막(LSL)은 실질적으로 평탄한 상면을 가질 수 있다.
하부 희생막(LSL)은 수평 게이트 절연막(101)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하부 희생막(LSL)은 실리콘 질화막을 포함할 수 있다.
도 2 및 도 16을 참조하면, 하부 희생막(LSL)을 패터닝하여, 서로 분리된 하부 희생 패턴(LP) 및 더미 희생 패턴(DSP)이 형성될 수 있다. 더미 희생 패턴(DSP)은 주변 회로 영역(PCR)의 기판(10) 상면 및 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)을 덮을 수 있으며, 하부 희생 패턴(LP)은 셀 어레이 영역(CAR), 더미 영역(DMY), 및 연결 영역(CNR)의 기판(10) 상면을 덮을 수 있다.
하부 희생 패턴(LP)은 셀 어레이 영역(CAR), 더미 영역(DMY), 및 연결 영역(CNR)의 기판(10) 전면을 덮는 플레이트 형태를 갖거나, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 가질 수 있다. 또한, 하부 희생 패턴(LP)은 연결 영역(CNR)에서 오프닝을 가질 수도 있다.
이어서, 기판(10) 전면을 덮는 하부 층간 절연막(ILDa)이 형성될 수 있다. 하부 층간 절연막(ILDa)은 하부 희생 패턴(LP) 및 더미 희생 패턴(DSP) 상에 증착될 수 있다. 하부 층간 절연막(ILDa)은 실질적으로 균일한 두께를 가지며 증착될 수 있다. 셀 어레이 영역(CAR), 더미 영역(DMY), 및 연결 영역(CNR)에서 하부 희생 패턴(LP)은 균일한 두께 및 평탄한 상면을 가지므로, 어레이 영역(CAR), 더미 영역(DMY), 및 연결 영역(CNR)에서, 하부 층간 절연막(ILDa)은 실질적으로 평탄한(even) 상면을 가질 수 있다. 주변 회로 영역(PCR)에서 하부 층간 절연막(ILDa)은 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2)을 덮는 더미 희생 패턴(DSP) 상에 형성되므로, 비평탄한(uneven) 상면을 가질 수 있다. 다시 말해, 하부 층간 절연막(ILDa)은 제 1 및 제 2 주변 게이트 스택들(PGS1, PGS2) 상부에서 위로 볼록한 형태의 프로파일을 가질 수 있다. 실시예들에서, 하부 층간 절연막(ILDa)은 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD) 방법을 이용하여 기판(10) 전면에 실리콘 산화막을 증착함으로써 형성될 수 있다.
도 2 및 도 17을 참조하면, 하부 층간 절연막(ILDa) 상에 상부 희생막들(USL) 및 상부 층간 절연막들(ILDb)이 수직적으로 번갈아 적층된 몰드 구조체(110)가 형성될 수 있다. 실시예들에서, 상부 희생막들(USL)은 하부 희생 패턴(LP)과 동일한 물질로 형성될 수 있다. 예를 들어, 상부 희생막들(USL)은 실리콘 질화막으로 형성될 수 있으며, 상부 층간 절연막들(ILDb)은 실리콘 산화막(예를 들어, TEOS(TetraEthylOrthoSilicate)막)으로 형성될 수 있다.
몰드 구조체(110)가 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단 구조를 가질 수 있도록, 상부 희생막들(USL) 및 상부 층간 절연막들(ILDb)에 대한 패터닝 공정이 수행될 수 있다. 이에 따라, 몰드 구조체(110)는 더미 영역(DMY) 및 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 실시예들에 따르면, 앞서 도 3 및 도 4를 참조하여 설명한 것처럼, 몰드 구조체(110)는 더미 영역(DMY)과 연결 영역(CNR)에서 서로 다른 기울기의 계단 구조들을 가질 수 있다.
몰드 구조체(110)를 형성한 후, 평탄 절연막(120)이 하부 층간 절연막(ILDa) 상에서 몰드 구조체(110)를 덮을 수 있다. 평탄 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있으며, 더미 영역(DMY) 및 연결 영역(CNR)에서 몰드 구조체(110)의 계단 구조를 덮을 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
도 2 및 도 18을 참조하면, 몰드 구조체(110), 하부 층간 절연막(ILDa), 하부 희생 패턴(LP), 및 수평 게이트 절연막(101)을 관통하는 제 1 및 제 2 수직 채널들(VS1, VS2)이 형성될 수 있다. 제 1 수직 채널들(VS1)은 셀 어레이 영역(CAR)에서 기판(10)에 연결될 수 있으며, 제 2 수직 채널들(VS2)은 연결 영역(CNR)에서 기판(10)에 연결될 수 있다. 제 2 수직 채널들(VS2)은 몰드 구조체(110)의 계단 구조를 관통할 수 있다. 앞서 설명한 것처럼, 제 2 수직 채널들(VS2)의 폭은 제 1 수직 채널들(VS1)의 폭보다 클 수 있다.
제 1 및 제 2 수직 채널들(VS1, VS2)을 형성하는 것은, 몰드 구조체(110), 하부 층간 절연막(ILDa), 하부 희생 패턴(LP), 및 수평 게이트 절연막(101)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성된 에피택시얼 패턴일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 하부 반도체 패턴(LSP)의 상면은 하부 희생 패턴(LP)의 상면보다 위에 위치할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있다. 상부 반도체 패턴(USP)은 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 상부 반도체 패턴들(USP)은 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연막(또는 에어(air))으로 채워질 수 있다. 나아가, 상부 반도체 패턴(USP)의 상단에 비트라인 도전 패드(BCP)가 형성될 수 있다. 비트라인 도전 패드(BCP)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 내에 도 6a 및 도 6f를 참조하여 설명한 바와 같이, 데이터 저장 패턴(DS)이 형성될 수 있다. 데이터 저장 패턴(DS)을 형성하는 것은, 하부 반도체 패턴(LSP)이 형성된 수직 홀들의 내벽들 상에 데이터 저장막 및 제 1 반도체층을 균일한 두께로 증착하는 것, 및 하부 반도체 패턴들(LSP)의 일부가 노출되도록 데이터 저장막 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 2 및 도 19를 참조하면, 제 1 및 제 2 수직 채널들(VS1, VS2) 상면들을 덮는 제 1 층간 절연막(130)이 형성될 수 있다. 제 1 층간 절연막(130)을 형성한 후, 몰드 구조체(110)를 관통하여 기판(10)을 노출시키는 트렌치들이 형성될 수 있다. 트렌치들은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
트렌치들을 형성한 후, 트렌치들에 노출된 하부 희생 패턴(LP) 및 상부 희생막들(USL)을 하부 전극(ELa) 및 상부 전극들(ELb)로 대체(replacement)하는 공정들이 수행될 수 있다. 이에 따라, 기판(10) 상에 수직적으로 번갈아 적층된 전극들(ELa, ELb) 및 층간 절연막들(ILDa, ILDb)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 하부 및 상부 전극들(ELa, ELb)은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막 및 W, Al, Ti, Ta, Co 또는 Cu와 같은 금속막을 포함할 수 있다.
하부 및 상부 전극들(ELa, ELb)을 형성하기 전에, 하부 희생 패턴(LP) 및 상부 희생막들(USL)이 제거된 빈 공간을 컨포말하게 덮는 수평 절연막(도 6a의 HL 참조)이 형성될 수 있다. 수평 절연막(HL)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 이에 더하여, 수평 절연막(HL)을 형성하기 전에, 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막으로 이루어진 수직 게이트 절연막(103)이 형성될 수 있다.
이에 더하여, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
이어서, 도 2 및 도 3, 도 4, 및 도 5를 참조하여 설명한 것처럼, 전극 구조체(ST)의 측벽들을 덮는 절연 스페이서(SS) 및 절연 스페이서(SS)가 형성된 각 트렌치 내에 공통 소오스 플러그(CSPLG)가 형성될 수 있다.
이후, 제 1 층간 절연막(130) 상에 제 2 및 제 3 층간 절연막들(130, 140)이 적층될 수 있으며, 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 제 1 수직 채널들(VS1) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 나아가, 연결 영역(CNR) 및 주변 회로 영역(PCR)에 전극들(ELa, ELb)과 주변 로직 회로들을 전기적으로 연결하는 콘택 플러그들(CPLG, PUPLG, PPLG)이 형성될 수 있다.
셀 어레이 영역(CAR)의 제 2 층간 절연막(140) 상에 서브 비트 라인들(SBL)이 형성될 수 있으며, 셀 어레이 영역(CAR)의 제 3 층간 절연막(150) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG) 및 서브 비트 라인들(SBL)을 통해 제 1 수직 채널들(VS1)에 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것;
상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막으로서, 상기 수평 게이트 절연막은 상기 셀 어레이 영역에 배치된 제 1 부분 및 상기 연결 영역에 배치되며 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 것;
상기 셀 어레이 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 1 부분을 관통하는 제 1 수직 채널들; 및
상기 연결 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 2 부분을 관통하는 제 2 수직 채널들을 포함하되,
상기 수평 게이트 절연막의 상기 제 2 부분의 바닥면은 상기 수평 게이트 절연막의 상기 제 1 부분의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평 게이트 절연막에서, 상기 제 1 및 제 2 부분들의 상면들은 실질적으로 공면(coplanar)을 이루는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 주변 회로 영역의 상기 기판 내에 배치되어 주변 활성 영역을 정의하는 소자 분리막을 더 포함하되,
상기 수평 게이트 절연막의 상기 제 2 부분의 바닥면은 상기 소자 분리막의 바닥면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 수직 채널들 각각은:
상기 전극들 중 최하층 전극을 관통하여 상기 기판과 접촉하는 에피택시얼 패턴; 및
상기 에피택시얼 패턴 상에서 수직적으로 연장되는 반도체 패턴을 포함하는 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 2 수직 채널들의 상기 에피택시얼 패턴들의 상면들은 상기 제 1 수직 채널들의 상기 에피택시얼 패턴들의 상면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 2 수직 채널들의 상기 에피택시얼 패턴들의 길이는 상기 제 1 수직 채널들의 상기 에피택시얼 패턴들의 길이보다 작은 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 2 수직 채널들의 바닥면들은 상기 제 1 수직 채널들의 바닥면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제 1 수직 채널들 각각은 제 1 폭을 가지며, 상기 제 2 수직 채널들 각각은 상기 제 1 폭보다 큰 제 2 폭을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극 구조체는 상기 연결 영역에서 상기 주변 회로 영역을 향해 내려가는 형태의 계단 구조를 갖되,
상기 수평 게이트 절연막의 상기 제 2 부분은, 평면적 관점에서, 상기 계단 구조와 중첩되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 주변 회로 영역의 상기 기판 상에 배치되며, 차례로 적층된 제 1 게이트 절연막 및 제 1 주변 게이트 전극을 포함하는 제 1 주변 게이트 스택; 및
상기 주변 회로 영역의 상기 기판 상에 배치되며, 상기 제 1 게이트 절연막보다 얇은 제 2 게이트 절연막 및 제 2 주변 게이트 전극을 포함하는 제 2 주변 게이트 스택을 더 포함하되,
상기 제 1 주변 게이트 스택이 상기 제 2 주변 게이트 스택보다 상기 전극 구조체와 가깝게 배치되고,
상기 수평 게이트 절연막의 상기 제 2 부분의 두께는 상기 제 1 게이트 절연막의 두께와 실질적으로 동일하거나 큰 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 전극 구조체는 상기 전극들 사이에 각각 배치된 층간 절연막들을 더 포함하되,
상기 층간 절연막들 중 어느 하나는 상기 셀 어레이 영역에서 상기 주변 회로 영역으로 연장되어 상기 제 1 및 제 2 주변 게이트 스택들을 덮는 3차원 반도체 메모리 장치. - 셀 어레이 영역, 및 연결 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판의 상면에 대해 수직한 수직 방향으로 적층된 전극들을 포함하는 것;
상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막으로서, 상기 수평 게이트 절연막은 상기 셀 어레이 영역에 배치된 제 1 부분 및 상기 연결 영역에 배치되며 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 것;
상기 셀 어레이 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 1 부분을 관통하는 제 1 수직 채널로서, 상기 제 1 수직 채널은 제 1 하부 채널 패턴 및 상기 제 1 하부 채널 패턴과 연결되는 제 1 상부 채널 패턴을 포함하는 것; 및
상기 연결 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 2 부분을 관통하는 제 2 수직 채널로서, 상기 제 2 수직 채널은 제 2 하부 채널 패턴 및 상기 제 2 하부 채널 패턴과 연결되는 제 2 상부 채널 패턴을 포함하되,
상기 전극들 중 최하층 전극은 상기 제 1 하부 채널 패턴 및 상기 제 2 하부 채널 패턴을 둘러싸고,
상기 제 2 하부 채널 패턴의 바닥면은 상기 제 1 하부 채널 패턴의 바닥면과 다른 레벨에 위치하고,
상기 제 2 하부 채널 패턴의 바닥면은 상기 수평 게이트 절연막의 상기 제 2 부분의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 수평 게이트 절연막의 상기 제 2 부분의 바닥면은 상기 수평 게이트 절연막의 상기 제 1 부분의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 전극들 중 최하층 전극의 상면은 상기 제 1 및 제 2 하부 채널 패턴의 상면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 2 하부 채널 패턴의 바닥면은 상기 제 1 하부 채널 패턴의 바닥면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 수평 게이트 절연막의 상기 제 1 및 제 2 부분들의 상면들은 서로 공면을 이루는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
주변 회로 영역의 상기 기판 내에 배치되어 주변 활성 영역을 정의하는 소자 분리막;
상기 주변 활성 영역 상의 제 1 게이트 절연막; 및
상기 제 1 게이트 절연막 상의 제 1 주변 게이트 스택
상기 수평 게이트 절연막의 상기 제 2 부분의 두께는 상기 수직 방향으로 상기 제 1 게이트 절연막의 두께와 동일하거나 큰 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 전극 구조체는 상기 연결 영역에서 제 1 계단 구조를 가지며,
평면적 관점에서, 상기 제 1 계단 구조는 상기 수평 게이트 절연막의 상기 제 2 부분과 중첩되는 3차원 반도체 메모리 장치. - 셀 어레이 영역, 및 연결 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판의 상면에 대해 수직한 수직 방향으로 적층된 전극들을 포함하는 것;
상기 전극 구조체와 상기 기판 사이에 배치된 수평 게이트 절연막으로서, 상기 수평 게이트 절연막은 상기 셀 어레이 영역에 배치된 제 1 부분 및 상기 연결 영역에 배치되며 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 것;
상기 셀 어레이 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 1 부분을 관통하는 제 1 수직 채널로서, 상기 제 1 수직 채널은 제 1 하부 채널 패턴 및 상기 제 1 하부 채널 패턴과 연결되는 제 1 상부 채널 패턴을 포함하는 것; 및
상기 연결 영역에서, 상기 전극 구조체 및 상기 수평 게이트 절연막의 상기 제 2 부분을 관통하는 제 2 수직 채널로서, 상기 제 2 수직 채널은 제 2 하부 채널 패턴 및 상기 제 2 하부 채널 패턴과 연결되는 제 2 상부 채널 패턴을 포함하되,
상기 전극들 중 최하층 전극의 상면은 상기 제 1 및 제 2 하부 채널 패턴의 상면들보다 낮은 레벨에 위치하고,
상기 전극들 중 최하층 전극의 바닥면은 상기 제 1 및 제 2 하부 채널 패턴의 바닥면들보다 높은 레벨에 위치하고,
상기 수직 방향으로, 상기 수평 게이트 절연막의 상기 제 1 부분은 제 1 두께를 갖고, 상기 수평 게이트 절연막의 상기 제 2 부분은 상기 제 1 두께보다 큰 제 2 두께를 갖고, 상기 제 2 하부 채널 패턴은 상기 제 2 두께보다 큰 제 3 두께를 갖는 3차원 반도체 메모리 장치. - 제 19 항에 있어서.
상기 제 2 하부 채널 패턴의 바닥면은 상기 제 1 하부 채널 패턴의 바닥면과 다른 레벨에 위치하는 3차원 반도체 메모리 장치.
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| KR102573272B1 (ko) * | 2018-06-22 | 2023-09-01 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| KR20200113871A (ko) * | 2019-03-26 | 2020-10-07 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| KR20200116573A (ko) * | 2019-04-01 | 2020-10-13 | 삼성전자주식회사 | 반도체 소자 |
| KR20210011214A (ko) * | 2019-07-22 | 2021-02-01 | 삼성전자주식회사 | 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자 |
| CN111512439B (zh) * | 2020-03-19 | 2021-08-31 | 长江存储科技有限责任公司 | 用于形成在三维存储器件中的接触结构的方法 |
| KR20210153789A (ko) | 2020-06-10 | 2021-12-20 | 삼성전자주식회사 | 반도체 소자 |
| JP2022014007A (ja) * | 2020-07-06 | 2022-01-19 | キオクシア株式会社 | 半導体記憶装置 |
| CN112768489B (zh) * | 2021-02-04 | 2021-11-09 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制作方法 |
| US11637046B2 (en) | 2021-02-23 | 2023-04-25 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor memory device having composite dielectric film structure and methods of forming the same |
| KR20220148630A (ko) * | 2021-04-29 | 2022-11-07 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR20230007806A (ko) * | 2021-07-06 | 2023-01-13 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072563A (ja) | 2003-08-27 | 2005-03-17 | Hynix Semiconductor Inc | 半導体素子のゲート酸化膜形成方法 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859290B2 (ja) * | 2001-06-21 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体集積回路装置の製造方法 |
| TW546840B (en) * | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| KR100515383B1 (ko) | 2003-12-31 | 2005-09-14 | 동부아남반도체 주식회사 | 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터형성 방법 |
| KR100612416B1 (ko) * | 2004-05-20 | 2006-08-16 | 삼성전자주식회사 | 다중 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법 |
| KR100655287B1 (ko) * | 2004-11-11 | 2006-12-11 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법 |
| US7482223B2 (en) * | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| KR20070004352A (ko) | 2005-07-04 | 2007-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 산화막 형성방법 |
| KR20090097425A (ko) | 2008-03-11 | 2009-09-16 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 절연막 형성 방법 |
| JP2009266944A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| KR20120030193A (ko) | 2010-09-17 | 2012-03-28 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
| KR20130019242A (ko) * | 2011-08-16 | 2013-02-26 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR20140025054A (ko) | 2012-08-21 | 2014-03-04 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
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| KR102118159B1 (ko) * | 2014-05-20 | 2020-06-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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| KR102247914B1 (ko) * | 2014-10-24 | 2021-05-06 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR102341716B1 (ko) * | 2015-01-30 | 2021-12-27 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US9478561B2 (en) * | 2015-01-30 | 2016-10-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of fabricating the same |
| KR102333478B1 (ko) * | 2015-03-31 | 2021-12-03 | 삼성전자주식회사 | 3차원 반도체 장치 |
| US9666281B2 (en) | 2015-05-08 | 2017-05-30 | Sandisk Technologies Llc | Three-dimensional P-I-N memory device and method reading thereof using hole current detection |
| KR102342548B1 (ko) * | 2015-05-22 | 2021-12-24 | 삼성전자주식회사 | 메모리 장치 |
| KR102532496B1 (ko) * | 2015-10-08 | 2023-05-17 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US9601577B1 (en) * | 2015-10-08 | 2017-03-21 | Samsung Electronics Co., Ltd. | Three-dimensionally integrated circuit devices including oxidation suppression layers |
| US9620512B1 (en) * | 2015-10-28 | 2017-04-11 | Sandisk Technologies Llc | Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device |
| KR102530757B1 (ko) * | 2016-01-18 | 2023-05-11 | 삼성전자주식회사 | 메모리 장치 |
| US9728551B1 (en) | 2016-02-04 | 2017-08-08 | Sandisk Technologies Llc | Multi-tier replacement memory stack structure integration scheme |
| KR102581038B1 (ko) | 2016-03-15 | 2023-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102667878B1 (ko) * | 2016-09-06 | 2024-05-23 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |