JP4426868B2 - 不揮発性半導体記憶装置および半導体集積回路装置 - Google Patents

Description

本発明は、不揮発性メモリのデータ書き込み技術に関し、特に、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリセルにおける書き込み特性のばらつきの低減に適用して有効な技術に関するものである。

電気的に書き換えが可能な不揮発性メモリとして、たとえば、フローティングゲート型メモリセルを用いたフラッシュメモリなどが広く知られている。しかし、低電力化、およびデータ書き込みの高速性などの市場要求から、様々なＭＯＮＯＳ型メモリセルの提案がなされている。

たとえば、ＭＯＮＯＳ型メモリセルにおいて、データ書き込み電流を約１０μＡ程度に制限するためにワードゲート（コントロールゲート）のしきい値よりも少し高い電圧（たとえば、０．７７Ｖ程度）をワード線に印加しているものがある（特許文献１参照）。すなわち、データ書き込み電流をワードゲートの電圧によって制御している。なお、データ書き込み時のビット線電圧は０Ｖ程度に固定されている。

また、フローティングゲート型メモリセルではあるが、書き込み特性のばらつきを抑えたものがある（特許文献２参照）。

この場合、ＡＧ−ＡＮＤ（Ａｓｓｉｓｔ Ｇａｔｅ ＡＮＤ）型メモリセルの２つの拡散層にローカルビット線がそれぞれ接続されており、各々のローカルビット線とグローバルビット線、および共通ソース線との接続にスイッチを介している。

そして、データ書き込みは、グローバルビット線からメモリゲート側のローカルビット線の寄生容量に４Ｖ程度を充電し、グローバルビット線とメモリゲート側のローカルビット線とをスイッチで切り離す。

その後、アシストゲート側のローカルビット線と共通ソース線とを接続し、メモリゲート側のローカルビット線に蓄積された電荷をメモリセルに流すことで、ＳＳＩ（Ｓｏｕｒｃｅ Ｓｉｄｅ ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）を発生させ、１ビットのメモリセルに書き込みを行う。

これにより、アシストゲートＭＯＳトランジスタのしきい値電圧にばらつきがあっても、データ書き込みに使用する電荷は一定であるためにデータ書き込み特性のばらつきを抑えるものである。
特開２００１−１４８４３４号公報 特開２００２−１９７８７６号公報 特開２００２−３３４５８８号公報

ところが、上記のような半導体集積回路装置における付加情報書き込み技術では、次のような問題点があることが本発明者により見い出された。

ＭＯＮＯＳ型メモリセルのデータ書き込み電流を制御するためにワードゲート（以下、選択ゲートという）の電圧値を制御する場合、該電圧値は、選択ゲートＭＯＳトランジスタのしきい値電圧に近い電圧値となる。

このため、書き込み電流は、選択ゲートＭＯＳトランジスタのしきい値電圧に依存する。選択ゲートＭＯＳトランジスタは、メモリセルの一部であるために、そのゲート長Ｌｇはほぼ最小寸法であり、製造ばらつきに対するしきい値電圧の変動は大きい。このため、メモリマット内の各々のメモリセルの書き込み電流のばらつきが大きくなり、書き込み時のメモリゲートのしきい値変動量にばらつきが生じてしまうという問題がある。

また、フローティングゲート型メモリセルで書き込み特性のばらつきを抑える場合、ローカルビット線はスイッチによりグローバルビット線と切り離すことが可能であり、ローカルソース線はスイッチにより共通ソース線から切り離すことが可能である。

さらに、ローカルビット線、およびローカルソース線に接続されるメモリセル数が比較的多いためにローカルビット線、およびローカルソース線の配線容量も比較的大きく、１ビットのメモリセルに、ローカルビット線に蓄積された比較的大きな電荷量を使用できる。また、その電荷量はほぼ一定であるので、書き込み特性のばらつきを抑えることができる。

しかし、小容量のメモリの場合、各々のメモリセルのメモリゲート側の拡散層領域（ソース端子）に接続されるローカルソース線にスイッチを設けることはオーバヘッドの増大によるレイアウト面積の増大となるため、ローカルソース線にはスイッチを設けることなく共通ソース線へ直接接続されることになる。

そのため、共通ソース線の寄生容量は多数のメモリセルに接続されるため、書き込みデータによって配線の寄生容量に蓄積された電荷が必ずしも均等にメモリセルに分配されず、書き込み特性のばらつきを抑えることができないことになる。

本発明の目的は、データ書き込み時における不揮発性メモリセルのしきい値電圧変動量のばらつきを大幅に低減させることにより、データ書き込みの高速化、および低消費電力化を実現することのできる不揮発性半導体記憶装置および半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明の不揮発性半導体記憶装置は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、電流供給制御用トランジスタ、または電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。
（２）また、本発明の不揮発性半導体記憶装置は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、電流供給制御用トランジスタ、および電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。

また、本願のその他の発明の概要を簡単に示す。
（３）さらに、本発明は、不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能であり、該不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、不揮発性記憶部は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、電流供給制御用トランジスタ、または電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。
（４）また、本発明は、不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能であり、該不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、該不揮発性記憶部は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、電流供給制御用トランジスタ、および電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）データ書き込み時に不揮発性メモリセルに流れる電流値を制御することにより、該不揮発性メモリセルのしきい値変動量のばらつきを大幅に低減することができる。

（２）また、上記（１）により、書き込み時の消費電流を低減することができるので、電源回路などを小型化することができるとともに、書き込み動作の高速化を実現することができる。

（３）さらに、上記（１）、（２）により、不揮発性半導体記憶装置、ならびにそれを用いた半導体集積回路装置の小型化、および高性能化を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

図１は、本発明の一実施の形態によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられた書き込み回路、電流トリミング回路、およびフラッシュメモリアレイの構成図、図３は、図２の書き込み回路に設けられた定電流源用トランジスタの電気的特性の説明図、図４は、図１のフラッシュメモリに設けられたメモリセルにおける書き込み／消去／読み出しの各動作の説明図、図５は、図１のフラッシュメモリにおける書き込み動作のタイミングチャート、図６は、図１のフラッシュメモリに設けられたフラッシュメモリアレイが階層構造となった構成例を示した説明図、図７は、図１のフラッシュメモリに設けられたフラッシュメモリアレイが階層構造となった他の構成例を示した説明図、図８は、図７のフラッシュメモリアレイに設けられたメモリセルにデータを書き込む際のタイミングチャート、図９は、本発明の一実施の形態によるフラッシュメモリ内蔵シングルチップのマイクロコンピュータのブロック図である。

本実施の形態において、フラッシュメモリ（不揮発性半導体記憶装置）１は、図１に示すように、制御回路２、入出力回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、ベリファイセンスアンプ回路７、高速リードセンスアンプ回路８、書き込み回路９、フラッシュメモリアレイ１０、および電源回路１１などから構成されている。

制御回路２は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。入出力回路３には、フラッシュメモリアレイ１０から読み出しまたはフラッシュメモリアレイ１０へ書き込むデータ、プログラムデータなどの各種データが入出力される。アドレスバッファ４は、外部から入力されたアドレスを一時的に格納する。

アドレスバッファ４には、行デコーダ５、ならびに列デコーダ６がそれぞれ接続されている。行デコーダ５は、アドレスバッファ４から出力されたカラム（行）アドレスに基づいてデコードを行い、列デコーダ６は、該アドレスバッファ４から出力されたロウ（列）アドレスに基づいてデコードを行う。

ベリファイセンスアンプ回路７は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路８は、データリード時に用いられるリード用センスアンプである。書き込み回路９は、入出力回路３を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う。

フラッシュメモリアレイ１０は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。このフラッシュメモリアレイ１０に設けられたメモリセルは、電気的にデータの消去または書き込みが可能であり、データの保存に電源が不要となっている。

電源回路１１は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書き込み回路９に供給する電流トリミング回路（トリミング部）１１ａなどから構成される。

また、書き込み回路９、電流トリミング回路１１ａの構成について、図２を用いて説明する。書き込み回路９は、ビット線ＢＬ０〜ＢＬｎ毎にそれぞれ接続されている。ここでは、ビット線ＢＬ０に接続された書き込み回路９の構成について説明するが、他のビット線ＢＬ１〜ＢＬｎに接続されている書き込み回路９も同様の構成からなる。

書き込み回路９は、定電流源用トランジスタ（電流吸収制御用トランジスタ）１２、ラッチスイッチ１３、否定論理積回路１４、および書き込みラッチ１５から構成されている。定電流源用トランジスタ１２、ならびにラッチスイッチ１３は、たとえば、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる。

定電流源用トランジスタ１２、およびラッチスイッチ１３の一方の接続部には、ビット線ＢＬ０がそれぞれ接続されている。このビット線ＢＬ０には、メモリセル（不揮発性メモリセル）ＭＭ００〜ＭＭｎ０がそれぞれ接続されている。

メモリセルＭＭ００〜ＭＭｎ０の選択ゲート１０２（図４）とメモリゲート１００（図４）とは、選択ゲート線ＣＧ０、およびメモリゲート線ＭＧ０によってそれぞれ共通接続されており、ソース１０３（図４）は、ソース線ＳＬ０によって共通接続されている。

定電流源用トランジスタ１２のゲートには、電流トリミング回路１１ａが接続されており、該定電流源用トランジスタ１２の他方の接続部には、否定論理積回路１４の出力部が接続されている。定電流源用トランジスタ１２は、書き込み電流を一定にする定電流源である。

ラッチスイッチ１３のゲートにはラッチスイッチ信号が入力されるように接続されており、該ラッチスイッチ１３の他方の接続部には、書き込みラッチ１５の入力部に接続されている。

ラッチスイッチ１３は、書き込みデータの入力時のみＯＮとなり、それ以外ではＯＦＦとなり、書き込みデータを保護する。書き込みラッチ１５は、書き込みデータを蓄積する回路である。

書き込みラッチ１５の出力部には、否定論理積回路１４の他方の入力部が接続されており、該否定論理積回路１４の一方の入力部には書き込みパルスが入力されるように接続されている。

ここで、定電流源用トランジスタ１２について説明する。

図３（ａ）は、定電流源用トランジスタ１２のしきい値電圧のチャネル長依存性を示す図である。この図においては、縦軸が定電流源用トランジスタ１２のしきい値電圧、横軸がチャネル長を示している。

定電流源用トランジスタ１２のチャネル長は、メモリセルの選択ゲートのチャネル長に対して、たとえば、２倍以上長く、チャネル長の変動量に対してしきい値電圧の変動量が小さくなっている。

また、図３（ｂ）は、定電流源用トランジスタ１２におけるしきい値電圧のチャネル幅依存性を示した図である。この図では、縦軸が定電流源用トランジスタ１２のしきい値電圧、横軸がチャネル幅をそれぞれ示している。

定電流源用トランジスタ１２のチャネル幅は、メモリセルの選択ゲートのチャネル幅に対してたとえば２倍以上長く、チャネル幅の変動量に対してしきい値電圧の変動量が小さくなっている。

さらに、図３（ｃ）はドレイン−ソース間電流のドレイン−ソース間電圧依存性を示した図である。この図では、縦軸がドレイン−ソース間電流、横軸がドレイン−ソース間電圧をそれぞれ示している。

図示するように、定電流源用トランジスタ１２の動作領域は、ドレイン−ソース間電圧の変動量に対してドレイン−ソース間電流の変動量が小さい領域となっている。

また、電流トリミング回路１１ａは、トリミングレジスタ（トリミング情報格納部）１６とデコーダ回路１７とにより構成されている。トリミングレジスタ１６に格納された電流トリミング情報はデコーダ回路１７によって所定の電圧値に変換され、定電流源用トランジスタ１２のゲートに印加される。トリミングレジスタ１６は、電流トリミング情報だけでなく他のトリミング情報も格納している。

さらに、メモリセルＭＭの構成、およびデータの書き込み／消去／読み出しについて図４を用いて説明する。

メモリセルＭＭは、図４に示すように、選択ＭＯＳトランジスタと電荷蓄積ＭＯＳトランジスタとの２トランジスタによって１つのセルが構成される。そして、メモリセルＭＭは、ソース１０３、ドレイン１０４からなる拡散層が形成されている。

これらソース１０３−ドレイン１０４間の半導体基板１０５上にはゲート酸化膜を介して、電荷蓄積層１０１、およびメモリゲート１００がスタックド構造によって形成されており、そのとなり側には選択ゲート１０２が形成された構成になっている。電荷蓄積層１０１には、ナイトライド膜、フローティングゲートなどがある。

このメモリセルＭＭにデータを書き込む場合、図４（ａ）に示すように、たとえば、メモリゲート１００に８Ｖ程度、ソース１０３に５Ｖ程度、半導体基板１０５に０Ｖ程度を印加し、選択ゲート１０２、およびドレイン１０４には、ドレイン１０４−ソース１０３間に、たとえば１μＡ程度の電流が流れるような電圧を印加する。このとき、ソースサイドインジェクションが発生し、電荷蓄積層１０１に電子を蓄積する。よって読み出し時のメモリセル電流が小さくなる。

このメモリセルＭＭのデータを消去する場合には、図４（ｂ）に示すように、たとえば、メモリゲート１００に１０Ｖ程度、選択ゲート１０２に１．５Ｖ程度、ソース１０３、ドレイン１０４および半導体基板１０５に０Ｖ程度をそれぞれ印加すると、電荷蓄積層１０１に蓄積された電子がメモリゲート１００に放出され、読み出し時のメモリセルＭＭの電流が大きくなる。

この図４（ｂ）においては、メモリゲート１００に８Ｖ程度の電圧を印加しているが、該メモリゲート１００に印加する電圧はこれに限定されるものではない。

このメモリセルＭＭのデータを読み出す場合、図４（ｃ）に示すように、たとえば、選択ゲート１０２に１．５Ｖ程度、ドレイン１０４に１．０Ｖ程度、メモリゲート１００、ソース１０３および半導体基板１０５に０Ｖ程度をそれぞれ印加し、メモリセル電流の大小をセンスアンプで判定する。

また、図４（ｃ）においても、メモリゲート１００に０Ｖ程度の電圧を印加しているが、該メモリゲート１００に印加する電圧はこれに限定されるものではない。

次に、本実施の形態におけるフラッシュメモリ１の作用について説明する。

始めに、メモリセルＭＭ００にデータを書き込む際の書き込み回路９の動作について説明する。

まず、メモリゲート線ＭＧ０にたとえば、８Ｖ程度、ソース線ＳＬ０に５Ｖ程度、選択ゲート線ＣＧ０に１．５Ｖ程度を印加する。

このとき、書き込み回路９においては書き込みパルス０、および書き込みラッチ１５の出力がＨｉ信号であり、否定論理積回路１４の出力がＬｏ信号になる。この時、定電流源用トランジスタ１２に、たとえば１μＡ程度の一定電流が流れ、ビット線ＢＬ０を１μＡ程度の一定電流で引き抜き、メモリセルＭＭ００に電流を流す。

非書き込みのメモリセルＭＭ０１には、メモリゲートに８Ｖ程度、ソースに５Ｖ程度、選択ゲートに１．５Ｖ程度が印加されてしまうが、該メモリセルＭＭ０１に接続された書き込み回路９においては、書き込みパルス１あるいは書き込みラッチ１５の出力がＬｏ信号であり、否定論理積回路１４の出力がＨｉ信号になる。

Ｈｉ信号の電圧を、たとえば１．５Ｖ程度とすると、書き込み回路９は、ビット線ＢＬ１に１．５Ｖ程度を供給し、メモリセルＭＭ０１の選択ＭＯＳトランジスタがＯＮせず、書き込みは起こらない。

また、非書き込みのメモリセルＭＭｎ０，ＭＭｎ１においては、メモリゲート１００、ソース１０３、選択ゲート１０２に電圧を印加しないので書き込みは起こらない。

本発明では、メモリセルの選択ゲート電圧により書き込み電流を制御しているのではなく、ビット線に定電流源用トランジスタ１２の定電流源を接続して書き込み電流を制御している。また、本発明に適用可能なメモリセルは、図４に示したメモリセルに限定されるものではなく、ビット線に対して並列接続型のメモリセルであれば何でもよい。

さらに、図５のタイミングチャートを用いて、フラッシュメモリ１における書き込み動作を説明する。

ここで、図５においては、上方から下方にかけて、選択ゲート線ＣＧ０、メモリゲート線ＭＧ０、ソース線ＳＬ０、およびビット線ＢＬ０，ＢＬ１における信号タイミングをそれぞれ示している。

たとえば、メモリセルＭＭ００にデータを書き込む場合、まず、選択ゲート線ＣＧ０に１．５Ｖ程度を印加する。そして、ソース線ＳＬ０に５Ｖ程度、ビット線ＢＬ０，ＢＬ１に１．５Ｖ程度を印加し、その後、メモリゲート線ＭＧ０に８Ｖ程度を印加する。

ビット線ＢＬ０、ＢＬ１を、メモリゲート線ＭＧ０に８Ｖを印加する前に１．５Ｖに印加する理由は書き込み条件が整わないうちに起こる書き込みディスターブを防ぐためである。

選択ゲート線ＣＧ０、ソース線ＳＬ０、メモリゲート線ＭＧ０の電圧値が書き込み条件を満たすと、書き込み回路９内で最適な書き込み時間だけ定電流源に接続され、ビット線ＢＬ０を定電流で引き抜き、メモリセルＭＭ００に電流を流す。

図２ではメモリセルＭＭ０１にデータを書き込んではいないが、仮にメモリセルＭＭ０１にデータを書き込む場合には、図５に示すように、メモリセルＭＭ００を書き込んだ後、書き込み回路９内で最適な書き込み時間だけ定電流源に接続され、ビット線ＢＬ１を定電流で引き抜き、メモリセルＭＭ０１に電流を流す。すなわち、書き込みパルスはビット線ＢＬの順に最適な時間だけ印加される。

また、非書き込みのメモリセルＭＭｎ０、ＭＭｎ１に接続された選択ゲート線ＣＧｎ、ソース線ＳＬｎ、メモリゲート線ＭＧｎはこの期間０Ｖである。

書き込み回路９の動作タイミングは図５に限定されるものではなく、たとえば、メモリセルＭＭ００の書き込み回路９、およびメモリセルＭＭ０１の書き込み回路９をそれぞれ同時に動作させて、ビット線ＢＬ０，ＢＬ１を定電流で引き抜くようにしてもよい。

図６は、フラッシュメモリ１に設けられたフラッシュメモリアレイ１０が階層構造となった構成例を示す図である。ここでは、書き込み回路９、および電流トリミング回路１１ａの回路構成は図２と同じであるので説明を省略する。

メモリセルＭＭ（図４）は、アレイ状に規則正しく配置され、該メモリセルＭＭの選択ゲート１０２、メモリゲート１００、およびソース１０３は、選択ゲート線ＣＧ０〜ＣＧｎ、メモリゲート線ＭＧ０〜ＭＧｎ、ソース線ＳＬ０〜ＳＬｎによってそれぞれ共通接続されている。

また、メモリセルＭＭのドレイン１０４は、副ビット線ＬＢＬによって共通接続されており、階層ＭＯＳトランジスタＺＭを介して主ビット線ＭＢＬに接続されている。

この主ビット線ＭＢＬには、書き込み回路９がそれぞれ接続されており、階層ＭＯＳトランジスタＺＭのゲートには、階層ゲート線Ｚ０が接続されている。

そして、メモリセルＭＭ００にデータを書き込む場合、メモリゲート線ＭＧ０に、たとえば、８Ｖ程度、ソース線ＳＬ０にたとえば５Ｖ程度、選択ゲート線ＣＧ０にたとえば、１．５Ｖ程度、階層ゲート線Ｚ０に１．５Ｖ程度を印加する。書き込み回路９においては、書き込みパルス０、および書き込みラッチ１５の出力がＨｉ信号であり、否定論理積回路１４の出力がＬｏ信号になる。

このとき、定電流源用トランジスタ１２に、たとえば１μＡ程度の一定電流が流れ、主ビット線ＭＢＬ０をたとえば１μＡ程度の一定電流で引き抜き、メモリセルＭＭ００に電流を流す。

非書き込みのメモリセルＭＭ０１には、メモリゲート１００に８Ｖ程度、ソース１０３に５Ｖ程度、選択ゲート１０２に１．５Ｖ程度の電圧が印加されてしまうが、メモリセルＭＭ０１における書き込み回路９においては、書き込みパルス１あるいは書き込みラッチ１５の出力がＬｏ信号であり、否定論理積回路１４の出力がＨｉ信号になる。

Ｈｉ信号の電圧を、たとえば１．５Ｖ程度とすると、書き込み回路９は主ビット線ＭＢＬ１に１．５Ｖ程度を供給し、メモリセルＭＭ０１の選択ＭＯＳトランジスタがＯＮせず、書き込みは起こらない。

また、非書き込みのメモリセルＭＭｎ０、ＭＭｎ１のメモリゲート１００、ソース１０３、選択ゲート１０２には電圧を印加しないので、書き込みは起こらないことになる。

さらに、図６に示した構成の場合におけるデータ書き込みのタイミングチャートは、図５で述べたタイミングチャートとほぼ同様であるが、階層ゲート線Ｚに１．５Ｖを印加するタイミングに関しては、副ビット線ＬＢＬに１．５Ｖを充電するために、ソース線ＳＬ０に５Ｖ、ビット線ＢＬ０，ＢＬ１に１．５Ｖを印加するタイミングと同じである。

次に、図７は、フラッシュメモリ１におけるフラッシュメモリアレイ１０が階層構造となった構成の他の例を示す図である。

メモリセルＭＭ（図４）は、アレイ状に規則正しく配置されており、該メモリセルＭＭの選択ゲート１０２、メモリゲート１００、およびソース１０３は、選択ゲート線ＣＧ０〜ＣＧｎ、メモリゲート線ＭＧ０〜ＭＧｎ、ソース線ＳＬ０〜ＳＬｎによってそれぞれ共通接続されている。

また、メモリセルＭＭのドレイン１０４は、副ビット線ＬＢＬによって共通接続されており、階層ＭＯＳトランジスタＺＭ０，ＺＭ１を介して主ビット線ＭＢＬに接続されている。

副ビット線ＬＢＬは、チャージ用トランジスタ（電流供給制御用トランジスタ）ＣＭを介して電圧源に接続されており、該チャージ用トランジスタＣＭのゲートには、カレントミラー回路１８が接続されている。カレントミラー回路１８は、デコーダ回路１７のトリミング情報に基づいてある電流を生成し、チャージ用トランジスタＣＭを定電流源にする。

カレントミラー回路１８は、２つのトランジスタ１８ａ，１８ｂが電圧源と基準電位との間に直列接続された構成からなる。トランジスタ１８ａは、ＰチャネルＭＯＳであり、トランジスタ１８ｂはＮチャネルＭＯＳからなる。

ここで、定電流源用トランジスタ１２はＮチャネルＭＯＳトランジスタであるために、電流トリミング情報はＮＭＯＳトランジスタ用である。しかし、チャージ用トランジスタＣＭはＰチャネルＭＯＳトランジスタであるために、このカレントミラー回路１８により電流トリミング情報をＰＭＯＳトランジスタ用に変換している。

そして、トランジスタ１８ａのゲート、およびトランジスタ１８ａ，１８ｂの接続部には、チャージ用トランジスタＣＭのゲートが接続されている。トランジスタ１８ｂのゲートには、電流トリミング回路１１ａに設けられたデコーダ回路１７が接続されている。

主ビット線ＭＢＬには、階層ＭＯＳトランジスタＺＭ０，ＺＭ１を介して、副ビット線ＬＢＬが並列に２本接続されている。そして、主ビット線ＭＢＬには、書き込み回路９が接続されている。ここでは、主ビット線ＭＢＬに対して副ビット線ＬＢＬが並列に２本接続された場合について記載したが、該副ビット線ＬＢＬは、複数本を並列接続する構成としてもよい。

これら階層ＭＯＳトランジスタＺＭ０，ＺＭ１のゲートには、ゲート信号Ｚ０，Ｚ１が入力されるように接続されている。

さらに、書き込み回路９は、図２に示す書き込み回路と同様の構成である定電流源用トランジスタ１２、ラッチスイッチ１３、および書き込みラッチ１５に、トランジスタ１９，２０が新たに設けられた構成からなる。また、電流トリミング回路１１ａの回路構成は図２と同じであるので説明を省略する。

トランジスタ１９，２０は、ＮチャネルＭＯＳからなる。トランジスタ１９の一方の接続部には、定電流源用トランジスタ１２の他方の接続部が接続されている。

トランジスタ１９の他方の接続部には、トランジスタ２０の一方の接続部が接続されており、該トランジスタ２０の他方の接続部には基準電位（ＶＳＳ）が接続されている。

トランジスタ１９のゲートには、書き込みラッチ１５の出力部が接続されており、該書き込みラッチ１５に蓄積されたデータに基づいて、ＯＮ／ＯＦＦ動作を行う。トランジスタ２０のゲートには書き込みパルスが入力されるように接続されており、該書き込みパルスに基づいてＯＮ／ＯＦＦ動作を行う。

そして、メモリセルＭＭ００にデータを書き込む場合、メモリゲート線ＭＧ０にたとえば、８Ｖ程度、ソース線ＳＬ０に５Ｖ程度、選択ゲート線ＣＧ０に１．５Ｖ程度、階層ＭＯＳゲート線Ｚ０に１．５Ｖ程度を印加する。

書き込み回路９においては、書き込みパルス０、および書き込みラッチ１５の出力がＨｉ信号であり、トランジスタ１９，２０がＯＮとなり、配線ｎｌがＬｏ信号になる。

このとき、定電流源用トランジスタ１２に、たとえば１μＡ程度の定電流が流れ、主ビット線ＭＢＬ０を、たとえば１μＡ程度の一定電流で引き抜き、メモリセルＭＭ００に電流を流す。

また、非書き込みのメモリセルＭＭ０１には、メモリゲート１００に８Ｖ程度、ソース１０３に５Ｖ程度、選択ゲート１０２に１．５Ｖ程度の電圧が印加されてしまう。

主ビット線ＭＢＬ０には定電流源が接続されているため、階層ＭＯＳトランジスタＺＭ１をオフにしなければならない。このとき、副ビット線ＬＢＬ１はオープンとなるため、メモリセルＭＭ０１に書き込みディスターブが発生する。

これを防ぐために副ビット線ＬＢＬ１を、たとえば１．５Ｖに充電するチャージ用トランジスタＣＭ１を副ビット線ＬＢＬ１に接続する。同様に他の副ビット線ＬＢＬにチャージ用トランジスタＣＭを接続する。チャージ用トランジスタＣＭは、たとえば、ＰチャネルＭＯＳからなる。

チャージ用トランジスタＣＭは副ビット線ＬＢＬを充電できればいいので、たとえば、０．５μＡ程度の電流能力でよく、また製造ばらつき、温度特性を考慮すると定電流源であることが望ましい。

また、図２では、非書き込みを実現するために書き込み回路９からビット線ＢＬに１．５Ｖ程度を印加していたが、図７の構成では、チャージ用トランジスタＣＭが副ビット線ＬＢＬを１．５Ｖ程度に充電するため、書き込み回路９内で１．５Ｖ程度を出力する機能を有する必要はない。

そのため、書き込み回路９においては、書き込みパルス１、あるいは書き込みラッチ１５の出力がＬｏ信号のとき、トランジスタ１９、またはトランジスタ２０がＯＦＦし、配線ｎｌがオープンになる。よって、書き込み回路９は主ビット線ＭＢＬ１をオープンにする。

ただし、書き込み回路９内で１．５Ｖ程度を出力する機能を有していても問題はない。また、非書き込みのメモリセルＭＭｎ０，ＭＭｎ１，ＭＭｎ２，ＭＭｎ３には、メモリゲート１００、ソース１０３、選択ゲート１０２に電圧を印加しない。よって、書き込みは起こらない。

また、図７の構成ではチャージ用トランジスタＣＭのゲートを共通接続している。そのため、書き込み時常に０．５μＡ程度の充電電流が流れる。そこで、書き込み電流を１μＡ程度にするためには、書き込み回路９内で接続する定電流源（定電流源用トランジスタ１２）の引き抜き電流を書き込み電流とチャージ用トランジスタ電流の和である１．５μＡ程度にする必要がある。

さらに、チャージ用トランジスタＣＭのゲートを共通接続する構成としたが、該チャージ用トランジスタＣＭのゲートは、共通接続せずアドレスごとに選択可能にしてもよい。

さらに、図７においては、定電流源用トランジスタ１２をＮチャネルＭＯＳトランジスタ、チャージ用トランジスタＣＭをＰチャネルＭＯＳトランジスタとしたが、それぞれ、それに限定されるものではない。

また、電流トリミング回路１１ａを使用してチャージ用トランジスタＣＭを定電流源にしたが、別の方法で定電流源にしてもよい。さらに、トランジスタ１９，２０の代わりに否定論理積回路を設けるようにしてもよい。

ここで、図７におけるメモリセルＭＭ００にデータを書き込む際の動作を図８のタイミングチャートを用いて説明する。

ここで、図８においては、上方から下方にかけて、選択ゲート線ＣＧ０、メモリゲート線ＭＧ０、ソース線ＳＬ０、階層ＭＯＳゲート線Ｚ０、副ビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２，ＬＢＬ３、および主ビット線ＭＢＬ０，ＭＢＬ１における信号タイミングをそれぞれ示している。

まず、選択ゲート線ＣＧ０に１．５Ｖ程度を印加する。そして、ソース線ＳＬ０に５Ｖ程度、階層ＭＯＳゲート線Ｚ０に１．５Ｖ程度を印加し、チャージ用トランジスタＣＭをＯＮさせて副ビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２，ＬＢＬ３に１．５Ｖ程度をそれぞれ印加し、その後、メモリゲート線ＭＧ０に８Ｖ程度を印加する。

副ビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２，ＬＢＬ３を、メモリゲート線ＭＧ０に８Ｖ程度を印加する前に１．５Ｖ程度に印加する理由は書き込み条件が整わないうちに起こる書き込みディスターブを防ぐためである。

選択ゲート線ＣＧ０、ソース線ＳＬ０、メモリゲート線ＭＧ０の電圧値が書き込み条件を満たすと、書き込み回路９内で最適な書き込み時間だけ定電流源に接続され、主ビット線ＭＢＬ０を定電流で引き抜き、メモリセルＭＭ００に電流を流す。

図７においては、メモリセルＭＭ０２にデータを書き込んではいないが、仮にメモリセルＭＭ０２にデータを書き込む場合、図８のようにメモリセルＭＭ００を書き込んだ後、書き込み回路９内で最適な書き込み時間だけ定電流源に接続され、主ビット線ＭＢＬ１を定電流で引き抜き、メモリセルＭＭ０２に電流を流す。すなわち、書き込みパルスは主ビット線ＭＢＬの順に最適な時間だけ印加される。

また、非書き込みのメモリセルＭＭｎ０，ＭＭｎ１，ＭＭｎ２，ＭＭｎ３に接続された選択ゲート線ＣＧｎ、ソース線ＳＬｎ、メモリゲート線ＭＧｎはこの期間０Ｖである。

書き込み回路９の動作タイミングは図８に限定されるものではなく、たとえば、メモリセルＭＭ００の書き込み回路９、およびメモリセルＭＭ０２の書き込み回路９をそれぞれ同時に動作させて、主ビット線ＭＢＬ０，ＭＢＬ１を定電流で引き抜くようにしてもよい。

図９は、本発明にかかる半導体集積回路装置の一例であるフラッシュメモリ内蔵シングルチップのマイクロコンピュータ（半導体集積回路装置）ＭＣのブロック図である。

このマイクロコンピュータＭＣは、前記したフラッシュメモリ１（図１）と同じ構成からなるフラッシュメモリ（不揮発性記憶部）１ａをオンチップで備えたシステムＬＳＩであり、その他にＣＰＵ（中央情報処理装置）２１、ＣＰＧ２２、ＤＭＡＣ２３、タイマ２４、ＳＣＩ２５、ＲＯＭ２６、ＢＳＣ２７、ＲＡＭ２８、入出力ポートＩＯＰ１〜ＩＯＰ９などから構成されている。

ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２１は、ＲＯＭ２６に格納されたプログラムなどに基づいてマイクロコンピュータＭＣのすべての制御を司る。

ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２６は、ＣＰＵ２１が実行すべきプログラムや固定データなどを記憶する。ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２８は、ＣＰＵ２１による演算結果を記憶したり、該ＣＰＵ２１の作業領域を提供する。

ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｅｒ）２３は、ＲＯＭ２６、ならびにＲＡＭ２８と外部接続された主メモリとの間のデータを所定のブロック単位で転送する制御を司る。

ＳＣＩ（Ｓｅｒｉａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ）２５は、外部装置との間でシリアル通信を行う。タイマ２４は、設定された時間をカウントし、設定時間に達したらフラグをセットしたり、割り込み要求を発生する。

ＣＰＧ（Ｃｌｏｃｋ Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）２２は、ある周波数のクロック信号を生成し、動作クロックとしてシステムクロックを供給する。入出力ポートＩＯＰ１〜ＩＯＰ９は、マイクロコンピュータを外部接続する際の入出力端子である。

また、マイクロコンピュータＭＣは、ＣＰＵ２１、フラッシュメモリ１ａ、ＲＯＭ２６、ＲＡＭ２８、ＤＭＡＣ２３、および一部の入出力ポートＩＯＰ１〜ＩＯＰ５がメインアドレスバスＩＡＢ、メインデータバスＩＤＢによってそれぞれ相互に接続されている。

さらに、タイマ２４やＳＣＩ２５などの周辺回路と入出力ポートＩＯＰ１〜ＩＯＰ９とは、周辺アドレスバスＰＡＢ、ならびに周辺データバスＰＤＢとによって相互に接続されている。

ＢＳＣ２７は、上記したメインアドレスバスＩＡＢ、およびメインデータバスＩＤＢと周辺アドレスバスＰＡＢ、ならびに周辺データバスＰＤＢとの間で信号の転送を制御するとともに、各々のバスの状態を制御する。

それにより、本実施の形態によれば、定電流源用トランジスタ１２により、データ書き込みを定電流により行うので、メモリセルＭＭのしきい値変動量のばらつきを大幅に低減することができるとともに、書き込み時の消費電流を削減することができる。

また、消費電流を削減することにより、メモリセルＭＭへの同時書き込み数を増加することができ、フラッシュメモリ１，１ａの書き込み動作の高速化を実現することができる。

さらに、本発明の実施の形態では、フラッシュメモリ１のフラッシュメモリアレイ１０が、図２、図６、および図７にそれぞれ示した構成としたが、該フラッシュメモリアレイ１０の構成は、これに限定されるものではない。

図１０、および図１１に、図２に示したフラッシュメモリアレイの異なる構成とその動作タイミングチャートとを示す。図１０においてはメモリセルＭＭ００〜ＭＭｎ０の選択ゲート１０２に接続される選択ゲート線ＣＧ０には１．２Ｖの電圧を印加し、図２の構成と比べて選択ゲート１０２とメモリゲート１００との間により高い電界集中を起こさせるように構成されている。

選択ゲート線ＣＧに１．５Ｖの電圧を印加することで、メモリゲート１００のしきい値電圧の変化において飽和電圧レベルが１．２Ｖを印加した場合と比較して相対的に低くなり、消去動作、または書込動作時にメモリゲート１００の絶縁膜に与えるストレスが相対的に低減でき、書換回数が相対的に向上する。

一方、選択ゲート線ＣＧに１．２Ｖの電圧を印加することで、メモリゲート１００のしきい値電圧の変化において飽和電圧レベルがより高くなることから、データの保持特性を改善することが可能となる。

図１２に示すＣＧドライバにおいては、選択ゲート線ＣＧに印加する電圧を１．５Ｖと１．２Ｖのどちらかを選択できるように構成し、選択ゲート線ＣＧに印加する電圧を選択できるように構成される。

通常の使用においては選択ゲート線ＣＧに１．５Ｖを印加するようにし、データの保持特性をより向上させたい場合は、１．２Ｖを選択するようにするなど、書換回数とデータの保持特性との関係から選択すればよい。

選択ゲート線に１．５Ｖと１．２Ｖのいずれの電圧を印加するかの選択方法については特に限定せず、外部からのコマンドや所定のレジスタへの選択値の設定等であってよい。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、定電流源用トランジスタに供給する電圧を電流トリミング回路によって生成する構成としたが、定電流源を生成する回路であれば別の回路構成であってもよい。

本発明の一実施の形態によるフラッシュメモリのブロック図である。 図１のフラッシュメモリに設けられた書き込み回路、電流トリミング回路、およびフラッシュメモリアレイの構成図である。 図２の書き込み回路に設けられた定電流源用トランジスタの電気的特性の説明図である。 図１のフラッシュメモリに設けられたメモリセルにおける書き込み／消去／読み出しの各動作の説明図である。 図１のフラッシュメモリにおける書き込み動作のタイミングチャートである。 図１のフラッシュメモリに設けられたフラッシュメモリアレイが階層構造となった構成例を示した説明図である。 図１のフラッシュメモリに設けられたフラッシュメモリアレイが階層構造となった他の構成例を示した説明図である。 図７のフラッシュメモリアレイに設けられたメモリセルにデータを書き込む際のタイミングチャートである。 本発明の一実施の形態によるフラッシュメモリ内蔵シングルチップのマイクロコンピュータのブロック図である。 図１のフラッシュメモリに設けられた書き込み回路、電流トリミング回路、およびフラッシュメモリアレイの他の実施例の構成図である。 図１０のフラッシュメモリにおける書き込み動作のタイミングチャートである。 図１０のフラッシュメモリアレイにおけるＣＧドライバの構成図である。

符号の説明

１ フラッシュメモリ（不揮発性半導体記憶装置）
１ａ フラッシュメモリ（不揮発性記憶部）
２ 制御回路
３ 入出力回路
４ アドレスバッファ
５ 行デコーダ
６ 列デコーダ
７ ベリファイセンスアンプ回路
８ 高速リードセンスアンプ回路
９ 書き込み回路
１０ フラッシュメモリアレイ
１１ 電源回路
１１ａ 電流トリミング回路（トリミング部）
１２ 定電流源用トランジスタ（電流吸収制御用トランジスタ）
１３ ラッチスイッチ
１４ 否定論理積回路
１５ 書き込みラッチ
１６ トリミングレジスタ（トリミング情報格納部）
１７ デコーダ回路
１８ カレントミラー回路
１８ａ，１８ｂ トランジスタ
１９，２０ トランジスタ
２１ ＣＰＵ（中央情報処理装置）
２２ ＣＰＧ
２３ ＤＭＡＣ
２４ タイマ
２５ ＳＣＩ
２６ ＲＯＭ
２７ ＢＳＣ
２８ ＲＡＭ
１００ メモリゲート
１０１ 電荷蓄積層
１０２ 選択ゲート
１０３ ソース
１０４ ドレイン
１０５ 半導体基板
ＭＭ メモリセル（不揮発性メモリセル）
ＺＭ 階層ＭＯＳトランジスタ
ＣＭ チャージ用トランジスタ（電流供給制御用トランジスタ）
ＭＣ マイクロコンピュータ（半導体集積回路装置）
ＩＯＰ１〜ＩＯＰ９ 入出力ポート
ＢＬ ビット線
ＣＧ 選択ゲート線
ＭＧ メモリゲート線
ＳＬ ソース線
ＬＢＬ 副ビット線
ＭＢＬ 主ビット線

Claims (19)

1. 電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、
   前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、前記不揮発性メモリセルに流れる電流を制御し、
   前記電流供給制御用トランジスタに流れる電流と、前記電流吸収制御用トランジスタに流れる電流との差が、前記不揮発性メモリセルの書き込み電流となることを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   電流トリミング情報が格納されたトリミング情報格納部と、前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
   前記トリミング部は、１つの前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲートにそれぞれ印加する電圧を生成することを特徴とする不揮発性半導体記憶装置。
3. 請求項１記載の不揮発性半導体記憶装置において、
   電流トリミング情報が格納されたトリミング情報格納部と、
   前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
   前記トリミング部は、前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタのいずれか一方のゲートに印加する電圧を生成することを特徴とする不揮発性半導体記憶装置。
4. 請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置において、
   前記トリミング情報格納部には、電源回路におけるトリミング情報が格納されていることを特徴とする不揮発性半導体記憶装置。
5. 請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置において、
   前記不揮発性メモリセルは、選択ゲートとメモリゲートとを有した２トランジスタ構成からなることを特徴とする不揮発性半導体記憶装置。
6. 請求項５記載の不揮発性半導体記憶装置において、
   前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲート長は、前記不揮発性メモリセルの選択ゲートのゲート長よりも大きいことを特徴とする不揮発性半導体記憶装置。
7. 不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、
   前記不揮発性記憶部は、
   電圧源と前記不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、
   前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、前記不揮発性メモリセルに流れる電流を制御し、
   前記電流供給制御用トランジスタに流れる電流と、前記電流吸収制御用トランジスタに流れる電流との差が、前記不揮発性メモリセルの書き込み電流となることを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   電流トリミング情報が格納されたトリミング情報格納部と、
   前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
   前記トリミング部は、１つの前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲートにそれぞれ印加する電圧を生成することを特徴とする半導体集積回路装置。
9. 請求項７記載の半導体集積回路装置において、
   電流トリミング情報が格納されたトリミング情報格納部と、
   前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
   前記トリミング部は、前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタのいずれか一方のゲートに印加する電圧を生成することを特徴とする半導体集積回路装置。
10. 請求項８または９記載の半導体集積回路装置において、
    前記トリミング情報格納部には、電源回路におけるトリミング情報が格納されていることを特徴とする半導体集積回路装置。
11. 請求項７〜１０のいずれか１項に記載の半導体集積回路装置において、
    前記不揮発性メモリセルは、選択ゲートとメモリゲートとを有した２トランジスタ構成からなることを特徴とする半導体集積回路装置。
12. 請求項１１記載の半導体集積回路装置において、
    前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲート長は、前記不揮発性メモリセルの選択ゲートのゲート長よりも大きいことを特徴とする半導体集積回路装置。
13. 電圧源と不揮発性メモリセルとの間に直列接続された第１電流制御トランジスタ、および前記不揮発性メモリセルと基準電位との間に直列接続された第２電流制御トランジスタを備え、
    前記不揮発性メモリセルは制御トランジスタと電荷蓄積領域を有するメモリトランジスタとを有し、前記制御トランジスタの制御ゲートに第１電圧を印加し、メモリトランジスタの制御ゲートに第２電圧を印加し、
    前記第１電流制御トランジスタ、または前記第２電流制御トランジスタは、
    電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、前記不揮発性メモリセルに流れる電流を制御するとともに、前記第２電圧よりも小さい第３電圧と第３電圧よりも小さい第４電圧とのいずれか一方の電圧を前記第１電圧として選択的に前記制御トランジスタの制御ゲートに印加し、
    前記第１電流制御トランジスタに流れる電流と前記第２電流制御トランジスタに流れる電流との差を、前記不揮発性メモリセルの書き込み電流とすることを特徴とする不揮発性半導体記憶装置。
14. 請求項１３記載の不揮発性半導体記憶装置において、
    前記制御トランジスタの制御ゲートに印加する前記第１電圧を生成する回路を有し、前記回路は前記第３電圧と前記第４電圧のいずれか一方の電圧を前記第１電圧として出力することを特徴とする不揮発性半導体記憶装置。
15. 請求項１４記載の不揮発性半導体記憶装置において、
    前記第１電圧として前記第３電圧と前記第４電圧のどちらの電圧を出力するかを決定する情報を格納したレジスタを有することを特徴とする不揮発性半導体記憶装置。
16. 請求項１４記載の不揮発性半導体記憶装置において、
    前記回路において前記第１電圧として前記第３電圧と前記第４電圧のどちらの電圧を出力するかを決定する情報を有する命令により決定されることを特徴とする不揮発性半導体記憶装置。
17. 複数のメモリセルと、ワード線と、ビット線と、ソース線とを有し、
    前記ワード線は所定の複数のメモリセルのゲート端子に接続され、
    前記ビット線は所定の複数のメモリセルのドレイン端子に接続され、
    前記ソース線は所定の複数のメモリセルのソース端子に接続され、
    前記ビット線は第１端側に第１電流制御トランジスタに接続され、第２端側に第２電流制御トランジスタに接続され、
    前記メモリセルへのデータ書き込み動作において、前記ソース線に第１電圧を印加し、前記メモリセルのソース端子とドレイン端子間を流れる電流によりメモリセルのしきい値電圧を変化させることにより書き込みが行われ、
    書き込み対象となるメモリセルに接続されるビット線と書き込み非対象となるメモリセルに接続されるビット線との両方に対し前記第２電流制御トランジスタを介して第２電圧を印加することでメモリセルのソース端子とドレイン端子間の電位差を緩和し、前記第１電流制御トランジスタは前記ビット線を介して書き込み対象となるメモリセルのソース端子とドレイン端子間の電位差を発生させ、
    前記ワード線に第３電圧を印加する前に前記第２電流制御トランジスタを介してビット線への前記第２電圧の印加と前記ソース線に前記第１電圧の印加を行い、前記ワード線に第３電圧を印加している期間中に前記第１電流制御トランジスタによるメモリセルのソース端子とドレイン端子間の電位差発生を行わせることを特徴とする不揮発性半導体記憶装置。
18. 請求項１７記載の不揮発性半導体記憶装置において、
    前記ワード線に前記第３電圧を印加している期間中に、第１のビット線に接続される前記第１電流制御トランジスタによるメモリセルのソース端子とドレイン端子間の電位差発生を行った後、第２のビット線に接続される前記第１電流制御トランジスタによるメモリセルのソース端子とドレイン端子間の電位差発生を行わせることを特徴とする不揮発性半導体記憶装置。
19. 請求項１７または１８記載の不揮発性半導体記憶装置において、
    前記第１電流制御トランジスタと前記第２電流制御トランジスタとは各々定電流源として動作し、
    前記第１電流制御トランジスタの流す電流量は前記第２電流制御トランジスタの流す電流量と比較して多いことを特徴とする不揮発性半導体記憶装置。

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