JPH05136422A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH05136422A JPH05136422A JP29449791A JP29449791A JPH05136422A JP H05136422 A JPH05136422 A JP H05136422A JP 29449791 A JP29449791 A JP 29449791A JP 29449791 A JP29449791 A JP 29449791A JP H05136422 A JPH05136422 A JP H05136422A
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Abstract
(57)【要約】
【目的】 良好な性能を維持しつつメモリセルの集積度
をさらに高める。 【構成】 この半導体記憶装置は、基板１０１上のソー
ス１０２とドレイン１０３とに挟まれた領域上に、ＭＯ
Ｓ構造でアドレスゲート１０７を、ＭＯＮＯＳ構造でメ
モリゲート１０６を有している。メモリゲート１０６は
メモリ素子として動作させるのに十分な長さとなってい
る。また、アドレスゲート３０７も、メモリゲート１０
６上に酸化膜（ＳｉＯ2 ）１０４を介して重ねられた構
造になっているので、ＭＯＳＦＥＴとして動作させるの
に十分な長さとなっている。さらに、アドレスゲート１
０７とメモリゲート１０６と間の酸化膜１０４は、十分
な厚さを持ち、十分な絶縁耐力をもたせている。
をさらに高める。 【構成】 この半導体記憶装置は、基板１０１上のソー
ス１０２とドレイン１０３とに挟まれた領域上に、ＭＯ
Ｓ構造でアドレスゲート１０７を、ＭＯＮＯＳ構造でメ
モリゲート１０６を有している。メモリゲート１０６は
メモリ素子として動作させるのに十分な長さとなってい
る。また、アドレスゲート３０７も、メモリゲート１０
６上に酸化膜（ＳｉＯ2 ）１０４を介して重ねられた構
造になっているので、ＭＯＳＦＥＴとして動作させるの
に十分な長さとなっている。さらに、アドレスゲート１
０７とメモリゲート１０６と間の酸化膜１０４は、十分
な厚さを持ち、十分な絶縁耐力をもたせている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＯＳ構造（ＭＯＮ
ＯＳ構造，ＭＮＯＳ構造，ＭＡＯＳ構造を含む）をもつ
半導体不揮発性メモリに関し、特に、メモリゲート（Ｍ
ＩＯＳ構造）及びアドレスゲート（ＭＯＳ構造）の複数
のゲートを有した構造のメモリセルの集積度をさらに高
めるのに好適なものである。
ＯＳ構造，ＭＮＯＳ構造，ＭＡＯＳ構造を含む）をもつ
半導体不揮発性メモリに関し、特に、メモリゲート（Ｍ
ＩＯＳ構造）及びアドレスゲート（ＭＯＳ構造）の複数
のゲートを有した構造のメモリセルの集積度をさらに高
めるのに好適なものである。
【０００２】
【従来の技術】ＭＩＯＳ構造の半導体不揮発性メモリ
は、ＥＥＰＲＯＭと呼ばれ、何度も電気的に書き替えが
可能なため、広い用途への応用が考えられている。しか
し、現在数キロビット程度の低容量のものが実用化され
市販されているのが現状であり、より大容量化，高集積
化が望まれている。その集積度（記憶密度）を上げるた
め、図４にしめすようなメモリセル構造が提案されてい
る（1990. Symposium on VLSI Circuits p101,102 ）。
このメモリセルは、基板３０１上のソース３０２とドレ
イン３０３とに狭まれた領域（チャネル領域３０１ａ）
上に、ＭＯＳ構造でアドレスゲート３０７を、ＭＯＮＯ
Ｓ構造でメモリゲート３０６を設けたものである。
は、ＥＥＰＲＯＭと呼ばれ、何度も電気的に書き替えが
可能なため、広い用途への応用が考えられている。しか
し、現在数キロビット程度の低容量のものが実用化され
市販されているのが現状であり、より大容量化，高集積
化が望まれている。その集積度（記憶密度）を上げるた
め、図４にしめすようなメモリセル構造が提案されてい
る（1990. Symposium on VLSI Circuits p101,102 ）。
このメモリセルは、基板３０１上のソース３０２とドレ
イン３０３とに狭まれた領域（チャネル領域３０１ａ）
上に、ＭＯＳ構造でアドレスゲート３０７を、ＭＯＮＯ
Ｓ構造でメモリゲート３０６を設けたものである。
【０００３】メモリゲート３０６はそのＭＯＮＯＳ構造
で形成された部分に電荷を保持して記憶する、というい
わゆるＭＩＯＳメモリ素子となる。アドレスゲート３０
７は、メモリゲート３０６によるＭＩＯＳメモリ素子の
閾値電圧が負のときにその電流をカットするためのＭＯ
ＳＦＥＴである。これらは図５に示すような等価回路を
構成している。
で形成された部分に電荷を保持して記憶する、というい
わゆるＭＩＯＳメモリ素子となる。アドレスゲート３０
７は、メモリゲート３０６によるＭＩＯＳメモリ素子の
閾値電圧が負のときにその電流をカットするためのＭＯ
ＳＦＥＴである。これらは図５に示すような等価回路を
構成している。
【０００４】
【発明が解決しようとする課題】ＭＩＯＳメモリ素子で
は、ＭＩＯＳ構造で形成された部分はできるだけ広い面
積をとるのが望ましく、メモリ素子として動作させるの
に、メモリゲート３０６のゲート長（重なっていない部
分のソース・ドレイン方向の長さ）は、ある最小値Ｌ
MIOS以上とらなくてはならない。また、微細化の限界に
よりゲート長には最小値ＬMIN があり、アドレスゲート
３０７はこの長さ以上でなければならない。このことか
ら、図４のメモリセルでは、チャネル長は、最小値「Ｌ
MIOS＋ＬMIN 」以下にはならないことになる。これは、
単に、ドレイン領域（ソース３０２，ドレイン３０３な
ど）をなくしただけにすぎないものになっている。
は、ＭＩＯＳ構造で形成された部分はできるだけ広い面
積をとるのが望ましく、メモリ素子として動作させるの
に、メモリゲート３０６のゲート長（重なっていない部
分のソース・ドレイン方向の長さ）は、ある最小値Ｌ
MIOS以上とらなくてはならない。また、微細化の限界に
よりゲート長には最小値ＬMIN があり、アドレスゲート
３０７はこの長さ以上でなければならない。このことか
ら、図４のメモリセルでは、チャネル長は、最小値「Ｌ
MIOS＋ＬMIN 」以下にはならないことになる。これは、
単に、ドレイン領域（ソース３０２，ドレイン３０３な
ど）をなくしただけにすぎないものになっている。
【０００５】さらに、図４のメモリセルでは、その製造
プロセス上、ＭＯＳ構造のアドレスゲート３０７ととも
に周辺回路のＭＯＳＦＥＴがメモリゲート３０６よりも
先に作られている。これらのＭＯＳＦＥＴは、メモリゲ
ート３０６形成の際の高温（窒化膜形成時など）によ
り、閾値電圧などのばらつきが大きくなり、場合によっ
ては動作しなくなる恐れがある。
プロセス上、ＭＯＳ構造のアドレスゲート３０７ととも
に周辺回路のＭＯＳＦＥＴがメモリゲート３０６よりも
先に作られている。これらのＭＯＳＦＥＴは、メモリゲ
ート３０６形成の際の高温（窒化膜形成時など）によ
り、閾値電圧などのばらつきが大きくなり、場合によっ
ては動作しなくなる恐れがある。
【０００６】また、メモリセルに記憶させる時は、メモ
リゲート３０６に比較的高い電圧が印加される。メモリ
ゲート３０６とアドレスゲート３０７とは十分に絶縁さ
れる必要があるが、メモリゲート３０６を絶縁するＳｉ
Ｏ2 ３０４，ＳｉＮ３０５などの絶縁体は、記憶させる
のに都合の良いように作られていて、また、段差の部分
が薄くなっている。そのため、絶縁特性はあまりよくな
く、電場集中によるリークがある。場合によっては、周
辺回路のＭＯＳＦＥＴなどを破壊してしまう恐れがあ
る。
リゲート３０６に比較的高い電圧が印加される。メモリ
ゲート３０６とアドレスゲート３０７とは十分に絶縁さ
れる必要があるが、メモリゲート３０６を絶縁するＳｉ
Ｏ2 ３０４，ＳｉＮ３０５などの絶縁体は、記憶させる
のに都合の良いように作られていて、また、段差の部分
が薄くなっている。そのため、絶縁特性はあまりよくな
く、電場集中によるリークがある。場合によっては、周
辺回路のＭＯＳＦＥＴなどを破壊してしまう恐れがあ
る。
【０００７】このように、前述のメモリセルでは、若干
の小型化はなされたが、それに伴う問題点も生じてい
る。
の小型化はなされたが、それに伴う問題点も生じてい
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体記憶装置は、ＭＩＯＳメモリ素子
（ＭＯＮＯＳ構造，ＭＮＯＳ構造，ＭＡＯＳ構造を含
む）からなる半導体記憶装置であって、ＭＩＯＳメモリ
素子のソース・ドレイン間の領域上に、ＭＩＯＳ構造
（ＭＯＮＯＳ構造，ＭＮＯＳ構造，ＭＡＯＳ構造を含
む）で形成された第１のゲートとＭＯＳ構造で形成され
た第２のゲートとを有し、第２のゲートの一部が、絶縁
物を介して第１のゲート上に設けられていることを特徴
とする。
に、本発明の半導体記憶装置は、ＭＩＯＳメモリ素子
（ＭＯＮＯＳ構造，ＭＮＯＳ構造，ＭＡＯＳ構造を含
む）からなる半導体記憶装置であって、ＭＩＯＳメモリ
素子のソース・ドレイン間の領域上に、ＭＩＯＳ構造
（ＭＯＮＯＳ構造，ＭＮＯＳ構造，ＭＡＯＳ構造を含
む）で形成された第１のゲートとＭＯＳ構造で形成され
た第２のゲートとを有し、第２のゲートの一部が、絶縁
物を介して第１のゲート上に設けられていることを特徴
とする。
【０００９】さらに、第１のゲートがＭＯＮＯＳ構造で
形成されていることを特徴としてもよい。
形成されていることを特徴としてもよい。
【００１０】また、本発明の半導体記憶装置の製造方法
は、ＭＩＯＳメモリ素子からなる半導体記憶装置の製造
方法であって、ＭＩＯＳメモリ素子のソース・ドレイン
となる領域間の上に、ＭＩＯＳ構造でポリシリコンの第
１のゲートを形成する第１の工程と、ポリシリコンの第
１のゲートを酸化するとともにソース・ドレインとなる
領域間及び第１のゲートに酸化膜を堆積する第２の工程
と、ＭＩＯＳメモリ素子のソース・ドレインとなる領域
間の上に、ＭＯＳ構造で第２のゲートを形成する第３の
工程とにより、ＭＩＯＳトランジスタのゲートを形成す
ることを特徴とする。
は、ＭＩＯＳメモリ素子からなる半導体記憶装置の製造
方法であって、ＭＩＯＳメモリ素子のソース・ドレイン
となる領域間の上に、ＭＩＯＳ構造でポリシリコンの第
１のゲートを形成する第１の工程と、ポリシリコンの第
１のゲートを酸化するとともにソース・ドレインとなる
領域間及び第１のゲートに酸化膜を堆積する第２の工程
と、ＭＩＯＳメモリ素子のソース・ドレインとなる領域
間の上に、ＭＯＳ構造で第２のゲートを形成する第３の
工程とにより、ＭＩＯＳトランジスタのゲートを形成す
ることを特徴とする。
【００１１】
【作用】本発明の半導体記憶装置では、ＭＩＯＳ構造の
第１のゲート上に、第２のゲートを設けている。そのた
め、ＭＩＯＳ構造の第１のゲートのゲート長を十分にと
って、残りのＭＩＯＳメモリ素子のソース・ドレインと
なる領域間が第２のゲートのゲート長の最小値以下であ
っても、第２のゲートの一部を絶縁物を介して第１のゲ
ート上に設けることで、第２のゲートについても、その
ゲート長の最小値以上にすることができる。
第１のゲート上に、第２のゲートを設けている。そのた
め、ＭＩＯＳ構造の第１のゲートのゲート長を十分にと
って、残りのＭＩＯＳメモリ素子のソース・ドレインと
なる領域間が第２のゲートのゲート長の最小値以下であ
っても、第２のゲートの一部を絶縁物を介して第１のゲ
ート上に設けることで、第２のゲートについても、その
ゲート長の最小値以上にすることができる。
【００１２】本発明の半導体記憶装置の製造方法では、
まず、ＭＩＯＳ構造で第１のゲートを形成した後に、第
２のゲートを形成することで、上述の半導体記憶装置が
作られている。さらに、酸化膜を形成する第２の工程及
び第２のゲートを形成する第３の工程でポリシリコンの
一部が酸化され絶縁用の酸化膜がより厚くなり、第１の
ゲートと第２のゲートとは十分に絶縁される。
まず、ＭＩＯＳ構造で第１のゲートを形成した後に、第
２のゲートを形成することで、上述の半導体記憶装置が
作られている。さらに、酸化膜を形成する第２の工程及
び第２のゲートを形成する第３の工程でポリシリコンの
一部が酸化され絶縁用の酸化膜がより厚くなり、第１の
ゲートと第２のゲートとは十分に絶縁される。
【００１３】
【実施例】本発明の実施例を図面を参照して説明する。
図１には、本発明の半導体記憶装置のＭＩＯＳメモリ素
子（メモリセル）構造が示されている。
図１には、本発明の半導体記憶装置のＭＩＯＳメモリ素
子（メモリセル）構造が示されている。
【００１４】この半導体記憶装置のＭＩＯＳメモリ素子
は、基板１０１上のソース１０２とドレイン１０３とに
挟まれた領域上に、ＭＯＳ構造でアドレスゲート１０７
を、ＭＯＮＯＳ構造でメモリゲート１０６を有し、前述
の従来例と同等の図５に示した等価回路を構成する。こ
こで、符号１０４ａ，１０４ｂ，１０５はＭＯＮＯＳ構
造を構成する絶縁物で、それぞれトンネル酸化膜（Ｓｉ
Ｏ2 ），トップ酸化膜（ＳｉＯ2 ），窒化膜（ＳｉＮ）
である。
は、基板１０１上のソース１０２とドレイン１０３とに
挟まれた領域上に、ＭＯＳ構造でアドレスゲート１０７
を、ＭＯＮＯＳ構造でメモリゲート１０６を有し、前述
の従来例と同等の図５に示した等価回路を構成する。こ
こで、符号１０４ａ，１０４ｂ，１０５はＭＯＮＯＳ構
造を構成する絶縁物で、それぞれトンネル酸化膜（Ｓｉ
Ｏ2 ），トップ酸化膜（ＳｉＯ2 ），窒化膜（ＳｉＮ）
である。
【００１５】メモリゲート１０６は、メモリ素子として
動作させるのに十分な長さとなっている。また、アドレ
スゲート３０７も、メモリゲート１０６上に酸化膜（Ｓ
ｉＯ2 ）１０４を介して重ねられた構造になっているの
で、ＭＯＳＦＥＴとして動作させるのに十分な長さとな
っている。さらに、アドレスゲート１０７とメモリゲー
ト１０６との間の酸化膜１０４は、十分な厚さを持ち、
十分な絶縁耐力をもっている。このＭＩＯＳメモリ素子
は、前述の従来例と比較してこれらの点に特徴を有して
いる。
動作させるのに十分な長さとなっている。また、アドレ
スゲート３０７も、メモリゲート１０６上に酸化膜（Ｓ
ｉＯ2 ）１０４を介して重ねられた構造になっているの
で、ＭＯＳＦＥＴとして動作させるのに十分な長さとな
っている。さらに、アドレスゲート１０７とメモリゲー
ト１０６との間の酸化膜１０４は、十分な厚さを持ち、
十分な絶縁耐力をもっている。このＭＩＯＳメモリ素子
は、前述の従来例と比較してこれらの点に特徴を有して
いる。
【００１６】また、チャネル長は、従来例の最小値より
も小さくすることが可能である。例えば、加工最小寸法
を１．０μｍとしたとき（ＬMIN ＝１．０μｍ）、従来
例で、アドレスゲート長１．０μｍ（最小値），メモリ
ゲート長１．２μｍ，重なり０．４μｍとすると、チャ
ネル長は１．８μｍで、有効メモリゲート長は最小値の
０．８μｍである。ここで、アライメントの誤差も配慮
すると、有効メモリゲート長は最小値の０．８±０．１
５μｍになる。この誤差はメモリ特性のばらつきにな
る。一方、本実施例では、アドレスゲート長１．０μｍ
（最小値），メモリゲート長１．０μｍ（有効メモリゲ
ート長と同じ），重なり０．５μｍとすると、チャネル
長は１．５μｍと小さくなる。また、有効メモリゲート
長が大きくなるので、その相対的な誤差も小さく、メモ
リ特性も安定する。アドレスゲートは単に電流をオンオ
フするスイッチ素子として働けばよいので、加工最小寸
法以上であればよい。このように、メモリゲートをなる
べく多く取ることで良好な動作を保つようにして、集積
度を向上させている。
も小さくすることが可能である。例えば、加工最小寸法
を１．０μｍとしたとき（ＬMIN ＝１．０μｍ）、従来
例で、アドレスゲート長１．０μｍ（最小値），メモリ
ゲート長１．２μｍ，重なり０．４μｍとすると、チャ
ネル長は１．８μｍで、有効メモリゲート長は最小値の
０．８μｍである。ここで、アライメントの誤差も配慮
すると、有効メモリゲート長は最小値の０．８±０．１
５μｍになる。この誤差はメモリ特性のばらつきにな
る。一方、本実施例では、アドレスゲート長１．０μｍ
（最小値），メモリゲート長１．０μｍ（有効メモリゲ
ート長と同じ），重なり０．５μｍとすると、チャネル
長は１．５μｍと小さくなる。また、有効メモリゲート
長が大きくなるので、その相対的な誤差も小さく、メモ
リ特性も安定する。アドレスゲートは単に電流をオンオ
フするスイッチ素子として働けばよいので、加工最小寸
法以上であればよい。このように、メモリゲートをなる
べく多く取ることで良好な動作を保つようにして、集積
度を向上させている。
【００１７】つぎに、この半導体記憶装置の製造工程を
図２，図３を用いて説明する。
図２，図３を用いて説明する。
【００１８】まず、ＬＯＣＯＳ法などにより通常の素子
分離を行った基板１０１をフッ酸ＨＦなどでエッチング
する。このとき、活性化領域表面をエッチングし、基板
１０１のＳｉ表面を露出させる。つぎに、熱酸化などに
より約２０オングストロームの酸化膜（トンネル酸化膜
１０４ａ）を形成し、その上に、ＬＰＣＶＤ法で７０〜
１５０オングストロームの窒化膜１０５を堆積させる。
熱酸化，ＨＴＯなどにより５０〜８０オングストローム
の酸化膜（トップ酸化膜１０４ｂ）を形成し、メモリゲ
ート用のポリシリコン１０６を３５００オングストロー
ム程度堆積させる（図２（ａ）参照）。
分離を行った基板１０１をフッ酸ＨＦなどでエッチング
する。このとき、活性化領域表面をエッチングし、基板
１０１のＳｉ表面を露出させる。つぎに、熱酸化などに
より約２０オングストロームの酸化膜（トンネル酸化膜
１０４ａ）を形成し、その上に、ＬＰＣＶＤ法で７０〜
１５０オングストロームの窒化膜１０５を堆積させる。
熱酸化，ＨＴＯなどにより５０〜８０オングストローム
の酸化膜（トップ酸化膜１０４ｂ）を形成し、メモリゲ
ート用のポリシリコン１０６を３５００オングストロー
ム程度堆積させる（図２（ａ）参照）。
【００１９】つぎに、パターニングを行い、ポリシリコ
ン１０６，トップ酸化膜１０４ｂ，窒化膜１０５，トン
ネル酸化膜１０４ａをエッチングして、メモリゲートと
なる部分以外のものを除去する（図２（ｂ）参照）。
ン１０６，トップ酸化膜１０４ｂ，窒化膜１０５，トン
ネル酸化膜１０４ａをエッチングして、メモリゲートと
なる部分以外のものを除去する（図２（ｂ）参照）。
【００２０】それから、基板１０１上に酸化膜１０４ｃ
を２５０オングストローム程度堆積させる。このとき、
ポリシリコン１０６上の酸化膜１０４ｃは約４００オン
グストロームとなっている。この酸化膜１０４ｃごし
に、ホウ素Ｂ+ ２５ｋｅＶ程度でメモリゲートの周辺及
びアドレスゲート用のチャネルイオン注入を行う（図２
（ｃ）参照）。
を２５０オングストローム程度堆積させる。このとき、
ポリシリコン１０６上の酸化膜１０４ｃは約４００オン
グストロームとなっている。この酸化膜１０４ｃごし
に、ホウ素Ｂ+ ２５ｋｅＶ程度でメモリゲートの周辺及
びアドレスゲート用のチャネルイオン注入を行う（図２
（ｃ）参照）。
【００２１】そして、基板１０１上の酸化膜１０４ｃを
エッチングし、ポリシリコン１０６を２００オングスト
ローム程度酸化させる。このとき、ポリシリコン１０６
の周囲の酸化膜１０４ｃは、エッチングの残りとこの酸
化とで約４００オングストロームになっている。その
後、アドレスゲート用のポリシリコン１０７を堆積させ
る（図２（ｄ）参照）。このポリシリコン１０７をエッ
チングし、アドレスゲートを形成する（図２（ｅ）参
照）。
エッチングし、ポリシリコン１０６を２００オングスト
ローム程度酸化させる。このとき、ポリシリコン１０６
の周囲の酸化膜１０４ｃは、エッチングの残りとこの酸
化とで約４００オングストロームになっている。その
後、アドレスゲート用のポリシリコン１０７を堆積させ
る（図２（ｄ）参照）。このポリシリコン１０７をエッ
チングし、アドレスゲートを形成する（図２（ｅ）参
照）。
【００２２】これから後は、通常のＭＯＳＦＥＴ製造工
程と同様の工程で図１のメモリ素子を完成する。即ち、
砒素Ａｓなどのイオン注入工程で、ソース領域１０２，
ドレイン領域１０３を形成し（図２（ｆ）参照）、配線
工程で配線する。ソース領域１０２，ドレイン領域１０
３を形成する際に、リンＰなどによりサイドウォールを
付け、ＬＤＤ構造を持たせることにより、より特性が向
上する。
程と同様の工程で図１のメモリ素子を完成する。即ち、
砒素Ａｓなどのイオン注入工程で、ソース領域１０２，
ドレイン領域１０３を形成し（図２（ｆ）参照）、配線
工程で配線する。ソース領域１０２，ドレイン領域１０
３を形成する際に、リンＰなどによりサイドウォールを
付け、ＬＤＤ構造を持たせることにより、より特性が向
上する。
【００２３】上述の製造工程において、酸化膜１０４ｃ
を堆積させる工程（図２（ｃ））とポリシリコン１０６
を酸化させる工程（図２（ｄ））とにより、ポリシリコ
ン１０６の周囲の酸化膜１０４ｃは、厚く形成される。
そのため、アドレスゲート１０７とメモリゲート１０６
とを絶縁するのに十分な絶縁耐力を有することになり、
リークが少なく、信頼性が高くなっている。また、アド
レスゲート用のポリシリコン１０７を堆積させる工程
（アドレスゲートの形成工程）から以降は、通常のＭＯ
ＳＦＥＴ製造工程と同様であり、周辺回路のＭＯＳＦＥ
Ｔを同時に作ることができる。そのため、周辺回路のＭ
ＯＳＦＥＴは、ＭＩＯＳメモリ素子の製造工程の影響
（温度など）を受けることなく、良好な周辺回路が形成
できる。
を堆積させる工程（図２（ｃ））とポリシリコン１０６
を酸化させる工程（図２（ｄ））とにより、ポリシリコ
ン１０６の周囲の酸化膜１０４ｃは、厚く形成される。
そのため、アドレスゲート１０７とメモリゲート１０６
とを絶縁するのに十分な絶縁耐力を有することになり、
リークが少なく、信頼性が高くなっている。また、アド
レスゲート用のポリシリコン１０７を堆積させる工程
（アドレスゲートの形成工程）から以降は、通常のＭＯ
ＳＦＥＴ製造工程と同様であり、周辺回路のＭＯＳＦＥ
Ｔを同時に作ることができる。そのため、周辺回路のＭ
ＯＳＦＥＴは、ＭＩＯＳメモリ素子の製造工程の影響
（温度など）を受けることなく、良好な周辺回路が形成
できる。
【００２４】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００２５】例えば、半導体記憶装置のＭＩＯＳメモリ
素子は、ＭＯＮＯＳ構造のものを示したが、ＭＮＯＳ構
造，ＭＡＯＳ構造などでもよく、動作はほぼ同等であ
る。このとき、ＭＩＯＳメモリ素子のメモリゲートの形
成工程の基板（図２（ａ））は、これらの構造にあった
絶縁膜（ＭＡＯＳ構造の場合、トンネル酸化膜，アルミ
ナ膜）を形成させればよい。
素子は、ＭＯＮＯＳ構造のものを示したが、ＭＮＯＳ構
造，ＭＡＯＳ構造などでもよく、動作はほぼ同等であ
る。このとき、ＭＩＯＳメモリ素子のメモリゲートの形
成工程の基板（図２（ａ））は、これらの構造にあった
絶縁膜（ＭＡＯＳ構造の場合、トンネル酸化膜，アルミ
ナ膜）を形成させればよい。
【００２６】
【発明の効果】以上の通り本発明の半導体記憶装置によ
れば、ＭＩＯＳ構造の第１のゲートのゲート長を十分に
とっても、第２のゲートの最小ゲート長が確保されるの
で、十分な性能を維持しつつＭＩＯＳメモリ素子を微細
に作ることができ、半導体記憶装置の記憶密度を上げる
ことができる。
れば、ＭＩＯＳ構造の第１のゲートのゲート長を十分に
とっても、第２のゲートの最小ゲート長が確保されるの
で、十分な性能を維持しつつＭＩＯＳメモリ素子を微細
に作ることができ、半導体記憶装置の記憶密度を上げる
ことができる。
【００２７】また、本発明の半導体記憶装置の製造方法
によれば、ＭＩＯＳ構造で第１のゲートを形成した後
に、第２のゲートを形成することで、上述の半導体記憶
装置を製作することができ、さらに、工程上絶縁用の酸
化膜が厚くなるので第１のゲートと第２のゲートとは十
分に絶縁でき、十分な性能を維持しつつ記憶密度の高い
半導体記憶装置を製作することができる。
によれば、ＭＩＯＳ構造で第１のゲートを形成した後
に、第２のゲートを形成することで、上述の半導体記憶
装置を製作することができ、さらに、工程上絶縁用の酸
化膜が厚くなるので第１のゲートと第２のゲートとは十
分に絶縁でき、十分な性能を維持しつつ記憶密度の高い
半導体記憶装置を製作することができる。
【図１】本発明の半導体記憶装置のＭＩＯＳメモリ素子
の構成図。
の構成図。
【図２】本発明の半導体記憶装置のＭＩＯＳメモリ素子
の製造工程図。
の製造工程図。
【図３】本発明の半導体記憶装置のＭＩＯＳメモリ素子
の製造工程図。
の製造工程図。
【図４】従来例のＭＩＯＳメモリ素子の構成図。
【図５】ＭＩＯＳメモリ素子の等価回路図。
１０１…基板，１０２…ソース，１０３…ドレイン，１
０４…酸化膜，１０６…メモリゲート，１０７…アドレ
スゲート
０４…酸化膜，１０６…メモリゲート，１０７…アドレ
スゲート
Claims (3)
- 【請求項１】 ＭＩＯＳメモリ素子からなる半導体記憶
装置であって、 前記ＭＩＯＳメモリ素子のソース・ドレイン間の領域上
に、ＭＩＯＳ構造で形成された第１のゲートとＭＯＳ構
造で形成された第２のゲートとを有し、 前記第２のゲートの一部が、絶縁物を介して前記第１の
ゲート上に設けられていることを特徴とする半導体記憶
装置。 - 【請求項２】 前記第１のゲートがＭＯＮＯＳ構造で形
成されていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 ＭＩＯＳメモリ素子からなる半導体記憶
装置の製造方法であって、 前記ＭＩＯＳメモリ素子のソース・ドレインとなる領域
間の上に、ＭＩＯＳ構造でポリシリコンの第１のゲート
を形成する第１の工程と、 前記ポリシリコンの第１のゲートを酸化するとともに前
記ソース・ドレインとなる領域間及び前記第１のゲート
に酸化膜を堆積する第２の工程と、 前記ＭＩＯＳメモリ素子のソース・ドレインとなる領域
間の上に、ＭＯＳ構造で第２のゲートを形成する第３の
工程とにより、 前記ＭＩＯＳメモリ素子のゲートを形成することを特徴
とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29449791A JPH05136422A (ja) | 1991-11-11 | 1991-11-11 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29449791A JPH05136422A (ja) | 1991-11-11 | 1991-11-11 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136422A true JPH05136422A (ja) | 1993-06-01 |
Family
ID=17808534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29449791A Pending JPH05136422A (ja) | 1991-11-11 | 1991-11-11 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057230B2 (en) | 2001-07-27 | 2006-06-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory device employing transistors having different gate withstand voltages for enhanced reading speed |
-
1991
- 1991-11-11 JP JP29449791A patent/JPH05136422A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057230B2 (en) | 2001-07-27 | 2006-06-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory device employing transistors having different gate withstand voltages for enhanced reading speed |
| US7414283B2 (en) | 2001-07-27 | 2008-08-19 | Renesas Technology Corp. | Semiconductor device |
| US7700992B2 (en) | 2001-07-27 | 2010-04-20 | Renesas Technology Corp. | Semiconductor device |
| US8017986B2 (en) | 2001-07-27 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device |
| US8698224B2 (en) | 2001-07-27 | 2014-04-15 | Renesas Electronics Corporation | Semiconductor device |
| US9412459B2 (en) | 2001-07-27 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device |
| EP3101694A2 (en) | 2001-07-27 | 2016-12-07 | Renesas Electronics Corporation | Semiconductor device |
| US9812211B2 (en) | 2001-07-27 | 2017-11-07 | Renesas Electronics Corporation | Semiconductor device |
| US10115469B2 (en) | 2001-07-27 | 2018-10-30 | Renesas Electronics Corporation | Semiconductor device |
| US10354735B2 (en) | 2001-07-27 | 2019-07-16 | Renesas Electronics Corporation | Semiconductor device |
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