CN110610942B - 用于减少闪存存储器***中字线和控制栅极线之间的耦合的方法和装置 - Google Patents

用于减少闪存存储器***中字线和控制栅极线之间的耦合的方法和装置 Download PDF

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Abstract

用于减少闪存存储器***中字线和控制栅极线之间的耦合的方法和装置。本发明公开了一种方法和装置，以用于减少由于寄生电容和寄生电阻而导致闪存存储器***中的字线和控制栅极线之间原本可能出现的耦合。所述闪存存储器***包括被组织成行和列的闪存存储器单元的阵列，其中每行被耦合到字线和控制栅极线。

Description

用于减少闪存存储器***中字线和控制栅极线之间的耦合的 方法和装置
技术领域
本发明公开了一种方法和装置，以用于减少由于寄生电容和寄生电阻而导致闪存存储器***中的字线和控制栅极线之间原本可能出现的耦合。
背景技术
数字非易失性存储器是众所周知的。例如，图1描绘了四栅极***栅闪存存储器单元，其包括源极区101、漏极区102(耦合到位线24)、在沟道区104的第一部分上方的浮栅103、在沟道区104的第二部分上方的字线端子105(通常耦合到字线)、衬底108、在浮栅103上方的控制栅106(通常耦合到控制栅极线)以及在源区域101上方的擦除栅107(通常耦合到擦除栅极线)。这种配置在美国专利6,747,310中有所公开，该专利以引用方式并入本文以用于所有目的。这里，所有的栅极都是除了浮栅103之外的非浮栅，这意味着它们电连接或可连接到电压源。存储器单元100的编程通过使加热的电子从沟道区104注入到浮栅103中而发生。存储器单元100的擦除通过使电子从浮栅103隧穿到擦除栅107而发生。
表1描绘了可以施加到存储器单元100的端子以执行读取、擦除和编程操作的典型电压范围：
表1：图1的闪存存储器单元100的操作
WL BL CG EG SL
读取 1.0-2V 0.6-2V 0-2.6V 0-2.6V 0V
擦除 -0.5V/0V 0V 0V/-8V 8-12V 0V
编程 1V 1μA 8-11V 4.5-9V 4.5-5V
图2A示出了现有技术的闪存存储器***200，其包括以行和列布置的单元阵列100。这里仅示出了两行和六列，但是应当理解，该阵列可包括任意数量的行和任意数量的列。本示例中的单元100是图1所示的类型。
在图2A所示的第一行单元中，字线201连接到该行中的每个单元100的每个字线端子105，控制栅极线202连接到该行中每个单元100的每个控制栅极端子106，并且擦除栅203连接到该行中的每个单元100的每个擦除栅极端子107。
在图2A所示的第二行单元中，字线205连接到该行中的每个单元100的每个字线端子105，控制栅极线204连接到该行中每个单元100的每个控制栅极端子106，并且擦除栅203连接到该行中的每个单元100的每个擦除栅极端子107。值得注意的是，擦除栅极线203连接到第一行和第二行中的每个单元100的擦除栅极端子107。
参考图2B，字线、控制栅极线和浮栅的紧密接近产生了寄生效应。具体而言，寄生电容将存在于相邻字线和控制栅极线之间，诸如字线201和控制栅极线202之间，以及字线205和控制栅极线204之间，并且寄生电容也将存在于字线201和第一行中每个单元100的浮栅之间，以及字线205和第二行中每个单元100的浮栅之间。
寄生电容可以用以下方式建模：(1)位于每个单元100内的寄生电容器210，其中一个端子连接到字线并且一个端子连接到控制栅极线，以及(2)位于每个单元100内的寄生电容器220，其中一个端子连接到字线并且一个端子连接到该单元内的浮栅103。
寄生电容器210的效应是在相邻字线和控制栅极线之间存在电压耦合，其响应于字线和/或控制栅极线上的电压变化。寄生电容器220的效应是在每个单元100内的字线和浮栅之间存在电压耦合，其响应于字线和/或浮栅上的电压变化。
寄生电容器210和220将使得字线和控制栅极线耗费更长时间以充电到特定电压并且更长时间放电。在放电期间，寄生电容具有改变通过每个单位100的电流的不希望的效应，这会导致读取错误。结果，读取感测操作的误差幅度减小。随着字线和控制栅极线的开关速度增加，问题更加恶化。
另外，每条字线和控制栅极线都将具有很大的寄生电阻。这种阻力是由于设备的尺寸和线宽相对较小所致。寄生电阻可以利用位于每行中的单元100之间的寄生电阻器230建模。
图3提供了这种寄生电容和寄生电阻的负面效应的示例。在该示例中，字线201被选择用于读取操作并被驱动为高电平。由于与字线201耦合，控制栅极线202上的电压从VCG增加到VCG+ΔV，然后放电低至VCG。在字线201放电之后，控制栅202放电至VCG-ΔV，然后充电回到VCG。
控制栅极线202上的附加ΔV使得在读取操作期间单元电流的增加。如果读取操作无法提供足够的时间使控制栅极线202从VCG-ΔV放电至VCG，则存储“0”的选择的单元可能被误解为包含“1”。为了避免这个问题，开关速度必须允许大约10纳秒的放电周期。因此，寄生电容和寄生电阻将会导致***不太精确。
需要得是一种闪存存储器***，其减少闪存***中字线和控制栅极线之间以及字线与浮栅之间的寄生电容。
发明内容
本发明公开了一种方法和装置，以用于减少由于寄生电容和寄生电阻而导致闪存存储器***中的字线和控制栅极线之间可能出现的耦合。
附图说明
图1描绘了现有技术闪存存储器单元的横截面。
图2A描绘了现有技术闪存存储器单元阵列的一部分。
图2B描绘了图2A的现有技术闪存存储器单元阵列中的寄生电容和寄生电阻。
图3描绘了示例性波形，其示出了读取操作期间控制栅极线上的寄生电容和寄生电阻的效应。
图4描绘了去耦电路的实施方案。
图5描绘了图4的***的示例性波形。
图6描绘了去耦电路的另一个实施方案。
具体实施方式
图4描绘了闪存存储器***400。闪存存储器***400与闪存存储器***200相似，但增加了去耦电路410。去耦电路410包括开关401和402。在读取操作期间，选择的行的控制栅极线通过开关401耦合到电压VCG，并且未选择的行的控制栅极线通过开关402耦合到电压VCG-ΔV。
图5中描绘了去耦电路410的效应。在该示例中，字线201被选择用于读取操作并被驱动为高电平。开关401闭合，并且控制栅极线202的电压被驱动降低至VCG。当字线201被驱动为高电平时，控制栅极线202从VCG-ΔV被驱动到VCG-ΔV+ΔV(其等于VCG)，这是在读取操作期间选择的行的控制栅极线的期望电压电平。在字线201放电之后，控制栅极线202将放电回到VCG-ΔV。
另一个实施方案在图6中示出。去耦电路600(其可以用来代替去耦电路410)包括开关601，602，603，604，605和606以及反相器607。在涉及字线201和控制栅202的行的读取操作期间，字线201将被驱动为高电平。开关602将保持打开。反相器607的输出将变低，并且开关601将闭合。开关604和605也将闭合，使得提供电压VCG至控制栅极线202。
在字线201和控制栅202的行未被选择的情况下，字线201将变低。开关602将会闭合。反相器607的输出将变高，并且开关601将打开。开关604和605也将闭合，使得提供电压VCG-ΔV至控制栅极线202。
在编程操作期间，开关603和604将闭合，使得电压Vep(HV)将被提供至控制栅极线202。
在擦除操作期间，开关606将闭合，使得控制栅极线202将被拉到接地。
应当指出，如本文所用，术语“在...上方”和“在...上”两者包容地包含“直接在...上”(之间未设置中间材料、元件或空间)和“间接在...上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“安装到”包括“直接安装到”(之间没有设置中间材料、元件或空间)和“间接安装到”(之间设置有中间材料、元件或空间)，并且“电耦合至”包括“直接电耦合至”(之间没有将元件电连接在一起的中间材料或元件)和“间接电耦合至”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (10)

1.一种闪存存储器***，包括：
闪存存储器单元的阵列，其中所述闪存存储器单元被组织成行和列，并且每个闪存存储器单元包括字线端子、控制栅端子和浮栅；
多个字线，所述多个字线中的每个字线耦合到所述阵列的一行中的所述闪存存储器单元的所述字线端子；
多个控制栅极线，所述多个控制栅极线中的每个控制栅极线耦合到所述阵列的一行中的所述闪存存储器单元的控制栅极线端子；和
去耦电路，所述去耦电路将用于读取操作的选择的行的控制栅极线耦合到第一电压源，并且将用于所述读取操作的未选择的行的控制栅极线耦合到第二电压源，其中由所述第二电压源生成的电压比由所述第一电压源生成的电压小ΔV的量；
其中ΔV约等于所选择的行的所述控制栅极线的电压的增加，当所选择的行的所述字线驱动为高电平时，由于所选择的行的所述控制栅极线与所选择的行的所述字线之间的寄生电容而生成所述电压的所述增加。
2.根据权利要求1所述的闪存存储器***，其中所述去耦电路包括第一开关和第二开关，所述第一开关用于将所述第一电压源选择性地耦合到读取操作的选择的行，所述第二开关用于将所述第二电压源选择性地耦合到读取操作的一个或多个未选择的行。
3.根据权利要求1所述的闪存存储器***，其中所述闪存存储器单元为***栅闪存存储器单元。
4.根据权利要求2所述的闪存存储器***，其中所述闪存存储器单元为***栅闪存存储器单元。
5.一种在读取操作期间将控制栅极线与闪存存储器***中的相邻字线去耦的方法，所述闪存存储器***包括：被组织成行和列的闪存存储器单元的阵列；多个字线，其中所述多个字线中的每个字线耦合到所述阵列的一行中的所述闪存存储器单元的字线端子；以及多条控制栅极线，其中所述多条控制栅极线中的每条控制栅极线耦合到所述阵列的一行中的所述闪存存储器单元的控制栅极线端子，每个闪存存储器单元包括字线端子、控制栅端子和浮栅，所述方法包括：
将用于读取操作的选择的行的控制栅极线耦合到第一电压源；
将用于所述读取操作的未选择的行的控制栅极线耦合到第二电压源，其中由所述第二电压源生成的电压比由所述第一电压源生成的电压小ΔV的量；以及
将用于所述读取操作的所选择的行的字线耦合到第三电压源；
其中由于所选择的行的所述控制栅极线和所选择的行的所述字线之间的寄生电容，在用于所选择的行的所述字线耦合到所述第三电压源之后，用于所选择的行的所述控制栅极线的电压增加约等于ΔV的量。
6.根据权利要求5所述的方法，其中将用于读取操作的选择的行的控制栅极线耦合到第一电压源的步骤包括闭合用于读取操作的所选择的行的所述控制栅极线与所述第一电压源之间的开关。
7.根据权利要求6所述的方法，其中将用于读取操作的未选择的行的控制栅极线耦合到第二电压源的步骤包括闭合用于读取操作的所述未选择的行的所述控制栅极线与所述第二电压源之间的开关。
8.根据权利要求5所述的方法，其中所述闪存存储器单元为***栅闪存存储器单元。
9.根据权利要求6所述的方法，其中所述闪存存储器单元为***栅闪存存储器单元。
10.根据权利要求7所述的方法，其中所述闪存存储器单元为***栅闪存存储器单元。
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