JP5365028B2 - 半導体記憶装置 - Google Patents
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Description
図5は,プログラム動作を説明するための図である。また,図6,図7はプログラムシーケンスを説明する図である。そして,図8は,プログラム動作のフローチャート図である。プログラム動作は,全てのメモリセルMC00〜MC11内の記憶トランジスタCG00〜CG11が消去状態にされた後に,メモリセルを選択しておこなわれる。以下,仮にメモリセルMC00が選択されてプログラムされるものとする。
図9は,リード動作を説明する図である。リード動作は,コントロールゲートの電圧がリード基準電圧Vrefになる以外は,プログラムベリファイと同様である。ソース線SLはグランド電位にされ,選択された選択ゲート線SGLは電源Vccに駆動され,選択されたビット線BLはセンスアンプSAに接続される。センスアンプには図示しない負荷回路が設けられ,ビット線BLを負荷回路を介して電源電圧Vccに接続する。さらに,全てのコントロールゲート線CGLにはリード基準電圧Vrefが印加される。
図10は,消去動作を説明する図である。消去動作は,ブロック内の全てのメモリセルをプログラム状態にした後に行われる。図10の左側に示したとおり,消去動作は,ブロック内の全てのメモリセルに対して,選択ゲート線SGL0とソース線SL0をフローティング状態にし,記憶トランジスタCG00のコントロールゲートCGLに例えば−9Vの消去電圧Veを印加し,その基板に例えば+9Vの電圧Vsubを印加する。これにより,H−N(ホイラーノルトハイム)トンネル現象により,フローティングゲート内の電子(負の電荷)が基板側に引き抜かれる。
不揮発性の半導体記憶装置であって,
選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと,
前記選択トランジスタのゲートに接続される複数の選択ゲート線と,
前記記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と,
前記記憶トランジスタのソースに接続される複数のソース線と,
前記選択ゲート線に交差し前記選択トランジスタに接続される複数のビット線と,
前記複数の選択ゲート線を駆動する選択ゲート線ドライバ回路と,
前記複数のコントロールゲート線を駆動するコントロールゲート線ドライバ回路と,
前記複数のソース線を駆動するソース線ドライバ回路とを有し,
前記選択ゲート線ドライバ回路は,第1のゲート絶縁膜を有する第1のトランジスタにより構成され,前記選択ゲート線を第1の駆動電圧で駆動し,
前記コントロールゲート線ドライバ回路とソース線ドライバ回路とは,前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を有する第2のトランジスタにより構成され,前記コントロールゲート線とソース線を前記第1の駆動電圧より高い昇圧電圧でそれぞれ駆動することを特徴とする半導体記憶装置。
付記1記載の半導体記憶装置において,
プログラム動作時において,
アドレス選択されたビット線が低い電位にディスチャージされそれ以外のビット線が高い電位にプリチャージされ,
前記コントロールゲート線ドライバ回路が全てのコントロールゲート線に第1のプログラム電圧を印加し,前記ソース線ドライバ回路が全てのソース線に第2のプログラム電圧を印加し,前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第1の駆動電圧で駆動することを特徴とする半導体記憶装置。
付記2記載の半導体記憶装置において,
前記第1の駆動電圧は電源電圧であり,
前記第1,第2のプログラム電圧は電源電圧から昇圧した電圧を有することを特徴とする半導体記憶装置。
付記2記載の半導体記憶装置において,
リード動作時は,前記コントロールゲート線ドライバ回路が全てのコントロールゲート線にリード基準電圧を印加し,前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第1の駆動電圧で駆動することを特徴とする半導体記憶装置。
付記2記載の半導体記憶装置において,
前記プログラム動作時において,
前記コントロールゲート線ドライバ回路は,前記コントロールゲート線に印加する第1のプログラム電圧を順次上昇させた電圧に変更しながら,当該第1のプログラム電圧の印加を繰り返すことを特徴とする半導体記憶装置。
付記5記載の半導体記憶装置において,
前記プログラム動作時において,
前記コントロールゲート線ドライバ回路は,前記第1のプログラム電圧の上昇に対応して,対応するプログラムベリファイ電圧も順次上昇させることを特徴とする半導体記憶装置。
付記2記載の半導体記憶装置において,
プログラム動作では,前記記憶トランジスタに前記ソース線から前記選択トランジスタに向かうドレイン電流を発生させ,
リード動作では,前記記憶トランジスタに,記憶データに応じて,前記選択トランジスタから前記ソース線に向かうドレイン電流を発生させることを特徴とする半導体記憶装置。
付記2記載の半導体記憶装置において,
前記複数のビット線それぞれにプログラム時にビット線をプリチャージするプリチャージトランジスタが設けられ,
選択されたビット線をディスチャージする複数のビット線に共通のディスチャージトランジスタが更に設けられることを特徴とする半導体記憶装置。
付記2記載の半導体記憶装置において,
前記複数のビット線には,前記ソース線からメモリセルを介してプリチャージ電流が供給されることを特徴とする半導体記憶装置。
選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと,
前記複数のメモリセルの選択トランジスタのゲートに接続される複数の選択ゲート線と,
前記複数のメモリセルの記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と,
前記複数のメモリセルの記憶トランジスタのソースに接続される複数のソース線と,
前記選択ゲート線に交差し複数のメモリセルの選択トランジスタに接続される複数のビット線とを有し,
プログラム動作では記憶トランジスタにソース線からドレイン電流を流し,リード動作では記憶トランジスタにソース線にドレイン電流を流すことを特徴とする半導体記憶装置。
付記10記載の半導体記憶装置において,
前記プログラム動作時において,
前記コントロールゲート線に印加するプログラム電圧を第1の電圧から順次上昇させた第2の電圧に変更しながら,当該プログラム電圧の印加を繰り返すことを特徴とする半導体記憶装置。
付記11記載の半導体記憶装置において,
前記プログラム動作時において,
前記プログラム電圧の上昇に対応して,対応するプログラムベリファイ電圧も順次上昇させることを特徴とする半導体記憶装置。
SG:選択トランジスタ CG:記憶トランジスタ
SL:ソース線 SGL:選択ゲート線
CGL:コントロールゲート線
SGDEC/DR:選択ゲート線デコーダ・ドライバ回路
CGDR:コントロールゲート線ドライバ回路
SLDR:ソース線ドライバ回路
Vpp1:昇圧電圧,第1のプログラム電圧
Vpp2:昇圧電圧,第2のプログラム電圧
Claims (6)
- 不揮発性の半導体記憶装置であって,
選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと,
前記選択トランジスタのゲートに接続される複数の選択ゲート線と,
前記記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と,
前記記憶トランジスタのソースに接続される複数のソース線と,
前記選択ゲート線に交差し前記選択トランジスタに接続される複数のビット線と,
前記複数の選択ゲート線を駆動する選択ゲート線ドライバ回路と,
前記複数のコントロールゲート線を駆動するコントロールゲート線ドライバ回路と,
前記複数のソース線を駆動するソース線ドライバ回路とを有し,
前記選択ゲート線ドライバ回路は,第1のゲート絶縁膜を有する第1のトランジスタにより構成され,前記選択ゲート線を第1の駆動電圧で駆動し,
前記コントロールゲート線ドライバ回路とソース線ドライバ回路とは,前記第1のゲート絶縁膜より厚い第2のゲート絶縁膜を有する第2のトランジスタにより構成され,前記コントロールゲート線とソース線を前記第1の駆動電圧より高い昇圧された第1のプログラム電圧と第2のプログラム電圧でそれぞれ駆動し,
プログラム動作時において,
アドレス選択されたビット線が基準電位にディスチャージされアドレス非選択されたビット線が前記基準電位より高い前記第1の駆動電圧にプリチャージされ,
前記ソース線ドライバ回路が全ての前記ソース線に前記第1の駆動電圧を印加した後,前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第1の駆動電圧で駆動し,前記コントロールゲート線ドライバ回路が全てのコントロールゲート線に前記第1のプログラム電圧を印加し,その後前記ソース線ドライバ回路が全てのソース線に前記第2のプログラム電圧を印加することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において,
前記第1の駆動電圧は電源電圧であり,
前記第1,第2のプログラム電圧は電源電圧から昇圧した電圧を有することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において,
リード動作時は,前記コントロールゲート線ドライバ回路が全てのコントロールゲート線にリード基準電圧を印加し,前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第1の駆動電圧で駆動することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において,
前記プログラム動作時において,
前記コントロールゲート線ドライバ回路は,前記コントロールゲート線に印加する前記第1のプログラム電圧を順次上昇させた電圧に変更しながら,当該第1のプログラム電圧の印加を繰り返すことを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において,
前記プログラム動作時において,
前記コントロールゲート線ドライバ回路は,前記第1のプログラム電圧の上昇に対応して,対応するプログラムベリファイ電圧も順次上昇させることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において,
プログラム動作では,前記記憶トランジスタに前記ソース線から前記選択トランジスタに向かうドレイン電流を発生させ,
リード動作では,前記記憶トランジスタに,記憶データに応じて,前記選択トランジスタから前記ソース線に向かうドレイン電流を発生させることを特徴とする半導体記憶装置。
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