JP5365028B2 - 半導体記憶装置 - Google Patents

Description

本発明は，半導体記憶装置に関し，特に，フローティングゲートに電荷を蓄積する不揮発性の半導体記憶装置に関する。

不揮発性の半導体記憶装置のうち，フローティングゲートに電荷を蓄積するタイプのものは，フラッシュメモリとして広く普及している。この半導体記憶装置は，ビット線とワード線との交差位置に設けられたセルトランジスタはフローティングゲートを有し，セルトランジスタのドレインにビット線が，コントロールゲートにワード線が，ソースにソース線がそれぞれ接続される。そして，フローティングゲートに電子（負の電荷）が注入されていない状態（データ１，消去状態）と，注入されている状態（データ０，プログラム状態）とを記憶する。

プログラム動作は，全てのセルトランジスタを消去状態にしてから行われ，プログラム対象のセルトランジスタに対して，コントロールゲートに高い電圧パルス（例えば１０Ｖ），ドレインに高い電圧パルス（例えば５Ｖ），ソースに低い電圧（例えば０Ｖ）を印加し，ドレイン・ソース間にホットエレクトロンを発生させフローティングゲートにその電子を注入する。そして，プログラムベリファイ工程で，コントロールゲートにプログラムベリファイ電圧を印加してセルトランジスタがオフであることを確認する。このプログラムベリファイをパスするまで，前述のプログラムパルスの印加が繰り返される。

リード動作では，選択したセルトランジスタのコントロールゲートにリード基準電圧を印加して，セルトランジスタが導通するか（電子の注入なしのデータ１）か非導通か（電子の注入ありのデータ０）をビット線の電位から検出する。

消去動作は，全てのセルトランジスタをプログラム状態にした後行われる。そして，消去動作では，セルトランジスタのドレインとソースをフローティング状態にして，コントロールゲートに負の電圧パルス，基板に高い正電圧パルスをそれぞれ印加し，ホイラーノルトハイムトンネル現象によりフローティングゲート中の電子を基板側に引き抜く。この消去パルスの印加はあるブロック内の全てのセルトランジスタに対して行われる。そして，消去ベリファイ工程で，各セルトランジスタについて，コントロールゲートに消去ベリファイ電圧を印加してセルトランジスタがオンであることを確認する。消去ベリファイを全てのセルトランジスタがパスするまで消去パルスに印加が繰り返される。

以下に示す特許文献１〜４には，プログラムパルスの電圧を徐々に上昇させてプログラム動作を行う不揮発性の半導体記憶装置が開示されている。
特開平１１−１１０９７７号公報 特開２００５―１２２８４１号公報 特開２００５−１７４４１４号公報 特開２００６−２９４１４２号公報

第１に，従来の不揮発性半導体記憶装置は，セルトランジスタの過消去の問題がある。消去動作では，ブロック内の全てのセルトランジスタに消去パルスを繰り返し印加し，個々のセルトランジスタの閾値電圧が消去ベリファイレベルまで低下したことを確認する。全てのセルトランジスタの消去ベリファイがパスするまで消去パルスの一括印加が繰り返される。よって，ブロック内のセルトランジスタの特性ばらつきに起因して，一部のセルトランジスタはフローティングゲートから電子が引き抜かれさらに正の電荷が注入されて負の閾値電圧の状態（過消去状態）になる。過消去状態になると，リード動作で選択されていないセルトランジスタのコントロールゲートが０Ｖの非選択状態であってもドレイン電流がリーク電流として発生し，選択されたセルトランジスタのオン，オフ状態をビット線電位から検出することができなくなる。

第２に，低電源電圧化と微細化に整合しない高耐圧のトランジスタが必要という問題がある。近年の電源の低電圧化と微細化の傾向により，内部回路を構成するトランジスタはより薄いゲート酸化膜を有する微少サイズにすることが求められ，閾値電圧を低くして低い電源電圧でも動作可能にすることが求められる。ところが，前述のとおり，プログラム動作において，セルトランジスタのコントロールゲート（ワード線に接続）と，ドレイン（ビット線に接続）を高い電圧に駆動する必要があり，そのためには，ワード線ドライブ回路やビット線選択回路を，厚いゲート酸化膜を有しゲート幅が大きい高耐圧トランジスタで構成することが求められる。

このような高耐圧トランジスタは閾値電圧も高く，低電圧電源では駆動することができない。近年では，電源の低電圧化により電源電圧は例えば２Ｖ前後まで低下し，微細化トランジスタの閾値電圧は０．２〜０．３Ｖになっているのに対して，前述の高耐圧トランジスタの閾値電圧は１Ｖ前後と高い。そのため，電源電圧で駆動すると高耐圧トランジスタのオン電流が小さく動作速度が遅くなるという課題がある。また，電源電圧を昇圧して高耐圧トランジスタを駆動したとしても，昇圧動作によりプログラム動作が遅くなるという課題がある。

さらに，セルトランジスタ自体も，微細化トランジスタと比較するとトンネルゲート酸化膜が厚く閾値電圧が高い。そのため，読み出し動作において，セルトランジスタのコントロールゲートに接続されるワード線を電源電圧よりも高い電圧に昇圧したリード基準電圧に駆動することが必要になる。近年では，リード基準電圧は例えば４〜５Ｖと低電源電圧の２Ｖ前後よりも高くなっている。よって，この昇圧動作によりリード動作も遅いという課題がある。

そこで，本発明の目的は，上記の従来の課題を解決した不揮発性半導体記憶装置を提供することにある。

さらに，本発明の目的は，セルトランジスタが過消去状態になってもリード動作を適正に行うことができる不揮発性半導体記憶装置を提供することにある。

さらに，本発明の目的は，高耐圧トランジスタにより駆動回路を構成したとしても，プログラム動作やリード動作が遅くならない不揮発性半導体記憶装置を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，半導体記憶装置は，選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと，複数のメモリセルの選択トランジスタのゲートに接続される複数の選択ゲート線と，複数のメモリセルの記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と，前記複数のメモリセルの記憶トランジスタのソースに接続される複数のソース線と，前記選択ゲート線に交差し前記複数のメモリセルの選択トランジスタに接続される複数のビット線とを有する。そして，複数の選択ゲート線を駆動する選択ゲート線ドライバ回路は，第１のゲート絶縁膜を有する第１のトランジスタにより構成され，前記選択ゲート線を電源電圧で駆動する。また，複数のコントロールゲート線を駆動するコントロールゲート線ドライバ回路と複数のソース線を駆動するソース線ドライバ回路とは，第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のトランジスタにより構成され，それぞれのドライバ回路が，前記コントロールゲート線とソース線を電源電圧より高い昇圧電圧で駆動する。

さらに，プログラム時は，アドレス選択されたビット線を低下させそれ以外のビット線を高い電位にし，コントロールゲート線ドライバ回路が全てのコントロールゲート線に第１のプログラム電圧を印加し，ソース線ドライバ回路が全てのソース線に第２のプログラム電圧を印加し，選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を電源電圧で駆動する。また，リード時は，コントロールゲート線ドライバ回路が全てのコントロールゲート線にリード基準電圧を印加し，選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を電源電圧で駆動する。

プログラム電圧やリード基準電圧などの高い電圧をコントロールゲート線に印加するコントロールゲート線ドライバ回路は，アドレスに応じた選択動作を行わないので，選択動作による動作速度の低下を抑制することができる。また，選択ゲート線ドライバ回路は，アドレスに応じた選択動作を行うが，低い電源電圧で駆動可能な微細トランジスタで構成されるので，その選択動作は高速に行われる。

上記の目的を達成するために，本発明の第２の側面によれば，上記第１の側面において，さらに，プログラム動作では，コントロールゲート線ドライバ回路が，コントロールゲート線に印加する第１のプログラム電圧を第１の電圧から順次上昇させた第２の電圧に変更しながら，プログラム電圧の印加を繰り返す。第１のプログラム電圧の上昇に対応して，対応するプログラムベリファイ電圧も順次上昇させる。そして，過消去状態のセルトランジスタが存在する場合は，第１の電圧を十分低い電圧にした状態から順次上昇させることで，プログラム動作を適切に行うことができる。

本発明によれば，プログラム動作やリード動作を高速化することができる。また，セルトランジスタが過消去状態になってもリード動作を正常に行うことができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，従来の不揮発性の半導体記憶装置の構成図である。この半導体記憶装置は，複数のワード線ＷＬ０，ＷＬ１と，それに交差する複数のビット線ＢＬ０，ＢＬ１と，それらの交差位置に設けられたセルトランジスタＭＣ００〜ＭＣ１１とを有する。セルトランジスタＭＣ００は，コントロールゲートがワード線ＷＬ０に接続され，ドレインがビット線ＢＬ０に接続され，ソースがソース線ＳＬ０に接続されている。他のセルトランジスタも同様である。また，ビット線ＢＬ０，ＢＬ１は，コラム選択回路Ｙ−ＳＥＬを介してセンスアンプＳＡに接続され，コラム選択回路Ｙ−ＳＥＬは，コラムデコーダＹ−ＤＥＣにより選択されたコラム選択信号（図示せず）により対応するコラム選択スイッチを導通させ，選択されたビット線をセンスアンプＳＡに接続する。センスアンプＳＡからはデータ出力Ｄｏｕｔが出力される。さらに，ワード線デコーダ・ドライブ回路ＷＬＤＥＣ／ＤＲは，ワード線ＷＬ０，ＷＬ１の一つを選択して所定の昇圧電圧Ｖｐｐ１で駆動する。ソース線ドライバ回路ＳＬＤＲは，ソース線ＳＬ０を所定の昇圧電圧Ｖｐｐ２で駆動する。そして，昇圧回路ＰＵＭＰ１，ＰＵＭＰ２は，電源電圧Ｖｃｃを昇圧して，第１，第２の昇圧電圧Ｖｐｐ１，Ｖｐｐ２を生成する。

図２は，セルトランジスタのＶｇ−Ｉｄ特性を示す図である。従来の半導体記憶装置において，フローティングゲートに電子（負の電荷）が注入されていない消去状態はデータ１に対応しセルトランジスタの閾値電圧は低く，フローティングゲートに電子が注入されているプログラム状態はデータ０に対応しセルトランジスタの閾値電圧は高い。消去状態のセルトランジスタは特性Ｖｄａｔａ１を有し，プログラム状態のセルトランジスタは特性Ｖｄａｔａ０を有する。よって，リード動作で，ワード線ＷＬに特性Ｖｄａｔａ０，Ｖｄａｔａ１の間のゲート電圧Ｖｇを印加すると，セルトランジスタは記憶データに応じて導通または非導通状態になる。このセル電流の有無によりビット線電位が異なり，センスアンプＳＡがそのビット線電位に基づいて記憶データＤｏｕｔを出力する。

プログラム動作は全てのセルトランジスタを消去状態にしてから行われる。プログラム動作では，選択されたセルトランジスタのコントロールゲートをワード線を介して例えば１０Ｖに駆動し，ドレインをビット線を介して５Ｖに駆動し，ソースをソース線を介して０Ｖに駆動する。これにより，セルトランジスタのドレイン・ソース間にホットエレクトロンが発生し，コントロールゲートに電子が注入される。その結果，セルトランジスタはプログラムベリファイレベルＶｐｖを越えてプログラム状態の特性Ｖｄａｔａ０になる。プログラムベリファイでは，コントロールゲートに例えば５，５Ｖ程度を印加してセルトランジスタが非導通状態になったか否かを確認する。

消去動作は全てのセルトランジスタをプログラム状態にしてから行われる。消去動作では，あるブロック内の全てのセルトランジスタについて，ソースとドレインをフローティング状態にして，コントロールゲートをワード線を介して例えば−９Ｖに，基板を例えば＋９Ｖにそれぞれ駆動し，フローティングゲート内の電子（負の電荷）を引き抜く。その結果，セルトランジスタは消去ベリファイレベルＶｅｖを越えて消去状態の特性Ｖｄａｔａ１になる。消去ベリファイでは，コントロールゲートに例えば２〜３Ｖを印加してセルトランジスタが導通状態になったか否かを確認する。

さらに，消去動作ではブロック内のセルトランジスタに一斉に消去電圧が印加されるので，一部のセルトランジスタの状態が過消去状態Ｖｅ１になる場合がある。この過消去状態Ｖｅ１のセルトランジスタは，リード動作でワード線が非選択状態（グランド電位）であってもリーク電流を発生しビット線の電位に影響を与える。よって，選択されたセルトランジスタの電流の有無をビット線電位で検出するリード動作に支障を与えてしまう。

また，ワード線デコーダ・ドライブ回路ＷＬＤＥＣ／ＤＲは，ワード線ＷＬ０，ＷＬ１の一つを選択して所定の昇圧電圧Ｖｐｐ１で駆動し，ソース線ドライバ回路ＳＬＤＲは，ソース線ＳＬ０を所定の昇圧電圧Ｖｐｐ２で駆動する。よって，これらの回路は高耐圧トランジスタで構成される。高耐圧トランジスタは，微細化トランジスタに比較すると閾値電圧が高く，電源電圧Ｖｃｃ（例えば２Ｖ前後）で駆動されても十分なオン電流を発生せず動作が遅くなる。また，昇圧回路ＰＵＭＰ１，２による昇圧電圧を利用するとオン電流は十分大きくなるが，昇圧動作によりアクセス速度の低下が生じる。

図３は，本実施の形態における半導体記憶装置に構成図である。図３には，２行２列のメモリセルＭＣ００〜ＭＣ１１が示されている。各メモリセルＭＣは，直列に接続された選択トランジスタＳＧ００〜ＳＧ１１と記憶トランジスタＣＧ００〜ＣＧ１１とを有する。メモリセルＭＣ００を例にとれば，選択トランジスタＳＧ００は，フローティングゲートを有しない通常のＮチャネルＭＯＳトランジスタであり，そのゲートは選択ゲート線ＳＧＬ０に接続され，ドレインはビット線ＢＬ０に接続される。また，記憶トランジスタＣＧ００は，フローティングゲートを有するＮチャネルＭＯＳトランジスタであり，そのコントロールゲートはコントロールゲート線ＣＧＬ０に接続され，そのソースはソース線ＳＬ０に接続される。記憶トランジスタＣＧ００は，従来の不揮発性半導体記憶装置のセルトランジスタと同等の構造であり，そのデータ記憶の原理も図２に示したものと同様である。

選択ゲート線ＳＧＬ０，１は行方向に延びて配置され，選択ゲート線デコーダ・ドライバＳＧＤＥＣ／ＤＲにより選択され駆動される。コントロールゲート線ＣＧＬ０，１とソース線ＳＬ０も行方向に延びて配置されているが，アドレスによる選択は行われないので，列方向に延びるように配置されてもよい。コントロールゲート線ドライバＣＧＤＲとソース線ドライバＳＬＤＲとは，コントロールゲート線ＣＧＬ０，１とソース線ＳＬ０をそれぞれ所定の昇圧電圧Ｖｐｐ１，Ｖｐｐ２で駆動する。そのために，昇圧回路ＰＵＭ１，２が設けられている。

ビット線ＢＬ０，１は，選択ゲート線ＳＧＬ０，１に交差して列方向に延びて配置される。ビット線ＢＬ０，１は，それぞれＰチャネルＭＯＳトランジスタからなるプリチャージトランジスタＰｐｒ０，１を介して電源電圧Ｖｃｃに接続される。コラム選択回路Ｙ−ＳＥＬは，コラムデコーダＹ−ＤＥＣによる選択信号に応じて，ビット線ＢＬ０，１のうち１本を選択し，センスアンプＳＡに接続する。また，選択されたビット線ＢＬには，ＮチャネルＭＯＳトランジスタからなるディスチャージトランジスタＮｄｉｓが接続される。

メモリセルＭＣの選択は，選択ゲート線デコーダ・ドライバ回路ＳＧＬＤＥＣ／ＤＲが選択ゲート線ＳＧＬ０，１のいずれかをアドレスにより選択して電源電圧Ｖｃｃで駆動し，コラム選択回路Ｙ−ＳＥＬがビット線ＢＬ０，１のいずれかを選択してセンスアンプＳＡまたはディスチャージトランジスタＮｄｉｓに接続することで行われる。選択ゲート線ＳＧＬ０，１のいずれかを電源電圧Ｖｃｃで駆動することで，行方向に配置された選択トランジスタＳＧ００〜ＳＧ１１を導通させ，記憶トランジスタＣＧ００〜ＣＧ１１をビット線に接続する。さらに，ビット線ＢＬ０，１のいずれかを選択することで，単一のメモリセルＭＣを選択する。

本実施の形態の半導体記憶装置では，選択ゲート線ＳＧＬ０，１がアドレスにより選択され且つ電源電圧Ｖｃｃで駆動される。よって，選択ゲート線デコーダ・ドライバ回路ＳＧＤＥＣ／ＤＲは，微細化トランジスタＱ１により構成される回路である。例えば，微細化トランジスタによるＣＭＯＳ回路である。一方，コントロールゲート線ＣＧＬ０，１は，プログラム動作時に高いプログラム電圧Ｖｐｐ１で駆動され，ソース線ＳＬ０もプログラム動作時に高い電圧Ｖｐｐ２で駆動される。よって，コントロールゲート線ドライバ回路ＣＧＤＲとソース線ドライバ回路ＳＬＤＲとは，高耐圧トランジスタＱ２により構成される回路である。例えば，高耐圧トランジスタによるＣＭＯＳ回路である。

そして，微細化トランジスタＱ１で構成される選択ゲート線デコーダ・ドライバ回路ＳＧＤＥＣ／ＤＲは，アドレスに応じて選択ゲート線ＳＧＬを選択し，電源電圧Ｖｃｃで駆動する。この回路は，微細化トランジスタＱ１と低い電源電圧Ｖｃｃとの組み合わせにより高速動作が可能である。一方，コントロールゲート線ドライバ回路ＣＧＤＲとソース線ドライバ回路ＳＬＤＲとは，高い電圧での駆動動作が必要であり高耐圧トランジスタＱ２で構成されるが，アドレスに応じてコントロールゲート線やソース線を選択することはないので，高速動作は必要ない。

図４は，本実施の形態におけるトランジスタの種類を説明する図である。４つのブロックの左上から半時計回りに説明する。まず，微細化トランジスタＱ１は，ＮチャネルまたはＰチャネルＭＯＳトランジスタであり，２Ｖ前後，好ましくは１．８Ｖの電源電圧Ｖｃｃで駆動される。ゲート酸化膜Ｏｘ１は薄く，それにより閾値電圧Ｖｔｈ１は０．２Ｖ前後と低く，耐圧ＷＶ１も低い。この微細化トランジスタＱ１により構成される選択ゲート線デコーダ・ドライバＳＧＬＤＥＣ／ＤＲは，微細化トランジスタＱ１のブロック内に示されるとおり，ＰチャネルとＮチャネルの微細化トランジスタＱ１からなるＣＭＯＳインバータを最終段に有する回路である。ＰＭＯＳのソースには電源電圧Ｖｃｃが印加され，ＣＭＯＳインバータのゲートにはＶｃｃとＧＮＤの信号が印加される。

高耐圧トランジスタＱ２は，ＮチャネルまたはＰチャネルＭＯＳトランジスタであり，５〜１０Ｖの昇圧電圧Ｖｐｐまたは電源電圧Ｖｃｃで駆動される。ゲート酸化膜Ｏｘ２はＯｘ１より厚く，それにより閾値電圧Ｖｔｈ２は０．８Ｖ前後とＶｔｈ１より高く，耐圧ＷＶ２もＷＶ１より高い。この高耐圧トランジスタＱ２により構成されるコントロールゲート線ドライバＣＧＬＤＲやソース線ドライバＳＬＤＲは，高耐圧トランジスタＱ２のブロック内に示されるとおり，ＰチャネルとＮチャネルの微細化トランジスタＱ２からなるＣＭＯＳインバータを最終段に有する回路である。ＰＭＯＳのソースには昇圧電圧Ｖｐｐが印加される。

記憶トランジスタＣＧは，フローティングゲートを有するＮチャネルＭＯＳトランジスタであり，プログラム動作，リード動作などで昇圧電圧Ｖｐｐ１，Ｖｐｐ２が印加される場合があり，トンネル酸化膜とフローティングゲートとコントロールゲートとの間の酸化膜とからなる酸化膜Ｏｘ４はＱ１，Ｑ２より厚く，耐圧ＷＶ４，閾値電圧Ｖｔｈ４はＱ１，Ｑ２より高い。

また，選択ゲートトランジスタＳＧは，記憶トランジスタＣＧのフローティングゲートとコントロールゲートとを短絡した構造であり，プログラム動作などで昇圧電圧Ｖｐｐが印加される場合がある。そして，トンネル酸化膜Ｏｘ３は，Ｑ１，Ｑ２より厚いが，ＣＧの酸化膜Ｏｘ４よりは薄い。もしくはOx4と同じ厚さである。薄い場合にはそれに伴い，耐圧ＷＶ３，Ｖｔｈ３はＱ１，Ｑ２より高いがＣＧより低い。

次に，本実施の形態における半導体記憶装置のプログラム動作，リード動作，消去動作について順に説明する。

［プログラム動作］
図５は，プログラム動作を説明するための図である。また，図６，図７はプログラムシーケンスを説明する図である。そして，図８は，プログラム動作のフローチャート図である。プログラム動作は，全てのメモリセルＭＣ００〜ＭＣ１１内の記憶トランジスタＣＧ００〜ＣＧ１１が消去状態にされた後に，メモリセルを選択しておこなわれる。以下，仮にメモリセルＭＣ００が選択されてプログラムされるものとする。

図６に示されるとおり，時間ｔ１で，全てのビット線ＢＬ０，１がプリチャージトランジスタＰｐｒ０，１を介して電源電圧Ｖｃｃにプリチャージされ，選択されたビット線ＢＬ０がコラム選択回路Ｙ−ＳＥＬを介してディスチャージトランジスタＮｄｉｓによる接続されグランド電位までディスチャージされる。次に，時間ｔ３でソース線駆動回路ＳＬＤＲが全てのソース線ＳＬを電源電圧Ｖｃｃに駆動する。さらに，時間ｔ４で，選択ゲート線デコーダ・ドライバ回路ＳＧＤＥＣ／ＤＲが，アドレスにより選択した選択ゲート線ＳＧ０を電源電圧Ｖｃｃに駆動する。

この状態で，時間ｔ５で，コントロールゲート線駆動回路ＣＧＤＲが，全てのコントロールゲート線ＣＧ０，１をプログラム電圧Ｖｐｐ１に駆動する。このプログラム電圧Ｖｐｐ１は，後述する理由により，低い電圧から順次高い電圧に昇圧して印加することが望ましい。そして，最後に，時間ｔ６でソース線駆動回路ＳＬＤＲが全てのソース線ＳＬを電源電圧Ｖｃｃから５．５Ｖ程度の昇圧電圧Ｖｐｐ２に駆動する。

図５の左側に，プログラム動作時の時間ｔ５，ｔ６での印加電圧が示されている。選択されたメモリセルＭＣ００では，選択ゲート線ＳＧＬ０が電源電圧Ｖｃｃ，ビット線ＢＬ０がグランド電位であるので，選択トランジスタＳＧ００が導通状態になる。選択されていないメモリセルでは，選択ゲート線ＳＧＬがグランド電位もしくはビット線ＢＬがプリチャージレベルＶｃｃであるので，選択トランジスタＳＧが導通することはない。そして，時間ｔ６で，記憶トランジスタＣＧ００のコントロールゲートには昇圧されたプログラム電圧Ｖｐｐ１が，ソース線ＳＬ０には昇圧された電圧Ｖｐｐ２がそれぞれ印加され，ソース線ＳＬ０に接続されたソースからノードＮＡに向かって電流が流れホットエレクトロンＨＥが発生する。このホットエレクトロンＨＥが，トンネル効果により記憶トランジスタのコントロールゲートに注入される。

上記の通り，プログラムシーケンスでは図６に示したとおり，ビット線ＢＬの駆動，ソース線ＳＬの駆動，選択ゲート線ＳＧＬの駆動の後に，コントロールゲート線ＣＧＬの駆動が行われる。

時間ｔ６での昇圧電圧Ｖｐｐ１，Ｖｐｐ２によるプログラムパルスが印加された後，図６に示すとおりＢＬ，ＳＧ，ＣＧ，ＳＬを全てグランド電位に戻した後に，プログラムベリファイが行われる。プログラムベリファイでは，選択ゲート線ＳＧＬ０を電源電圧Ｖｃｃに駆動し，ビット線ＢＬ０をセンスアンプＳＡに接続し，ソース線ＳＬ０をグランド電位にする。ただし，全てのビット線がプリチャージされ，選択ビット線がディスチャージされることはない。センスアンプＳＡ内の負荷回路により選択されたビット線ＢＬ０は所定のレベルに維持される。そして，コントロールゲート線ＣＧＬ０にプログラムベリファイ電圧Ｖｐｖが印加され，記憶トランジスタＣＧ００が導通するか非導通かに応じて生じるドレイン電流Ｉｄの有無を，ビット線ＢＬ０の電位に基づいてセンスアンプＳＡが検出する。

プログラム動作とプログラムベリファイは，繰り返し行われる。プログラムベリファイで全ての記憶トランジスタの非導通状態が確認されるとプログラム動作は終了する。

プログラム動作の時間ｔ２で全てのビット線ＢＬ０，ＢＬ１をプリチャージトランジスタＰｐｒ０，１からプリチャージしたが，プリチャージトランジスタを設けなくても，各ビット線にはソース線ＳＬ０からメモリセルＭＣ００，ＭＣ０１を介してプリチャージ電流を供給してもよい。その場合は，メモリセルＭＣ００，ＭＣ０１内の記憶トランジスタと選択トランジスタとを共に導通させることが必要である。

本実施の形態では，好ましくは，プログラム動作でのコントロールゲート線ＣＧＬの印加電圧Ｖｐｐ１を，比較的低い電圧からプログラム動作を開始し，プログラムベリファイをパスする度に順次昇圧した電圧に変更する。その理由は次のとおりである。

プログラム動作では，選択トランジスタＳＧ００が導通している状態で，コントロールゲート線ＣＧＬ０に昇圧電圧Ｖｐｐ１を印加し，ソース線ＳＬ０に昇圧電圧Ｖｐｐ２（５．５Ｖ）を印加する。プログラム動作開始時は，記憶トランジスタＣＧ００のフローティングゲートには電子は注入されていないので，その閾値電圧は低い。よって，昇圧電圧Ｖｐｐ１が高い電圧の場合は，記憶トランジスタＣＧ００のドレイン電流（ソース線ＳＬ０からノードＮＡに流れる電流）の値が大きく，選択トランジスタＳＧ００の電圧降下が大きくノードＮＡの電位上昇が大きくなる。そのため，記憶トランジスタＣＧ００のソースとドレイン間の電圧が小さく，十分なエネルギーレベルを持つホットエレクトロンＨＥが発生せず電子の注入が不十分になる。

そこで，図７に示すとおり，好ましい実施の形態では，プログラム動作の開始時はコントロールゲート線ＣＧＬ０の昇圧電圧Ｖｐｐ１を例えば６Ｖ程度の低い電圧にし，そのプログラム電圧を印加した後に例えば３，５Ｖ程度のプログラムベリファイ電圧でプログラムベリファイを行う。プログラムベリファイをパスしたら，昇圧電圧Ｖｐｐ１を例えば８Ｖ程度に昇圧してプログラムパルスを印加する。その後例えば４．５Ｖ程度のプログラムベリファイ電圧でプログラムベリファイを行う。このプログラムベリファイをパスしたら，昇圧電圧Ｖｐｐ１を１０Ｖ程度に昇圧してプログラムパルスを印加し，例えば５，５Ｖ程度のプログラムベリファイ電圧でプログラムベリファイを行う。つまり，プログラム電圧Ｖｐｐ１とプログラムベリファイ電圧とを順次上昇させながら，プログラムパルスの印加を繰り返す。

プログラム開始時に低い昇圧電圧Ｖｐｐ１を印加することで，記憶トランジスタＣＧ００のドレイン電流値を抑制することができる。それにより，ノードＮＡが上昇することが抑制され，記憶トランジスタＣＧ００に十分なエネルギーを持つホットエレクトロンを発生させることができる。そして，一旦ある程度の電子がフローティングゲートに注入されて閾値電圧が上昇すれば，昇圧電圧Ｖｐｐ１をより高い電位に変更して，記憶トランジスタのドレイン電流を同程度に抑制しつつ且つ十分なドレイン電流を発生させ，ホットエレクトロンを発生させる。そして，最後は，昇圧電圧Ｖｐｐ１を従来例と同程度の１０Ｖ程度にして，ホットエレクトロンを発生させてフローティングゲートに注入する。

上記のように，プログラムパルスを印加するときのコントロールゲートのプログラム電圧（昇圧電圧Ｖｐｐ１）を順次高く変更するので，それに対応するプログラムベリファイ電圧も順次高くする。それにより，プログラムベリファイでは，それぞれの段階での記憶トランジスタの閾値レベルの上昇を確認することができる。

図８のフローチャートにしたがってプログラム動作を詳述する。プログラムシーケンスは図６に示したとおりである。この図６においてコントロールゲート線ＣＧＬには昇圧電圧Ｖｐｐ１がプログラム電圧Ｖｐとして印加される。そして，このプログラム電圧Ｖｐは低い電圧から順次高い電圧に変更される。

最初にプログラム電圧Ｖｐ（＝Ｖｐｐ１）は前述のとおり６Ｖ程度の低い初期値Ｖｐｉに設定され，図６のシーケンスでコントロールゲート線ＣＧＬに印加される（Ｓ１０）。コントロールゲート線ＣＧＬに初期値のプログラム電圧Ｖｐ＝Ｖｐｉが印加され，ソース線ＳＬに昇圧電圧Ｖｐｐ２が印加されると，ホットエレクトロンＨＥが発生し，その電子がフローティングゲートに注入される。その後，プログラムベリファイが行われる（Ｓ１２）。最初のプログラムベリファイ電圧Ｖｐｖｉも前述のとおり３．５Ｖ程度低い電圧に設定されている。

上記のプログラム電圧の印加Ｓ１０とプログラムベリファイＳ１２とが，プログラムベリファイをパスするまで（Ｓ１４のＹＥＳ）繰り返される。ただし，規定回数を過ぎると（Ｓ１６のＹＥＳ），現在のプログラム電圧Ｖｐ＝Ｖｐｉでは電子の注入ができないので，プログラム電圧Ｖｐを初期値Ｖｐｉより低い値に変更する（Ｓ１８）。規定回数以内に初期値Ｖｐｉで電子の注入ができない場合とは，その記憶トランジスタＣＧが過消去状態にあり，閾値電圧が非常に低いか負になっている場合である。過消去状態の場合は閾値電圧が過剰に低いまたは負になっているので，初期値Ｖｐｉでも記憶トランジスタのドレイン電流が過剰に大きくなり，ノードＮＡが上昇し，ホットエレクトロンＨＥが有効に発生しない。そこで，例外的にプログラム電圧Ｖｐｐ（＝Ｖｐｐ１）をより低い電圧または負電圧にして，プログラムＳ１０とベリファイＳ１２とをやり直すことが有効である。

初期値Ｖｐｉでのプログラムベリファイをパスすると（Ｓ１４のＹＥＳ），プログラム電圧Ｖｐを所定値ｄＶ１だけ上昇させてプログラム電圧の印加を行う（Ｓ１９，Ｓ２０）。そして，プログラムベリファイ電圧Ｖｐｖも所定値ｄＶ２だけ上昇させてプログラムベリファイを行う（Ｓ１９，Ｓ２２）。このプログラムベリファイをパスするまで（Ｓ２４のＹＥＳ），上記の工程Ｓ２０，Ｓ２２を繰り返す。ただし，規定回数繰り返してもプログラムベリファイをパスできない場合は（Ｓ２６のＹＥＳ），そのメモリセルへのプログラムを不能と見なしてプログラムフェイルとなる（Ｓ２８）。

プログラム電圧が最大電圧に達するまで（Ｓ３０のＹＥＳ），プログラムベリファイをパスするたびに（Ｓ２４のＹＥＳ），プログラム電圧Ｖｐを所定値ｄＶ１ずつ上昇させてプログラム電圧の印加を行い（Ｓ３２，Ｓ２０），プログラムベリファイ電圧Ｖｐｖも所定値ｄＶ２ずつ上昇させてプログラムベリファイを行う（Ｓ３２，Ｓ２２）。プログラム電圧Ｖｐが最大電圧，例えば１０Ｖのときにプログラムベリファイをパスすると，次のアドレスのメモリセルに対して，プログラム動作を行う（Ｓ３４）。

このプログラム動作では，選択ゲート線ＳＧＬがアドレス選択の対象になるが，選択ゲート線デコーダ・ドライバ回路ＳＧＬＤＥＣ／ＤＲが微細化トランジスタＱ１で構成され電源電圧Ｖｃｃで駆動されるので，選択動作は高速に行われる。一方，コントロールゲート線ＣＧＬとソース線ＳＬは昇圧電圧Ｖｐｐ１，Ｖｐｐ２で駆動されるが，それらを駆動するコントロールゲート線ドライバ回路ＣＧＤＲとソース線ドライバ回路ＳＬＤＲは，アドレスによる選択動作は行わず，全てのコントロールゲート線と全てのソース線を昇圧電圧で駆動する。よって，高耐圧のトランジスタＱ２で構成されていても，プログラム動作を遅くする原因にはならない。

［リード動作］
図９は，リード動作を説明する図である。リード動作は，コントロールゲートの電圧がリード基準電圧Ｖrefになる以外は，プログラムベリファイと同様である。ソース線ＳＬはグランド電位にされ，選択された選択ゲート線ＳＧＬは電源Ｖｃｃに駆動され，選択されたビット線ＢＬはセンスアンプＳＡに接続される。センスアンプには図示しない負荷回路が設けられ，ビット線ＢＬを負荷回路を介して電源電圧Ｖｃｃに接続する。さらに，全てのコントロールゲート線ＣＧＬにはリード基準電圧Ｖｒｅｆが印加される。

選択されたメモリセルでは，選択トランジスタＳＧ００が導通状態になり，記憶トランジスタＣＧ００がプログラム状態（閾値電圧大）であれば非導通，消去状態（閾値電圧小）であれば導通する。よって，記憶トランジスタの状態に応じて，ドレイン電流Ｉｄが発生または非発生となる。このドレイン電流Ｉｄの有無により，ビット線ＢＬの電位が異なり，センスアンプＳＡがそれを検出する。

リード動作でも，選択ゲート線ＳＧＬとビット線ＢＬのみがアドレスにより選択され，全コントロールゲート線ＣＧＬと全ソース線ＳＬには，それぞれリード基準電圧Ｖｒｅｆとグランド電圧ＧＮＤとが印加される。よって，選択ゲート線ＳＧＬを駆動する選択ゲート線デコーダ・ドライバ回路ＳＧＬＤＥＣ／ＤＲの高速動作により，リード動作のアクセスタイムは短い。

さらに，本実施の形態のメモリセルは選択トランジスタと記憶トランジスタとで構成されている。よって，リード動作において，選択ビット線に接続されている非選択のメモリセルの記憶トランジスタが過消去状態になっていても，選択トランジスタによりビット線に接続されないので，読み出し不良は生じない。

［消去動作］
図１０は，消去動作を説明する図である。消去動作は，ブロック内の全てのメモリセルをプログラム状態にした後に行われる。図１０の左側に示したとおり，消去動作は，ブロック内の全てのメモリセルに対して，選択ゲート線ＳＧＬ０とソース線ＳＬ０をフローティング状態にし，記憶トランジスタＣＧ００のコントロールゲートＣＧＬに例えば−９Ｖの消去電圧Ｖｅを印加し，その基板に例えば＋９Ｖの電圧Ｖｓｕｂを印加する。これにより，Ｈ−Ｎ（ホイラーノルトハイム）トンネル現象により，フローティングゲート内の電子（負の電荷）が基板側に引き抜かれる。

上記の消去パルスを印加した後に，消去ベリファイが行われる。図１０の右側に示したとおり，消去ベリファイは，コントロールゲートの電圧が消去ベリファイ電圧Ｖｅｖになる以外は，前述のプログラムベリファイ，リード動作と同じである。すなわち，選択された選択ゲート線ＳＧＬ０が電源電圧Ｖｃｃに駆動され，選択されたビット線ＢＬ０がセンスアンプに接続される。そして，全てのソース線ＳＬがグランド電位にされ，全てのコントロールゲート線ＣＧＬが消去ベリファイ電圧Ｖｅｖにされる。このとき，消去により十分に電子が引き抜かれて閾値電圧が低下していれば，記憶トランジスタＣＧ００は導通せず，ドレイン電流Ｉｄは発生しない。消去が不十分で閾値電圧が低下していなければ，記憶トランジスタＣＧ００は導通しドレイン電流Ｉｄが発生する。ドレイン電流Ｉｄの有無がビット線ＢＬ０を介してセンスアンプＳＡで検出される。

以上説明したとおり，本実施の形態の不揮発性半導体装置によれば，メモリセルが過消去状態になってもリード動作を正常に行うことができる。また，アドレスによる選択動作を電源電圧Ｖｃｃでの駆動動作で行うので，その駆動回路を微細化トランジスタで構成でき高速化を図ることができる。昇圧電圧による駆動動作が必要なコントロールゲート線ＣＧＬとソース線ＳＬとは，アドレスによる選択動作がなく，全てのコントロールゲート線と全てのソース線を一斉に駆動するので，それらを駆動する回路ＣＧＤＲ，ＳＬＤＲの動作が高速動作の妨げにはならない。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
不揮発性の半導体記憶装置であって，
選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと，
前記選択トランジスタのゲートに接続される複数の選択ゲート線と，
前記記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と，
前記記憶トランジスタのソースに接続される複数のソース線と，
前記選択ゲート線に交差し前記選択トランジスタに接続される複数のビット線と，
前記複数の選択ゲート線を駆動する選択ゲート線ドライバ回路と，
前記複数のコントロールゲート線を駆動するコントロールゲート線ドライバ回路と，
前記複数のソース線を駆動するソース線ドライバ回路とを有し，
前記選択ゲート線ドライバ回路は，第１のゲート絶縁膜を有する第１のトランジスタにより構成され，前記選択ゲート線を第１の駆動電圧で駆動し，
前記コントロールゲート線ドライバ回路とソース線ドライバ回路とは，前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のトランジスタにより構成され，前記コントロールゲート線とソース線を前記第１の駆動電圧より高い昇圧電圧でそれぞれ駆動することを特徴とする半導体記憶装置。

（付記２）
付記１記載の半導体記憶装置において，
プログラム動作時において，
アドレス選択されたビット線が低い電位にディスチャージされそれ以外のビット線が高い電位にプリチャージされ，
前記コントロールゲート線ドライバ回路が全てのコントロールゲート線に第１のプログラム電圧を印加し，前記ソース線ドライバ回路が全てのソース線に第２のプログラム電圧を印加し，前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第１の駆動電圧で駆動することを特徴とする半導体記憶装置。

（付記３）
付記２記載の半導体記憶装置において，
前記第１の駆動電圧は電源電圧であり，
前記第１，第２のプログラム電圧は電源電圧から昇圧した電圧を有することを特徴とする半導体記憶装置。

（付記４）
付記２記載の半導体記憶装置において，
リード動作時は，前記コントロールゲート線ドライバ回路が全てのコントロールゲート線にリード基準電圧を印加し，前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第１の駆動電圧で駆動することを特徴とする半導体記憶装置。

（付記５）
付記２記載の半導体記憶装置において，
前記プログラム動作時において，
前記コントロールゲート線ドライバ回路は，前記コントロールゲート線に印加する第１のプログラム電圧を順次上昇させた電圧に変更しながら，当該第１のプログラム電圧の印加を繰り返すことを特徴とする半導体記憶装置。

（付記６）
付記５記載の半導体記憶装置において，
前記プログラム動作時において，
前記コントロールゲート線ドライバ回路は，前記第１のプログラム電圧の上昇に対応して，対応するプログラムベリファイ電圧も順次上昇させることを特徴とする半導体記憶装置。

（付記７）
付記２記載の半導体記憶装置において，
プログラム動作では，前記記憶トランジスタに前記ソース線から前記選択トランジスタに向かうドレイン電流を発生させ，
リード動作では，前記記憶トランジスタに，記憶データに応じて，前記選択トランジスタから前記ソース線に向かうドレイン電流を発生させることを特徴とする半導体記憶装置。

（付記８）
付記２記載の半導体記憶装置において，
前記複数のビット線それぞれにプログラム時にビット線をプリチャージするプリチャージトランジスタが設けられ，
選択されたビット線をディスチャージする複数のビット線に共通のディスチャージトランジスタが更に設けられることを特徴とする半導体記憶装置。

（付記９）
付記２記載の半導体記憶装置において，
前記複数のビット線には，前記ソース線からメモリセルを介してプリチャージ電流が供給されることを特徴とする半導体記憶装置。

（付記１０）
選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと，
前記複数のメモリセルの選択トランジスタのゲートに接続される複数の選択ゲート線と，
前記複数のメモリセルの記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と，
前記複数のメモリセルの記憶トランジスタのソースに接続される複数のソース線と，
前記選択ゲート線に交差し複数のメモリセルの選択トランジスタに接続される複数のビット線とを有し，
プログラム動作では記憶トランジスタにソース線からドレイン電流を流し，リード動作では記憶トランジスタにソース線にドレイン電流を流すことを特徴とする半導体記憶装置。

（付記１１）
付記１０記載の半導体記憶装置において，
前記プログラム動作時において，
前記コントロールゲート線に印加するプログラム電圧を第１の電圧から順次上昇させた第２の電圧に変更しながら，当該プログラム電圧の印加を繰り返すことを特徴とする半導体記憶装置。

（付記１２）
付記１１記載の半導体記憶装置において，
前記プログラム動作時において，
前記プログラム電圧の上昇に対応して，対応するプログラムベリファイ電圧も順次上昇させることを特徴とする半導体記憶装置。

従来の不揮発性の半導体記憶装置の構成図である。 セルトランジスタのＶｇ−Ｉｄ特性を示す図である。 本実施の形態における半導体記憶装置に構成図である。 本実施の形態におけるトランジスタの種類を説明する図である。 プログラム動作を説明するための図である。 プログラムシーケンスを説明する図である。 プログラムシーケンスを説明する図である。 プログラム動作のフローチャート図である。 リード動作を説明する図である。 消去動作を説明する図である。

符号の説明

ＭＣ：メモリセル ＢＬ：ビット線
ＳＧ：選択トランジスタ ＣＧ：記憶トランジスタ
ＳＬ：ソース線 ＳＧＬ：選択ゲート線
ＣＧＬ：コントロールゲート線
ＳＧＤＥＣ／ＤＲ：選択ゲート線デコーダ・ドライバ回路
ＣＧＤＲ：コントロールゲート線ドライバ回路
ＳＬＤＲ：ソース線ドライバ回路
Ｖｐｐ１：昇圧電圧，第１のプログラム電圧
Ｖｐｐ２：昇圧電圧，第２のプログラム電圧

Claims (6)

1. 不揮発性の半導体記憶装置であって，
   選択トランジスタとそれに接続されコントロールゲートを有する記憶トランジスタとを有する複数のメモリセルと，
   前記選択トランジスタのゲートに接続される複数の選択ゲート線と，
   前記記憶トランジスタのコントロールゲートに接続される複数のコントロールゲート線と，
   前記記憶トランジスタのソースに接続される複数のソース線と，
   前記選択ゲート線に交差し前記選択トランジスタに接続される複数のビット線と，
   前記複数の選択ゲート線を駆動する選択ゲート線ドライバ回路と，
   前記複数のコントロールゲート線を駆動するコントロールゲート線ドライバ回路と，
   前記複数のソース線を駆動するソース線ドライバ回路とを有し，
   前記選択ゲート線ドライバ回路は，第１のゲート絶縁膜を有する第１のトランジスタにより構成され，前記選択ゲート線を第１の駆動電圧で駆動し，
   前記コントロールゲート線ドライバ回路とソース線ドライバ回路とは，前記第１のゲート絶縁膜より厚い第２のゲート絶縁膜を有する第２のトランジスタにより構成され，前記コントロールゲート線とソース線を前記第１の駆動電圧より高い昇圧された第１のプログラム電圧と第２のプログラム電圧でそれぞれ駆動し，
   プログラム動作時において，
   アドレス選択されたビット線が基準電位にディスチャージされアドレス非選択されたビット線が前記基準電位より高い前記第１の駆動電圧にプリチャージされ，
   前記ソース線ドライバ回路が全ての前記ソース線に前記第１の駆動電圧を印加した後，前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第１の駆動電圧で駆動し，前記コントロールゲート線ドライバ回路が全てのコントロールゲート線に前記第１のプログラム電圧を印加し，その後前記ソース線ドライバ回路が全てのソース線に前記第２のプログラム電圧を印加することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において，
   前記第１の駆動電圧は電源電圧であり，
   前記第１，第２のプログラム電圧は電源電圧から昇圧した電圧を有することを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において，
   リード動作時は，前記コントロールゲート線ドライバ回路が全てのコントロールゲート線にリード基準電圧を印加し，前記選択ゲート線ドライバ回路がアドレス選択した選択ゲート線を前記第１の駆動電圧で駆動することを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において，
   前記プログラム動作時において，
   前記コントロールゲート線ドライバ回路は，前記コントロールゲート線に印加する前記第１のプログラム電圧を順次上昇させた電圧に変更しながら，当該第１のプログラム電圧の印加を繰り返すことを特徴とする半導体記憶装置。
5. 請求項４記載の半導体記憶装置において，
   前記プログラム動作時において，
   前記コントロールゲート線ドライバ回路は，前記第１のプログラム電圧の上昇に対応して，対応するプログラムベリファイ電圧も順次上昇させることを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において，
   プログラム動作では，前記記憶トランジスタに前記ソース線から前記選択トランジスタに向かうドレイン電流を発生させ，
   リード動作では，前記記憶トランジスタに，記憶データに応じて，前記選択トランジスタから前記ソース線に向かうドレイン電流を発生させることを特徴とする半導体記憶装置。

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