JP3372556B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3372556B2 JP3372556B2 JP20645791A JP20645791A JP3372556B2 JP 3372556 B2 JP3372556 B2 JP 3372556B2 JP 20645791 A JP20645791 A JP 20645791A JP 20645791 A JP20645791 A JP 20645791A JP 3372556 B2 JP3372556 B2 JP 3372556B2
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Description
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭ（イレーザブ
ル・プログラマブル・リード・オンリ・メモリ），ＥＥ
ＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）など昇圧した
高電圧を必要とするメモリなどを含んだ半導体集積回
路、ことに昇圧電圧を得る為のチャージポンプ回路に関
する。
ル・プログラマブル・リード・オンリ・メモリ），ＥＥ
ＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）など昇圧した
高電圧を必要とするメモリなどを含んだ半導体集積回
路、ことに昇圧電圧を得る為のチャージポンプ回路に関
する。
【０００２】
【従来の技術】コントロールゲートとフローティングゲ
ートを持つＥＰＲＯＭ用のチャンネル注入構造のメモリ
セルはコントロールゲートとドレインとの間に高電圧を
印加して書き込みが行われる。また、ポリシリコン膜と
シリコン窒化膜とをゲートに有するＥＥＰＲＯＭ構成用
のＭＮＯＳ（メタル・ナイトライド・オキサイド・セミ
コンダクタ又はメタル・ナイトライド・オキサイド・シ
リコン）は、ゲートに高電圧を印加することにより酸化
シリコン膜とシリコン窒化膜との間の界面近傍のトラッ
プにトンネル効果により電子を注入することで書き込み
が行われ、書き込みとは逆の電界を印加することにより
トラップに正孔を注入することで消去が行われる。ま
た、ＥＥＰＲＯＭ構成用のＦＬＯＴＯＸ（フローティン
グ・ゲート・トンネル・オキサイド）型のメモリセルは
ドレイン上部に１００Å〜２００Å程度のトンネル酸化
膜が形成されており、このトンネル酸化膜を通してフロ
ーティングゲートとドレイン間で電子の注入又は放出を
行うことによって書き込み又は消去が行われる。このよ
うにＥＰＲＯＭやＥＥＰＲＯＭのメモリセルに対して書
き込みなどを行う場合には高電圧が必要とされる。
ートを持つＥＰＲＯＭ用のチャンネル注入構造のメモリ
セルはコントロールゲートとドレインとの間に高電圧を
印加して書き込みが行われる。また、ポリシリコン膜と
シリコン窒化膜とをゲートに有するＥＥＰＲＯＭ構成用
のＭＮＯＳ（メタル・ナイトライド・オキサイド・セミ
コンダクタ又はメタル・ナイトライド・オキサイド・シ
リコン）は、ゲートに高電圧を印加することにより酸化
シリコン膜とシリコン窒化膜との間の界面近傍のトラッ
プにトンネル効果により電子を注入することで書き込み
が行われ、書き込みとは逆の電界を印加することにより
トラップに正孔を注入することで消去が行われる。ま
た、ＥＥＰＲＯＭ構成用のＦＬＯＴＯＸ（フローティン
グ・ゲート・トンネル・オキサイド）型のメモリセルは
ドレイン上部に１００Å〜２００Å程度のトンネル酸化
膜が形成されており、このトンネル酸化膜を通してフロ
ーティングゲートとドレイン間で電子の注入又は放出を
行うことによって書き込み又は消去が行われる。このよ
うにＥＰＲＯＭやＥＥＰＲＯＭのメモリセルに対して書
き込みなどを行う場合には高電圧が必要とされる。
【０００３】例えば前記ＦＬＯＴＯＸ型メモリセルはト
ンネル電流が微弱なためチャージポンプ回路を適用した
内部昇圧回路を書き込み電源として通常利用している。
例えばこのチャージポンプ回路は、ダイオード接続形式
のＭＯＳトランジスタを複数個直列接続した回路を含
み、それらダイオード接続形式ＭＯＳトランジスタに一
方の蓄積電極が接続された複数個の容量素子を有し、直
列接続された基端側のダイオード接続形式ＭＯＳトラン
ジスタに５Ｖのような電源電圧を印加すると共に容量素
子の他方の蓄積電極に位相のずれた信号を順次与えるこ
とによって容量素子を順次充電しながら終端側のダイオ
ード接続形式ＭＯＳトランジスタから１５〜２０Ｖのよ
うな昇圧電圧を得る。
ンネル電流が微弱なためチャージポンプ回路を適用した
内部昇圧回路を書き込み電源として通常利用している。
例えばこのチャージポンプ回路は、ダイオード接続形式
のＭＯＳトランジスタを複数個直列接続した回路を含
み、それらダイオード接続形式ＭＯＳトランジスタに一
方の蓄積電極が接続された複数個の容量素子を有し、直
列接続された基端側のダイオード接続形式ＭＯＳトラン
ジスタに５Ｖのような電源電圧を印加すると共に容量素
子の他方の蓄積電極に位相のずれた信号を順次与えるこ
とによって容量素子を順次充電しながら終端側のダイオ
ード接続形式ＭＯＳトランジスタから１５〜２０Ｖのよ
うな昇圧電圧を得る。
【０００４】従来のチャージポンプ回路に使用されるダ
イオード接続形式ＭＯＳトランジスタ及び容量素子のゲ
ート酸化膜厚は一種類で比較的厚く構成されていた。コ
ントロールゲートとフローティングゲートを持つＦＬＯ
ＴＯＸ型メモリセルを利用することによってポリシリコ
ン２層プロセスが採用される場合、ダイオード接続形式
ＭＯＳトランジスタ及びＭＯＳ型容量素子は、第１層目
ポリシリコンゲート又は第２層目ポリシリコンゲートの
内の相対的に厚いゲート酸化膜厚を持つポリシリコンゲ
ートで構成される。これは電源電圧を昇圧するチャージ
ポンプ回路構成素子の耐圧を考慮したためと考えられ
る。
イオード接続形式ＭＯＳトランジスタ及び容量素子のゲ
ート酸化膜厚は一種類で比較的厚く構成されていた。コ
ントロールゲートとフローティングゲートを持つＦＬＯ
ＴＯＸ型メモリセルを利用することによってポリシリコ
ン２層プロセスが採用される場合、ダイオード接続形式
ＭＯＳトランジスタ及びＭＯＳ型容量素子は、第１層目
ポリシリコンゲート又は第２層目ポリシリコンゲートの
内の相対的に厚いゲート酸化膜厚を持つポリシリコンゲ
ートで構成される。これは電源電圧を昇圧するチャージ
ポンプ回路構成素子の耐圧を考慮したためと考えられ
る。
【０００５】尚、ＥＥＰＲＯＭに適用されるチャージポ
ンプ回路について記載された文献の例としては昭和６２
年９月２９日に日刊工業新聞社発行の「ＣＭＯＳデバイ
スハンドブック」第４４７頁がある。
ンプ回路について記載された文献の例としては昭和６２
年９月２９日に日刊工業新聞社発行の「ＣＭＯＳデバイ
スハンドブック」第４４７頁がある。
【０００６】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
トランジスタのスケーリングに伴って半導体基板の不純
物濃度を上げていくと、基板効果によってＭＯＳトラン
ジスタのしきい値電圧が大きくなり、Ｎチャンネル型Ｍ
ＯＳトランジスタのドレイン電位に対するソース電位の
低下即ちＭＯＳトランジスタのＶｔｈ（しきい値電圧）
落ちが大きくなり、チャージポンプ回路による昇圧が不
充分になって効率的に高電圧を得難いという問題点のあ
ることを本発明者は見い出した。この対策の為に、ウェ
ル濃度を分割し、相対的に低濃度側のウェル領域にチャ
ージポンプ回路を構成すると、ウェル濃度の分割に伴っ
て製造工程数が増え、プロセスコストが高くなってしま
う。したがって、１チップ型のマイクロコンピュータに
オンチップされるＥＥＰＲＯＭのような場合、チップ全
体に対して許容されるコストの割合を比較的小さく抑え
なければならないにも拘らずチップ全体のプロセスコス
トを上げてしまう。
トランジスタのスケーリングに伴って半導体基板の不純
物濃度を上げていくと、基板効果によってＭＯＳトラン
ジスタのしきい値電圧が大きくなり、Ｎチャンネル型Ｍ
ＯＳトランジスタのドレイン電位に対するソース電位の
低下即ちＭＯＳトランジスタのＶｔｈ（しきい値電圧）
落ちが大きくなり、チャージポンプ回路による昇圧が不
充分になって効率的に高電圧を得難いという問題点のあ
ることを本発明者は見い出した。この対策の為に、ウェ
ル濃度を分割し、相対的に低濃度側のウェル領域にチャ
ージポンプ回路を構成すると、ウェル濃度の分割に伴っ
て製造工程数が増え、プロセスコストが高くなってしま
う。したがって、１チップ型のマイクロコンピュータに
オンチップされるＥＥＰＲＯＭのような場合、チップ全
体に対して許容されるコストの割合を比較的小さく抑え
なければならないにも拘らずチップ全体のプロセスコス
トを上げてしまう。
【０００７】本発明の目的は、ＭＩＳ型トランジスタの
スケーリングに伴って半導体基板若しくはウェル領域の
不純物濃度が高くなっても内蔵チャージポンプ回路によ
る昇圧効率を向上させることができる半導体集積回路を
提供することにある。本発明の別の目的は、チャージポ
ンプ回路のチップ占有面積を小さくする事ができる半導
体集積回路を提供することにある。本発明の更に別の目
的は、ウェル濃度の分割等特別なプロセスを追加するこ
と無く上記目的を達成することができる半導体集積回路
を提供することにある。
スケーリングに伴って半導体基板若しくはウェル領域の
不純物濃度が高くなっても内蔵チャージポンプ回路によ
る昇圧効率を向上させることができる半導体集積回路を
提供することにある。本発明の別の目的は、チャージポ
ンプ回路のチップ占有面積を小さくする事ができる半導
体集積回路を提供することにある。本発明の更に別の目
的は、ウェル濃度の分割等特別なプロセスを追加するこ
と無く上記目的を達成することができる半導体集積回路
を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、ＥＰＲＯＭやＥＥＰＲＯＭなど
のためのチャージポンプ回路に含まれるダイオード接続
形式ＭＩＳ型トランジスタの基端側に位置する単数若し
くは複数個の当該ＭＩＳ型トランジスタを、第１層目と
第２層目ゲートの内の相対的に薄いゲート絶縁膜を持つ
ゲートで構成し、前記直列接続されたダイオード接続形
式ＭＩＳ型トランジスタの終端側に位置する単数若しく
は複数個の当該ＭＩＳ型トランジスタを、第１層目と第
２層目ゲートの内の相対的に厚いゲート絶縁膜を持つゲ
ートで構成する。
のためのチャージポンプ回路に含まれるダイオード接続
形式ＭＩＳ型トランジスタの基端側に位置する単数若し
くは複数個の当該ＭＩＳ型トランジスタを、第１層目と
第２層目ゲートの内の相対的に薄いゲート絶縁膜を持つ
ゲートで構成し、前記直列接続されたダイオード接続形
式ＭＩＳ型トランジスタの終端側に位置する単数若しく
は複数個の当該ＭＩＳ型トランジスタを、第１層目と第
２層目ゲートの内の相対的に厚いゲート絶縁膜を持つゲ
ートで構成する。
【００１１】ＥＰＲＯＭやＥＥＰＲＯＭのためのチャー
ジポンプ回路に含まれる直列接続されたダイオード接続
形式ＭＩＳ型トランジスタの基端側に位置する単数若し
くは複数個の容量素子を、第１層目と第２層目ゲートの
内の相対的に薄いゲート絶縁膜を誘電体膜として構成
し、前記直列接続されたダイオード接続形式ＭＩＳ型ト
ランジスタの終端側に位置する単数若しくは複数個の容
量素子を、第１層目と第２層目ゲートの内の相対的に厚
いゲート絶縁膜を誘電体膜として構成する。
ジポンプ回路に含まれる直列接続されたダイオード接続
形式ＭＩＳ型トランジスタの基端側に位置する単数若し
くは複数個の容量素子を、第１層目と第２層目ゲートの
内の相対的に薄いゲート絶縁膜を誘電体膜として構成
し、前記直列接続されたダイオード接続形式ＭＩＳ型ト
ランジスタの終端側に位置する単数若しくは複数個の容
量素子を、第１層目と第２層目ゲートの内の相対的に厚
いゲート絶縁膜を誘電体膜として構成する。
【００１２】
【作用】上記した手段によれば、基板バイアス効果によ
るＶｔｈ落ちは、ゲート絶縁膜が薄い程小さくなる。チ
ャージポンプ回路において相対的に高電圧の印加されな
い前段側のダイオード接続形式ＭＩＳ型トランジスタを
相対的に薄いゲート絶縁膜で構成することは当該トラン
ジスタの基板バイアス効果によるＶｔｈ落ちを小さく
し、チャージポンプ回路による昇圧効率を改善する。
るＶｔｈ落ちは、ゲート絶縁膜が薄い程小さくなる。チ
ャージポンプ回路において相対的に高電圧の印加されな
い前段側のダイオード接続形式ＭＩＳ型トランジスタを
相対的に薄いゲート絶縁膜で構成することは当該トラン
ジスタの基板バイアス効果によるＶｔｈ落ちを小さく
し、チャージポンプ回路による昇圧効率を改善する。
【００１３】チャージポンプ回路において相対的に高電
圧の印加されない前段側の容量素子の誘電体膜を相対的
に薄いゲート絶縁膜で構成することは、単位面積当りの
容量値が大きくなり、チャージポンプ回路全体のチップ
占有面積を低減する。
圧の印加されない前段側の容量素子の誘電体膜を相対的
に薄いゲート絶縁膜で構成することは、単位面積当りの
容量値が大きくなり、チャージポンプ回路全体のチップ
占有面積を低減する。
【００１４】チャージポンプ回路後段のダイオード接続
形式ＭＩＳ型トランジスタ及び容量素子の相対的に厚い
ゲート酸化膜及び誘電体膜は、昇圧電圧に対する耐圧を
保証する。
形式ＭＩＳ型トランジスタ及び容量素子の相対的に厚い
ゲート酸化膜及び誘電体膜は、昇圧電圧に対する耐圧を
保証する。
【００１５】チャージポンプ回路を構成するダイオード
形式ＭＩＳ型トランジスタ及び容量素子のゲート絶縁膜
の膜厚制御を、ゲート絶縁膜の厚さが相違される第１層
目ゲート及び第２層目ゲートを含んで多数のＭＩＳ型ト
ランジスタが形成される半導体集積回路の既存プロセス
で行うことは、昇圧動作を効率化するためにウェル濃度
分割等の特別なプロセスの追加を必要としない。
形式ＭＩＳ型トランジスタ及び容量素子のゲート絶縁膜
の膜厚制御を、ゲート絶縁膜の厚さが相違される第１層
目ゲート及び第２層目ゲートを含んで多数のＭＩＳ型ト
ランジスタが形成される半導体集積回路の既存プロセス
で行うことは、昇圧動作を効率化するためにウェル濃度
分割等の特別なプロセスの追加を必要としない。
【００１６】
【実施例】図３には本発明の一実施例に係るＥＥＰＲＯ
Ｍのブロック図が示される。同図に示されるＥＥＰＲＯ
Ｍ１００は、特に制限されないが公知の半導体集積回路
製造技術によってシリコン基板のような１つの半導体基
板に形成される。この明細書の記載においてＭＯＳトラ
ンジスタはＭＩＳ（メタル・インシュレート・セミコン
ダクタ）型トランジスタの一例として位置づけられる。
同図において１１０はメモリセルアレイであり代表的に
示される電気的に書換可能な不揮発性メモリセルＭＣが
複数個マトリクス配置される。本実施例に従えば、前記
メモリセルＭＣは、ＦＬＯＴＯＸ型のトランジスタＱｆ
と選択ＭＯＳトランジスタＱｓを直列接続して構成され
る。前記トランジスタＱｆのコントロールゲートは代表
的に示された制御線ＣＬに結合されると共に、当該トラ
ンジスタＱｆのソースは代表的に示されるソース線ＳＬ
に結合され、選択ＭＯＳトランジスタＱｓのゲート（メ
モリセルの選択端子）は代表的に示されたワード線ＷＬ
に結合され、選択ＭＯＳトランジスタＱｓのドレインは
代表的に示されたビット線ＢＬに結合される。このメモ
リセルアレイ１１０に含まれるメモリセルの選択端子は
Ｘ選択アドレスデコーダ１１１の出力選択信号によって
行毎に選択される。選択された所定行のメモリセルは、
Ｙ選択アドレスデコーダ１１２の出力選択信号によって
スイッチ制御されるＹ選択ゲート１１３を介して所定の
ものがデータ入力バッファ１１６や入力データラッチ回
路１１７に導通される。アドレスバッファ１１４にはア
ドレス信号ＡＤＲＳが供給され、これに応ずる相補アド
レス信号１１５が前記Ｙ選択アドレスデコーダ１１２及
びＸ選択アドレスデコーダ１１１に供給される。
Ｍのブロック図が示される。同図に示されるＥＥＰＲＯ
Ｍ１００は、特に制限されないが公知の半導体集積回路
製造技術によってシリコン基板のような１つの半導体基
板に形成される。この明細書の記載においてＭＯＳトラ
ンジスタはＭＩＳ（メタル・インシュレート・セミコン
ダクタ）型トランジスタの一例として位置づけられる。
同図において１１０はメモリセルアレイであり代表的に
示される電気的に書換可能な不揮発性メモリセルＭＣが
複数個マトリクス配置される。本実施例に従えば、前記
メモリセルＭＣは、ＦＬＯＴＯＸ型のトランジスタＱｆ
と選択ＭＯＳトランジスタＱｓを直列接続して構成され
る。前記トランジスタＱｆのコントロールゲートは代表
的に示された制御線ＣＬに結合されると共に、当該トラ
ンジスタＱｆのソースは代表的に示されるソース線ＳＬ
に結合され、選択ＭＯＳトランジスタＱｓのゲート（メ
モリセルの選択端子）は代表的に示されたワード線ＷＬ
に結合され、選択ＭＯＳトランジスタＱｓのドレインは
代表的に示されたビット線ＢＬに結合される。このメモ
リセルアレイ１１０に含まれるメモリセルの選択端子は
Ｘ選択アドレスデコーダ１１１の出力選択信号によって
行毎に選択される。選択された所定行のメモリセルは、
Ｙ選択アドレスデコーダ１１２の出力選択信号によって
スイッチ制御されるＹ選択ゲート１１３を介して所定の
ものがデータ入力バッファ１１６や入力データラッチ回
路１１７に導通される。アドレスバッファ１１４にはア
ドレス信号ＡＤＲＳが供給され、これに応ずる相補アド
レス信号１１５が前記Ｙ選択アドレスデコーダ１１２及
びＸ選択アドレスデコーダ１１１に供給される。
【００１７】前記データ入出力バッファ１１６は、特に
制限されないが、８ビット（１バイト）のデータ入出力
端子Ｄ0〜Ｄ7を備え、１バイト単位でデータを入出力す
る。このデータ入出力バッファ１１６と前記Ｙ選択ゲー
ト１１３の間には入力データラッチ回路１１７が配置さ
れている。この入力データラッチ回路１１７は、外部か
ら与えられる書込みデータを一時的に保持するものであ
り、特に制限されないが、メモリセルアレイ１１０にお
ける１行分のメモリセルの数に相当する３２バイトのデ
ータをスタティックにラッチ可能に構成され、外部から
１バイト単位で順次与えられる書き込みデータを最大３
２バイトラッチした後に、これを一括してメモリセルア
レイの所定行に書き込む所謂ページ書き込み機能を実現
したりするためのものである。
制限されないが、８ビット（１バイト）のデータ入出力
端子Ｄ0〜Ｄ7を備え、１バイト単位でデータを入出力す
る。このデータ入出力バッファ１１６と前記Ｙ選択ゲー
ト１１３の間には入力データラッチ回路１１７が配置さ
れている。この入力データラッチ回路１１７は、外部か
ら与えられる書込みデータを一時的に保持するものであ
り、特に制限されないが、メモリセルアレイ１１０にお
ける１行分のメモリセルの数に相当する３２バイトのデ
ータをスタティックにラッチ可能に構成され、外部から
１バイト単位で順次与えられる書き込みデータを最大３
２バイトラッチした後に、これを一括してメモリセルア
レイの所定行に書き込む所謂ページ書き込み機能を実現
したりするためのものである。
【００１８】上記Ｙ選択ゲート１１３とメモリセルアレ
イ１１０との間に設けられた書込み・消去回路１１８
は、ＥＥＰＲＯＭ１００の書換えモードにおいて最初に
行われる消去動作に際して１行分のメモリセルデータを
退避させて消去を行い、その後で前記退避されているデ
ータの一部又は全部が前記入力データラッチ回路１１７
から供給されるデータによって書き換えられ、書き換え
られた内容に従って所定のメモリセルに書き込み動作を
行う。書換え動作に必要とされる高電圧Ｖｐｐは、特に
制限されないが、高電圧発生回路１１９で昇圧形成され
る。ここで、メモリセルＭＣに対する消去はコントロー
ルゲートとドレインとの間に高電圧を印加してフローテ
ィングゲートに電子を注入することで行われ、メモリセ
ルＭＣに対する書き込みはそれとは逆向きの電界をかけ
てフローティングゲートから電子を放出することで行わ
れる。
イ１１０との間に設けられた書込み・消去回路１１８
は、ＥＥＰＲＯＭ１００の書換えモードにおいて最初に
行われる消去動作に際して１行分のメモリセルデータを
退避させて消去を行い、その後で前記退避されているデ
ータの一部又は全部が前記入力データラッチ回路１１７
から供給されるデータによって書き換えられ、書き換え
られた内容に従って所定のメモリセルに書き込み動作を
行う。書換え動作に必要とされる高電圧Ｖｐｐは、特に
制限されないが、高電圧発生回路１１９で昇圧形成され
る。ここで、メモリセルＭＣに対する消去はコントロー
ルゲートとドレインとの間に高電圧を印加してフローテ
ィングゲートに電子を注入することで行われ、メモリセ
ルＭＣに対する書き込みはそれとは逆向きの電界をかけ
てフローティングゲートから電子を放出することで行わ
れる。
【００１９】ＥＥＰＲＯＭ１００の動作制御は入出力制
御部１２０と書込み・消去制御部１２１が行う。双方の
制御部１２０，１２１は、チップイネーブル信号ＣＥ＊
（＊はローイネーブル又は反転を意味する）がローレベ
ルにアサートされることによって活性化されて動作可能
になり、この状態で前記入出力制御部１２０は、アウト
プットイネーブル信号ＯＥ＊の指示に従ってデータ入出
力バッファ１１６に対するデータの入出力制御を行う。
アウトプットイネーブル信号ＯＥ＊はローレベルにより
データの出力を指示し、そのハイレベルによってデータ
の入力を指示する。前記書込み・消去制御部１２１は、
動作可能な状態においてライトイネーブル信号ＷＥ＊の
指示に従ってメモリセルデータの読み出し制御及びメモ
リセルに対する書換え制御を行う。ライトイネーブル信
号ＷＥ＊はローレベルにより書換え動作を指示し、その
ハイレベルによりメモリセルデータの読み出し動作を指
示する。
御部１２０と書込み・消去制御部１２１が行う。双方の
制御部１２０，１２１は、チップイネーブル信号ＣＥ＊
（＊はローイネーブル又は反転を意味する）がローレベ
ルにアサートされることによって活性化されて動作可能
になり、この状態で前記入出力制御部１２０は、アウト
プットイネーブル信号ＯＥ＊の指示に従ってデータ入出
力バッファ１１６に対するデータの入出力制御を行う。
アウトプットイネーブル信号ＯＥ＊はローレベルにより
データの出力を指示し、そのハイレベルによってデータ
の入力を指示する。前記書込み・消去制御部１２１は、
動作可能な状態においてライトイネーブル信号ＷＥ＊の
指示に従ってメモリセルデータの読み出し制御及びメモ
リセルに対する書換え制御を行う。ライトイネーブル信
号ＷＥ＊はローレベルにより書換え動作を指示し、その
ハイレベルによりメモリセルデータの読み出し動作を指
示する。
【００２０】図２には前記高電圧発生回路１１９の一例
が示される。この高電圧発生回路１１９は、特に制限さ
れないが、チャージポンプ回路１３０、及び電圧リミッ
タ１３１によって構成される。チャージポンプ回路１３
０は、ドレインをゲートに接続したダイオード接続形式
のＭＯＳトランジスタＱｃ0〜Ｑｃnを直列接続して備
え、夫々のＭＯＳトランジスタの結合ノードには順次容
量素子Ｃ1〜Ｃnの一方の蓄積電極が接続され、容量素子
Ｃ1，Ｃ3，…，Ｃn-1の他方の蓄積電極にはクロック信
号φが供給され、容量素子Ｃ2，Ｃ4，…，Ｃnの他方の
蓄積電極にはクロック信号φ*が供給される。直列接続
された基端側のＭＯＳトランジスタＱｃ0のドレインに
は５Ｖのような電源電圧Ｖｄｄが供給される。クロック
信号φ，φ＊が逆位相で変化されると、その変化に同期
して容量素子が順次充電されながら終端側のダイオード
接続形式ＭＯＳトランジスタＱｃnから昇圧電圧Ｖｐｐ
を得ることができる。電圧リミッタ１３１は、特に図示
はしないが、例えば、昇圧電圧Ｖｐｐの上限を制限する
ための回路であり、例えば電源端子とＭＯＳトランジス
タＱｃnのソースとの間にダイオード接続形式のＭＯＳ
トランジスタを所定個数直列配置して構成することがで
きる。
が示される。この高電圧発生回路１１９は、特に制限さ
れないが、チャージポンプ回路１３０、及び電圧リミッ
タ１３１によって構成される。チャージポンプ回路１３
０は、ドレインをゲートに接続したダイオード接続形式
のＭＯＳトランジスタＱｃ0〜Ｑｃnを直列接続して備
え、夫々のＭＯＳトランジスタの結合ノードには順次容
量素子Ｃ1〜Ｃnの一方の蓄積電極が接続され、容量素子
Ｃ1，Ｃ3，…，Ｃn-1の他方の蓄積電極にはクロック信
号φが供給され、容量素子Ｃ2，Ｃ4，…，Ｃnの他方の
蓄積電極にはクロック信号φ*が供給される。直列接続
された基端側のＭＯＳトランジスタＱｃ0のドレインに
は５Ｖのような電源電圧Ｖｄｄが供給される。クロック
信号φ，φ＊が逆位相で変化されると、その変化に同期
して容量素子が順次充電されながら終端側のダイオード
接続形式ＭＯＳトランジスタＱｃnから昇圧電圧Ｖｐｐ
を得ることができる。電圧リミッタ１３１は、特に図示
はしないが、例えば、昇圧電圧Ｖｐｐの上限を制限する
ための回路であり、例えば電源端子とＭＯＳトランジス
タＱｃnのソースとの間にダイオード接続形式のＭＯＳ
トランジスタを所定個数直列配置して構成することがで
きる。
【００２１】前記チャージポンプ回路１３０は、逆位相
のクロック信号φ，φ＊を用いて順次容量素子に充電さ
れる電荷をダイオード接続形式ＭＯＳトランジスタを介
して後段に向けて順次転送することにより、電源電位Ｖ
ｄｄよりもレベルの高い昇圧電圧Ｖｐｐを発生させる
が、このとき得られる昇圧電圧Ｖｐｐは概略的には、 によって表すことができる。但し、上式においてｎは昇
圧段数、Ｖｂｓはソース・基板間の電位である。
のクロック信号φ，φ＊を用いて順次容量素子に充電さ
れる電荷をダイオード接続形式ＭＯＳトランジスタを介
して後段に向けて順次転送することにより、電源電位Ｖ
ｄｄよりもレベルの高い昇圧電圧Ｖｐｐを発生させる
が、このとき得られる昇圧電圧Ｖｐｐは概略的には、 によって表すことができる。但し、上式においてｎは昇
圧段数、Ｖｂｓはソース・基板間の電位である。
【００２２】上式のしきい値電圧Ｖｔｈ（Ｖｂｓ）は、
Ｖｔｈ（Ｖｂｓ）＝Ｖｔｈ（0）＋Ｋ｛（Ｖｂｓ＋２φf）1/2−（２φf）1/2｝
によって表すことができる。この式において、
Ｋ＝（２εsεoｑＮa）1/2／Ｃoxは基板効果定数、φf
はフェルミポテンシャル、εsはＳiの比誘電率、εoは
真空中の誘電率、Ｎaは基板不純物濃度、ｑは電子の電
荷量、Ｃoxはゲート酸化膜容量である。これらの式によ
り、基板不純物濃度が高い程基板効果定数Ｋの値が大き
くなって、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが
大きくなる。また、ゲート酸化膜が厚い程前記基板効果
定数Ｋの値が大きくなって、ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが大きくなる。
はフェルミポテンシャル、εsはＳiの比誘電率、εoは
真空中の誘電率、Ｎaは基板不純物濃度、ｑは電子の電
荷量、Ｃoxはゲート酸化膜容量である。これらの式によ
り、基板不純物濃度が高い程基板効果定数Ｋの値が大き
くなって、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが
大きくなる。また、ゲート酸化膜が厚い程前記基板効果
定数Ｋの値が大きくなって、ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが大きくなる。
【００２３】本実施例のチャージポンプ回路１３０で
は、初段からk段までのＭＯＳトランジスタＱC0〜ＱCk
をゲート酸化膜の薄いゲートで構成し、k＋１段からｎ
段までのＭＯＳトランジスタＱK+1〜Ｑnを厚いゲート酸
化膜のゲートで構成する。これにより、昇圧電圧Ｖｐｐ
は、 で表される。初段からk段までのダイオード接続形式Ｍ
ＯＳトランジスタはゲート酸化膜が薄いので、基板効果
定数Ｋの値が小さくＶｔｈ落ちが小さくなる。従って、
ＭＯＳトランジスタのスケーリングに伴って半導体基板
若しくはウェル領域の不純物濃度が高くなっても内蔵チ
ャージポンプ回路による昇圧効率を向上させることがで
きる。
は、初段からk段までのＭＯＳトランジスタＱC0〜ＱCk
をゲート酸化膜の薄いゲートで構成し、k＋１段からｎ
段までのＭＯＳトランジスタＱK+1〜Ｑnを厚いゲート酸
化膜のゲートで構成する。これにより、昇圧電圧Ｖｐｐ
は、 で表される。初段からk段までのダイオード接続形式Ｍ
ＯＳトランジスタはゲート酸化膜が薄いので、基板効果
定数Ｋの値が小さくＶｔｈ落ちが小さくなる。従って、
ＭＯＳトランジスタのスケーリングに伴って半導体基板
若しくはウェル領域の不純物濃度が高くなっても内蔵チ
ャージポンプ回路による昇圧効率を向上させることがで
きる。
【００２４】特に制限されないが、ＭＯＳ型容量素子も
初段からk段までの容量素子Ｃ1〜Ｃkをゲート酸化膜の
薄いゲートで構成し、k＋１段からn段までの容量素子Ｃ
k+1〜Ｃnを厚いゲート酸化膜のゲートで構成する。チャ
ージポンプ回路１３０において相対的に高電圧の印加さ
れない前段側のＭＯＳ型容量素子Ｃ1〜Ｃkを相対的に薄
いゲート酸化膜で構成することにより、単位面積当りの
容量値が大きくなり、この範囲の容量素子Ｃ1〜Ｃkを小
さくすることができるから、チャージポンプ回路１３０
のチップ占有面積を低減することができる。
初段からk段までの容量素子Ｃ1〜Ｃkをゲート酸化膜の
薄いゲートで構成し、k＋１段からn段までの容量素子Ｃ
k+1〜Ｃnを厚いゲート酸化膜のゲートで構成する。チャ
ージポンプ回路１３０において相対的に高電圧の印加さ
れない前段側のＭＯＳ型容量素子Ｃ1〜Ｃkを相対的に薄
いゲート酸化膜で構成することにより、単位面積当りの
容量値が大きくなり、この範囲の容量素子Ｃ1〜Ｃkを小
さくすることができるから、チャージポンプ回路１３０
のチップ占有面積を低減することができる。
【００２５】上記説明に従えば、k段目のダイオード接
続形式ＭＯＳトランジスタＱCkとＭＯＳ型容量素子Ｃk
との耐圧は、この段位置での昇圧電圧より大きくされて
いる。即ち、何段目までを相対的に薄いゲート酸化膜の
ゲートで構成するかは当該段位置におけるダイオード接
続形式ＭＯＳトランジスタとＭＯＳ型容量素子との耐圧
が考慮されて決定される。チャージポンプ回路１３０後
段のダイオード接続形式ＭＯＳトランジスタ及びＭＯＳ
型容量素子の相対的に厚いゲート酸化膜は、昇圧電圧に
対するトランジスタの耐圧を保証することになる。
続形式ＭＯＳトランジスタＱCkとＭＯＳ型容量素子Ｃk
との耐圧は、この段位置での昇圧電圧より大きくされて
いる。即ち、何段目までを相対的に薄いゲート酸化膜の
ゲートで構成するかは当該段位置におけるダイオード接
続形式ＭＯＳトランジスタとＭＯＳ型容量素子との耐圧
が考慮されて決定される。チャージポンプ回路１３０後
段のダイオード接続形式ＭＯＳトランジスタ及びＭＯＳ
型容量素子の相対的に厚いゲート酸化膜は、昇圧電圧に
対するトランジスタの耐圧を保証することになる。
【００２６】図１にはチャージポンプ回路１３０に含ま
れるトランジスタのデバイス構造的な断面の一例が示さ
れる。
れるトランジスタのデバイス構造的な断面の一例が示さ
れる。
【００２７】ＥＥＰＲＯＭにおいてメモリセルを構成す
るＦＬＯＴＯＸ型トランジスタＱｆはコントロールゲー
トとフローティングゲートとを有する性質上、通常ポリ
シリコン２層プロセスが採用される。図１の例に従え
ば、１２が第１層目ゲートであり、９が当該第１層目ゲ
ート１２のゲート酸化膜である。１６は第２層目ゲート
であり、１４は当該ゲート１６のゲート酸化膜である。
ｐ-型ウェル領域２上におけるゲート酸化膜９の厚さＴ
ｏｘ１とゲート酸化膜１４の厚さＴｏｘ２との間にはＴ
ｏｘ１＞Ｔｏｘ２の関係がある。このとき、前記初段か
らk段までのダイオード接続形式ＭＯＳトランジスタ及
びＭＯＳ型容量素子は、相対的に薄いゲート酸化膜１４
を持つ第２層目ゲート１６で構成し、k＋１段以降のダ
イオード接続形式ＭＯＳトランジスタ及びＭＯＳ型容量
素子は、相対的に厚いゲート酸化膜９を持つ第１層目ゲ
ート１２で構成する。その他高耐圧を要するＭＯＳトラ
ンジスタ例えば書き込み回路系のトランジスタなどは相
対的に厚いゲート酸化膜９を持つ第１層目ゲート１２で
構成する。
るＦＬＯＴＯＸ型トランジスタＱｆはコントロールゲー
トとフローティングゲートとを有する性質上、通常ポリ
シリコン２層プロセスが採用される。図１の例に従え
ば、１２が第１層目ゲートであり、９が当該第１層目ゲ
ート１２のゲート酸化膜である。１６は第２層目ゲート
であり、１４は当該ゲート１６のゲート酸化膜である。
ｐ-型ウェル領域２上におけるゲート酸化膜９の厚さＴ
ｏｘ１とゲート酸化膜１４の厚さＴｏｘ２との間にはＴ
ｏｘ１＞Ｔｏｘ２の関係がある。このとき、前記初段か
らk段までのダイオード接続形式ＭＯＳトランジスタ及
びＭＯＳ型容量素子は、相対的に薄いゲート酸化膜１４
を持つ第２層目ゲート１６で構成し、k＋１段以降のダ
イオード接続形式ＭＯＳトランジスタ及びＭＯＳ型容量
素子は、相対的に厚いゲート酸化膜９を持つ第１層目ゲ
ート１２で構成する。その他高耐圧を要するＭＯＳトラ
ンジスタ例えば書き込み回路系のトランジスタなどは相
対的に厚いゲート酸化膜９を持つ第１層目ゲート１２で
構成する。
【００２８】図１に従って個々のトランジスタの構造を
詳細に説明する。本実施例のＥＥＰＲＯＭは、ｐ-型半
導体基板１に構成されている。このｐ-型半導体基板１
は、例えば単結晶シリコンで構成されている。このｐ-
型半導体基板１の素子形成面（以下主面という）には、
ｐ-型ウェル領域２が設けられている。前記ｐ-型ウェル
領域２の主面の非活性領域には、素子間分離絶縁膜４が
設けられている。この素子間分離絶縁膜４の下には、チ
ャネルストッパ領域を構成するｐ+型半導体領域３が設
けられている。前記素子間分離絶縁膜４は、例えば酸化
シリコン膜で構成されている。
詳細に説明する。本実施例のＥＥＰＲＯＭは、ｐ-型半
導体基板１に構成されている。このｐ-型半導体基板１
は、例えば単結晶シリコンで構成されている。このｐ-
型半導体基板１の素子形成面（以下主面という）には、
ｐ-型ウェル領域２が設けられている。前記ｐ-型ウェル
領域２の主面の非活性領域には、素子間分離絶縁膜４が
設けられている。この素子間分離絶縁膜４の下には、チ
ャネルストッパ領域を構成するｐ+型半導体領域３が設
けられている。前記素子間分離絶縁膜４は、例えば酸化
シリコン膜で構成されている。
【００２９】前記メモリセルを構成するＦＬＯＴＯＸ型
トランジスタＱｆ及び選択ＭＯＳトランジスタＱｓの夫
々は、前記素子間分離絶縁膜４で周囲を規定された領域
内において、ｐ-型ウェル領域２の主面部に設けられて
いる。
トランジスタＱｆ及び選択ＭＯＳトランジスタＱｓの夫
々は、前記素子間分離絶縁膜４で周囲を規定された領域
内において、ｐ-型ウェル領域２の主面部に設けられて
いる。
【００３０】前記ＦＬＯＴＯＸ型トランジスタＱｆは、
第１のゲート絶縁膜９、書込み用半導板領域を構成する
ｎ+型半導体領域７ａ、トンネル絶縁膜１０、ソース領
域及びドレイン領域を構成するｎ+型半導体領域７、フ
ローティングゲート電極１２、第２のゲート絶縁膜１
４、コントロールゲート電極１６の夫々から構成されて
いる。
第１のゲート絶縁膜９、書込み用半導板領域を構成する
ｎ+型半導体領域７ａ、トンネル絶縁膜１０、ソース領
域及びドレイン領域を構成するｎ+型半導体領域７、フ
ローティングゲート電極１２、第２のゲート絶縁膜１
４、コントロールゲート電極１６の夫々から構成されて
いる。
【００３１】このＦＬＯＴＯＸ型トランジスタＱｆにお
いて、前記第１のゲート絶縁膜９は、ｐ-型ウェル領域
２の主面に設けられている。このゲート絶縁膜９は、例
えば酸化シリコン膜で構成されている。このゲート絶縁
膜９の一部は、膜厚が薄く、前記トンネル絶縁膜１０と
して使用される。前記フローティングゲート電極１２
は、前記第１のゲート絶縁膜９上及びトンネル絶縁膜１
０上に設けられている。このフローティングゲート電極
１２は、第１層目の導電膜例えば多結晶シリコン膜（第
１層目ゲート）で構成されている。前記コントロールゲ
ート電極１６は、前記フローティングゲート電極１２上
に前記第２のゲート絶縁膜１４を介在させて設けられて
いる。このコントロールゲート電極１６は、前記代表的
に示された制御線ＣＬと一体に構成されている。このコ
ントロールゲート電極１６は、第２層目の導電膜例えば
多結晶シリコン膜（第２層目ゲート）で構成されてい
る。また、このコントロールゲート電極１６は、前記多
結晶シリコン膜よりも抵抗値の低い金属膜例えば高融点
金属膜、シリサイド金属膜、またはこれらの積層膜、或
いは多結晶シリコン膜とこれらの金属膜との積層膜で構
成しても良い。前記第２のゲート絶縁膜１４は、前記フ
ローティングゲート電極を熱酸化することにより形成し
た酸化シリコン膜で構成されている。前記書込み用半導
体領域７ａは、前記トンネル絶縁膜１０の下において、
前記ｐ-型ウェル領域２の主面部に設けられている。前
記ソース領域及びドレイン領域を構成するｎ+型半導体
領域７は、前記フローティングゲート電極１２の側部に
おいて、前記ｐ-型ウェル領域２の主面部に設けられて
いる。このｎ+型半導体領域７の一方は前記書込み用半
導体領域７ａと一体に構成されている。このｎ+型半導
体領域７の他方には、層間絶縁膜２０の接続孔２１を通
して配線２２（ソース線ＳＬ）が接続されている。前記
層間絶縁膜２０は、例えば堆積した酸化シリコン膜で構
成されている。前記配線２２は、例えばアルミニウム膜
で構成されている。また、この配線２２を、例えばシリ
コンまたは銅を添加したアルミニウム合金膜、シリコン
及び銅を添加したアルミニウム合金膜で構成しても良
い。この配線２２の上層には、表面保護膜２５が設けら
れている。この表面保護膜２５は、例えば堆積した窒化
シリコン膜で構成されている。
いて、前記第１のゲート絶縁膜９は、ｐ-型ウェル領域
２の主面に設けられている。このゲート絶縁膜９は、例
えば酸化シリコン膜で構成されている。このゲート絶縁
膜９の一部は、膜厚が薄く、前記トンネル絶縁膜１０と
して使用される。前記フローティングゲート電極１２
は、前記第１のゲート絶縁膜９上及びトンネル絶縁膜１
０上に設けられている。このフローティングゲート電極
１２は、第１層目の導電膜例えば多結晶シリコン膜（第
１層目ゲート）で構成されている。前記コントロールゲ
ート電極１６は、前記フローティングゲート電極１２上
に前記第２のゲート絶縁膜１４を介在させて設けられて
いる。このコントロールゲート電極１６は、前記代表的
に示された制御線ＣＬと一体に構成されている。このコ
ントロールゲート電極１６は、第２層目の導電膜例えば
多結晶シリコン膜（第２層目ゲート）で構成されてい
る。また、このコントロールゲート電極１６は、前記多
結晶シリコン膜よりも抵抗値の低い金属膜例えば高融点
金属膜、シリサイド金属膜、またはこれらの積層膜、或
いは多結晶シリコン膜とこれらの金属膜との積層膜で構
成しても良い。前記第２のゲート絶縁膜１４は、前記フ
ローティングゲート電極を熱酸化することにより形成し
た酸化シリコン膜で構成されている。前記書込み用半導
体領域７ａは、前記トンネル絶縁膜１０の下において、
前記ｐ-型ウェル領域２の主面部に設けられている。前
記ソース領域及びドレイン領域を構成するｎ+型半導体
領域７は、前記フローティングゲート電極１２の側部に
おいて、前記ｐ-型ウェル領域２の主面部に設けられて
いる。このｎ+型半導体領域７の一方は前記書込み用半
導体領域７ａと一体に構成されている。このｎ+型半導
体領域７の他方には、層間絶縁膜２０の接続孔２１を通
して配線２２（ソース線ＳＬ）が接続されている。前記
層間絶縁膜２０は、例えば堆積した酸化シリコン膜で構
成されている。前記配線２２は、例えばアルミニウム膜
で構成されている。また、この配線２２を、例えばシリ
コンまたは銅を添加したアルミニウム合金膜、シリコン
及び銅を添加したアルミニウム合金膜で構成しても良
い。この配線２２の上層には、表面保護膜２５が設けら
れている。この表面保護膜２５は、例えば堆積した窒化
シリコン膜で構成されている。
【００３２】前記選択ＭＯＳトランジスタＱｓは、ゲー
ト絶縁膜９、ゲート電極１２、ソース領域及びドレイン
領域を構成するｎ+型半導体領域７の夫々から構成され
ている。
ト絶縁膜９、ゲート電極１２、ソース領域及びドレイン
領域を構成するｎ+型半導体領域７の夫々から構成され
ている。
【００３３】選択ＭＯＳトランジスタＱｓにおいて、前
記ゲート絶縁膜９は、前記ｐ-型ウェル領域２の主面に
設けられている。このゲート絶縁膜９は、例えば酸化シ
リコン膜で構成されている。また、このゲート絶縁膜９
は、前記第１のゲート絶縁膜９と同一工程で形成されて
いる。ゲート電極１２は、前記ワード線ＷＬと一体に構
成されている。前記ソース領域及びドレイン領域を構成
するｎ+型半導体領域７は、前記ｐ-型ウェル領域２の主
面部において、前記ゲート電極１２の側部に設けられて
いる。このｎ+型半導体領域７の一方は、前記ＦＬＯＴ
ＯＸ型トランジスタＱｆのｎ+型半導体領域７ａと一体
に構成されている。このｎ+型半導体領域７の他方に
は、前記層間絶縁膜２０の接続孔２１を通して、配線２
２（データ線ＤＬ）が接続されている。
記ゲート絶縁膜９は、前記ｐ-型ウェル領域２の主面に
設けられている。このゲート絶縁膜９は、例えば酸化シ
リコン膜で構成されている。また、このゲート絶縁膜９
は、前記第１のゲート絶縁膜９と同一工程で形成されて
いる。ゲート電極１２は、前記ワード線ＷＬと一体に構
成されている。前記ソース領域及びドレイン領域を構成
するｎ+型半導体領域７は、前記ｐ-型ウェル領域２の主
面部において、前記ゲート電極１２の側部に設けられて
いる。このｎ+型半導体領域７の一方は、前記ＦＬＯＴ
ＯＸ型トランジスタＱｆのｎ+型半導体領域７ａと一体
に構成されている。このｎ+型半導体領域７の他方に
は、前記層間絶縁膜２０の接続孔２１を通して、配線２
２（データ線ＤＬ）が接続されている。
【００３４】前記ダイオード接続形式ＭＯＳトランジス
タＱCk+1〜ＱCn等の高耐圧を要するＭＯＳトランジスタ
は、前記素子間分離絶縁膜４で周囲を規定された領域内
において、前記ｐ-型ウェル領域２の主面部に設けら
れ、第１層目ゲート１２が適用されている。これらのＭ
ＯＳトランジスタ（図１においては代表的に１個のＭＯ
ＳトランジスタＱCnを図示してある）ＱCnは、主に、ゲ
ート絶縁膜９、ゲート電極１２、ソース領域及びドレイ
ン領域を構成するｎ+型半導体領域７の夫々から構成さ
れている。
タＱCk+1〜ＱCn等の高耐圧を要するＭＯＳトランジスタ
は、前記素子間分離絶縁膜４で周囲を規定された領域内
において、前記ｐ-型ウェル領域２の主面部に設けら
れ、第１層目ゲート１２が適用されている。これらのＭ
ＯＳトランジスタ（図１においては代表的に１個のＭＯ
ＳトランジスタＱCnを図示してある）ＱCnは、主に、ゲ
ート絶縁膜９、ゲート電極１２、ソース領域及びドレイ
ン領域を構成するｎ+型半導体領域７の夫々から構成さ
れている。
【００３５】ＭＯＳトランジスタＱCnにおいて、前記ゲ
ート絶縁膜９は、前記ｐ-型ウェル領域２の主面に設け
られている。前記ゲート電極１２は、前記ゲート絶縁膜
９上に設けられている。前記ソース領域及びドレイン領
域を構成するｎ+型半導体領域７は、前記ｐ-型ウェル領
域２の主面部において、前記ゲート電極１２の側部に設
けられている。このｎ+型半導体領域７の拡散深さは、
特に制限されないが、その他のＭＯＳトランジスタのソ
ース領域及びドレイン領域を構成するｎ+型半導体領域
１８の拡散深さよりも大きく、また、このｎ+型半導体
領域７の拡散深さは、前記ＦＬＯＴＯＸ型トランジスタ
Ｑｆのｎ+型半導体領域７，７ａの夫々の拡散深さと同
じである。前記ドレイン領域を構成するｎ+型半導体領
域７には、層間絶縁膜２０の接続孔２１を通して、配線
２２が接続されている。前記ソース領域を構成するｎ+
型半導体領域７には、層間絶縁膜２０の接続孔２１を通
して、配線２２の一方が接続されている。
ート絶縁膜９は、前記ｐ-型ウェル領域２の主面に設け
られている。前記ゲート電極１２は、前記ゲート絶縁膜
９上に設けられている。前記ソース領域及びドレイン領
域を構成するｎ+型半導体領域７は、前記ｐ-型ウェル領
域２の主面部において、前記ゲート電極１２の側部に設
けられている。このｎ+型半導体領域７の拡散深さは、
特に制限されないが、その他のＭＯＳトランジスタのソ
ース領域及びドレイン領域を構成するｎ+型半導体領域
１８の拡散深さよりも大きく、また、このｎ+型半導体
領域７の拡散深さは、前記ＦＬＯＴＯＸ型トランジスタ
Ｑｆのｎ+型半導体領域７，７ａの夫々の拡散深さと同
じである。前記ドレイン領域を構成するｎ+型半導体領
域７には、層間絶縁膜２０の接続孔２１を通して、配線
２２が接続されている。前記ソース領域を構成するｎ+
型半導体領域７には、層間絶縁膜２０の接続孔２１を通
して、配線２２の一方が接続されている。
【００３６】前記ダイオード接続形式ＭＯＳトランジス
タＱC0〜ＱCk等の高耐圧を要しないＭＯＳトランジスタ
は、前記素子間分離絶縁膜４で周囲を規定された領域内
において、前記ｐ-型ウェル領域２の主面部に設けら
れ、第２層目ゲート１６が適用されている。これらのＭ
ＯＳトランジスタ（図１においては代表的に１個のＭＯ
ＳトランジスタＱCkを図示してある）ＱCkは、主に、前
記ｐ-型ウェル領域２の主面に設けられたゲート絶縁膜
１４、このゲート絶縁膜１４上に設けられたゲート電極
１６、前記ｐ-型ウェル領域２の主面部において前記ゲ
ート電極１６の側部に設けられたソース領域及びドレイ
ン領域を構成するｎ+型半導体領域１８の夫々から構成
されている。前記ｎ+型半導体領域１８には、層間絶縁
膜２０の接続孔２１を通して配線２２が接続されてい
る。尚、ｐチャンネル型ＭＯＳトランジスタは、前記ｐ
-型半導体基板１の主面部に形成した図示しないｎ-型ウ
ェル領域に形成される。
タＱC0〜ＱCk等の高耐圧を要しないＭＯＳトランジスタ
は、前記素子間分離絶縁膜４で周囲を規定された領域内
において、前記ｐ-型ウェル領域２の主面部に設けら
れ、第２層目ゲート１６が適用されている。これらのＭ
ＯＳトランジスタ（図１においては代表的に１個のＭＯ
ＳトランジスタＱCkを図示してある）ＱCkは、主に、前
記ｐ-型ウェル領域２の主面に設けられたゲート絶縁膜
１４、このゲート絶縁膜１４上に設けられたゲート電極
１６、前記ｐ-型ウェル領域２の主面部において前記ゲ
ート電極１６の側部に設けられたソース領域及びドレイ
ン領域を構成するｎ+型半導体領域１８の夫々から構成
されている。前記ｎ+型半導体領域１８には、層間絶縁
膜２０の接続孔２１を通して配線２２が接続されてい
る。尚、ｐチャンネル型ＭＯＳトランジスタは、前記ｐ
-型半導体基板１の主面部に形成した図示しないｎ-型ウ
ェル領域に形成される。
【００３７】次に図１に示される構造の製造プロセスの
一例を図４及び図５を参照しながら説明する。
一例を図４及び図５を参照しながら説明する。
【００３８】先ず、ｐ-型半導体基板１の主面部にｐ-型
ウェル領域２及びｐ+型半導体領域３を形成し、図４の
（Ａ）に示されるように選択酸化技術によってフィール
ド部分には素子間分離膜４を形成し、且つ活性領域には
相対的に膜厚の厚い前記ゲート絶縁膜若しくはゲート酸
化膜９を形成する。図４の（Ｂ）に示されるようにｎ型
不純物を拡散してＦＬＯＴＯＸ型トランジスタＱｆと高
耐圧ＭＯＳトランジスタのドレイン領域とソース領域７
を形成する。そして、図４の（Ｃ）に示されるようにゲ
ート絶縁膜９の上には、ＦＬＯＴＯＸ型トランジスタＱ
ｆのフローティングゲート及びＭＯＳトランジスタＱCk
+1〜ＱCnなどの高耐圧ＭＯＳトランジスタのゲートのた
めの第１層目ゲート（第１層目ポリシリコンゲート）１
２を形成する。次いで図４の（Ｄ）に示されるように酸
化膜１４と第２層目ゲート（第２層目ポリシリコンゲー
ト）１６を形する。前記酸化膜１４はＦＬＯＴＯＸ型ト
ランジスタＱｆの層間絶縁膜とされ、且つ、５Ｖ系で動
作されるような高耐圧を要しないＭＯＳトランジスタＱ
C0〜ＱCkのゲート酸化膜とされる。第２層目ゲート１６
はＦＬＯＴＯＸ型トランジスタＱｆのコントロールゲー
ト、ＭＯＳトランジスタＱC0〜ＱCkなどのゲートとされ
る。そして、図５の（Ｅ）に示されるようにフォトエッ
チングにより素子形成部分の多結晶シリコンと酸化シリ
コンを残してそれらを除去し、その後高熱で酸化してゲ
ートを完全に酸化シリコンで包囲する。これによって素
子のゲート部分は周囲から絶縁される。次に図５の
（Ｆ）に示されるようにｎ型不純物を拡散してＭＯＳト
ランジスタのドレイン領域とソース領域１８とを形成す
る。更に図５の（Ｇ）のように例えばＣＶＤ法によって
絶縁膜を成長させ、配線形成のためのコンタクトホール
をフォトエッチングで形成し、アルミニウム蒸着やフォ
トエッチングを介して配線層を形成する。最後にファイ
ナルパッシベーションが行われる。
ウェル領域２及びｐ+型半導体領域３を形成し、図４の
（Ａ）に示されるように選択酸化技術によってフィール
ド部分には素子間分離膜４を形成し、且つ活性領域には
相対的に膜厚の厚い前記ゲート絶縁膜若しくはゲート酸
化膜９を形成する。図４の（Ｂ）に示されるようにｎ型
不純物を拡散してＦＬＯＴＯＸ型トランジスタＱｆと高
耐圧ＭＯＳトランジスタのドレイン領域とソース領域７
を形成する。そして、図４の（Ｃ）に示されるようにゲ
ート絶縁膜９の上には、ＦＬＯＴＯＸ型トランジスタＱ
ｆのフローティングゲート及びＭＯＳトランジスタＱCk
+1〜ＱCnなどの高耐圧ＭＯＳトランジスタのゲートのた
めの第１層目ゲート（第１層目ポリシリコンゲート）１
２を形成する。次いで図４の（Ｄ）に示されるように酸
化膜１４と第２層目ゲート（第２層目ポリシリコンゲー
ト）１６を形する。前記酸化膜１４はＦＬＯＴＯＸ型ト
ランジスタＱｆの層間絶縁膜とされ、且つ、５Ｖ系で動
作されるような高耐圧を要しないＭＯＳトランジスタＱ
C0〜ＱCkのゲート酸化膜とされる。第２層目ゲート１６
はＦＬＯＴＯＸ型トランジスタＱｆのコントロールゲー
ト、ＭＯＳトランジスタＱC0〜ＱCkなどのゲートとされ
る。そして、図５の（Ｅ）に示されるようにフォトエッ
チングにより素子形成部分の多結晶シリコンと酸化シリ
コンを残してそれらを除去し、その後高熱で酸化してゲ
ートを完全に酸化シリコンで包囲する。これによって素
子のゲート部分は周囲から絶縁される。次に図５の
（Ｆ）に示されるようにｎ型不純物を拡散してＭＯＳト
ランジスタのドレイン領域とソース領域１８とを形成す
る。更に図５の（Ｇ）のように例えばＣＶＤ法によって
絶縁膜を成長させ、配線形成のためのコンタクトホール
をフォトエッチングで形成し、アルミニウム蒸着やフォ
トエッチングを介して配線層を形成する。最後にファイ
ナルパッシベーションが行われる。
【００３９】図６には前記ＥＥＰＲＯＭを搭載したマイ
クロコンピュータの一実施例ブロック図が示される。こ
のマイクロコンピュータ１４０は中央処理装置（ＣＰ
Ｕ）１４１を中心に、その動作プログラムを保有するＲ
ＯＭ１４２、中央処理装置１４１の作業領域若しくはデ
ータの一次記憶領域などとして利用されるＲＡＭ１４
３、タイマー１４４、ダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡＣ）１４５、入出力ポート（ＰＯ
ＲＴ）１４６、及びＥＥＰＲＯＭ１００を含み、それら
は内部バス１４７に共通接続される。ＥＥＰＲＯＭ１０
０は、演算や制御に必要な定数データを格納したり、所
要の論理がプログラマブルに構成されるプログラマブル
ロジックデバイスなどとして利用される。
クロコンピュータの一実施例ブロック図が示される。こ
のマイクロコンピュータ１４０は中央処理装置（ＣＰ
Ｕ）１４１を中心に、その動作プログラムを保有するＲ
ＯＭ１４２、中央処理装置１４１の作業領域若しくはデ
ータの一次記憶領域などとして利用されるＲＡＭ１４
３、タイマー１４４、ダイレクト・メモリ・アクセス・
コントローラ（ＤＭＡＣ）１４５、入出力ポート（ＰＯ
ＲＴ）１４６、及びＥＥＰＲＯＭ１００を含み、それら
は内部バス１４７に共通接続される。ＥＥＰＲＯＭ１０
０は、演算や制御に必要な定数データを格納したり、所
要の論理がプログラマブルに構成されるプログラマブル
ロジックデバイスなどとして利用される。
【００４０】上記実施例によれば以下の作用効果があ
る。
る。
【００４１】（１）耐圧上許容される範囲で、チャージ
ポンプ回路１３０に含まれる初段からk段までのダイオ
ード接続形式ＭＯＳトランジスタＱC0〜ＱCKのゲート酸
化膜１４はその後段のダイオード接続形式ＭＯＳトラン
ジスタに比べて薄くされるので、基板効果によるＶｔｈ
落ちが小さくなり、ＭＯＳトランジスタのスケーリング
に伴って半導体基板若しくはウェル領域の不純物濃度が
高くなっても内蔵チャージポンプ回路１３０による昇圧
効率を向上させることができる。
ポンプ回路１３０に含まれる初段からk段までのダイオ
ード接続形式ＭＯＳトランジスタＱC0〜ＱCKのゲート酸
化膜１４はその後段のダイオード接続形式ＭＯＳトラン
ジスタに比べて薄くされるので、基板効果によるＶｔｈ
落ちが小さくなり、ＭＯＳトランジスタのスケーリング
に伴って半導体基板若しくはウェル領域の不純物濃度が
高くなっても内蔵チャージポンプ回路１３０による昇圧
効率を向上させることができる。
【００４２】（２）耐圧上許容される範囲で、チャージ
ポンプ回路１３０に含まれるＭＯＳ型容量素子も初段か
らk段までの容量素子Ｃ1〜Ｃkのゲート酸化膜もその後
段の容量素子よりも薄く構成されているので、それらＭ
ＯＳ型容量素子Ｃ1〜Ｃkの単位面積当りの容量値を大き
くすることができ、これにより、それら容量素子Ｃ1〜
Ｃkを小さくすることができるから、チャージポンプ回
路１３０のチップ占有面積を低減することができる。
ポンプ回路１３０に含まれるＭＯＳ型容量素子も初段か
らk段までの容量素子Ｃ1〜Ｃkのゲート酸化膜もその後
段の容量素子よりも薄く構成されているので、それらＭ
ＯＳ型容量素子Ｃ1〜Ｃkの単位面積当りの容量値を大き
くすることができ、これにより、それら容量素子Ｃ1〜
Ｃkを小さくすることができるから、チャージポンプ回
路１３０のチップ占有面積を低減することができる。
【００４３】（３）チャージポンプ回路１３０後段のダ
イオード接続形式ＭＯＳトランジスタ及びＭＯＳ型容量
素子の相対的に厚いゲート酸化膜は、昇圧電圧に対する
トランジスタの耐圧を保証する。
イオード接続形式ＭＯＳトランジスタ及びＭＯＳ型容量
素子の相対的に厚いゲート酸化膜は、昇圧電圧に対する
トランジスタの耐圧を保証する。
【００４４】（４）チャージポンプ回路を構成するダイ
オード接続形式ＭＯＳトランジスタ及びＭＯＳ型容量素
子のゲート酸化膜の膜厚制御を、ゲート酸化膜の厚さが
相違される第１層目ゲート及び第２層目ゲートを含んで
多数のＭＯＳ型トランジスタが形成される半導体集積回
路の既存プロセスで行うので、昇圧動作を効率化するた
めにウェル濃度分割等の特別なプロセスの追加を必要と
しない。
オード接続形式ＭＯＳトランジスタ及びＭＯＳ型容量素
子のゲート酸化膜の膜厚制御を、ゲート酸化膜の厚さが
相違される第１層目ゲート及び第２層目ゲートを含んで
多数のＭＯＳ型トランジスタが形成される半導体集積回
路の既存プロセスで行うので、昇圧動作を効率化するた
めにウェル濃度分割等の特別なプロセスの追加を必要と
しない。
【００４５】（５）１チップ型マイクロコンピュータ１
４０にオンチップされるＥＥＰＲＯＭ１００に対して許
容されるプロセスコストを比較的小さく抑えなければな
らないという制約の下において、相対的に低濃度側のウ
ェル領域にチャージポンプ回路を構成する技術に比べ
て、チップ全体のプロセスコストの上昇を抑えることが
できる。
４０にオンチップされるＥＥＰＲＯＭ１００に対して許
容されるプロセスコストを比較的小さく抑えなければな
らないという制約の下において、相対的に低濃度側のウ
ェル領域にチャージポンプ回路を構成する技術に比べ
て、チップ全体のプロセスコストの上昇を抑えることが
できる。
【００４６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００４７】例えば、上記実施例ではチャージポンプ回
路に含まれるダイオード接続形式ＭＯＳトランジスタと
ＭＯＳ容量の夫々に対して前段側のゲート酸化膜の厚さ
を相対的に薄くしたが、昇圧効率向上のためにダイオー
ド接続形式ＭＯＳトランジスタだけに施したり、チャー
ジポンプ回路の面積低減のためにＭＯＳ容量素子だけに
施すこともできる。また、チャージポンプ回路に適用さ
れる容量素子はＭＯＳ型容量素子に限定されず、層間絶
縁膜を用いる容量素子などであってもよい。また、ＥＥ
ＰＲＯＭに適用される不揮発性記憶素子はＦＬＯＴＯＸ
型に限定されずＭＮＯＳ型であってもよい。また、チャ
ージポンプ回路に含まれる容量素子の蓄積電極に与える
べき位相のづれた信号は２相クロック信号に限定されず
３相以上のクロック信号であってもよい。更に第１層目
ゲート及び第２層目ゲートはポリシリコンゲートに限定
されない。
路に含まれるダイオード接続形式ＭＯＳトランジスタと
ＭＯＳ容量の夫々に対して前段側のゲート酸化膜の厚さ
を相対的に薄くしたが、昇圧効率向上のためにダイオー
ド接続形式ＭＯＳトランジスタだけに施したり、チャー
ジポンプ回路の面積低減のためにＭＯＳ容量素子だけに
施すこともできる。また、チャージポンプ回路に適用さ
れる容量素子はＭＯＳ型容量素子に限定されず、層間絶
縁膜を用いる容量素子などであってもよい。また、ＥＥ
ＰＲＯＭに適用される不揮発性記憶素子はＦＬＯＴＯＸ
型に限定されずＭＮＯＳ型であってもよい。また、チャ
ージポンプ回路に含まれる容量素子の蓄積電極に与える
べき位相のづれた信号は２相クロック信号に限定されず
３相以上のクロック信号であってもよい。更に第１層目
ゲート及び第２層目ゲートはポリシリコンゲートに限定
されない。
【００４８】上記実施例は本発明をＥＥＰＲＯＭに適用
した場合について説明したが、本発明はそれに限定され
ない。コントロールゲートとフローティングゲートを持
つＥＰＲＯＭ用のチャンネル注入構造のメモリセルはコ
ントロールゲートとドレインとの間に高電圧を印加して
書き込みが行われるが、この書き込みに昇圧回路を適用
する場合には本発明をＥＰＲＯＭにも適用することがで
きる。また、本発明はダイナミック型ＲＡＭや擬似スタ
ティック型ＲＡＭの基板バックバイアス電圧発生回路の
チャージポンプ回路などにも適用することができる。本
発明は、少なくとも半導体基板にチャージポンプ回路を
含む条件のものに広く適用することができる。
した場合について説明したが、本発明はそれに限定され
ない。コントロールゲートとフローティングゲートを持
つＥＰＲＯＭ用のチャンネル注入構造のメモリセルはコ
ントロールゲートとドレインとの間に高電圧を印加して
書き込みが行われるが、この書き込みに昇圧回路を適用
する場合には本発明をＥＰＲＯＭにも適用することがで
きる。また、本発明はダイナミック型ＲＡＭや擬似スタ
ティック型ＲＡＭの基板バックバイアス電圧発生回路の
チャージポンプ回路などにも適用することができる。本
発明は、少なくとも半導体基板にチャージポンプ回路を
含む条件のものに広く適用することができる。
【００４９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５０】すなわち、耐圧上許容される範囲で、チャ
ージポンプ回路に含まれる基端側ダイオード接続形式Ｍ
ＩＳトランジスタのゲート絶縁膜を後段側に比べて薄く
することにより、基板効果によるＶｔｈ落ちを小さくす
ることができ、ＭＩＳ型トランジスタのスケーリングに
伴って半導体基板若しくはウェル領域の不純物濃度が高
くなっても内蔵チャージポンプ回路による昇圧効率を向
上させることができるという効果がある。
ージポンプ回路に含まれる基端側ダイオード接続形式Ｍ
ＩＳトランジスタのゲート絶縁膜を後段側に比べて薄く
することにより、基板効果によるＶｔｈ落ちを小さくす
ることができ、ＭＩＳ型トランジスタのスケーリングに
伴って半導体基板若しくはウェル領域の不純物濃度が高
くなっても内蔵チャージポンプ回路による昇圧効率を向
上させることができるという効果がある。
【００５１】耐圧上許容される範囲で、チャージポンプ
回路に含まれる基端側容量素子の誘電体膜を後段側に比
べて薄くすることにより、それら容量素子の単位面積当
りの容量値を大きくすることができ、これにより、それ
ら容量素子を小さくすることができ、チャージポンプ回
路のチップ占有面積を低減することができるという効果
がある。
回路に含まれる基端側容量素子の誘電体膜を後段側に比
べて薄くすることにより、それら容量素子の単位面積当
りの容量値を大きくすることができ、これにより、それ
ら容量素子を小さくすることができ、チャージポンプ回
路のチップ占有面積を低減することができるという効果
がある。
【００５２】ゲート絶縁膜の厚さが相違される第１層目
ゲート及び第２層目ゲートを含んで多数のＭＩＳ型トラ
ンジスタが形成される半導体集積回路に適用することに
より、チャージポンプ回路を構成するダイオード接続形
式ＭＩＳトランジスタのゲート絶縁膜及び容量素子の誘
電体膜の膜厚制御を、既存プロセスで行うことができ、
昇圧動作を効率化するためにウェル濃度分割等の特別な
プロセスの追加を必要としない。したがって、１チップ
型マイクロコンピュータにオンチップされるＥＥＰＲＯ
Ｍ又はＥＰＲＯＭなどに許容されるプロセスコストを比
較的小さく抑えなければならないという制約の下におい
て、相対的に低濃度側のウェル領域にチャージポンプ回
路を構成する技術に比べ、チップ全体のプロセスコスト
の上昇を抑えることができる。
ゲート及び第２層目ゲートを含んで多数のＭＩＳ型トラ
ンジスタが形成される半導体集積回路に適用することに
より、チャージポンプ回路を構成するダイオード接続形
式ＭＩＳトランジスタのゲート絶縁膜及び容量素子の誘
電体膜の膜厚制御を、既存プロセスで行うことができ、
昇圧動作を効率化するためにウェル濃度分割等の特別な
プロセスの追加を必要としない。したがって、１チップ
型マイクロコンピュータにオンチップされるＥＥＰＲＯ
Ｍ又はＥＰＲＯＭなどに許容されるプロセスコストを比
較的小さく抑えなければならないという制約の下におい
て、相対的に低濃度側のウェル領域にチャージポンプ回
路を構成する技術に比べ、チップ全体のプロセスコスト
の上昇を抑えることができる。
【図１】図１はチャージポンプ回路に含まれるトランジ
スタのデバイス構造的な一例断面図である。
スタのデバイス構造的な一例断面図である。
【図２】図２はチャージポンプ回路を含む高電圧発生回
路の一例回路図である。
路の一例回路図である。
【図３】図３は本発明の一実施例に係るＥＥＰＲＯＭの
ブロック図である。
ブロック図である。
【図４】図４は図１に示される構造を得るための製造プ
ロセスの前半を示す説明図である。
ロセスの前半を示す説明図である。
【図５】図５は図１に示される構造を得るための製造プ
ロセスの後半を示す説明図である。
ロセスの後半を示す説明図である。
【図６】図６は前記ＥＥＰＲＯＭを搭載したマイクロコ
ンピュータの一例ブロック図である。
ンピュータの一例ブロック図である。
２ Ｐ-型ウェル領域
９ 第１層目ゲートの酸化膜
１２ 第１層目ゲート
１４ 第２層目ゲートの酸化膜
１６ 第２層目ゲート
Ｔｏｘ１ 第１層目ゲートの酸化膜の膜厚
Ｔｏｘ２ 第２層目ゲートの酸化膜の膜厚
１００ ＥＥＰＲＯＭ
ＭＣ メモリセル
Ｑｆ ＦＬＯＴＯＸ型トランジスタ
Ｑｓ 選択ＭＯＳトランジスタ
ＱC0〜ＱCk 相対的に薄いゲート酸化膜を持つダイオー
ド接続形式ＭＯＳトランジスタ ＱCk+1〜ＱCn 相対的に厚いゲート酸化膜を持つダイオ
ード接続形式ＭＯＳトランジスタ Ｃ1〜Ｃk 相対的に薄いゲート酸化膜を持つＭＯＳ型容
量素子 Ｃk+1〜Ｃn 相対的に厚いゲート酸化膜を持つＭＯＳ型
容量素子 １３０ チャージポンプ回路 φ，φ＊ ２相クロック信号 Ｖｐｐ 昇圧電圧 Ｖｄｄ 電源電圧 １４０ マイクロコンピュータ
ド接続形式ＭＯＳトランジスタ ＱCk+1〜ＱCn 相対的に厚いゲート酸化膜を持つダイオ
ード接続形式ＭＯＳトランジスタ Ｃ1〜Ｃk 相対的に薄いゲート酸化膜を持つＭＯＳ型容
量素子 Ｃk+1〜Ｃn 相対的に厚いゲート酸化膜を持つＭＯＳ型
容量素子 １３０ チャージポンプ回路 φ，φ＊ ２相クロック信号 Ｖｐｐ 昇圧電圧 Ｖｄｄ 電源電圧 １４０ マイクロコンピュータ
フロントページの続き
(72)発明者 田中 耕太
千葉県茂原市早野3681番地 日立デバイ
スエンジニアリング株式会社内
(72)発明者 寺沢 正明
東京都小平市上水本町５丁目20番１号
日立超エル・エス・アイ・エンジニアリ
ング株式会社内
(56)参考文献 特開 平２−236899（ＪＰ，Ａ)
特開 平２−16774（ＪＰ，Ａ)
特開 平３−86065（ＪＰ，Ａ)
特開 平４−268294（ＪＰ，Ａ)
特開 平２−237153（ＪＰ，Ａ)
特開 昭63−141363（ＪＰ，Ａ)
特開 昭63−185054（ＪＰ，Ａ)
特開 昭60−59970（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
H01L 27/115
Claims (5)
- 【請求項１】 ゲートに厚さが相違される第１層目ゲー
ト絶縁膜と第２層目ゲート絶縁膜とから選ばれたゲート
絶縁膜を用いた多数のＭＩＳ型トランジスタが形成され
た半導体集積回路であって、 ダイオード接続形式のＭＩＳ型トランジスタを複数個直
列接続した回路と、それらダイオード接続形式のＭＩＳ
型トランジスタに一方の蓄積電極が接続された複数個の
容量素子とを有し、直列接続された基端側のダイオード
接続形式ＭＩＳ型トランジスタに電圧を印加すると共に
容量素子の他方の蓄積電極に位相のずれた信号を与える
ことによって容量素子を充電しながら終端側のダイオー
ド接続形式ＭＩＳ型トランジスタから昇圧電圧を得るチ
ャージポンプ回路を含み、 前記直列接続された回路の基端側に位置する単数若しく
は複数個のダイオード接続形式ＭＩＳ型トランジスタは
第１層目ゲート絶縁膜と第２層目ゲート絶縁膜の内の相
対的に薄いゲート絶縁膜を用いてゲートが構成され、前
記直列接続された回路の終端側に位置する単数若しくは
複数個のダイオード接続形式ＭＩＳ型トランジスタは第
１層目ゲート絶縁膜と第２層目ゲート絶縁膜の内の相対
的に厚いゲート絶縁膜を用いてゲートが構成されて成る
ものであることを特徴とする半導体集積回路。 - 【請求項２】 前記相対的に薄いゲート絶縁膜を用いて
ゲートが構成されるダイオード接続形式ＭＩＳ型トラン
ジスタ側の容量素子は相対的に薄い誘電体膜を持ち、前
記相対的に厚いゲート絶縁膜を用いてゲートが構成され
るダイオード接続形式ＭＩＳ型トランジスタ側の容量素
子は相対的に厚い誘電体膜を持って構成されるものであ
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 ゲートに厚さが相違される第１層目ゲー
ト絶縁膜と第２層目ゲート絶縁膜とから選ばれたゲート
絶縁膜を用いた多数のＭＩＳ型トランジスタが形成され
た半導体集積回路であって、 昇圧電圧を利用して電気的に書き込み可能な不揮発性半
導体記憶素子と、 ダイオード接続形式のＭＩＳ型トランジスタを複数個直
列接続した回路と、それらダイオード接続形式のＭＩＳ
型トランジスタに一方の蓄積電極が接続された複数個の
容量素子とを有し、直列接続された基端側のダイオード
接続形式ＭＩＳ型トランジスタに電圧を印加すると共に
前記容量素子の他方の蓄積電極に位相のずれた信号を与
えることによって前記容量素子を充電しながら終端側の
ダイオード接続形式ＭＩＳ型トランジスタから昇圧電圧
を得るチャージポンプ回路を含み、 前記直列接続された回路の基端側に位置する単数若しく
は複数個のダイオード接続形式ＭＩＳ型トランジスタに
結合する容量素子は第１層目ゲート絶縁膜と第２層目ゲ
ート絶縁膜の内の相対的に薄いゲート絶縁膜を誘電体膜
とし、前記直列接続回路の終端側に位置する単数若しく
は複数個のダイオード接続形式ＭＩＳ型トランジスタに
結合する容量素子は第１層目ゲート絶縁膜と第２層目ゲ
ート絶縁膜の内の相対的に厚いゲート絶縁膜を誘電体膜
として構成されて成るものであることを特徴とする半導
体集積回路。 - 【請求項４】 前記チャージポンプ回路はＥＰＲＯＭ又
はＥＥＰＲＯＭ構成用不揮発性記憶素子のための昇圧電
圧を形成するものであって、該ＥＰＲＯＭ又はＥＥＰＲ
ＯＭをオンチップして１チップマイクロコンピュータ化
されて成ることを特徴とする請求項１乃至３の何れか１
項記載の半導体集積回路。 - 【請求項５】 ゲート絶縁膜に厚さが相違される第１層
目ゲート絶縁膜と第２層目ゲート絶縁膜とから選ばれた
ゲート絶縁膜を用いた多数のＭＩＳ型トランジスタが形
成された半導体集積回路であって、 昇圧電圧を利用して電気的に書き込み可能な不揮発性半
導体記憶素子と、 ダイオード接続形式のＭＩＳ型トランジスタを複数個直
列接続した回路と、それらダイオード接続形式のＭＩＳ
型トランジスタに一方の蓄積電極が接続された複数個の
容量手段とを有し、直列接続された基端側のダイオード
接続形式ＭＩＳ型トランジスタに電圧を印加すると共に
前記容量手段の他方の蓄積電極に位相のずれた信号を与
えることによって前記容量手段を充電しながら終端側の
ダイオード接続形式ＭＩＳ型トランジスタから昇圧電圧
を得るチャージポンプ回路を含み、 前記直列接続された回路の基端側に位置する単数若しく
は複数個のダイオード接続形式ＭＩＳ型トランジスタに
結合する容量手段は第１層目ゲート絶縁膜と第２層目ゲ
ート絶縁膜の内の一方のゲート絶縁膜から成る相対的に
薄い誘電体膜を有し、前記直列接続回路の終端側に位置
する単数若しくは複数個のダイオード接続形式ＭＩＳ型
トランジスタに結合する容量手段は第１層目ゲート絶縁
膜と第２層目ゲート絶縁膜の内の一方のゲート絶縁膜か
ら成る相対的に厚い誘電体膜を有して成るものであるこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20645791A JP3372556B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20645791A JP3372556B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528786A JPH0528786A (ja) | 1993-02-05 |
| JP3372556B2 true JP3372556B2 (ja) | 2003-02-04 |
Family
ID=16523699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20645791A Expired - Fee Related JP3372556B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3372556B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661795B1 (en) * | 1993-12-28 | 1997-07-16 | STMicroelectronics S.r.l. | Voltage booster, particularly for nonvolatile memories |
| US5818288A (en) * | 1996-06-27 | 1998-10-06 | Advanced Micro Devices, Inc. | Charge pump circuit having non-uniform stage capacitance for providing increased rise time and reduced area |
| TW546840B (en) | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| JP2009141218A (ja) | 2007-12-07 | 2009-06-25 | Toshiba Corp | 半導体装置 |
| EP3291430B1 (de) * | 2016-08-29 | 2021-06-30 | Elmos Semiconductor SE | Ladungspumpe zur erzeugung einer ausgangsspannung durch vervielfachung einer dc-betriebsspannung |
-
1991
- 1991-07-23 JP JP20645791A patent/JP3372556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528786A (ja) | 1993-02-05 |
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| R360 | Written notification for declining of transfer of rights |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 5 |
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