CN104183273B - 闪存器件的编程方法 - Google Patents

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Abstract

本发明提供一种闪存器件的编程方法，所述闪存包括：半导体衬底，其上具有间隔设置的源端和漏端，在所述源端和漏端之间间隙的上方设置有控制栅和浮栅，闪存器件的编程方法包括：在进行编程操作时，分别对漏端、浮栅、控制栅以及半导体衬底施加电压，其中，所述漏端及浮栅施加电压范围均为2V～3V，控制栅施加电压范围为0.7V～1.0V，所述半导体衬底施加电压范围为1V～1.5V。本发明提供的方法可避免因漏端施加高电压而出现沟道穿通效应，有效缩短分列栅浮栅闪存的关键尺寸，增加了以分列栅浮栅闪存为单元器件的NOR型或NAND型闪存阵列的单元密度，进而增加了闪存的存储容量和密度，提高了器件的可靠性。

Description

闪存器件的编程方法
技术领域
本发明涉及半导体集成电路及其制造领域，尤其涉及一种闪存器件的编程方法。
背景技术
在半导体存储装置中，闪存(flash memory)是一种非易失性(non-volatile)存储器，且属于可擦除可编程只读存储器(erasable programmable read-onlymemory，EPROM)。一般而言，闪存具有两个栅极(一浮置栅极与一控制栅极)，其中浮置栅极用以存储电荷，控制栅极则用以控制数据的输入与输出。浮置栅极的位置在控制栅极之下，由于与外部电路并没有连接，是处于浮置状态。控制栅极则通常与字线(word line)连接。闪存的优点是其可针对整个存储器区块进行擦除，且擦除速度快，约只需1至2秒。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，近年来，分栅式闪存已广泛运用在各种电子消费性产品上。
在集成电路芯片上制作高密度的半导体元件时，必须考虑如何缩小每一个存储单元(memory cell)的大小与电力消耗，以使其操作速度加快。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。
公开号为US5300803 A的美国专利公开了一种编译机制为SSI(Source SideInjection)的非挥发存储器结构，该专利解决了浮栅闪存器件的低效率注入和高功耗的问题。该专利的背景技术介绍了传统的浮栅闪存器件，为保证高的沟道热电子产生率及高的热电子注入效率，在漏端和栅极施加高电压，电子从源极流向漏极并在漏极附近高电场作用下加速产生热电子，部分热电子穿过浮栅下面的氧化层进入浮栅，完成编程操作。但这种传统的浮栅闪存器件带来了沟道热电子注入效率的低下以及电流功耗大的问题，为解决该问题，该专利提出了一种分列栅闪存器件，左边的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列，其中，浮栅施加高电压，控制栅施加低电压，漏端施加高电压。由于减小了控制栅电压，导致感应的反型电荷数目较少，缩短了电子加速的路程，减少了热电子的数目，使得编程电流减少，同时增加了注入浮栅的电子，因此，提高了沟道热电子注入效率，并且使电流功耗降低。
但上述专利中的技术方案存在另外一问题：由于漏端所施加的电压比较高，导致漏端延伸到衬底的耗尽层宽度比较大，源端与耗尽区很容易在高电压的情况下接触到一起，导致器件穿通和失效，即产生沟道穿通效应(Channel punchthrough effect)，是源端与漏端的耗尽区相连通的一种现象，这种缺陷往往限制闪存器件在工艺上进行技术节点的升级和关键尺寸的缩小。
发明内容
本发明的目的是提供了一种闪存器件的编程方法，可以有效的避免出现沟道穿通的缺陷，缩小闪存器件的关键尺寸，提高了闪存器件的可靠性。
为解决上述问题，本发明提供一种闪存器件的编程方法，所述闪存包括：半导体衬底，其上具有间隔设置的源端和漏端，在所述源端和漏端之间间隙的上方设置有控制栅和浮栅，所述浮栅与所述源端和漏端之间隔有氧化层；所述闪存器件的编程方法包括：
在进行编程操作时，分别对漏端、浮栅、控制栅以及半导体衬底施加电压，其中，所述漏端及浮栅施加电压范围均为2V～3V，控制栅施加电压范围为0.7V～1.0V，所述半导体衬底施加电压范围为1V～1.5V。
优选的，对所述漏端施加电压为2V，对浮栅施加电压为3V，所述控制栅施加电压为0.7V，所述半导体衬底施加电压为1.5V。
优选的，所述源端施加0V电压。
优选的，所述控制栅施加电压与闪存器件的阈值电压值相等。
优选的，所述浮栅施加电压大于闪存器件的阈值电压值。
优选的，所述控制栅与浮栅部分重叠的设置于所述源端和漏端之间间隙的上方。
优选的，所述控制栅与浮栅具有间隔的设置于所述源端和漏端之间间隙的上方。
优选的，所述氧化层的厚度为2nm～3.5nm。
优选的，所述氧化层为二氧化硅。
优选的，所述控制栅和浮栅的材质均为多晶硅。
从上述技术方案可以看出，本发明提供的闪存器件的编程方法中，通过对漏端、浮栅、控制栅调整施加的电压值，并对半导体衬底施加电压，从而使控制栅下衬底区域的较薄沟道电子层的电子，在半导体衬底高电场作用下加速产生热电子，并在浮栅高电压的作用下，热电子穿过浮栅下面的氧化层进入浮栅，从而完成编程操作。本发明提供的方法可避免因漏端施加高电压而出现沟道穿通效应，有效缩短分列栅浮栅闪存的关键尺寸，增加了以分列栅浮栅闪存为单元器件的NOR型或NAND型闪存阵列的单元密度，进而增加了闪存的存储容量和密度，提高了器件的可靠性。
附图说明
图1为本发明分栅式闪存的剖面结构示意图；
图2为本发明闪存器件的编程方法的原理示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
上述及其它技术特征和有益效果，将结合实施例及附图1至图2对本发明的闪存器件的编程方法进行详细说明。图1为本发明分栅式闪存的剖面结构示意图；图2为本发明闪存器件的编程方法的原理示意图。
请参阅图1，在本实施例中，本发明提供一种闪存器件的编程方法，其中，所述闪存包括：半导体衬底10，其上具有间隔设置的源端20和漏端30，在所述源端20和漏端30之间间隙的上方设置有控制栅40和浮栅50，所述浮栅50与所述源端20和漏端30之间隔有氧化层(图中未示出)；所述控制栅40与浮栅50部分重叠或具有间隔的设置于所述源端20和漏端30之间间隙的上方。
闪存器件的编程方法包括：在进行编程操作时，分别对漏端30、浮栅50、控制栅40以及半导体衬底10施加电压，其中，所述漏端30及浮栅50施加电压范围为2V～3V，控制栅40施加电压范围为0.7V～1.0V，所述半导体衬底10施加电压范围为1V～1.5V。其中，所述控制栅40施加电压与闪存器件的阈值电压值相等，所述浮栅50施加电压远大于闪存器件的阈值电压值。
如图2所示，闪存器件的编程原理为：控制栅40的电压与闪存器件阈值电压值相等，在其下衬底区域感应出较薄沟道电子层，浮栅50的电压高于阈值电压，在其下沟道电子层感应出较厚沟道电子层。通过对漏端30、浮栅50、控制栅40各区域调整施加的电压值，并对半导体衬底10施加电压，从而使控制栅40下衬底区域的较薄沟道电子层的电子，在半导体衬底10高电场作用下加速产生热电子，并在浮栅50高电压的作用下，热电子穿过浮栅50下面的氧化层进入浮栅50，从而完成编程操作。
实施例一
半导体衬底10为P型衬底，控制栅40及浮栅50的材料均为多晶硅，氧化层材料为二氧化硅，其中，控制栅40长度10nm，高度90nm，浮栅50高度70nm，长度40nm，氧化层的厚度为2nm；在进行编程操作时，闪存器件的阈值电压Vth为0.7V，对所述漏端30施加电压为2V，对浮栅50施加电压为3V，所述控制栅40施加电压为0.7V，所述半导体衬底10施加电压为1.5V，所述源端20施加0V电压。
实施例二
半导体衬底10为P型衬底，控制栅40及浮栅50的材料均为多晶硅，氧化层材料为二氧化硅，其中，控制栅40长度10nm，高度90nm，浮栅50高度70nm，长度40nm，氧化层的厚度为3.5nm；在进行编程操作时，闪存器件的阈值电压Vth为0.7V，对所述漏端30施加电压为3V，对浮栅50施加电压为2V，所述控制栅40施加电压为1V，所述半导体衬底10施加电压为1V，所述源端20施加0V电压。
本发明所提供的闪存器件的制造方法为现有的闪存器件的制造方法，本领域技术人员通过常规方法即可获得，可与标准CMOS工艺兼容，在此不再赘述。
综上所述，本发明提供的方法可避免因漏端施加高电压而出现沟道穿通效应，有效缩短分列栅浮栅闪存的关键尺寸，增加了以分列栅浮栅闪存为单元器件的NOR型或NAND型闪存阵列的单元密度，进而增加了闪存的存储容量和密度，提高了器件的可靠性。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (8)

1.一种闪存器件的编程方法，所述闪存包括：半导体衬底，其上具有间隔设置的源端和漏端，在所述源端和漏端之间间隙的上方设置有控制栅和浮栅，且所述控制栅与浮栅部分重叠或具有间隔的设置于所述源端和漏端之间间隙的上方；所述浮栅与所述源端和漏端之间隔有氧化层；其特征在于，所述闪存器件的编程方法包括：
在进行编程操作时，分别对漏端、浮栅、控制栅以及半导体衬底施加电压，其中，所述漏端及浮栅施加电压范围均为2V～3V，控制栅施加电压范围为0.7V～1.0V，所述半导体衬底施加电压范围为1V～1.5V，在浮栅下沟道电子层感应出的沟道电子层厚度大于在控制栅下衬底区域感应出来的沟道电子层厚度，使得控制栅下衬底区域的沟道电子层的电子，在半导体衬底高电场作用下加速产生热电子，并在浮栅高电压的作用下，热电子穿过浮栅下面的氧化层进入浮栅，完成编程操作。
2.如权利要求1所述的闪存器件的编程方法，其特征在于，对所述漏端施加电压为2V，对浮栅施加电压为3V，所述控制栅施加电压为0.7V，所述半导体衬底施加电压为1.5V。
3.如权利要求1所述的闪存器件的编程方法，其特征在于，所述源端施加0V电压。
4.如权利要求1所述的闪存器件的编程方法，其特征在于，所述控制栅施加电压与闪存器件的阈值电压值相等。
5.如权利要求1所述的闪存器件的编程方法，其特征在于，所述浮栅施加电压大于闪存器件的阈值电压值。
6.如权利要求1所述的闪存器件的编程方法，其特征在于，所述氧化层的厚度为2nm～3.5nm。
7.如权利要求6所述的闪存器件的编程方法，其特征在于，所述氧化层为二氧化硅。
8.如权利要求1所述的闪存器件的编程方法，其特征在于，所述控制栅和浮栅的材质均为多晶硅。
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