JP4593159B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に係り、特にマイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する半導体不揮発性記憶装置の構造、およびその信頼性の向上に関する。

半導体不揮発性記憶装置には、浮遊ゲート型が広く用いられている。近年になり、電荷トラップ膜中に電荷を蓄積する、ＭＯＮＯＳ型あるいはＭＮＯＳ型メモリが見直され、大容量データ格納用途や論理用半導体装置と同一のシリコン基板上への混載用途への適用などが再評価されている。以下、単体の半導体不揮発性記憶素子をメモリセルと称し、メモリセル複数個から構成された、不揮発性記憶機能を有する装置全体を、半導体不揮発性記憶装置と称する。本発明と関わりがある、メモリセルへの電子注入・引抜動作を示す公知特許として、例えば、特許文献１がある。これには、酸化膜、窒化膜、酸化膜の３層構造から成る電荷蓄積構造に、ソースサイド・ホットエレクトロンで電子を注入し、ゲート電極への正電圧印加により電子をゲート電極側へ引き抜く技術が開示されている。

米国特許第５４０８１１５号明細書

本発明者らは、書込みにホットエレクトロン注入を用い、消去はゲート電極側へ注入電荷を引き抜くことで行うメモリセルの動作を検討した。メモリセルの構造と、各動作における電圧対応関係を図１（ａ）及び（ｂ）にそれぞれ示す。ＶｍｇはＮ型ゲート電極への印加電圧、ＶｄはＮ型ドレイン電極への印加電圧、ＶｓはＮ型ソース電極への印加電圧、ＶｗｅｌｌはＰ型ウェルへの印加電圧である。ここでは、電子注入を書込み、電子引抜を消去と定義する。

図２に、メモリセルの消去特性を示す。電子が注入された書込み状態でのしきい値はＶｔｗであり、読出しを行っても電流は流れない。消去バイアスを印加するとしきい値は下がり、読出し電流は増加していく。読出し電流がＩｒｅａｄに達したら消去と判定する。この時の消去しきい値はＶｔｅとなる。さらに消去バイアスを印加し続ければしきい値は下がり、電荷中性しきい値Ｖｔｉを下回る。しきい値はＶｔｏｅで飽和を迎えるが、しきい値がＶｔｈｉとＶｔｏｅの間に存在する状態を、過消去状態と定義する。

このような消去特性を有するメモリセルの電荷保持特性を、初期と書換え後とで比較した結果、電荷引抜動作が電荷保持特性を大きく劣化させる要因となることを、本発明者らは見出した（図３を参照）。

図３に示す通り、１０００回の書き換を行った場合の電荷保持特性は、初期（書換え無し）と殆ど変わらない。しかし、書換え１０００回の積算消去時間に相当する電圧パルスを、同一のメモリセルに対して印加した場合、電荷保持特性は大きく劣化することが判る。これは、書込み後のしきい値の高低に由来するものではなく、メモリセルそのものの電荷保持特性が悪化することを示す。

消去と書込みを繰り返す場合と、消去のみを行う場合の、それぞれのしきい値の変動状態を図４に示す。消去と書込みを繰り返す場合は、しきい値がＶｔｅ以下に下がることは無い。消去時にＶｔｅまで達した段階で、消去処理を止めるためである。しかし、消去のみを行う場合は、しきい値あるいは読出し電流の大小に拘らず、消去バイアスが一方的に印加される。したがって、消去のみを受けるメモリセルのしきい値はＶｔｅ以下に下がり、過消去状態に置かれることが判る。即ち、過消去状態になるまで消去されるために、電荷保持特性が劣化すると考えられる。

過消去状態になることで電荷保持特性が劣化する現象を、図５のバンド図を用いて説明する。このメモリセルはＮ型であるため、ウェルはＰ型である。蓄積された電子をゲート電極に引き抜くため、Ｎ型ゲート電極に正電圧を印加した状態を示す。蓄積された電子は電界に沿ってゲート電極へと移動する。高い電界のため、下地の酸化膜からもＦＮトンネルで電子が注入されるが、蓄積電子のゲート電極への移動量の方が大きければしきい値は下がり続ける。一方、ゲート電極のトラップ膜との界面ではホールが発生し、トラップ膜中へトンネル注入される。そして電界に沿って基板側へと移動する。蓄積電子とホールは再結合を起こして消滅する。初期に蓄積された電子が失われ、下地酸化膜からの電子トンネル注入と電極からのホール注入量が等しくなれば、メモリセルのしきい値は飽和して、それ以上は低下しなくなる。しかし、電界がかかっている場合はホールが供給され続けるため、電子と再結合できなかったホールは、下地酸化膜をトンネルして基板側に抜ける。このとき、エネルギーを放出するため、下地酸化膜中あるいは下地酸化膜と基板との界面に準位を生成させる。この準位を通じて、蓄積電荷が基板側に漏れるので、電荷保持特性が悪化するものと考えられる。消去状態から書込みを行う書換えの場合、殆どのホールは蓄積電荷との再結合で消滅してしまうため、基板に抜けて下地酸化膜を傷めることは無い。しかし、消去のみを行う場合は、蓄積電子が殆ど無い過消去状態でホールの供給が起こるため、下地酸化膜に抜けるホールの量が多くなる。結果として、消去のみでは電荷保持特性が大きく劣化する。

実際の半導体不揮発性記憶装置に当て嵌めて説明する。図６に、ＮＯＲ型構成の半導体不揮発性記憶装置の構成例を示す。１２個のメモリセルしか記載していないが、これは課題と本発明の原理を示すために簡略化したためである。ワード線ＷＬ１にはＭ１１、Ｍ２１、Ｍ３１、３つのメモリセルのゲート電極が接続されている。同様に、ＷＬ２にはＭ１２、Ｍ２２、Ｍ３２が、ＷＬ３にはＭ１３、Ｍ２３、Ｍ３３が、ＷＬ４にはＭ１４、Ｍ２４、Ｍ３４が、それぞれ接続されている。ＷＤＥＣは、ワードドライバＷＤ１乃至ＷＤ４を選択するデコーダであり、ワードドライバＷＤ１乃至ＷＤ４は、ＷＬ１乃至ＷＬ４へ電圧を供給するドライバ回路である。ビット線ＢＬ１は、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、それぞれのドレインに接続されている。同様に、ＢＬ２にはＭ２１、Ｍ２２、Ｍ２３、Ｍ２４のドレインが接続され、ＢＬ３にはＭ３１、Ｍ３２、Ｍ３３、Ｍ３４の各メモリセルのドレインが接続される。ＢＬ１乃至ＢＬ３の選択は、デコーダとセンスアンプから成るＢＤＥＣで行われる。ソース線ＳＬ１には、Ｍ１１乃至Ｍ３４、全てのメモリセルのソースが共通に接続されている。ＳＬ１の選択はＳＤＥＣで行われる。図中の全てのメモリセルが書換え対象であり、また消去ブロック（同一の消去単位）であるとする。書換えにあたっては、ＷＬ１乃至ＷＬ４に１２Ｖが同時に印加され、Ｍ１１乃至Ｍ３４までの全てのメモリセルに正の消去電圧が印加される。書換え時には、消去ブロック中の複数のメモリセルを一括して消去する。

メモリセルの中には、前回の書換え時に書込みが無かったものが必ず存在する。一括消去なので、そのようなメモリセルにも消去バイアスは印加される。当然にしてそのメモリセルは過消去状態が強くなり、図５までで説明してきたとおり、電荷保持特性が劣化してしまう。そして、半導体不揮発性記憶装置としての信頼度は著しく下がってしまうという問題がある。メモリセル個別に消去する構成を取れば、半導体不揮発性記憶装置の面積は大きくなり、かつ消去時間が膨大になるので実用的でない。

なお、図１（ａ）ではドレインサイド・ホットエレクトロン注入とメモリゲート引き抜きを前提としたが、図５の原理に従えば、基板側からの電子注入とメモリゲート引き抜きの組み合わせであれば、ソースサイド・ホットエレクトロン注入などの他の電子注入方式でも同様の問題が起こると考えられる。

書換え時の消去単位に含まれるメモリセル全てを、一旦、書込みし、その後に消去バイアスを印加して消去を行う。消去単位毎に読出し電流でベリファイを施し、不要な過消去状態が起こらないようにする。

本発明の技術を用いた半導体集積回路装置を用いれば、信頼性の高い半導体不揮発性記憶装置を実現する事が出来る。この装置を単体チップとして提供することが可能である。また、本発明の技術を用いた半導体集積回路装置を半導体論理演算装置と同一の基板上に混載すれば、データやプログラムの格納に用いることが出来、信頼性の高い組込み型マイコンあるいはカード型マイコンとして提供できる。さらに、プログラム格納とデータ格納を専用に行う半導体不揮発性記憶装置を同時に有する、高機能のマイコンを提供できる。

＜実施の形態１＞
図６のような消去ブロック内で一括消去を行う半導体不揮発性記憶装置を想定し、本発明の実施形態である書換え手順を図７に示す。書換え開始後、消去ブロック内の全てのメモリセルを書込む。その処理が完了したら、消去ブロック内の全てのメモリセルに消去バイアスを印加する。全てのセルで、必要な読出電流が取れるまでしきい値を下げた事が確認できた段階で、消去処理は終了となる。本発明の、消去ブロック内の全てのメモリセルを書込む処理は、消去バイアスの印加と一体のものであり、消去コマンド実行時に必ず行うものとする。続いて、必要な情報を格納するために、所望のメモリセルに書込みを行う。書込みの方式は、ホットエレクトロンあるいはトンネル注入とする。書込みが完了した段階で、書換え処理の全てが完了する。この一連の動作により、過消去状態になるメモリセルを無くす事ができ、半導体不揮発性記憶装置の信頼度を高めることが出来る。
さらに、図６、図７について以下に詳細に説明をする。

図６は、図１で説明したメモリセルで構成した、ＮＯＲ型のメモリアレイを示す回路ブロック図である。ＷＬ１は、メモリセルＭ１１乃至Ｍ３１に共通するワード線、ＷＬ２は、メモリセルＭ１２乃至Ｍ３２に共通するワード線、ＷＬ３は、Ｍ１３乃至Ｍ３３に共通するワード線、ＷＬ４は、Ｍ１４乃至Ｍ３４に共通するワード線である。ワードドライバＷＤ１乃至ＷＤ４は、ＷＬ１乃至ＷＬ４へ電圧を供給する。ワードデコーダＷＤＥＣは、アドレスに応じてＷＤ１乃至ＷＤ４のいずれかを選択する論理回路群である。ＢＬ１は、メモリセルＭ１１乃至Ｍ１４に共通するビット線、ＢＬ２は、メモリセルＭ２１乃至Ｍ２４に共通するビット線、ＢＬ３は、メモリセルＭ３１乃至Ｍ３４に共通するビット線である。ＳＡＣは、ＢＬ１乃至ＢＬ３に電位を供給する、あるいは電位変動を検出するためのセンスアンプ群とその制御回路、ＢＬＤＥＣは、アドレスに応じてＢＬ１乃至ＢＬ３につながるセンスアンプを選択するためのデコーダ回路である。ソース線ＳＬ１は、Ｍ１１乃至Ｍ３４すべてのメモリセルに共通である。ＳＬＣは、ＳＬ１に電位を供給する制御回路である。これを用いて、本発明の実施形態を説明する。なお、ここでは１２個のメモリセルからなるメモリアレイとしたが、これはメモリアレイの動作と本発明の実施形態を簡単に説明するためであり、この個数に限るものではない。

書込みによりメモリセルのしきい値が高くなった状態を“１”、書き込まれずに、しきい値が低いままの状態を“０”、と定義する。このメモリアレイには既に何等かの情報が書き込まれており、Ｍ１１乃至Ｍ３４は、夫々、 “１”、あるいは “０”、の何れかの状態にあるものとする。このメモリアレイに記憶した情報を書換えるにあたり、まず、Ｍ１１乃至Ｍ３４の１２個のメモリセルを全て書込状態にする。消去前書込は、情報格納時の書込と同じ、ホットエレクトロン注入で行って良い。ＷＬ１に接続されたメモリセル群から開始し、順にＷＬ４に接続されたメモリセル群へと進める。ＷＤＥＣによりＷＤ１を選択し、ＷＬ１に１０Ｖを印加する。ＳＬＣは、ＳＬ１に０Ｖを供給する。続いて、ＢＬＤＥＣからＢＬ１を選択するアドレス信号をＳＡＣへ送る。その信号を受け、ＳＡＣよりＢＬ１のみに５Ｖ、ＢＬ２およびＢＬ３に０Ｖを供給する。このとき、ＷＬ１およびＢＬ１の双方が選択状態にあるメモリセルＭ１１でホットエレクトロン注入が起こり、Ｍ１１は書き込まれる。続いて、ＢＬＤＥＣからＢＬ２を選択する信号をＳＡＣへ供給し、ＢＬ２に５Ｖ、ＢＬ１およびＢＬ３には０Ｖを供給する。このとき、Ｍ２１が書き込まれる。同様に、ＢＬ３を選択すれば、Ｍ３１が書き込まれる。ＷＬ１に接続されたメモリセルへの書込みを終えたら、ＷＬ２を選択し、再び、ＢＬ１からＢＬ３へと順に書込み電圧の５Ｖを供給していく。この繰り返しにより、すべてのワード線（ここでＷＬ１乃至ＷＬ４）に接続されたメモリセル全てを書き込む。情報としての“１”を格納するための書込みでは、所定のしきい値に達したかどうかを判定する処理が必要だが、情報格納を目的としない本発明の消去前書込み処理においては、特に書込判定処理を行う必要はない。その分、処理に要する時間が少なくて済む長所がある。特に、ホットエレクトロン書込みの場合は、書込み速度はメモリセル毎のばらつきが小さいので、書込み確認の処理は行わなくても十分である。また、この消去前書込み処理は、“０”状態にあるメモリセルのみに行っても良いが、全てのメモリセルに書込み電圧を印加すれば判断処理が不要になり、総処理時間を短縮できる。なお、ここではメモリセルを１個ずつ書き込んだが、複数のビット線を同時に選択して、複数個のメモリセルを同時に書き込んでも構わない。

上記、全メモリセルへの消去前書込みを行った後に、しきい値を下げる消去処理を行う。ここでは、全ワード線に一括して消去電圧を印加する方法を説明する。ＢＬＤＥＣからＳＡＣに、ビット線を選択しない信号を送る。ＳＡＣはその信号を受け、ＢＬ１乃至ＢＬ３を０Ｖに設定する。ＳＬＣは、ＳＬ１を０Ｖに設定する。ＷＤＥＣはＷＤ１乃至ＷＤ４の全てを選択する。ＷＤ１乃至ＷＤ４は、ＷＬ１乃至ＷＬ４に消去用の電圧１０Ｖを印加する。このとき、Ｍ１１乃至Ｍ３４のゲート電極に消去用の電圧が印加され、それらのメモリセルのしきい値は下がる。所定の時間だけ消去電圧を印加した後、各々のメモリセルが消去されたかどうか、すなわち、しきい値が下がり、所定の読み出し電流が流れる状態になったかどうかを検証するため、Ｍ１１乃至Ｍ３４を順に読み出す。まず、ＳＬＣによりＳＬ１を１Ｖにし、ＷＤ１によりＷＬを１Ｖにする。この後、ＳＡＣによりＢＬ１を０Ｖに設定すれば、Ｍ１１を通じてＳＡＣに流入する信号の大小を検出できる。所望の読み出し電流が流れることが判れば、Ｍ１１を消去完了と判断する。以下同様に、ＢＬ２を選択肢してＭ２１、ＢＬ３を選択肢してＭ３１を読み出す。Ｍ１１乃至Ｍ３１のうち、何れかのメモリセルが消去状態に達していなければ、ＷＬ１乃至ＷＬ４に１０Ｖを印加する消去処理を再度行い、再びメモリセルの電流を検証する。Ｍ１１乃至Ｍ３１の消去が確認できたら、この繰り返しにより、Ｍ１１乃至Ｍ３４の全てが消去状態に達したことを確認したら、図６のメモリアレイの消去は完了となる。

消去が完了した後、書換え情報にしたがって、‘１’を格納したいメモリセルにのみ、書込を行う。例として、ＷＬ１に接続されたメモリセルの内、Ｍ１１のみを‘１’にし、Ｍ２１、Ｍ３１を‘０’とする場合を説明する。ＷＤＥＣによりＷＤ１を選択し、ＷＬ１に１０Ｖを印加する。ＳＬＣは、ＳＬ１に０Ｖを供給する。続いて、ＢＬＤＥＣからＢＬ１を選択するアドレス信号をＳＡＣへ送る。その信号を受け、ＳＡＣよりＢＬ１のみに５Ｖ、ＢＬ２およびＢＬ３に０Ｖを供給する。このとき、ＷＬ１およびＢＬ１の双方が選択状態にあるメモリセルＭ１１でホットエレクトロン注入が起こり、Ｍ１１は書き込まれる。Ｍ２１、Ｍ３１は消去状態にあるが、これが‘０’に当たるので、そのまま書込処理を行わずにおけば良い。Ｍ１１が必要な書込みしきい値に達したかどうかを検証するため、書込み電圧を印加した後に、Ｍ１１を読み出す。まず、ＳＬＣによりＳＬ１を１Ｖにし、ＷＤ１によりＷＬを１Ｖにする。この後、ＳＡＣによりＢＬ１を０Ｖに設定すれば、Ｍ１１を通じてＳＡＣに流入する信号の大小を検出できる。読み出し電流が所定の値以下であれば、Ｍ１１のしきい値が所定の値に達したことになるので、書込み完了と判断する。所定の電流以上に流れている場合は書込み不足であるから、再度、書込み電圧の印加と検証を行う。Ｍ１２乃至Ｍ３４のメモリセルも、‘１’を格納する際は、Ｍ１１同様に書込み処理を行った後に読出しを行って、書込み完了か否かを検証する。以上が、本発明の、不揮発性メモリセルの電荷保持特性を確保する書換手法である。

上記の説明を、図７のフロー図に示す。
まず、書換対象となる全ビットに書き込む処理を行う。書換対象のワード線群から最初の１本を選び、書き込みワード電圧を印加する。次に、共通ソース線に書き込み電圧を印加する。続いて、最初に書き込むセルに接続されたビット線に、書き込み選択信号である０Vを印加して書き込む。ビット線の書き込み選択信号は、セルのドレインに印加されるパルス電圧である。この書き込み処理の後、次のビット線を選択して０Vパルスを印加し、そのビット線に接続されたセルを書き込む。このようにして、同一のワード線に接続された全てのビット線に選択信号を印加して、そのワード線に接続された全てのセルに書き込む処理を終えたら、次のワード線を選択して、再び最初のビット線から書き込み電圧を印加する。こうして、全てのワード線に対して書き込み処理を終えたら、一旦、全ワード線、全ビット線、共通ソース線の電位を０Vに落とす。この後、セルのしきい値を下げる処理を行う。

はじめに、全ワード線に一括して消去電圧パルスを印加する。その後、全ワード線の電位を０Vに落とす。そして、しきい値が十分に下がったかどうかを検証する処理に入る。まず、最初のワード線に読出しゲート電圧を印加し、さらに最初のビット線にも読出しの電圧を印加して選択し、その交点にあるセルの電流を読み出す。この電流が、予め規定した値以上であれば、十分にしきい値が下がったと看做す。もし電流値が小さければ、再び全ワード線に消去電圧を印加する処理に戻ってやり直す。そして、最初のワード線、最初のビット線で選択したセル電流を再び読み、電流が規定値以上であったなら、次のビット線に進んで、次のセル電流が規定値以上かどうかを検証する。もしこの段階で規定値以下であった場合、再び全てのワード線に消去電圧を印加する処理に戻らねばならない。規定値以上であれば、さらに次のビット線に進んで、同様の検証を続ける。同一のワード線で全てのビット線を選択してセル電流を検出し、それら全てのセル電流が規定値以上であれば、ここで次のワード線に進む。以下、同様の手順を繰り返し、全てセル電流が規定値以上にあることが確認できたら、全てのワード線、全てのビット線、共通ソース線の電位を０Vに落とし、しきい値を下げる消去処理は終了する。ここで行う消去処理は、全てのワード線に一括して消去電圧を与えることとしているが、ワード線を幾つかのグループにまとめて、そのグループ一つ一つを、同時に消去処理を行う消去単位として扱っても良い。
消去が終了したので、次は必要な情報を書き込む。最初の書き込みワード線を選択し、次に共通ソース線に書き込み電圧を印加し、次に書き込みビット線を選択する。書き込みビット線選択は、セルのドレインに０Vを印加することに相当し、これによって、そのセルのソース・ドレイン間に書き込みに必要なチャネル電流が流れる。次にワード線と共通ソース線を０Vにしてチャネル電流を切る。続いて、このセルに正しく情報を書き込めたかどうかの検証を行う。共通ソース線には書き込み時より低い読出し電圧を印加する。書き込み時に選択したワード線に読み出し電圧を印加する。そして、そのセルが接続されているビット線に０Vを印加して選択し、セル電流を検出する。この電流が規定値以上の電流が検出されたときは、しきい値が十分に高くないので、再び書き込みの処理を行う。規定値以下であれば、しきい値が十分に高くなった、即ち、正常に書き込めたと判断して、次の書き込み対象となるセルが接続されたビット線を選択し、次のセルの書き込みを行う。この手順を繰り返し、同一ワード線内での書き込みが終了したら、次のワード線を選択し、書き込み対象となるビット線を次々に選択して書き込み処理を行う。全てのワード線内で、対象となるセルへの書込みが終了したら、全ワード線、全ビット線、共通ソース線の電位を０Vに戻し、書換処理は終了である。

本発明の書換方法における、消去前に全てのメモリセルを書込む処理は、消去バイアスの印加と一体のものであり、消去コマンド実行時に必ず行うものとする。この一連の動作により、過消去状態になるメモリセルを無くす事ができ、半導体不揮発性記憶装置の信頼度を高めることが出来る。なお、ここで開示したフローは一例であり、書換対象ビットの全てを一旦書き込んだ後に消去電圧を印加する、という本発明の主旨から外れない限り、他の手順を用いても良い。例えば、消去終了後の情報書き込みの際に行う検証処理は、セルを１つ書き込む毎に行うのではなくワード線毎に行う、即ち、１本のワード線内での書き込み対象となるセルへの書き込み電圧印加が終わった後に、まとめて行っても良い。

＜実施の形態２＞
図６のようなメモリアレイを同一基板上に搭載した半導体論理集積回路の実施形態である、マイクロコントローラを図８に示す。中央演算処理装置ＣＰＵ、不揮発性メモリアレイを含み、情報の不揮発格納機能を有するフラッシュメモリモジュール、それを制御するフラッシュメモリモジュール制御回路、揮発性メモリモジュールＲＡＭ、バスステート制御回路部、入出力回路部Ｉ／Ｏ、その他の機能を有する周辺回路部から構成される。これらの回路ブロックは、内部バスに接続される。この内部バスは、アドレス信号、データ信号、制御信号を伝達する信号線を有する。ＣＰＵは命令解読、それにしたがった演算処理を実行する。フラッシュメモリモジュールは、ＣＰＵの動作プログラムあるいはデータの格納に供される。フラッシュメモリモジュールの動作は、ＣＰＵがフラッシュメモリモジュール制御回路に設定した制御データに基づいて行われる。ＲＡＭは、ＣＰＵのワーク領域あるいはデータの一時記憶に供される。バスステート制御回路は、内部バスを介するアクセス、外部バスに対するアクセスサイクル数、バス幅などの制御を行う。フラッシュメモリモジュールの情報書換え時に本発明の書換え法を用いれば、電化保持特性の劣化を抑制できる。即ち、信頼性の高い、不揮発メモリを搭載したマイクロコントローラを提供することが可能となる。

（ａ）は本発明の原理を説明するためのメモリセル構造を示し、（ｂ）はメモリセル構造の各動作時の印加電圧を示す図。 図１（ａ）のメモリセルの消去特性を示す図。 図１（ａ）のメモリセルの電荷保持特性を示す図。 図１（ａ）のメモリセルの書換え特性を示す図。 メモリセルの電荷保持特性が劣化する原因を表す図。 本発明を適用すべき半導体不揮発性記憶装置。 本発明である、半導体不揮発性記憶装置の書換え手順を示すフロー図。 本発明の半導体不揮発性記憶装置を搭載したマイクロコントローラ。

符号の説明

１…Ｎ型ゲート電極、２…電荷蓄積層、３…下地酸化膜、４…Ｎ型ドレイン電極、５…Ｎ型ソース電極、６…Ｐ型ウェル、Ｖｍｇ…メモリゲート電極印加電圧、Ｖｓ…ソース電極印加電圧、Ｖｄ…ドレイン電極印加電圧、Ｖｗｅｌｌ…ウェル電圧印加電圧、Ｖｔｗ…書込判定しきい値電圧、Ｖｔｅ…消去判定しきい値電圧、Ｖｔｉ…電荷中性しきい値、Ｖｔｏｅ…過消去状態における飽和しきい値電圧、Ｉｒｅａｄ…消去判定のメモリセル読出電流、Ｍ１１乃至Ｍ３４…不揮発性記憶装置を構成するメモリセル、ＷＬ１乃至ＷＬ４…不揮発性記憶装置を構成するワード線、ＳＬ１…不揮発性記憶装置を構成する共通ソース線、ＢＬ１乃至ＢＬ３…不揮発性記憶装置を構成するビット線、ＷＤＥＣ…ＷＬ１乃至ＷＬ４を選択するデコーダ、ＢＬＤＥＣ…制御回路、ＳＡＣ…ＢＬ１乃至ＢＬ３に電位を供給するあるいは電位変動を検出するためのセンスアンプ群とその制御回路、ＳＬＣ…ＳＬ１に電位を供給する制御回路。

Claims (11)

1. 半導体基板の一主面側に所定の間隔を置いて形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層および前記ドレイン拡散層に挟まれた前記半導体基板の領域上に絶縁膜を介して電荷蓄積膜およびゲート電極が積層されてなるゲート部とからなるメモリセルを有し、
   消去動作において、ホールが前記ゲート電極から前記電荷蓄積膜へ供給され、前記電荷蓄積膜に保存された電子と、前記ゲート電極から供給されるホールとが結合して消滅し、
   前記電荷蓄積膜に保存された電子と結合できなかった前記ゲート電極から供給さるホールが、前記絶縁膜をトンネルして前記半導体基板に抜ける半導体装置であって、
   前記メモリセルの書換えを行う前に、前記書換えの対象となるメモリセルの書込みを行い、その後に前記メモリセルの消去を行うことを特徴とする半導体装置。
2. 半導体基板の一主面側に所定の間隔を置いて形成されたソース拡散層およびドレイン拡散層と、前記ソース拡散層および前記ドレイン拡散層に挟まれた前記半導体基板の領域上に絶縁膜を介して電荷蓄積膜およびゲート電極が積層されてなるゲート部とからなるメモリセルが配置されたサブブロックを有する半導体装置において、
   前記メモリセルの書換えを行う前に、書換えの対象となる前記サブブロック内の全てのメモリセルに電子を注入することにより書込みを行い、
   その後に前記ゲート電極から電極蓄積膜にホールを供給して消去を行い、
   前記電荷蓄積膜に保存された電子と、前記ゲート電極から供給されるホールとが結合して消滅し、前記電荷蓄積膜に保存された電子と結合できなかった前記ゲート電極から供給されるホールが、前記絶縁膜をトンネルして前記半導体基板に抜けることを特徴とする半導体装置。
3. 前記メモリセルの各々は、ＭＯＮＯＳ型あるいはＭＮＯＳ型構造を有する電荷トラップ型メモリセルであり、前記半導体基板側から前記絶縁膜を通り、前記電荷トラップ型メモリセルへ電子を注入することにより書込みを行うことを特徴とする請求項１に記載の半導体装置。
4. 前記メモリセルの各々は、ＭＯＮＯＳ型あるいはＭＮＯＳ型構造を有する電荷トラップ型メモリセルであり、前記半導体基板側から前記絶縁膜を通り、前記電荷トラップ型メモリセルへ電子を注入することにより書込みを行うことを特徴とする請求項２に記載の半導体装置。
5. 前記メモリセルの各々への書込みは、ホットエレクトロンを用いた電子注入によることを特徴とする請求項１に記載の半導体装置。
6. 前記メモリセルの各々への書込みは、ホットエレクトロンを用いた電子注入によることを特徴とする請求項２に記載の半導体装置。
7. メモリセルの消去において、前記メモリセルのメモリセル読み出し電流が検出され、前記メモリセル読み出し電流が所定値に達した時点で、前記消去が停止することを特徴とする請求項１に記載の半導体装置。
8. メモリセルの消去において、前記メモリセルのメモリセル読み出し電流が検出され、前記メモリセル読み出し電流が所定値に達した時点で、前記消去が停止することを特徴とする請求項２に記載の半導体装置。
9. 前記メモリセルの各々の消去は、前記メモリセルのしきい値を下げることにより行われることを特徴とする請求項１に記載の半導体装置。
10. 前記メモリセルの各々の消去は、前記メモリセルのしきい値を下げることにより行われることを特徴とする請求項２に記載の半導体装置。
11. 半導体基板の一主面側に所定の間隔を置いて形成された第１不純物導入領域および第２不純物導入領域と、前記第１不純物導入領域および前記第２不純物導入領域に挟まれた前記半導体基板の領域上に絶縁膜を介して電荷蓄積膜および電極が積層されてなるゲート部とからなるメモリセルを有し、
    消去動作において、ホールが前記ゲート電極から前記電荷蓄積膜へ供給され、前記電荷蓄積膜に保存された電子と、前記ゲート電極から供給されるホールとが結合して消滅し、
    前記電荷蓄積膜に保存された電子と結合できなかった前記ゲート電極から供給さるホールが、前記絶縁膜をトンネルして前記半導体基板に抜ける半導体装置であって、
    前記メモリセルの消去コマンドの実行は、前記消去の対象となるメモリセルに書込み処理を行った後に行うことを特徴とする半導体装置。

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