TW396371B - Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit - Google Patents
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Description
五、發明說明(I) tig領域 本發明係大致有關積體電 有關由複數個不同電源供痛位準轉換電路,尤係 形成於一單一基底上之半導】的複數個電硌單元体 用於半導體積體電路裝置:植路裝置’I尤係有關 ^ΜΜΛΜ^ 位準轉換電路。 製造半導體積體電路裝置( 勢為使用較低的電源供應電 I積體電路裝置)的趨 伏的電源供應電壓驅動近日 科夕電力消耗。係以丨.2 3. 3伏的電源供應電壓驅動作為以電^路裝置,然而仍係以 驅動的電路的介面之輪入/輪出部3. 3。伏電源供應電壓 此外’單一半導體晶片可能有兩0單广)° 別電源供應電壓驅動之電路單元。攻更夕個由不同的各 轉換電路’以便提高或降低各個具=種電路單元需要位準 電路單元間之電壓位準。圖1(&)示不同電源供應電壓的 路(一種將在諸如3 · 3伏電源供應電汽個傳統位準降低電 輸出之大振幅信號轉換成一小振幅=^工作的一電路單元 1. 2伏電源供應電壓上工作的一電田路二'以便輸入在諸如 圖,而圖2(a)示出一個傳統位準$提古早疋之電路)之電路 1. 2伏電源供應電壓上工作的—電路電—路(—種將在諸如 號轉換成一大振幅信號以便輸入名i早兀輸出之小振幅信 壓上工作的一電路單元之電路)之 伏電源供應電 电路圖。 在圖1(a)中,VDDQ代表一個3. 3伏的 1 · 2伏之電源供應電壓,且vss是— ' 輪入’ VDD是一個 土準電位或基地電位。 m 五、發明說明(2) 因此,VDDQ是一大振幅k號’而輸出是一基於VDD之小振 幅信號。 在圖1(a)中,示出一 P型MOS(PMOS)電晶體(2〇〇)及一 MOS(NMOS)電晶體(201),一輸入IN0係連接到這些電晶體 的各別閘極’該輸入ΙΝ0於低位準時為諸如〇·〇伏,而於高 位準時為諸如3. 3伏。因而將ΙΝ0視為一大振幅信號輸入。 圖1 (a)所示之電路輸出一小振幅信號Out〇,該小振幅信號 outO之輸出值為諸如基於電源供應電壓之12伏。圖1(b) 示出I N 0及〇 u 10之各別波形。 因為在PM0S電晶體( 2 0 0 )及NM0S電晶體(201 )中 ——叹\ “ υ丄/ 丁 , Ί 你ί甲j 極與源極之間施加3. 3伏的最大電壓,所以係利用一厚的 閘極氧化物層形成PM0S電晶體(2〇〇)及NM0S電晶體(201 )。 在圖2(a)中,係由PM0S電晶體(2〇2)、(2〇3)及關〇s電晶 體(204) ( 2 〇5)構成位準提高電路。小振幅輸入信號 的雙排信號。輸出信號0υτο是諸如基於電源 八^的3.3伏之大振幅輸出信號。m〇s電晶體 (2〇〇) 1別具有—個類似於圖1 U)所示M0S電晶體 mo、閘極氧化物層。圖2(b)示出輸入信號 H 出信號〇UT〇之各別波形。 在一個邊如圖1 ( α _ 界電壓通常是vdd/2,的傳統位準降低電路中,邏輯臨 的振幅較大,所以夫J或接近〇. 6伏。因為大振幅輸入信號 接地位準發生起伏^幅輸入信號通常易於產生一種可使 時,該信號被誤判成。、當接地位準的起伏大於〇·6伏 圖1(a)所示電路之高位準,因而將在 五、發明說明(3) ' -- OUt0上^生一低位準的輸出。因此,在傳統的位準降低電 路中’虽VDD電源供應電壓降低時,邏輯臨界電壓變得降 低且即使出現極小的雜訊也會在輸出端out〇上產生錯誤 的邏輯值。 、在圖2(a)所示的位準提高電路中,當VDDQ電源供應電壓 導通,輪入電源供應電壓VDD切斷時,inO及inOb的值是未 被界定的’此時將使_直通電流流過VDDQ與”3之間。因 此’在以一直流至直流電壓變換器自VDDQ產生VDD的一系 ^中’在VDDQ電源供應電壓上運用一較大的負載,如此將 發生無法導通VDD電源供應電壓之現象。如果無法導通 VDD ’則使i n 〇及丨n 〇b保持在未被界定的狀態,因而使系統 永遠無法正常地起動。 不只在打開電源時’而且在導通VDDQ電源供應電壓時, ^法切斷VDD電源供應電壓,因為切斷VDE)電源供應電壓 時’將使i nO及i n〇 b的值呈現未被界定狀態,而使一直通 電流流經VDDQ ’因而將造成系統的電力消耗大幅增加。 此外,包含一輸出緩衝電路單元的傳統輸入/輸出電 早元也有類似於前文中參照位準轉換電路單元所述的問 題。當導通VDDQ電源供應電壓,但並未導通VDD電源供應 電壓時,該輸入/輸出電路的輸出緩衝器之輸入信號值將 成為未被界定的狀態,因而將使一直通電流流經該輪出緩 衡電路的VDDQ與VSS之間。 、 ilLil概述 本發明之一目的在於提供一種在大振幅輸入信號中出現
第6頁 五 發明說明(4) 準時不會輕易產生錯誤輸出之位準降低Φ 並棱供一種採用該位準 位準降低電路, 本發明之另一目的乂:低電路之+導體積體電路裝置。 、、择伯* 土 .苗 於提供一種縱使在導通 - ° 源但並未導通一低電壓 =導通一南電壓電 電壓電源與該接地電源間之位準轉換電路=經該高 用::準轉換電路之半導體積體電路裝J。…-種採 該半導體積體電路裝置知人:、 導體積體電路裝置, 位準供電之複數個以!·由:同的各別電源供應電壓 轉換雷蹊,田、早70,以及若干根據本發明的位準 :、 以轉換各電路單元間之電壓位準。 了達到本發明的上述這些目的及直他目, 用技術的問題’本發明將在 ; 實解= 包含-個或多個下列特徵: γ μ的各貫%例中 =差動方式提供位準降低電路之輸人信號; ()在该位準降低電路中,在閘極與汲極之間或在 極ΚίΞ並未接收3.3伏電壓的各M°s電晶體設有薄的閘 (3)位準電路具有邏輯運算的功能;以及 防(:):番準提南電路所設的一輸出緩衝電路包含直通電流 電晶ΐί時:::在只導通該輸出緩衝電路的其中-個M〇S 曰曰、使直通電流不會流經該輸出緩衝電路。 附圖簡述 工丨⑻分別示出一傳統位準降低電路之電路圖及
五、發明說明(5) 圖2(a)及2(b)分別示出—傳統位 工作波形圖。 卡知同電路之電硌圖及 圖3(a)及3(b)分別示出根據本發 降低電路及其工作波形圖。 杈佳貫施例的位準 圖4(a)及4(b)分別示出本發明的一 施例之電路圖及工作波形圖。 毕挺冋電路較佳實 圖5 ( a)及5 (b)分別示出本發 施例之電路圖及工作波形圖。 位準提尚電路另—實 圖6是本發明的位準提高電 圖7(a)及7(b)分別示出本 一實施例之電路圖。 施例之電路圖及工作波形圖。*明的位準提高電路又一實 圖8不出將一邏輯運算功能^力α 電路而配置之一電路。 入圖4(a)所示的位準提高 圖9示出在圖8所示位準轉 > ^ /*, 柯俠電路中設有一 之一貫例。 乃 圖10示出在圖8所示位準轉能之另-實例。 吳電路中設有_ 輸出固定功 能 輸出固定功 路之又 實 例 例 固 圖11示出設有一輸出固定a 。 疋功能的位準提高電 圖12示出設有一輪出固定 路之又 。 疋功能的位準提高電 圖1 3示出設有一類型為俘姓> 定功能之一位準提高電路杂工過位準轉換後輸出的輸出 %汽例。 圖1 4示出使用一個根據本於 ^明的位準轉換電路之_
五、發明說明 統。 圖1 元被分Γ出當包含若干低臨界電壓M0S電晶體的—電路單 統。 兩個單元時使用本發明的一位準轉換電路之一系 圖1 6示山 圖i 出_加入一基底偏堡控制後的圖15所示之系統。 實施例不出用來控制圖1 5及1 6所示的一電源開關之一 電源開M f圖17(b)示出當將一低臨界電壓M〇S電晶體用於 實例。4用來控制圖1 5及1 6所示電源開關的—種方法之 圖1 8示+ 實施例 扣用來產生圖17 (a)所示實施例的閘極電壓之一 圖1 9示山 導體積 出—個連接到根據本發明一較佳實施例的I C (半 例。、題電路)的外部端點(接腳)之一輸入/輸出電路實 圖20(a、 - 阁9 Λ J不出圖1 9.所示實施例中所用的一反相器實例, 囿Z U ( b )十, ,s, ^ $出圖1 9所示實施例中所用的一11反及"電路實 例,圖2 n r 、 ^ 、c )示出圖1 9所示實施例中所用的一"反或"電路 Η 例,g| π η ^ 枯里… 0(d)示出圖19所示實施例中所用的一靜電保護 策置貫你丨 ^ φ ’且圖20(e)示出圖19所示實施例中所用的另一 静電保護裝置實例。 圖21矛山 、/ ®而、出—個設有在實質上無法工作的圖1 9所不若干不 '、電路部分之輸入/輸出電路實例。 圖2 2 ( a )及2 2 ( b )分別示出在電源供應電壓導ϋ使直通 電流不會流經輸出緩衝器ΡΒ1及ΝΒ1的„重路之又,實施例及
五、發明說明(7) 其工作波形。 圖23示出圖19所示輸入/輸出電路的配置之一實例。 圖24示出一電源,供應電壓間保護裝置的一配置實例。 圖2 5示出一電源供應電壓間保護裝置的另一配置實例。 較佳實施例之詳細說明 在下文的說明中,只將金屬氧化物半導體FETs (Metal Oxide Semiconductor FET ;簡稱MOSFET)代表 % 絕緣閘極場效電晶體(Fie Id-Effect Transistor ;簡牙疼 FETs)及金屬絕緣體半導體FET稱為M0S電晶體。將主要栽 子為電子之N通道M0S電晶體稱為NM0S電晶體,將主要載子 為電洞之P通道M0S電晶體稱為PM0S電晶體。 "臨界電壓"(V th )在定性上表示當汲極電流開始流動時 在閘極與源極間之電壓差。在定量上,可將以閘極_源極 電壓與臨界電壓間的電壓差之平方曲線表示汲極電流的— M0S電晶體飽和區中繪製數點,而得到一量測的臨界電 壓。遠界電壓取決於某些參數,例如產生一反轉通道的 半導體基底表面中之濃度、及閘極絕緣層之厚度。在下文 的各實施例中比較臨界電壓的大小時,我們當了解,各 PM0S電晶體及NM 0S電晶體都是在增強模式中工作,且係以 名巴對值比較這些電晶體的臨界電壓值。如果決定通道電'導 /3的製程參數相同’則在假設通道寬度$及通道長度L相同 的情形下’可將在相同閘極-源極電壓下汲極電流較大的 一 Μ 0 S電晶體視為具有較低的臨界電壓。 雖然在本質上係以電路的偏壓決定一M0S電晶體的源極
第10頁
五、發明說明(8) 及汲極’但是在各附圖中,禆 — 標示-蘭電晶體之源極,並以—:·曰向閘電極的-箭頭 標示-_s電晶體之源極。t雙離問,的-箭頭 壓方向或改變的一電極(例如一傳雙二久頭標中偏 何差異的情形下示出源極及、及極睥月'J ? 。 s w ,又有任 極。 及/及極蚪,將其稱為源極-汲 在許夕積體電路中’ it常將需要較大電導的各刚電晶 :之閘極及源極_汲極共同連接(係並聯各源極與汲極間之 ,流路控),或者在許多情形中係同等地分配各問極及源 極-沒極。在本說明書中’除非另有特別的陳述,否則係 以單一MOS電晶體來代表此類M〇s電晶體。同樣地,當複數 個MOS電晶體在串聯的源極與汲極之間具有若干電流路 徑,且在閘極上施加相同的信號時,則在本說明書中,除 非另有特別的陳述,否則係以單一M〇s電晶體來代表此類 MOS電晶體。 圖3 ( a)示出根據本發明—較佳實施例的位準降低電路之 電路圖。圖3(b)示出電路的基本工作波形。在圖3(a)中, I NO及I NOB代表3. 3伏的(大振幅)互補雙排輸入信號。以 ou 10表示ί. 2伏(小振幅)輸出信號。在整個本說明中,尤 其請參閱圖1-13 ’由大寫字母(in、OUT)表示的信號是3. 3 伏的(大振幅)信號,而以小寫字母(in、out)表示的信號 是1. 2伏的(小振幅)信號。 在圖3(a)中,NM〇s電晶體(1〇2)、(103)具有一類似於圖 1(a)所示NM0S電晶體(201)之厚閘極氧化物層。PM0S電晶
第11頁 五、發明說明(9) 體(100 )、( 1 01)則具有較薄之氧化物層。施加到PM0S電晶 體(1 0 0 )、( 1 0 1 )的閘極與汲極之間以及閘極與源極之間的 電壓至多是小振幅電壓VDD( 1. 2伏),因而PMOS電晶體 (1 〇 0 )、( 1 0 1 )之閘極氧化物層不需要如同接收大振幅信號 的NMOS電晶體(1 02 )、( 1 〇3)的閘極氧化物層之較大電介質 強度。因此’ PMOS電晶體(1 〇 〇 )、( 1 〇 1)之閘極氧化物層厚 度較小’且其(並無限制的)臨界電壓值低於_〇$電晶體 (1 0 2 )、( 1 0 3 )之臨界電壓值。使用具有較薄閘極氧化物層 的PMOS電晶體(1 〇 〇 )、( 1 〇 1 )時,將使該電路可進行高速運 算。 在本實施例中,因為此電路在…^及…㈣上接收差動輸 入,所以縱使出現接地位準起伏的雜訊時,也不會自〇 u七〇 輸出錯誤的邏輯位準。此外,縱使在VDD降低時,此電路 也不易受到雜訊的影響。 本實施例的另一優點在於··可將PM〇S電晶體(丨〇〇 )、 (1 〇 1)的閘極氧化物層厚度及臨界電壓設定為等於用來形 成連接輸出outo的電路的MOS電晶體之該厚度及電壓,並 ,NM0j電aa體(1〇2)、(1〇3)的閘極氧化物層厚度及臨界電 £ α又疋為等於用來开》成提供輸入、丨的電路的電 晶體之該厚度及電壓,即可簡化製帛。例如,隱s電晶體
〔102)、(1〇3)可以是用於保護電路的各M〇s電晶體的1/()電 路之輸出級M0S電晶體。 一圖4(a)示出一位準提高電路的一電路圖實例,且圖4(匕) 示出圖4(a)所示電路之工作波形實例。信號in〇&in〇bR
第12頁 五、發明說明(10) ------ 表VDDO · 2伏)的互補雙排小振幅輸入信號。該電路在〇 提供3. 3伏的(大振幅)輸出。 PMOS 電晶體(300)、(301) h、 _ 。 、°^~、(303)具有類似於圖 1 (a)所不PMOS電晶體( 2 0 0 )之厚閘極氧化物層。Nm〇s 體( 304 )、( 3 05 )也具有類似圖1(a)所示NM〇s電晶體(2〇iaa) 之厚閘極氧化物層。如圖4(b)所示,in0的邏輯位準之振 幅增加,以便在OUTO上輸出。因為差動輸入,所以該電路 之特徵在於對雜訊有較強的拒斥力。 如同圖4(a)及4(b),圖5(a)及5(b)示出一位準提高電路 f其相關聯的工作波形。然而,圖4 (a)所示之電路將一個 範圍自VDD(1 · 2伏)到VSS(〇伏)的1. 2伏振幅信號轉換成一 個範圍自VDDQ(3.3伏)到VSS(0伏)的3 3伏振幅信號,而圖 5(a)所不之電路將一個範圍自VDD(1 . 2伏)到vss(()伏)的 1. 2伏振幅信號轉換成—個範圍自”吖丨.2伏)到VSSQ(_2 1 ,)的3.3,振幅信號。”印是一個_21伏的負電源供應電 壓。輸入信號ιηΟ及in〇b是小振幅互補雙排輸入信號。輸 出OUTO具有一個範圍在丨2伏與_2.丨伏之間的3 3伏振幅 (大振幅)。PM0S 電晶體(40 0 )、(4〇1 )、(4〇2)、及(4〇3)是 類似於圖1 (a)所示PM0S電晶體(2〇〇)之厚問極氧化物層電 晶體。NM0S電晶體(404)、(4〇5)是類似於圖1 (a)所示NM0S 電晶體(2 01 )之厚閘極氧化物層電晶體。 如圖5(b)所示’ in〇的邏輯位準之振幅增加,並在〇υτ〇 上輪出。因為差動輸入,所以該電路之特徵在於對雜訊有 較強的拒斥力,如同圖4 (a )。
O:\56\56348.PTD 第13頁 五、發明說明(11) 因為圖4 (a )及5 ( a)所示之電路具有一互補之關係,所以 將只參照圖4 (a)而說明這兩個實施例之位準轉換之特徵。 然而’包括電壓範圍擴充的這些特徵也同樣適用於圖5(a) 所示之電路’但是圖5(a)所示之電路具有負的方向。 圖6示出將圖4(a)所示之電路修改以便用於較低的vdd電 壓之一位準提高電路。 圖6利用一個額外的pm 〇s電晶體(3 0 6 )作為一電流源。當 VDDQ電壓固定而VDD電壓增加時,則導通"電流(當nm〇S電 晶體(3 0 4 )、( 3 0 5 )的源極與閘極間之電位差是v ]) D時存在 的電流)小於"斷路"電流(當PMOS電晶體(3 0 2 )、( 3 0 3 )的源 極與閘極間之電位差是VDD時存在的電流)。因此,交叉耦 合的PMOS電晶體(300)、(301)並不提供反相。為防止此種 情形’必須減小PMOS電晶體(3 0 0 )、( 3 01 )、( 3 0 2 )、及 (303)之閘極寬度,且必須增加NMOS電晶體(304)、(305) 之閘極寬度。然而,執行此一步驟時,將造成面積之增 加、及各別輸入信號inO及inOb的輪入電容量之增加。因 此,在圖6中,P Μ 0 S電晶體(3 0 6 )係連接到電源供應電壓 VDDQ。此種配置不需要減小PM0S電晶體(300) '(301)、 (302)、及(303)的閘極寬度’也不需要增加nm〇S電晶體 ( 3 04 )、( 305 )的閘極寬度。只有PM0S電晶體( 30 6 )造成面 積的增加’因而使各別輸入信號的輸入電容量不會增加。 雖然圖示之電晶體( 30 6 )是一PM0S電晶體,但是該電晶 體也可以是一 Ν Μ 0 S電晶體或用來限制電流的任何其他元 件。此外,可將PM0S電晶體(3 0 6 )***PM0S電晶體(3〇〇 )與
第14頁 五、發明說明(12) (302)之間’或***PMOS電晶體(301)與( 30 3)之間。 圖7(a)示出圖4(a)所示電路的另一修改,其中一反相電 路(3 31 )係連接到位準轉換電路之輸出級。因為圖4 (a )所 示電路之輸出OUTO也作為位準轉換電路之内節點(gw), 所以該内節點上電壓之狀態也可根據連接到該輸出的電路 而改變。因而將影響到位準轉換單元之延遲時間,此時又 可能造成一錯誤作業。將反相器(33 n***圖7(a)所示之 輸出級時,連接到位準轉換電路的輸出之電路不會對位準 轉換單元中之節點有不利的影響。此外,因為可使〇υτ〇上 的輸出阻抗降得低於圖4(a)所示者,所以可縮短將大量 路連接到0 U Τ 0時之總延遲時間。 當使用圖7(a)所示之配置而以一自動配置/佈線工呈對 準該位準轉換單元時’可配置一個具有優異雜訊拒斥性 之局速位準轉換單元…卜’因為延遲時間對輸出負載之 相關性與CMOS反相器對輸出負載之相關性相同,所以可 將CMOS之相關性直接應用於時序的分析。 圖,是圖7,)所示電路之波形;。將反相器(33ι)加 謝0之通過速率’而内節點(333 )本身 的通過速率則疋較慢的。 牙 將反相器電路加入圖3 (a)所示雷 類似的效果。此外,在將於下文中 似的杜要。从认,六时从τ丄i路之輸出時’亦可產生 說明的各實施例中 可 將反相器加入輸出電路,但並未牲 圖8示出將-邏輯運算功能加未^^提到此種加入。 路而配置之一電路。信號111〇及1[11 a)所不位準提咼電 K 1 · 2伏的(小振幅)輪 五、發明說明(13) 入信號’而inOb及inlb則是上述輸入信號的互補信號。該 電路輪出一個3·3伏的(大振幅)輸出信號〇υτ〇。與圖4(a) 相比時,係以一個包含M 電晶體(502)、(504)、(506)、 與( 50 8 )之"反或"電路及一個包含M〇s電晶體(5〇3)、 (505)、(507)、與(509)之"反及"電路取代包含M〇s電晶 體(302)與(304)的反相器及包含m〇S電晶體(303)與(305) 之反相器。在此種配置下,提供了下列邏輯運算 OUT0 = inO 〇R ini 。 *如果仏以一個執行一運算L〇G丨的邏輯電路取代包含㈣s :晶體( 502 )、(5〇4)、(5〇6)、及(5〇8)之該"反或"電路, ::包:M0S 電晶體(5〇3)、(5〇5)、(5。?)、及(5。9)之該" 個且右%羅敍、代與該L〇G 1電路互補的一電路,則將得到一 之i準^古Ϊ算功能〇UT〇 = _L〇G1結果(其中"―"代表反轉) 到電Λ。此外,雖然圖8所示之電路具有兩個輸 -個輸入數工V虎路時Λ具有㈣^ _ % k多的電路組態。 配】9:一出電\8所示之位準提高電路設有-輸出固定功能而 該位準提高電二513)表不設有該輸出固定功能之 (5 1 2 ),以一伽、,以圖不之方式設有—反相器 mlb,並利用伏的(大振幅〉信號1N1取代輪入信號 在圖9中W器512)而自該信號1N1得到信號inl。 壓上工作,路早元(51〇)係在U伏的—電源供岸電 壓上工作1 %路單7"(511)係在3·3伏的—t 此,位準提高電路(513)動作,而將電路“單
O:\56\56348.PTD 第16頁 五、發明說明(14) '-- 元(510)之信號位準轉換成電路單元(511)之信號位準。設 定IN1 = 0伏時’不論電壓信號in〇&in〇b為何,都將使 。在此種狀態中,不會有直通電流自位準 電路(5 1 3 )的電源供應電壓V D D Q流到v s S。 口 可設定INI =0伏,而關閉電路單元(51〇)之電源供應電 壓。此時,雖然輸入信號in〇及in〇b是未被界定的,但是 將不會有直通電流流經位準提高電路(5〗3 ),且位準提^ 電路(513)之輸出OUTO是決定的,因而電路單元(μ〗)不2 錯誤地工作。 當以低臨界電壓的M0S電晶體構成電路單元(51〇)時,去 電路單元並未在工作時’一個次臨界漏電流流動,因而^ 使在備用狀態也會消耗電力。然而,採用圖9所示之組餘 h’可在備用狀態時關閉電路單元(5 1 〇 )之電源供應電 壓’因而抑制了因次漏電流而產生的電力消耗。 圖9並未明確示出諸如各M0S電晶體的閘極寬度等的電路 常數。因為在I N 1上輸入一大振幅信號,所以應將(1/[〇3電晶 體(503)、(509)、(504)、及(508)的閘極長度設定為小於 M0S電晶體(505)、(507)、(502)、及(506)之閘極長度。 此外’雖然下文所述之位準轉換電路也並未明確示出'"各電 路常數,但是如果由具有大振幅輸入的M0S電晶體(例如 MOS電晶體( 5 03 )、(509)、(504)、及(508))及具有小振幅 輸入的M0S電晶體(例如M0S電晶體(505)、(507)、(5〇2)、 及( 50 6 ))構成該CMOS電路,則將供應有大振幅輸入的各 M0S電晶體之閘極長度設定為小於供應有小振幅輸入的故
第17頁 五、發明說明(15) MOS電晶體之閘極長度’即可保持電路組態之對稱性。 圖10所示之位準提高電路(514)由於設有圖示之反相器 (512)而具有一輸出固定功能,用以在⑺卜^ 3伏時將該電 路之輪出固定為〇UT = 〇伏。此外,圖1〇所示電路之輸出係 取自MOS電晶體(506)、(508)、及(504)所共用的節點,而 MOS電晶體(5 〇 1 )的閘極亦係連接到該節點。否則,圖丨〇所 不之電路組態大致類似於圖9所示之電路組態。因此,當 將輸出固定為0l)T〇 = 3.3伏時,將使用圖9所示之位準 提南電路(51 3);且當必須將輸出固定為〇υτ〇 = 〇伏時,將 使用圖10所示之位準提高電路(514)。 处圖1 1及1 2分別示出以不同的結構來實施圖9及丨〇所示功 月&之電路。圖11及12所示之位準提高電路(515)及(516)分 別具有:輪出固定功能。當關閉電路單元(51〇)之電源供 應電C日寸,在將輸入ΙΝ^設定為一適當位準時不會有直通 電二、星私路(515)、(516)的各電源供應電壓之間,因而 使輸出0 U Τ 0穩定。 12中,示出了具有一輸出固定功能之位準提 :雷路斑、中係將輸出〇υτ〇固定在—預定位準。將每-這 定值時保持輸出位準OUT0之電路。 田"I支成預 電圭實施例。圖中示出在輸出端設有-鎖存 成:圖9所示之位準提高電路⑸3)。當⑻自U 伙文支成〇伙蚪,鎖存電路(522 )將 輸出(521)之芦妒位|铛—早徒问電路(5 13)的 唬位皁鎖疋為ΟϋΤ0。當ΙΝ1是前文所述之〇
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1^^ 五、發明說明(16) 伏時’可關閉電路單元(5〗〇 )之電源供應電壓。雖然此時 輸入inO及inOb的電壓變成未被界定,但是並無直通電流 流入位準提兩電路(51 3) ’且該電路之輸出〇υτ〇是被決定 的’因而電路單元(511)不會錯誤地工作。 亦可^類似之方式將鎖存電路(52 2 )加入圖1〇_12所示之 位準提高電路,而提供類似的效果。 圖14不出一個採用上述具有輸出固定功能的位準提高電 路及位準降低電路之電路系統實例。一低電壓電路單元 (601)係供應有VDD = 1. 2伏,且係由低臨界電壓M〇s電晶體 所構成。一高電壓電路單元(6 02 )係供應有VDDQ = 3. 3伏, 且係由臨界電壓高於形成電路單元(6〇1)的M〇s電晶體臨界 電壓之M0S電晶體所構成。因此,與電路單元(6〇1)之次臨 界漏電流相比時,流經電路單元(60 2)中各電源供應電壓 間之次臨界漏電流是可忽略的。利用具有輸出固定功能的 位準提高電路( 6 0 3卜603 n)(例如圖9-14所示的那些位準提 高電路)及位準降低電路(6〇41-604n)在各電路單元 (6 0 1 )、( 6 0 2 )之間傳送信號。 因為係利用低臨界電壓的M0S電晶體構成電路單元 (601) 所以有次界漏電流流動,因而縱使在電路單元 (6 〇 1)並未工作的備用模式中也會消耗電力。然而,在備 用模式中由一群位準提高電路(603)的每_IN1輸入一適冬 值時’可關閉電路單元(601 )之電源供應電壓,而抑制、因田 次臨界漏電流產生的電力消耗。此外,因為位準提高電路 (603)的輸出〇υτ0是固定的’所以電路單元(6〇2)並^會錯
雖…、加入电路單元(6 0 2 )的電路功 是電路單元( 60 2 )可包含不得關犯並未爻到限制,隹 時脈功能t兩& 匕3不付關閉其電源供應電壓的具有 町•刀此之屯路、及記憶體,因巧 (6〇1)之電源供廄電壓。經常關閉電路早兀 應電壓,可將諸如 电路早兀(601)之电源饵 時,將無須提供-個在!Λ片之夕)整合到一單晶片 單元(601)。 目在δΛ曰曰片之外的㈣,即可關閉電岭 輩Ϊ電路單元(6()1)分成電路單元(601a)及電略 早兀(6 01b) #兩個系統之—較佳實施例。 改!14所:之電路單元_)有下列的缺點:當關閉該電 早兀之电源供應電壓時,電路單元(6 〇丨)内各節點上 電壓即變為無法界定,且無法保持電路單元(6〇1)中各气 憶體電路(例如或有的SRAMs&DRAMs)所存放的資訊。 f 中’係將諸如記憶體等不得關閉其電源供應 ”屯路放入电路單凡(6〇la)中,而將可關閉其電源供 電壓的各電路放入電路單亓中。# 、〜 ^Dcr t ,屯岭早π(601ί3)中。5又有—電源切換電 路PSC,以便利用信號(701a)、(7〇lb)導通或關閉电 關PMOS電晶體( 7 02a)、(7〇2b)。位準提高電路(6〇3a)/ 具巧”定功能,並設有位準降低電路(6°4a)及 (6〇4b)。取好疋將一固定電路***電路單元(601a)與 (601b)之間,以便避免在關閉電路單元(6〇1 泝 電壓時電路單元(6〇la)的錯誤作業;然而,圖
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五、發明說明(18) 該固定電路。利用諸如"反及”電路及”反或"電路等CMOS電 路,即可輕易實施該固定電路。 圖1 5所示之系統組態具有兩種備用狀態。其中一種備用 狀態是使電源開關(70 2b )斷路的狀態,用以關閉電路單元 (6 0 1 b )之電源供應電壓(備用狀態1 )。另一種備用狀態是 除了備用狀態1之外也使電源開關PM0S電晶體(702a)斷路 的狀態’用以關閉電路單元(6 0丨a)之電源供應電壓(備用 狀態2 )。備用狀態1可減少電路單元(6 〇 1 b)之次臨界漏電 流。因為電路單元(6 〇 1 b )並未設有諸如記憶體等電路,所 以當該電路單元的電源供應電壓自”導通”到"關閉"時不會 發生錯誤的作業。因此’可以高速完成自備用狀態1的回 復。另一方面’當備用狀態變成電路單元(6〇ia)的電源供 應電壓被關閉的備用狀態2時,電路單元(6 0丨a )中記憶體 之内容被抹除,因而自備用狀態2的回復將耗用較長的時 間。然而’備用狀態2可減少除了建立備用狀態1之外的電 路單元(6 0 1 a )之次臨界漏電流,因而可得到較低的電力消 耗。如果在較短的一段時間中停止了電路單元(6 〇丨&)及 (601b)之1業,則備用狀態應採用備用狀態1。若要在較 長的一段時間中停止作業,則備用狀態應採用備用狀態 2 ° 圖16不出將基底偏壓控制電路VBCa AVBCb加入圖1 5所示 電路之一貫施例。如前文所述,於備用狀態丨中有—次臨 界漏電流流入電路單元(6〇la)。該基底偏壓控制電路Μ。 可以下文所述之方式控制在備用狀態i時電路單元(6 〇 1 &)
第21頁 五、發明說明(19) 中各MOS電晶體之基底電壓: (1) 對於PMOS電晶體而言, 的位準上控制基底電壓。 (2) 對於NMOS電晶體而言, 的位準上控制基底電壓。 係在一個高於電源供應電壓 係在一個低於電源供應電壓 >此種控制方式降低了電路單元(6〇la)中各M〇s電晶體之 臨界電壓,並減小了次臨界漏電流。因為電源供應電壓保 持導通,所以可保持電路單元(6 〇丨a )中記憶體之内容。 …可在一IDDQ測試中使用連接到電路單元(6〇lb)之基底偏 壓控制電路VBCb。在IDDQ測試的過程中,係使待量測的一 電路/、電源供應電壓k號線斷路,一而電源開關ρ Μ 〇 S電 晶體(7 02a)及( 702b)可能被斷路。基底偏壓控制電路VBCa 及VBCb將提高形成電路單元(6〇la)&(6〇lb)的各電曰 ,之臨界電壓,因而使用基底偏壓控制電路”。 %,將減小次臨界漏電流,而可執行I 測試。 基底偏壓控制電路VBCa及VBCa的使用不限於圖丨6所示之 :路態,:是亦可適用於任何下列系統,只要該系統包 a ,由右干网臨界電壓从〇8電晶體所構成且供應一 幅電壓之第一電路單元、以及由若干低臨界電壓m〇"sU 體所構成且供應有一小振幅電壓之第二電路 _, 該第一及第二電路單元係經由具有輸出固定功 高電路及位準降低電路而連接在一起。該第一電=單=二 ίΪΐΠΐίίΪ下工作的電…該第二電路G可 包含可在低速下工作且並不消耗太多電力的諸如即時時鐘
第22頁 五、發明說明(20) ----- ::(RTC)等之電路―。該第—電路單元被分成電路單元u ,其中電路單兀1 A包含諸如記憶體等在關閉電源供應 蚪需要耗用時間才能回復的該電路,而電路單元1 B則 其他的電路。這些被分離的電路單元1 A、1B分別控制 電源供應電壓,並設有一基底偏壓控制電路。 圖17(a)不出控制圖15及16中所用的電源開關pM〇s電晶 镀(J〇2a)之一實施例。在圖l7(a)中,電源開關(7〇2a)是 阿臨界電壓的MOS電晶體。當該電晶體處於使用狀態 ,,只要閘極氧化物薄膜的電介質強度容許,則將閘極端 p點上的電壓(7 0 1 a)控制在一負值。因而使一大電流流經該 MOS電晶體。所施加的該負電壓可以是諸如用於基底偏壓 控制之負電壓。在備用(非使用)狀態中,係將閘極電壓 |701a)控制在1. 2伏(VDD)。因為電源開關pM〇s電晶體 702a)疋一尚速m〇s電晶體,所以該閘極電壓是高到足以 使電源開關PMOS電晶體(702a)斷路。 圖1 7 (b)示出用來控制一低臨界電壓pM〇s電晶體電源開 關( 702a)之—實施例。當電源開關pM〇s電晶體(7〇2a)處於 使用狀態時’該電晶體之閘極電壓(7 0 1 a )係控制在0伏。 因為電源開關PMOS電晶體( 702a)是一低臨界電壓的MOS電 晶體二所以可流入一大電流。在備用狀態中,只要閘極氧 化物涛獏的電介質強度容許,則係將閘極電壓(7〇丨a)控制 在一正值。此處係將該閘極電壓例示地控制在3. 3伏,且 電源開關PMOS電晶體(70 2a)雖然是一低臨界電壓的MOS電 晶體’但電源開關PMOS電晶體(702a)可以有一個令人滿意
第23頁 五、發明說明(21) 的導通-斷路特性。 圖17(a)及17(b)所示之控制不限於PM〇s電晶體的控制, 而是同樣可適用於NMOS電晶體電源開關,而產生相同的效 果,不同之處只是極性相反。 圖18示出用來產生圖17(a)所示閘極電壓(701a)之一實 施例。一負電壓產生電路(71〇)利用3. 3伏(VDDQ)產生_2. j 伏,並將該-2. 1伏經由線路(712)而輸出到一電源開關控 制電路(711)。控制閘極電壓(7〇la)的電源開關控制電路 (711)亦供應有vdd(l.2伏)。該-2.1伏電源供應電壓(712) 亦係提供給電路單元(6〇 la)之基底偏壓,用以經由VBCa* ,制該電路單元的各M〇s電晶體之基底電壓。由於同時將 ^源供應電壓(7 1 2 )用於基底偏壓控制、極電源開關
Oja)的控制,所以可大幅減少實施圖的控制所需 的電路之尺寸。 到將參照圖19而說明使用上述位準轉換電路且係連接 出雷攸1導體積體電路)的一外部端點(接腳)之一輸入/輸 晶體圖19中,符號PB1極Νβ1分別表示㈣⑽電晶體及n仙$電 接到外::種電晶體都有足夠高的電,,而得以驅動將連 緩衝電的一外部電路之負載々^及㈣1為輸出 及—"的—部分。一反相器INV7、一”反及”閘NAND1、 出控制或=構成一個執行三態邏輯運算之電路,而當輸 信號_\^為邏輯”『時,利用該三態邏輯運算將輪出 貝Λ經由一輸出緩衝器而傳送到該外部端點
第24頁 五、發明說明(22) 1/〇(使該輸出緩衝器的—M〇S電晶體導通,而使該輸出缓 衝器處於一低輸出阻抗狀態),且其中當/〇E為邏輯"Γ 時,則不論輸出信號OUT的狀態為何,都將使該輸出緩衡 器的兩個M0S電晶體斷路,而使該輸出緩衝器處於一高輸 出阻抗狀態。 ' 該外部端點I / 0亦係連接到一"反或"閘N〇R2之輸出端, 並利用該外部端點I /〇作為輸出及輸入的一共同端點。當 輪入控制k號/ I E為邏輯"〇"時,該"反或"n 〇 r 2即將原先已 自該I C的外部供應到外部端點ί / 〇的資訊傳送到—端點 / I η (/ I η端點上的信號位準是供應到外部端點〗/ 〇的一信號 之反相位準,且當輪入控制信號Ε為邏輯"丨"時,將陴止 該資訊的傳送(迫使該I η端點保持在邏輯"〇")。 ^3是一個用來將外部輸入(取自一邏輯"〇"或開路狀態 (高阻抗狀態))供應到I / 〇端點之提升PM〇s電晶體。當提井 控制信號/Ρϋ是邏輯"0”時,P3導通,而將一個在外部輸 入為邏輯” 0"時為邏輯"〇”的信號及一個在外部輸入處於開 路狀態時為邏輯’’ 1 ’’的信號傳送到"反或I,閘N〇R 2。將電晶 體P3的通道長度設定為大於其通道寬度w,因而P3導通時 的阻抗比外部輸入為邏輯” (Γ時P3的阻抗大許多。 在圖19左方的一虛線長方形内示出一低電壓電源供應電 路單元,其中在所示的範圍中,所有PM0S電晶體的N型基 底(N型井形區)N-SUB係連接到一PM〇s井形區電源供應電壓 Vbp,且所有nm〇s電晶體的P型基底(p型井形區)p_SUB係連 接到一 NM0S井形區電源供應電壓Vbn。電源供應電壓是
五、發明說明(23) VS⑽幻及·(1.2伏)。幾乎所有M〇s電晶體的臨 都低於將於下文中說明的高電壓電源供應電路之臨 壓,且其閘極絕緣層較薄。該電路單元的最小通道 諸如0. 2微米’該長度短於高電壓電源供應 又通、 道長度0. 32微米。 jm 對於反相器電路INV4-INV9而言,可使用圖2〇(a) 電路,且對於',反及"電路NAND1及"反或"電路n〇r^^、, 可分別使用圖20(b)及20(c)所示之電路。 ° 圖19的右方為一虛線長方形所包圍處示出一高電壓電 供應電路單元。該電路單元具有電源供應電壓Vssq(〇伏) 及Vddq(3. 3伏)。在圖中所示的範圍中,所有pM〇s電晶體 的N型基底型井形區)N_SUB係連接到電源供應電壓 Vddq,且所有NMOS電晶體的p型基底(p型井形區)p_SUBs 連接到電源供應電壓Vssq。所有的M0S電晶體具有一較高 的臨界電壓及較厚的閘極絕緣層。雖然可在丨c之外(例如 在用來安裝該ic的印刷電路板上)將電源供應電壓Vss及 Vssq連接在一起,但是這些電源供應電壓的外部端點(接 腳)、銲墊、及該1C内的内部電路都是隔離的,使負載電 流的變化不會進入電源供應電路的佈線而引發工作雜訊。 低電壓電源供應電路中之符號LSD表示一位準移動(位準 降低)電路,該位準移動電路將經由高電壓電源供應電路 供應的3 · 3伏之一大振幅信號轉換成一個可在低電壓電源 供應電路中處理的1 · 2伏之小振幅信號。該LSI)可以是圖 3(a)所示之電路’其中M〇s電晶體(1〇2)及(1〇3)具有較厚 五、發明說明(24) 的閘極絕緣層,且最好θ 、 路的MOS電晶體相同疋以與用來形成高電壓電源供應電 較厚的閘極絕緣層。^氧化物層形成製程來形成該一等 是高電魔電源供應電=電,體⑽)及⑴以 不是低電堡電源供應電路J(即U2微米),而 在圖19所示範圍中的 φ l k長度(即〇· 2微米)。 了位準降低電路LSD之外如/士電路之各M0S電晶體中,除 通道長度等於低電壓電源徂、較薄的閘極絕緣層,且其 微米)。 m原供應電路的最小通道長度(即0.2 高電壓電源供應電路中之LSU卜LSU4是位準移動雷政 用以使用諸如圖4(a)所示之雷疋準移動電路, 準提高電路,而將低電壓電听所述之任何其他位 丨振π ^ %植mo。 供應電路所供應的I 2伏之 小振巾w彳5號k升到3. 3伏之大振幅信號。 I肝1及INV2構成一前置緩衝電路 PB1、NB1。可利用圖20(a)所干夕^ 4 + 輸出緩衝裔 ^ 所不之反相電路構成INV1及 INV2。係在一較大面積中形成輪出緩衝器ρΒι、Νβι,使這 些輸出緩衝器具有較低的輸出阻抗,且因而也具有較大的 輸入(閘極)電容量。這些前置緩衝器具有下列的功能及組 態。 (1) 各珂置缓衝益降低位準移動電路LSU1、LSU2之負載 電容量,且該等位準移動電路LSU1、LSU2的各設計參數之 設定不會受到輸出缓衝器的較大輸入電容量之限制。 (2) 交叉耦合端的各PMOS電晶體(例如pM〇s電晶體 (300-303))之導通阻抗被設定為大於輸入端的各關〇5電晶
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五、發明說明(25) -— 體(例如NMOS電晶體(3〇4)、(3〇5))之導通阻抗, 信號I及/1可使位準移動電路LSU1、LSU2之先前輪 \入 f相。$ 了藉由降低交又耦合端《阻抗而直接驅動輸:缓 衝器,必須進-步降低輪入M〇s電晶體之阻抗動輪出緩 對所佔用面積及電力消耗是不利的。因此n形 能加以分配,使該位準各疋件的功 由該前置緩衝器驅動輪4 Λ 、的功能,而 體時,對於輸出緩衝;出;輸:端具有咖電晶 言,係按照自小到大掸 ·广1〜—位準移動電路而 邏輯"1"時的輸出阻抗。、而的、疋母一電路於輸出一 同的順序而決定每—電„的。情形中,也是按照相 考慮到將於下文中說明:雨出邏? 〇"時的輸出阻抗。 輸出緩衝器、位準移動蜇2出緩衝器之切換特性時,對於 自小到大增加的順序ί = 置緩衝器…係按照 端具有PMOS電晶體時=,出阻抗。同樣地,當輸入 位準移動電路而言 輸出緩衝器、t置緩衝器、及 —電路於輸出一邏輯” 〇,,^=自小到大增加的順序而決定每 凊形中’也是按照相同的 > 雖*、、、在大部分的 "1 "時的輸出阻抗,但是 '、疋母一電路於輸出邏輯 衝器之切換特性時,亦n到將於下文中說明的輸出緩 出緩衝裔、位準移動電路、 丨貝序改支為按照輸 順序。 及刚置綾衝器自小到大增加的 (3)當輸出緩衝器自弁A,k 應避免兩個MOS電晶體的==.g恶移到反相狀態時, f v通,或者這兩個M〇s電晶體
第28頁 五 '發明說明(26) 同時^通的這段時間應較短。亦即’最好是兩個MOS電晶 f較早斷路,且較遲導通。所要傳送到輸出端點I/O的信 號之波形最好是有相當程度的緩升緩降,這是因為信號波 开y的過分陡崎之尾緣或前緣有可能在環繞的外部接腳中及 印刷電路板的佈線中誘發差動雜訊。考慮到這些要點時, 即可決定各前置緩衝器之輸出阻抗。 ’及極係連接到前置缓衝器的輸入端之MOS電晶體N1及P1 避免了因MOS電晶體PB1及NB1的同時導通而產生的大直 通電流’原先上述情形是有可能發生的,這是因為當已建 立了電源供應電壓Vddq但尚未建立電源供應電壓Vdd時(所 決定的電源供應電壓導通順序使VddQ的建立先於Vdd),並 未界定來自低電壓電源供應電路的信號;當打開所用一系 統的電源供應器時’可能發生上述的情形。當P B 1的閘極 ,壓處於低位準"L"時,P1導通,且於NB1的閘極電壓處於 南位準’’ H’'時’ N1導通。假設一正常作業,在PB1及NB1都 斷路且N1及P1也都斷路的高輸出阻抗模式中,因而不會影 響到正常作業。在只有PB1及NB1中的一個導通之低輸出阻 抗模式中’處於導通狀態的電晶體N丨或?1動作而使已在斷 路狀態的另一電晶體保持斷路狀態,因而實際上對正常作 業沒有影響。在正常作業中,?]81及〇1不得同時導通,因 而並未供應非正常狀態的輸入電壓(亦即,當PB 1的閘極電 壓處於低位準且NB 1的閘極電壓處於高位準時的狀態)。當 在上述情形中並未界定來自低電壓電源供應電路的信號 時’即有可能發生此種非正常狀態。然而,當狀態接近一
第29頁 五、發明說明(27) 非正常狀態時,N1及P1即開始導通,且動作而沿著同一方 向改變PB1及NB1之閘極電壓,因而最後將只導通ρβ1及Νβΐ 的其中一個。 MOS電晶體Ν2-Ν5對上述情形中電源供應電壓導通時避免 直通電流的情形提供較大的保證。當電源供應電壓導通, 且位準移動電路LSU1的輸出Q&/Q開始上升時,Ν3開始導 通,將輸入/ I拉到低位準,並將輸出Q拉到高位準。同樣 地,N2也開始導通,將輸出/Q拉到低位準,並將輸出q拉 到高位準。亦即,當電源供應電壓導通時,N2及㈣都動 作,而將位準轉換電路LSU1的輸出Q拉到高位準。於正常 作業中’當輸入I處於高位準時’輸出Q處於高位準。此時 N2及N3動作’而將輸出Q移到高位準,亦即沿著相同的方 向移動此外’當輸入丨處於低位準時,N2及⑽斷路。因 此N2及⑽對基於輸入I及/1的輸出Q及/Q之邏輯運v 不利的影響。 、科硬τ亚無、 以類似於_之方式工作,因而將省略對其 /出端點別在於:對位準移動電路LSU的輪入及 反’目而在電源供應電壓導通時,係將輸出Q拉 低:ί在電:供應電壓導通時,N2-N5將LSU2的輸出Q拉到 作用而使ΐ !1的輸出Q拉到高位準,所以LSU1及LSU2 應電壓導通時,°丨因此’如果在電源供 丄1乂早工作,則只將使輸出緩衝器 五、發明說明(28) PB1及NB1的其中之一導通。如果N2-N5較早工作,則將使 輸出緩衝器ΡΒ1及ΝΒ1都斷路。不論在哪一種情形,都不會 使輸出緩衝器ΡΒ1及ΝΒ1同時導通。 當電源供應電壓導通時,Ν6以類似之方式將位準移動電 路LSU3的輸出Q拉到高位準’因而使輸入/輸出端點"ο的 狀態不會傳送到内部電路I η。此外,當電源供應電壓導通 時,Ν7將位準移動電路LSU4的輸出Q拉到高位準,因而使 提升電晶體Ρ3斷路。 與LSU3、LSU4中之情形相同,可省略連接到LSU2的Ν4及 Ν5的其中之一’也可省略連接到LSU1的心及⑽的其中之 ESDI及ESD2是如圖20(d)所示的靜電破壞保護電路,可 使輸出緩衝器ρ β 1 ' N B1的閘極絕緣層於—汤浪電壓進入輸 入/輸出端點I / 〇時不會受到破壞。 a 請再參閱圖19,一電阻R1及M0S電晶體P2與N8構成一電 路’該電路使'’反或”閘N〇R2之閘極絕緣層於一湧浪電壓 入輸入/輸出端點I /〇時不會受到破壞。電阻.及電日曰 體N9構成一電路’該電路使提升電晶體p3之閘極絕緣層曰曰 湧浪電壓進入輸入/輸出端點丨/〇時不會受到破壞。曰、 = D3-ESD1〇是靜電破壞保護電路,且可以圖2〇(e)所示 :J構成該等靜電破壞保護電路。f —诱浪電壓進 =電源供應電壓Vdd與VddQ之間、_與以叫之間 不 糾q之間’或…與一之間(當將κ安裝在印刷電: 卞1“及以叫通常是連接到該印刷電路板上,但是當有板 五、發明說明(29) 量測該I C對湧浪電壓的耐受性之特定需要,而以單一裝置 之方式處理該1C時,Vss及Vddq是斷路的),並流經圖丨9左 方的低電壓電源供應電壓負載電路及圖19右方的高電麼電 源供應電壓附在電路時,這些保護電路可使位準移動電路 LSU1-LSU4的閘極絕緣層不會受到破壞。在圖2〇(e)所示之 電路中’ 一電阻R3與寄生電容配合’而使—湧浪電壓的波 开;平滑,並且也在一旁通電流流經一保護裝置N 1 6或p 1 6 %,產生一電麼降,因而使施加到連接到位準移動電路 LSU1-LSU4的MOS閘極之輸出端點0上之湧浪電壓受到限 制。當一濟浪電壓使節點ί之電位比電源供應電壓”的更 為j電位時,連接到節點!端的ρ丨6之源極接面(ρΝ接面)受 到刖向偏壓,而經由連接到該接面及電源供應電壓的 N型基底(N型井形區)在節點工與電源供應電壓vddq之間形 成一湧浪電屋旁路。當__靖.,自Φτ / + A r /勇/良電壓使卽點I的電位比電源 供應電壓V d d q更為負電位a丰,;查姑丨〜 Α ,巧另屯位—,連接到卽點I端的PI 6之汲極 f面®沦者相反方向受到破壞,而經由連接到該接 應電壓Vddq_型基底(N型井形區)(或又經由 、勇:雷:接面)在即點1與電源供應電壓¥_之間形成 一 '/勇浪電壓旁路。P 1 β H ,么土 VHrln ^ m ^ ^ ^ 之閘極係連接到電源供應電壓
Vddci 口而〉及極接面中之雪:1县故洛*·»丄 電壓之絕對值。 之-场強度較A,因而降低了破壞 時當良Λ壓Ϊ力:到節點1與電源供應電壓v…之間 形成★路 Α §係在節點1與電源供應電壓Vssq之間 形成一旁路,與前文所述的情形相反。
第32頁 五、發明說明(30) 在正常的作業中’並未對節點I端的p 1 6與N1 6間之没極 接面施加前向偏壓’也未經由破壞電壓而施加反向偏壓。 此外’ P16及N16之閘極及源極都短路,因而使?16及~16都 斷路。因此’各保護電路不會影響到正常的邏輯運算。 在圖19所示的高電壓電源供應電路單元中設有前文所述 之靜電破壞保護裝置。所形成的閘極絕緣層較厚,而使保 瘦裝置本身不會受到破壞。 最好是將圖1 9所示之輸入/輸出電路配置成在多個晶片 的各銲墊附近之標準電路。根據IC的使用方式及種類,輸 入/輸出端點I/O可以只用於輸入,或只用於輸出,或同時 用於輸入及輸出。圖2 1所示之實施例可以使不必要的輸入 /輸出電路在實質上無法工作。C 1 — c 1 〇表示各"虛線”點, 由於在低電壓電源供應電路與高電壓電源供應電路之間並 無接線,所以這些"虛線"點使高電壓電源供應電路的一特 定電路無法工作。s卜S10示出:當以上述形式切斷各輸入 路徑時’係將各輸入固定於一個具有低阻抗之特定邏輯位 準。S1-S10係經由1C的内部接線而連接到Vssq(向下箭頭) &Vddq(向上箭頭)。當只將端點I/O用於諸如輸入端點 時’係在各點C7 -C 1 0上切斷這些線路(並未提供接線圖 案)’且位準移動電路LSU1、LSU2之輸入I及/丨係連接到圖 不之各電源供應電壓,而使輸出缓衝器PB1及NB1都斷路。 由於係將位準移動電路的各輸入固定於一特定的邏輯位 準’所以各緩衝器並不執行切換,因而避免了錯誤的作業 及電力的浪費。由於儘量固定先前各級電路之輸入,所以
第33頁 五 發明說明(31) 有=無須増加下一級電路之複雜性。 示出一種在電源供應電壓導通時用來避免可能 :,,=出緩衝器m細的直通電流的電路之另一免了: 例。在该圖中,係以相同的代 _ _ 貫* /it is η ^ •龙表.不與圖19所示對摩的裳 件相冋之零件。如圖22(b)所示 对應的零 波產生電路,嗜電路在電为仳庙代唬06表不一單觸發脈 定時門由A 電在電源供應電壓Vddq導通後的一段特 B產生脈波〇sp。在電源供應電壓導通之德,姑 波OSP導通MOS電晶體N1及P1 ,使反相IN ,〇脈 分別成為-低位準及一高位準使= ΊΙΝν2之輸出 _ ^ ^ 亚在下一級電路t你Α山 緩衝器ΡΒ1及NB1斷路。連接其 輸出 八r μ 士々、 *八他輸入/輸出電路的類似部 =(、士由各緩衝器)所共用之該單觸發脈波產生電路〇g =,可以較小的晶片面積整合各輸入/輸出電路,並可在 始應電壓導通時設定各位準移動電路lsui_lsu4之起 圖23不出圖19所示輸入/輸出電路的配置之一較佳實施 例0 、 如圖23所示,係沿著一晶片末端部分(22〇1)而平行配置 複數個丨/0銲墊(22 02 )。係沿著一個垂直於該晶片末端的 方白 在接近曰曰片末知處配置圖19所示之電路。NMOS緩衝 器( 220 3 )及PMOS緩衝器( 2204)是圖19所示輸出緩衝器之 MOS電晶體MB 1及PB 1 ’且係在圖示各I /〇銲墊的側面配置該 4 Μ 0 S電晶體N B1及P B1。在該晶片的接近内侧處配置有靜 電破壞保護電路ESDI及ESD2(2205)、位準提升電路 (2206)、前置緩衝器(2207)、位準移動電路(2208)、及三
第34頁 五、發明說明(32) 一 •想邏輯運算電路(2209)。 $源供應電壓接線係配置在第三及第四金屬接線層,以 便沿著一個平行於該晶月末端的方向而在各相鄰電路單元 之間延伸。Vssq及Vddq係佈線在( 22 0 3 )上,Vssq及”仏係 佈線在( 2204 )上,Vssq係佈線在(22 05 )上,”切係佈線在 ( 220 6 )上,Vssq係佈線在(22〇7)上,”“係佈線在(22〇8) 上’Vss及Vdd係佈線在(2209)上。 下文將說明電源供應電壓間保護裝置之組態,此種組態 可同樣適用於如同本發明的半導體積體電路裝置一般使^ 了複數個電源供應電壓之晶片。本實施例之半導體積體電 路褒置尤其採用了一種三重井形結構。下文中將說明此種 三重井形結構的電源供應電壓間保護裝置的一種特別有 率之組態。 卞 在使用不同電壓的複數個電源供應器之晶片中(或者甚 至根據電源供應器雜訊的大小而分別設有相同電壓的若干 電源供應器),有數種的電源供應電壓接腳。為了讓靜帝 易於逸出並因而提高此種晶片中之靜電介質強度,將諸^如 MOS電晶體及二極體等的裝置***各電源供應電壓與接地 點之間、及不同的電源供應電壓之間是有效的。在此種情 形中,所作的連線應使在正常使用狀況中提供的偏壓下^ 正向方向上不會有電流流過’也應在只有幾百倒幾千伏的 靜電進入晶片時才會沿著反向方向有電流流過。 在三重井形結構的情形中,可以下列四種方式製造〜個 二極體:在一 P型基底與一 N型元件區之間、在—N型元件
五、發明說明(33) --- 區與一P型井形區之間、在一p型井形區與一N型擴散層之 間、以及在一 N型井形區與—p型擴散層之間。儘量縮小晶 片面積且使寄生元件效應較小所用的方法取決於該晶片所 要連接的電源供應器之種類。 下文中將說明本發明實施例的此種保護裝置之一種特別 有效率的組態。 圖24 (a)示出在一個具有p型矽基底且供應有vss的二極 體中進行圖24(b)所示的二極體連線時形成一個二極體的 特別有效率的方式之一實例。 圖24(&)示出一矽基底(1>型)(23〇1)、一元件形成區(^ 型)(23 02)、一N型井形區(2 303 )、一P型井形區(2304 )、 N型擴散層(2305)、一 P型擴散層(2306)、一個以在p型 基底及該N型擴散層(2305)上形成的一 P型井形區形成之二 極體(2307)、一個以在N型裝置形成區(2302)(施加VDDQ的 偏壓)及該P型擴散層(2306)上形成的該N型井形區(2303) 形成之一極體(2308)、一個以在N塑裝置形成區(2302)(施 加VDD的偏壓)及該p型擴散層(2306)上形成的該N型井形區 (2303)形成之二極體(23 08a)、一個以在N型裝置形成區 (2302)及該N型擴散層(2305)上形成的該P型井形區(2304) 形成之二極體( 2 30 9 )、以及一個以在該P型基底(2301)及 該P型擴散層(2306)上形成的一 N型井形區形成之二極體 (2310)。 在石夕基底為P型且供應有V S S的一晶片之情形中,先考慮 第一點’隶好是利用與基底同一導電類型的p型井形區(不
第36頁 五、發明說明(34) --- 要利用N型元件形成區),而直接在p型基底上形成連接到 VSS的二極體。以此種方式形成的二極體具有最小的面 積’並無寄生元件作業,且亦可將VSS傳送到P型基底。 再考慮第二點,最好是利用N型井形區而在N型裝置元件 區上形成連接到VDDQ的二極體。以此種方式形成的二極體 具有最小的面積,並無寄生元件作業,且亦可將VDDQ傳送 到N型元件形成區。 然後考慮第三點,最好是利用並未形成任何N型元件形 成區的N型井形區,而直接在p型基底上形成與上述兩類二 極體不同的一二極體。以此種方式形成的二極體具有最小 的面積,且並無寄生元件作業。 圖25(a)、25(b)、及25(c)示出本實施例的電源供應電 壓間保護裝置之其他實施例。 圖25(a)示出在一個具有一 p型石夕基底且供應有Vss的晶 片中進行圖25(b)所示的MOS電晶體連線時形成一個電 晶體的特別有效率的方式之一實例。圖2 5 (c )示出圖2 5 (a) 所示電路之一修改。 圖25(a)示出一矽基底(P型)(2401)、一元件形成區(N 型)(2402)、一N型井形區(2403)、一P型井形區(2404)、 一 N型擴散層( 24 05 )、一P型擴散層( 2406 )、一閘極 (2411)、一個在p型基底上形成的一 p型井形區上之n通道 MOS電晶體(2407)、一個在該N型元件形成區(2402)(施加 VDDQ之偏壓)上形成的該N型井形區(2403)上之P通道MOS電 晶體( 2 408 )、一個在該N型元件形成區( 2402 )(施加VDDQ之
五、發明說明(35) 偏壓)上形成的該P型井形區(2404)上之N通道MOS電晶體 (240 9)、以及一個在該p型基底(24〇1)上形成的一N 區上之P通道MOS電晶體(2410)。 在矽基底為P型且供應有VSS的一晶片之情形中,先考慮 第一點,最好疋在並未形成任何N型元件形成區的p型基底 上直接形成連接到VSS的N通道MOS電晶體(因為該1^通道M〇s 電晶體具有與基底相同的p型井形區)。以此種方式形成的
N通道MOS電晶體具有最小的面積,並無寄生 亦可將VSS傳送到Ρ型基底。 疋件作業X 再考慮第二點,最好是在施加VDDq偏壓的Ν型元件形成 區上形成連接到VSSQ之Ν通道MOS電晶體(但該Ν通道^1⑽電 晶體具有Ρ型井形區)。因此’可將VSSQ傳送到通道 電晶體之該p型井形區’且VSSq在電氣上與供應有vs_ 型基底絕緣,因而並無寄生元件作業。 然後考慮第三點,在施加VDD或VDDQ偏壓的N型元件 區上形成與上述兩類N通道M〇S電晶體不同沾 ^ 晶體(但這些N通道議電晶體具有P = =)-N通道,電 :VSSQ傳送到㈣通道’電晶體之該p型井形區因:二 y既上與供應有VSS的P型基底絕緣,因而並無寄生元件 對本門技術具有一般知識者當可易於了解在 述及的本發明之各種修改。應將基本上 文"兄月中 進現階段最高技術所揭示的事項而作的所右^,發明為推 在本發明的精神及範圍内。 類修改視為
Claims (1)
- 六、申請專利範圍 1. —種位準降低之位準轉換電路,包含: 差動輸入裝置,用以接收一第一振幅的互補輸入信 號;以及 輸出裝置,用以輸出一個具有一小於該第一振幅的第 二振幅之信號。 2. —種位準降低之位準轉換電路,包含: 分別被配置成接收一第一振幅的互補輸入信號之第一 及第二場效電晶體;以及 極性與該第一及第二場效電晶體的極性相反之第三及 第四場效電晶體, 其中該第一及第二場效電晶體之源極係耦合到一第一 電壓位準,該第三及第四場效電晶體之源極係耦合到一第 二電壓位準,且該第二場效電晶體之汲極及該第三場效電 晶體之閘極係耦合到該位準降低的位準轉換電路之一輸出 節點。 3. 如申請專利範圍第2項的位準降低之位準轉換電路, 其中該互補輸入信號之接地位準起伏比該第一及第二場效 電晶體的臨界電壓高出該位準轉換電路的電源供應電壓之 一半。 · 4. 一種位準降低之位準轉換電路,包含: 一第一 N MOS電晶體,用以在其閘極接收一對差動輸入 信號中之一輸入信號,且該第一 NMOS電晶體具有一個連接 到一第一電壓之源極; 一第二NMOS電晶體,用以在其閘極接收該對差動輸入第39頁 六、申請專利範圍 信號中之另一輸入信號,且該第二NMOS電晶體具有一個連 接到該第一電壓之源極; 一第一PMOS電晶體,該第一PMOS電晶體具有:一個連 接到一第二電壓之源極、一個連接到該第一NMOS電晶體的 一汲極之汲極、以及一個連接到該第二NMOS電晶體的該汲 極之閘極,以及 一第二PMOS電晶體,該第二PMOS電晶體具有:一個連 接到該第二電壓之源極、一個連接到該第二NMOS電晶體的 該汲極之汲極、以及一個連接到該第一NMOS電晶體的該汲 極之閘極。 5. 如申請專利範圍第4項的位準降低之位準轉換電路, 其中該第一及第二PMOS電晶體的閘極氧化物層之厚度薄於 該第一及第二NMOS電晶體的閘極氧化物層之厚度。 6. 如申請專利範圍第4項的位準降低之位準轉換電路, 其中該第一及第二PMOS電晶體之臨界電壓低於該第一及第 二NMOS電晶體之臨界電壓。 7. 如申請專利範圍第4項的位準降低之位準轉換電路, 又包含一個耦合到該第二NMOS電晶體的汲極之反相器。 8. —種半導體積體電路裝置之改良,該半導體積體電路 裝置具有複數個電路單元,該等電路單元中之至少兩個電 路單元具有不同的各別工作電壓,該改良包含一位準降低 之位準轉換電路,用以轉換自一高電壓電路單元接收的一 信號之位準,以便供應到一低電壓電路單元; 其中該位準降低之位準轉換電路包含:差動輸入裝第40頁 六、申請專利範圍 置’用以接收一第一振幅沾认 τ 田的互補輸入信號;以及輸出裝 置,用以輸出一個具有―丨认—咕 丄一 丨、於該第一振幅的第二振幅之信 號。 . 9. 一種半導體積體電路裝置,包含. 一位準提高之位準轉換電路; 輸出缓衝電路,該輸出緩衝電路包含一個源極係連 接到一第一電壓之第一PM〇s電晶體、及一第一關〇s電晶 體該帛i^MOS電B曰體之沒極係連接到該第一電晶趙 之沒極,且該第一題〇S電晶體之源極係連接到一基準電 壓’其中輸入k號係輸入到該第_pM〇s電晶體及該第_ NM0S電晶體之閘和ί ’且該第—NM〇s電晶體之沒極係用來作 為一輸出端,其中該輸出緩衝電路接收該位準轉換電路 出之信號;以及 在该位準提咼的位準轉換電路與該輸出:緩衝電路之 間,一第y反相器電路係連接到該第一pM〇s電晶體之閘 極,且:苐二反相器電路係連接到該第一NM0S電晶體之閘 極,一第二NM0S電晶體之汲極係連接到該第一反相器電路 之輸入端,該第二⑽〇S電晶體之源極係連接到該基準電 壓,且該第二NM0S電晶體之閘極係連接到該第二反相器電 路之輸出端,以及一第二PM〇s電晶體之汲極係連接到該第 二反相器電路之輸入端,該第二PM〇s電晶體之源極係連接 到該第一電壓,且該第二PM〇s電晶體之閘極係連接兮 一反相器之輸出端。 10.如申請專利範圍第9項之半導體積體電路裝置,其中第41頁 六、申請專利範圍 當該輸入信號處於低位準之同時該第一電壓為高位準時, 大致沒有電流流經該第一電壓與該輸出缓衝電路的該基準 電壓之間。 11. 一種半導體積體電路裝置,包含: 一位準提高之位準轉換電路; 一輸出緩衝電路,該輸出緩衝電路包含一個源極係 連接到一第一電壓之第一 PMOS電晶體、及一第一 NMOS電晶 體,該第一NMOS電晶體之汲極係連接到該第一PMOS電晶體 之汲極,豆該第一NMOS電晶體之源極係連接到一基準電 壓,其中輸入信號係輸入到該第一PMOS電晶體及該第一 NMOS電晶體之閘極,且該第一NMOS電晶體之汲極係用來作 為一輸出端,其中該輸出緩衝電路接收該位準提高的位準 轉換電路輸出之信號;以及 使電流不會流經輸出緩衝電路之裝置,用以在只有 該第一PMOS電晶體及該NMOS電晶體的其中之一導通時,使 電流不會流經該輸出缓衝電路。 12. —種位準提高之位準轉換電路,包含: 被配置成接收一第一振幅的互補輸入信號之第一及 第二場效電晶體,其中該第一及第二場效電晶體之源極係 搞合到一第一電壓位準; 被配置成接收該第一振幅的該互補輸入信號之第三 及第四場效電晶體,該第一及第二場效電晶體之極性與該 第三及第四場效電.晶體之極性相反,·其中該第三及第四場 效電晶體之汲極係分別耦合到該第一及第二場效電晶體之第42頁 六、申請專利範圍 汲極; 第五及第六場效電晶體之極性相反,其中該第五場 效電晶體之閘極係耦合到該第四場效電晶體之汲極、及該 位準轉換電路之一輸出節點,該第六場效電晶體之閘極係 耦合到該第三場敢電晶體之汲極,且該第三及第四場效電 晶體之源極係分別耦合到該第五及第六場效電晶體之汲 極;以及 一第七場效電晶體之源極係連接到一第二電壓位 準,該第七場效電晶體之閘極係連接到接地點,該第七場 效電晶體之沒極係連接到該第五及第六場效電晶體之源 極。 13. —種位準提高之位準轉換電路,包含: 一第一 NMOS電晶體,用以在其閘極接收一對差動輸 入信號中之一輸入信號,且該第一NMOS電晶體具有一個連 接到一第一電壓之源極; 一第二NMOS電晶體,用以在其閘極接收該對差動輸 入信號中之另一輸入信號,且該第二NMOS電晶體具有一個 連接到該第一電壓之源極; 一第一 PM0S電晶體,用以在其閘極接收該對差動輸 入信號中之該一輸入信號,且該第一 P Μ 0 S電晶體具有一個 連接到該第一 NMOS電晶體的汲極之汲極; 一第二PM0S電晶體,用以在其閘極接收該對差動輸 入信號中之該另一輸入信號,且該第二PM0S電晶體具有一 個.連接到該第二N Μ 0 S電晶體的汲極之汲極;第43頁 六、申請專利範圍 該第三及第四PMOS電晶體之汲極係分別連接到該第 一及第一PMOS電晶體之源極;以及 一第五PMOS電晶體之源極係連接到一第二電壓,該 第五PMOS電晶體之閘極係連接到接地點,且該第五電 a曰體之及極係連接到該第三及第四ρ μ 〇 g電晶體之源極。 1 4.如申請專利範圍第丨3項的位準提高之位準轉換電 路,又包含一個耦合到該第二NM〇s電晶體的汲極之反相 器。 15. —種位準提高之位準轉換電路,包含: 一第一 NMOS電晶體,用以在其閘極接收一對差動輪 號中之一輸入信號,且該第一關〇3電晶體具有—個 接到一第一電壓之源極; 丄。一第二NMOS電晶體,用以在其閘極接收該對差動輸 〇,號中之另一輸入信號,且該第二關〇s電晶體具有— 連接到該第一電壓之源極; 入第一pmos電晶體,用以在其閘極接收該對差動輪 =號中之該一輸入信號,且該第一 PM〇s電晶體具有—個 逆接到該第一 NM0S電晶體的汲極之汲極; 入—第二PMOS電晶體,用以在其閘極接收該對差動輪 個^號中之該另一輸入信號,且該第二PM0S電晶體具有一 接到該第二NM0S電晶體的j:及極之汲極; 〜 °亥第二及弟四Ρ Μ 0 S電晶體之汲極係分別連接到該笛 〜及第二PMOS電晶體之源極;以及 —個耦合到該第二NM0S電晶體的汲極之反相器。 六、申請專利範圍 16. —種位準提高之位準轉換電路,包含: 具有耦合到一第一電壓的各別源極之第一及第二 NMOS電晶體; 具有一汲極之一第一 PMOS電晶體,該汲極係耦合到 該第一及第二NMOS電晶體之汲極; 具有一汲極之一第二PMOS電晶體,該汲極係耦合到 該第一PMOS電晶體之源極; 其中該第一NMOS電晶體及該第二PMOS電晶體之閘極 被配置成接收第一對互補輸入信號中之一輸入信號,且其 中該第二NMOS電晶體及該第一PMOS電晶體之閘極被配置成 接收第二對互補輸入信號中之一輸入信號; 第三及第四PMOS電晶體; 具有一汲極之一第三NMOS電晶體,該汲極係耦合到 該第三及第四PMOS電晶體之汲極; 一第四NMOS電晶體,該第四NMOS電晶體之汲極係耦 合到該第三NMOS電晶體之源極,且該第四NMOS電晶體之源 極係耦合到該第一電壓; 其中該第三PMOS電晶體及該第三NMOS電晶體之閘極 被配置成接收該第一對互補輸入信號中之另一輸入信號, 且其中該第四PMOS電晶體及該第四NMOS電晶體之閘極被配 置成接收第二對互補輸入信號中之另一輸入信號; 一第五PMOS電晶體’該第五PMOS電晶體之源極係、_ 合到一第二電壓,該第五P Μ 0 S電晶體之問極係輕合到該第 三及第四PM0.S電晶體之汲極,且該第五PMOS電晶體之沒極第45頁 六、申請專利範圍 係耦合到該第二PMOS電晶體之源極;以及 一第六Ρ Μ 0 S電晶體,該第六Ρ Μ 0 S電晶體之源極係耦 合到該第二電壓,該第六PMOS電晶體之閘極係輕合到該第 一及第二NMOS電晶體之汲極,該第六PMOS電晶體之汲極係 耦合到該第三及第四PMOS電晶體之源極。 1 7.如申請專利範圍第1 6項的位準提高之位準轉換電 路,又包含一個耦合到該第三NMOS電晶體的汲極之反相 器。 18. —種位準提高之位準轉換電路,包含: 一個被配置成接收至少兩個輸入信號之"反或,,電 路, 一個被配置成接收該等至少兩個輸入信 號之”反及,,電路;以及 補 在功能上耦合該"反或"電路及該”反及"電路之 置,用以使該位準提高之位準轉換電路提供—個 二 至少兩個輸入信號的邏輯"或"之輸出 Η %兮為^ % 兩個輸入信號中之任一輸入信號變成於;等至少 號之振幅大於該等至少兩個輸入信號之振幅時,5亥輸出信 19· 一種位準提高之位準轉換電路,包'"含®: 一個被配置成接收至少兩個輸入二 一個被配置成接收該等至少兩^ , ι輯電路; 號之"反及"電路;J 輪入信號的互補信 在功能上耦合該邏輯電路及該"反 用以使該位準提高之位準轉換電路執 、置’ 半锊換%峪執仃該邏輯電路對該等六、申請專利範圍 至少兩個輸入信號執行的邏輯運算之反相,且於該等至少 兩個輸入信號中之任一輸入信號變成高位準時,該輸出信 號之振幅大於該等至少兩個輸入信號之振幅。 20. —種位準轉換電路,包含: 具有分別耦合到一第一電壓的各別源極之第一及第 二NMOS電晶體; 一第一 PMOS電晶體,該第一PMOS電晶體之汲極係耦 合到該第一及第二NMOS電晶體之汲極; 一第二PMOS電晶體,該第二PMOS電晶體之汲極係耦 合到該第一PMOS電晶體之源極; 其中該第一NMOS電晶體及該第二PMOS電晶體之閘極 被配置成接收第一對互補輸.入信號中之一輸入信號,且其 中該第二NMOS電晶體及該第一PMOS電晶體之閘極被配置成 接收第二對互補輸入信號中之一輸入信號; 第三及第四PMOS電晶體; 具有一汲極之一第三NMOS電晶體,該汲極係耦合到 該第三及第四PMOS電晶體之汲極; \一第四NMOS電晶體,該第四NMOS電晶體之汲極係耦 合到該第三NMOS電晶體之源極,且該第四NMOS電晶體之源 極係耦合到該第一電壓; 其中該第二PMOS電晶體及該第二N Μ 0 S電晶體之問極 被配置成接收該第一對互補輸入信號中之另一輸入信號, 且其中該第四PMOS電晶體及該第四NMOS電晶體之閘極被配 置成接收第二對互補輸入信號中之另一輸入信號;第47頁 六、申請專利範圍 一第五PMOS電晶體,該第五PMOS電晶體之源極係耦 合到一第二電壓,該第五PMOS電晶體之閘極係耦合到該第 三及第四PMOS電晶體之汲極,且該第五PMOS電晶體之汲極 係耦合到該第二PMOS電晶體之源極; 一第六PMOS電晶體,該第六PMOS電晶體之源極係耦 合到該第二電壓,該第六PMOS電晶體之閘極係耦合到該第 一及第二NM0S電晶體之汲極,該第六PMOS電晶體之汲極係 耦合到該第三及第四PMOS電晶體之源極;以及 一反相器,該反相器被配置成接收第二對互補輸入 信號中之該一輸入信號,並將第二對互補輸入信號中之該 另 一輸入信號輸出到該第四PMOS電晶體及該第四NM0S電晶 體之閘極。 2 1.如申請專利範圍第2 0項之位準轉換電路,其中當第 二對互補輸入信號中之該一輸入信號處於低位準時,該位 準轉換電路之輸出必然是高位準。 2 2.如申請專利範圍第2 0項之位準轉換電路,其中當第 二對互補輸入信號中之該一輸入信號處於低位準時,不會 有自該第二電壓流到該第一電壓之直通電流。 2 3.如申請專利範圍第2 0項之位準轉換電路,其中該第 二NM0S電晶體、該第二PMOS電晶體 '該第四NM0S電晶體、 及該第四PMOS電晶體之閘極長度小於該第一NM0S電晶體、 該第一PMOS電晶體、該第三NM0S電晶體、及該第三PMOS電 晶體之閘極長度。 2 4.如申請專利範圍第20項之位準轉換電路,其中當第第48頁 六、申請專利範圍 ' 二對互補輸入信號中之該一輸入信號處於高仿 準轉換電路之輸出必然是低位準。 準^ ’該# 25. —種位準轉換電路,包含: 一個被配置成在閘極上接收一第一輪入信號之第一 NMOS電晶體; ° ~ 一個被配置成在閘極上接收該第一輸入信號的互補 信號之第二NMOS電晶體; 一個被配置成在閘極上接收該第一輸入信號之第一 PMOS電晶體,該第一PMOS電晶體之汲極係輕合到^亥第一 NMOS電晶體之汲極; 人 一個被配置成在閘極上接收該第一輸入信號的該互 補號之第·一 Ρ Μ 0 S電晶體’該第二Ρ Μ 0 S電晶體之,.及^極係搞 合到該第二NMOS電晶體之汲極; 一第三PM0S電晶體,該第三PM0S電晶體之源極係連 接到一第一電壓,該第三PM0S電晶體之閘極係連接到'該第 二NMOS電晶體及該第二PM0S電晶體之汲極’且該第三PM〇s 電晶體之汲極係連接到該第一PM0S電晶體之源極; 一第四PM0S電晶體,該第四PM0S電晶體之源極係連 接到該第一電壓,該第四PM0S電晶體之閘極係連接到第一 NMOS電晶體及該第一PM〇s電晶體之汲極,且該第四pM〇s電 晶體之汲極係連接到該第二PM0S電晶體之源極; 一第三NMOS電晶體,該第三NMOS電晶體之源極係耗 合到一第二電壓,該第三關⑽電晶體之閘極被配置成接收 一第二輸入信號,且第三NM0S電晶體之汲極係連接到該第第49頁一及第二NMOS電晶體之源極;以及 一第五PM0S電晶體,該第五PM0S電晶體之源極係耗 合到該第一電壓,該第五PM0S電晶體之閘極係連接到該第 三NM0S電晶體之閘極,且該第五pm〇S電晶體之沒極係^接 到該第二NM0S電晶體及該第二PM0S電晶體之及極 26· —種位準轉換電路,包含: 一第一NM0S電晶體,該第一NM0S電晶體之源極係耦 合到一第一電壓,該第一 NM0S電晶體之閘極被配置成接收 一第一輸入信號; 一第二NM0S電晶體,該第二關⑽電晶體之源極係耦 合到該第一電壓’該第二NM0S電晶體之閘極被配置成接收 該第一輸入信號之互補信號; 一個被配置成在閘極上接收該第一輸入信號之第一 PM0S電晶體,該第一pm〇s電晶體之汲極係耦合到該第一 NM0S電晶體之〉及極; 個被配置成在閘極上接收該第一輸入信號的該互 補信號之第二PM0S電晶體,該第二PM0S電晶體之汲極係耦 合到該第二NM0S電晶體之汲極; 一第三PM0S電晶體,該第三PM〇s電晶體之閘極係連 接到6玄第一 N Μ 0 S電晶體及該第二ρ μ 〇 s電晶體之汲極,該第 三PM0S電晶體之及極係連接到該第一pM〇s電晶體之源極; 、一第四PM0S電晶體,該第四pM〇s電晶體之閘極係連 接到該第一NM0S電晶體及該第一pM〇s電晶體之汲極,該第 四PM0S電晶體之沒極係連接到該第二pM〇s電晶體之源極;第50頁 六、申請專利範圍 一第五PMOS電晶體,該第五PMOS電晶體之源極係耦 合到一第二電壓,該第五PMOS電晶體之閘極被配置成接收 一第二輸入信號,且該第五PMOS電晶體之汲極係連接到該 第三及第四PMOS電晶體之源極;以及 一第三NM0S電晶體,該第三NM0S電晶體之源極係連 接到接地點,該第三NM0S電晶體之閘極係連接到該第五 PMOS電晶體之閘極,且該第三NM0S電晶體之汲極係連接到 該第二NM0S電晶體及該第二PMOS電晶體之汲極。 27. —種電路單元,包含: 一位準轉換電路,該位準轉換電路包含: 具有分別耦合到一第一電壓的各別源極之第一及 第二NM0S電晶體; 一第一PMOS電晶體,該第一 PMOS電晶體之汲極係 耦合到該第一及第二NM0S電晶體之汲極; 一第二PMOS電晶體,該第二PMOS電晶體之汲極係 耦合到該第一 PM 0S電晶體之源極; 其中該第一NM0S電晶體及該第二PMOS電晶體之閘 極被配置成接收第一對互補輸入信號中之一輸入信號,且 其中該第二NM0S電晶體及該第一 PMOS電晶體之閘極被配置 成接收第二對互補輸入信號中之一輸入信號; 第三及第四PMOS電晶體; 具有一汲極之一第三NM0S電晶體,該汲極係耦合 到該第三及第四PMOS電晶體之汲極; 一第四NM0S電晶體,該第四NM0S電晶體之汲極係第51頁 六、申請專利範圍 耦合到該第三NMOS電晶體之源極,且該第四NMOS電晶體之 源極係耦合到該第一電壓; .其中該第三PMOS電晶體及該第三NMOS電晶體之閘 極被配置成接收該第一對互補輸入信號中之另一輸入信 號,且其中該第四PM0S電晶體及該第四NMOS電晶體之閘極 被配置成接收第二對互補輸入信號中之另一輸入信號; 一第五PM0S電晶體,該第五PM0S電晶體之源極係 耦合到一第二電壓,該第五PM0S電晶體之閘極係耦合到該 第三及第四PM0S電晶體之汲極,且該第五PM0S電晶體之汲 極係耦合到該第二PM0S電晶體之源極; 一第六PM0S電晶體,該第六PM0S電晶體之源極係 耦合到該第二電壓,該第六PM0S電晶體之閘極係耦合到該 第一及第二NMOS電晶體之汲極,且該第六PM0S電晶體之汲 極係耦合到該第三及第四PM 0S電晶體之源極;以及 一反相器,該反相器被配置成接收第二對互補輸 入信號中之該一輸入信號,並將第二對互補輸入信號中之 該另一輸入~信號輸出到該第四PM0S電晶體及該第四NMOS電 晶體之閘極;以及 一鎖存器,該鎖存器被配置成接收並保持該位準轉 換電路之輸出位準。 2 8.如申請專利範圍第2 7項之電路單元,其中當第二對 互補輸入信號中之該一輸入信號處於低位準時,該位準轉 換電路之輸出必然是高位準。 2 9.如申請專利範圍第2 7項之電路單元,其中當第二對第52頁 六、申請專利範圍 互補輸入信號中之該一輸入信號處於低位準時,不會有自 該第二電壓流到該第一電壓之直通電流。 30.如申請專利範圍第27項之電路單元,其中該第二 NMOS電晶體、該第二PMOS電晶體、該第四NMOS電晶體、及 該第四PMOS電晶體之閘極長度小於該第一NMOS電晶體、該 第一PMOS電晶體、該第三NMOS電晶體、及該第三PMOS電晶 體之閘極長度。 3 1.如申請專利範圍第2 7項之電路單元,其中當第二對 互補輸入信號中之該一輸入信號處於高位準時,該位準轉 換電路之輸出必然是低位準。 32. —種電路單元,包含: 一位準轉換電路,該位準轉換電路包含: 一個被配置成在閘極上接收一第一輸入信號之第 -_S電晶體; 一個被配置成在閘極上接收該第一輸入信號的互 補信號之第二NMOS電晶體; 一個被配置成在閘極上接收該第一輸入信號之第 一PMOS電晶體,該第一PMOS電晶體之汲極係耦合到該第一 NMOS電晶體之汲極; 一個被配置成在閘極上接收該第一輸入信號的該 互補信號之第二PMOS電晶體’該第二PMOS電晶體之>及極係 耦合到該第二NMOS電晶體之汲極; 一第三PMOS電晶體,該第三PMOS電晶體之源極係 連接到一第一電壓,該第三PMOS電晶體之閘極係連接到該第53頁 六、申請專利範圍 第二NMOS電晶體及該第二pm〇S電晶體之汲極,且該第三 PMOS電晶體之汲極係連接到該第一PM〇s電晶體之源極; 一第四PMOS電晶體,該第四pm〇S電晶體之源極係 連接到該第一電壓,該第四PMOS電晶體之閘極係連接到第 一NMOS電晶體及該第一pmos電晶體之汲極,且該第四PMOS 電晶體之汲極係連接到該第二PM〇S電晶體之源極; 一第三NM0S電晶體,該第三NM0S電晶體之源極係 耦合到一第二電壓,該第三NM0S電晶體之閘極被配置成接 收一第二輸入信號’且該第sNM0S電晶體之汲極係連接到 該第一及第二^MOS電晶體之源極:以及 一第五PMOS電晶體,該第五PMOS電晶體之源極係 耦合到該第一電壓’該第五PM0S電晶體之閘極係連接到該 第三NM0S電晶體之閘極,且該第五PM〇s電晶體之汲極係連 接到該第二NM0S電晶體及該第二PMOS電晶體之汲極;以及 一鎖存器’該鎖存器被配置成接收並保持該位準轉 換電路之輸出位準。 33. —種電路單元,包含: 一位準轉換電路,該位準轉換電路包含: 一第一NM0S電晶體,該第一NM0S電晶體之源極係 耦合到一第一電壓,該第—NM0S電晶體之閘極被配置成接 收一第一輸入信號; 一第二NM0S電晶體’該第二NM0S電晶體之源極係 搞合到該第一電壓’該第二NM0S電晶體之閘極被配置成接 收該第一輸入信號之互補信號;第54頁 六、申請專利範圍 一個被配置成在閘極上接收該第一輸入信號之第 一 PMOS電晶體’該第一 PMOS電晶體之没極係麵合到該第_ NMOS電晶體之汲極; —個被配置成在閘極上接收該第一輸入信號的該 互補信號之第二PMOS電晶體,該第:PM0S電晶體之汲極係 耦合到該第二NMOS電晶體之汲極; 一第三PMOS電晶體,該第三PM0S電晶體之閘極係 連接到該第二NMOS電晶體及該第二ρμ〇s電晶體之汲極,該 第三PM0S電晶體之汲極係連接到該第一pMOS電晶體之源 極; 一第四PM0S電晶體’該第四PM0S電晶體之閘極係 連接到該第一 NMOS電晶體及該第一PM0S電晶體之汲極,且 該第四PM0S電晶體之汲極係連接到該第二pM〇s電晶體之源 一第五PMOS電晶體,該第五PM0S電晶體之源極係 耦合到一第二電壓’該第五PM〇s電晶體之閘極被配置成接 收一第二輸入信號,且該第五PM〇s電晶體之汲極係連接 該第三及第四PMOS電晶體之源極;以及 一第二NMOS電晶體,該第三關os電晶體之源極係 連接到接地點,該第三NM0S電晶體之閘極係連接到該第五 p/os電晶體之閘極,且該第三NM〇s電晶體之汲極係連接到 該第二NMOS電晶體及該第二PM〇s電晶體之汲極;以及 一鎖存器,該鎖存器被配置成接收並保待該位準轉 換電路之輸出位準。第55頁 六、申請專利範圍 34. —種半導體積體電路裝置之改良,該半導體積體電 路裝置具有複數個電路單元,該等電路單元中之至少兩個 電路單元具有不同的各別工作電壓,該改良包含一位準提 高之位準轉換電路,用以轉換自一低電壓電路單元接收的 一信號之位準,以便供應到一高電壓電路單元; 其中該位準提高之位準轉換電路包含: 具有分別耦合到一第一電壓的各別源極之第一及 第二NMOS電晶體; 一第一PMOS電晶體’,該第一PMOS電晶體之汲極係 耦合到該第一及第二NMOS電晶體之汲極; 一第二PMOS電晶體,該第二PMOS電晶體之汲極係 耦合到該第一 PMOS電晶體之源極; 其中該第一NMOS電晶體及該第二PMOS電晶體之閘 極被配置成接收第一對互補輸入信號中之一輸入信號,且 其中該第二NMOS電晶體及該第一PMOS電晶體之閘極被配置 成接收第二對互補輸入信號中之一輸入信號; 第三及第四PMOS電晶體; 具有一汲極之一第三NMOS電晶體,該汲極係耦合 到該第三及第四PMOS電晶體之汲極; 一第.四NMOS電晶體’該第四NMOS電晶體之>及極係 耦合到該第三NMOS電晶體之源極,且該第四NMOS電晶體之 源極係耦合到該第一電壓; 其中該第三PMOS電晶體及該第三NMOS電晶體之閘 極被配置成接收該第一對互補輸入信號中之另一輸入信第56頁 ---------—. 六、申請專利範圍 — 號’且其t該第四PMOS電晶體及該第四NMOS電晶體之 被配置成接收第二對互補輸入信號中之另一輪入信號.極 —第五PMOS電晶體,該第五PMOS電晶體之,篇知 柄:到一第二電壓,該第五PM0S電晶體之閘極係轉合二 第三及第四PMOS電晶體之汲極,且該第五PMOS電晶^ ’該 極係輕合到該第二PMOS電晶體之源極; 之及 —第六PMOS電晶體,該第六PMOS電晶體之,、β上 耦合€丨丨好# 原極係 柄《到該第二電壓,該第六pM〇s電晶體之閘極係轉人,于、 第—及第二NMOS電晶體之汲極,且該第六PMOS雷a 到該 係轉合到該第三及第四PM〇s電晶體之源極;以及 及 反相1§ ’該反相器被配置成接收第二對E、、 二L號中之該一輸入信號,並將第二對互補輪入作補輪 =二輸人信號輸出到該第四PM〇s電晶體及該^中之 日日體之閘極。 不^丨NMOS電 Φ @如申請專利範圍第34項之半導體積體電路妒署 备f二對互補輸入信號中之該一輸入信、’其 ㈠,該位準轉換電路之輸出必然是高位準。低位準 中^^°_申請專利範圍第34項之半導體積體電路穿署 時田X :對互補輸入信號中之該一輸入信號處於、低办,其 37 /由有自該第二電壓流到該第一電壓之直通h準 .如申請專利範圍第34項之半導电机。 中該第二龍〇ς t曰贴 吐 肚積篮電路裝置,甘 弟_S電晶體、該第二PM0S電晶體、二其 曰曰祖、該第-PMGS電晶體、該第三咖s電晶體第—咖S電 及該第三第57頁 曰曰曰=、及該第四PM〇s電晶體之閘極長度小於 四_3電 六、申請專利範圍 PMOS電晶體之閘極長度。 3 8.如申請專利範圍第34項之半導體積體電路裝置,其 中當第二對互補輸入信號中之該一輸入信號處於高位準 時,該位準轉換電路之輸出必然是低位準。 39. —種半導體積體電路裝置之改良,該半導體積體電 路裝置具有複數個電路單元,該等電路單元中之至少兩個 電路單元具有不同的各別工作電壓,該改良包.含··具有一 位準提高的位準轉換電路之一個該等電路單元,用以轉換 自一低電壓電路單元接收的一信號之位準,以便供應到一 高電壓電路單元;以及一鎖存器,該鎖存器被配置成接收 並保持該位準提高的位準轉換電路之輸出位準; 其中該位準提高之位準轉換電路包含: 一個被配置成在閘極上接收一第一輸入信號之第 一NMOS電晶體; 一個被配置成在閘極上接收該第一輸入信號的互 補信號之第二NMOS電晶體; 一個被配置成在閘極上接收該第一輸入信號之第 一PMOS電晶體,該第一PMOS電晶體之汲極係耦合到該第一 NMOS電晶體之汲極; 一個被配置成在閘極上接收該第一輸入信號的該 互補信號之第二PM0S電晶體,該第二PM0S電晶體之汲極係 耦合到該第二NMOS電晶體之汲極; 一第三PM0S電晶體,該第三PM0S電晶體之源極係 連接到一第一電壓,該第三PM0S電晶體之閘極係連接到該第58頁 六、申請專利範圍 第二NMOS電晶體及該第二PMOS電晶體之::及極,且該第三 PMOS電晶體之汲極係連接到該第一PMOS電晶體之源極; 一第四PMOS電晶體,該第四PMOS電晶體之源極係 連接到該第一電壓,該第四PMOS電晶體之閘極係連接到第 一NMOS電晶體及該第一PMOS電晶體之;·及極,且該第四 電晶體之汲極係連接到該第二PMOS電晶體之源極; 一第三NM0S電晶體,該第三NM0S電晶體之源極係 耦合到一第二電壓,該第三NM0S電晶體之閘極被配置成接 收一第二輸入信號,且該第三NM〇S電晶體之汲極係連接到 該第一及第二NM0S電晶體之源極;以及 一第五PMOS電晶體,該第五PMOS電晶體之源極係 耦合到該第一電壓’該第五PMOS電晶體之閘極俜、壶社二 j從诉連接到該 第三NM0S電晶體之閘極,且該第五PMOS電晶體之、方杜/、± ,^ 、攻極係連 接到該第二NM0S電晶體及該第二PMOS電晶體之;;及極。 40 _ —莩半導體積體電路裝置之改良,該半導體積體 路裝置具有複數個電路單元,該等電路單元中夕 之至少兩個 電路單元具有不同的各別工作電壓,該改良包含.具 位準提高的位準轉換電路之一個該等電路單亓八 平兀,用以轉換 自一低電壓電路單元接收的一信號之位準,以# 一 丁 M使供應到一 南電壓電路單元;以及一鎖存器’該鎖存器被配置 並保持該位準提高的位準轉換電路之輸出位準; 其中該位準提高之位準轉換電路包含: 一第一NM0S電晶體,該第一NM0S電晶體之,、s 4 ^ "^綠極係 耗合到一第一電壓’該第一NM0S電晶體之間極被配置成接六、申請專利範圍 收一第一輸入信號; .一第二NMOS電晶體,該第二題05電晶體之源極係 耦合到該第一電壓,該第二NMOS電晶體之閘極被配置成接 收該第一輸入信號之互補信號; 一個被配置成在閘極上接收該第一輸入信號之第 一PMOS電晶體’該第一PMOS電晶體之汲極係耦合到該第一 NMOS電晶體之汲極; 一個被配置成在閘極上接收該第一輸入信號的該 互補信號之第二PMOS電晶體’該第二PMOS電晶體之汲極係 耦合到該第二NMOS電晶體之汲極; 一第三PMOS電晶體’該第三pmos電晶體之閘極係 連接到該第二NMOS電晶體及該第二pmos電晶體之汲極,該 第三PMOS電晶體之汲極係連接到該第一pmos電晶體之源 極; 一第四PMOS電晶體,該第四PMOS電晶體之閘極係 連接到該第一NMOS電晶體及該第一PMOS電晶體之汲極,且 該第四PMOS電晶體之汲極係連接到該第二pmos電晶體之源 極; 一第五PMOS電晶體,該第五PMOS電晶體之源極係 耦合到一第二電壓,該第五PMOS電晶體之閘極被配置成接 收一第二輸入信號,且該第五P Μ 〇 S電晶體之汲極係連接到 該第三及第四PMOS電晶體之源極;以及 一第三NMOS電晶體,該第三NMOS電晶體之源極係 連接到接地點,該第三NMOS電晶體之閘極係連接到該第五第60頁 六、申請專利範圍 PMOS電晶體之閘極,且該第三NMOS電晶體之汲極係連接到 該第二NMOS電晶體及該第二PMOS電晶體之汲極。 第61頁
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