JP3705880B2 - レベルコンバータ及び半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力電圧レベルを変換して出力するレベルコンバータに関し、特にLSIの内部信号に使用され、入力信号の電圧レベルを増大させて出力するるレベルコンバータに関するものである。
【0002】
近年のLSI(半導体装置)は、低消費電力化及び低ノイズが要求されている。これらの要求は、LSIの内部電源電圧のみを低く押さえることによって実現することができる。
【0003】
【従来の技術】
LSIの内部回路の電源電圧を低くして低電力化及び低ノイズ化が可能となる。このようなLSIを使用する場合、これに接続される外部の回路や装置(以下、外部インタフェース回路という)の電源電圧との整合性を考えなければならない。LSI内部回路の電源電圧(以下、内部電源電圧という)が外部インタフェース回路の電源電圧がよりも低い場合、LSI内部回路が出力する信号をそのまま外部インタフェース回路に出力しても、外部インタフェース回路は正しく動作することができない。例えば、内部電源電圧が3Vで、外部インタフェース回路の電源電圧が5Vの場合、LSI内部回路が出力する信号は0V〜3Vで変化する(3Vの振幅)のに対し、外部インタフェース回路は0V〜5Vの間で変化する信号入力(5Vの振幅)を必要としている。従って、一般にLSI内部にレベルコンバータを設けて、内部回路が出力する信号の電圧レベルを外部インタフェース回路が必要とする信号レベルに変換することが行われている。例えば、上記の例では、内部回路が出力する3Vの信号をレベルコンバータで5Vの信号に変換して、外部インタフェース回路に出力する。
【0004】
図12は、従来のレベルコンバータを示す図である。レベルコンバータはMOSトランジスタのような電界効果トランジスタM3、M4、M5、M6を所謂襷掛けに接続したものである。なお、トランジスタM3とM5はPチャネルトランジスタであり、トランジスタM4とM6はNチャネルトランジスタである。レベルコンバータの電源の高電位側レベルはVDD2であり、LSI外部の(レベルコンバータに接続される)外部インタフェース回路の電源電圧に等しい。なお、低電位側レベルは接地レベルGNDである。なお、以下、単に電源電圧と記述した場合には、高電位側レベルを意味する場合がある。トランジスタM1とM2はLSIの内部回路であり(勿論、トランジスタM1とM2は実際の内部回路のごく一部分である)、内部電源電圧VDD1で動作する。内部電源電圧VDD1の高電位側電圧レベルは外部電源電圧VDD2のそれよりも低い(VDD1<VDD2)。なお、トランジスタM1とM2でインバータ(CMOSインバータ)が構成されている。
【0005】
トランジスタM1とM2の前段回路(図示していない)からの信号INは、トランジスタM1、M2のゲート及びトランジスタM6のゲートに与えられ、トランジスタM1とM2からなるインバータの出力信号はトランジスタM4に与えられる。レベルコンバータの出力OUTは、トランジスタM5のドレインソースとトランジスタM6のドレインの接続点(ノード)から得られる。
【0006】
例えば、信号INがローレベルの場合、トランジスタM1、M4がオンし、トランジスタM5のゲートは接地レベルに設定されるので、トランジスタM5がオンする。この時、トランジスタM6はオフである。よって、出力信号OUTはハイレベル(電源電圧VDD2)となる。また、信号INがハイレベルの場合、トランジスタM6はオンとなり、出力信号OUTはローレベル(接地レベルGND)である。この時、インバータはローレベルを出力するので、トランジスタM4はオフである。また、トランジスタM6はオンなので、トランジスタM3はオンしている。
【0007】
実際のLSIでは、図13に示すように、レベルコンバータの後にバッファ回路10を設け、バッファ回路10の出力を外部接続用の端子11に接続している。バッファ回路10は、Pチャネルの電界効果トランジスタM7とNチャネルの電界効果トランジスタM8とからなる。レベルコンバータの出力は、トランジスタM7、M8のゲートに与えられる。
【0008】
また、実際のLSIでは、図14に示すようにも構成される。トランジスタM1〜M6からなる内部回路及びレベルコンバータと同様の回路12が設けられ、その出力がトランジスタM8のゲートに接続されている。この回路12には入力信号IN2が与えられ、他方の回路には入力信号と異なる又は同一の入力信号IN1が与えられる。図14の構成では、バッファ回路10が端子11をハイインピーダンス状態に設定できる点で、図13に示すバッファ回路10とは異なる。すなわち、トランジスタM7とM8とをいずれもオフに設定することで端子11はハイインピーダンス状態となる。
【0009】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルコンバータは、図13及び図14に示すような貫通電流が流れ、消費電力が大きいという問題点を有する。以下、この点を詳述する。
【0010】
内部電源電圧VDD1は、電源電圧VDD2を外部から受けてLSI内部で生成する場合や、外部から供給される場合がある。いずれにしても、電源電圧VDD1とVDD2との関係で、図13や図14に示すようにノードN2、N3が不定電圧となる。例えば、図15に示すように、電源電圧VDD2が立ち上がり、その後内部電源電圧VDD1が立ち上がる場合に、上記問題点が発生する。すなわち、図15に示すように、電源電圧VDD2のみが立ち上がり、内部電源電圧VDD1が0Vになっている状態では、トランジスタM1、M2のゲート電圧(換言すれば、信号IN(IN1、IN2))が0VでノードN1も0Vである。このため、トランジスタM4とM6がオフ状態となって、ノードN2、N3は不定状態となっていまう。不定状態での不定電圧は、図15に示す斜線部分のいずれかのレベルとなる可能性がある。ノードN3に不定電圧が与えられると、トランジスタM7とM8の両方がオン状態となり、図示する貫通電流が流れる。
【0011】
このような貫通電流は、内部電源電圧VDD1を電源電圧VDD2からLSI内部で生成する構成における電源投入時や、電源電圧VDD1とVDD2の両方をLSI外部から供給する場合で、何らかの要因で電源電圧VDD1を0Vに設定する必要がある場合や障害で0Vになってしまった場合に流れる。このような貫通電流はLSI各部で流れ、全体として非常に大きな値となり、消費電力が大きくなる。
【0012】
このように、従来のレベルコンバータは、電源電圧VDD1とVDD2の両方が供給されている状態でないと、出力電圧OUTが確定せず、上記のようにして貫通電流が流れ、消費電力が大きくなってしまうという課題があった。
従って、本発明は上記従来技術の問題点を解決し、電源電圧の状態にかかわら、貫通電流が流れることなく、低電力消費のレベルコンバータ及びこれを有する半導体装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1に記載の発明は、信号の電圧レベルを増大させて出力するレベルコンバータにおいて、Pチャネルの第1及び第2のトランジスタとNチャネルの第3及び第4のトランジスタを有し、第1及び第3のトランジスタは直列に接続され、その両端に電源が接続され、第2及び第4のトランジスタは直列に接続され、その両端に前記電源が接続され、
第1のトランジスタのゲートは第2及び第4のトランジスタが直列に接続されかつレベルコンバータの出力端子を構成する第1のノードに接続され、第2のトランジスタのゲートは第1及び第3のトランジスタが直列に接続される第2のノードに接続され、レベルコンバータに与える前記信号は第3及び第4のトランジスタのゲートに印加され、前記第1及び第2のノードの少なくともいずれか一方に一端が接続され、他端が前記電源の高電位側又は低電位側に接続されているキャパシタを有することを特徴とする。例えば、キャパシタが第1のノードと高電位側に接続されているとすると、電源投入後の第1のノードは電源電圧の上昇とともに上昇し、所定の高電位側レベルとなる。よって、従来のように、第1のノードが不定電圧となることはなく、従来の問題点は解消できる。
【0016】
請求項2に記載の発明は、請求項1の記載において、前記キャパシタはMOSキャパシタであることを特徴とする。レベルコンバータを最も現実的と思われるMOSトランジスタで構成した場合、同一プロセスで前記キャパシタを形成することができる。
【0017】
請求項3に記載の発明は、請求項1に記載の前記手段が、前記キャパシタを選択的に前記第1及び第2のノードの少なくともいずれか一方に接続するスイッチを有することを特徴とする。スイッチを設けることで、キャパシタの接続先を選択することができ、よりこの好ましい箇所に接続できる。
【0018】
請求項4に記載の発明は、内部回路と、該内部回路が出力する信号の電圧レベルを増大させて出力するレベルコンバータと、該レベルコンバータの出力をバッファリングするバッファ回路と、該バッファ回路に接続される外部接続用の端子とを有する半導体装置であって、前記レベルコンバータは、請求項1ないし3のいずれか一項記載のレベルコンバータであることを特徴とする半導体装置である。レベルコンバータが次段の回路で貫通電流を生じさせないように機能するので、消費電力の小さい半導体装置を提供できる。
【0019】
請求項5に記載の発明は、請求項4において、前記内部回路は第1の電源で動作し、前記レベルコンバータは第2の電源で動作し、第2の電源の電源電圧は第1の電源の電源電圧よりも高いことを特徴とする。内部回路及びレベルコンバータの電源電圧の関係を規定したものである。
【0020】
請求項6に記載の発明は、請求項5において、前記半導体装置は、前記第1の電源を接続するための端子と、前記第2の電源を接続するための端子とを有することを特徴とする。この半導体装置が第1及び第2の電源とも外部から供給されるものであることを規定する。
【0021】
請求項7に記載の発明は、請求項5において、前記半導体装置は、前記第1の電源を接続するための端子と、該端子に接続され、第1の電源の電源電圧を降圧して第2の電源電圧を生成する降圧回路を有することを特徴とする。この半導体装置が第2の電源電圧を半導体装置内部で生成することを規定したものである。
【0022】
請求項8に記載の発明は、請求項4において、前記レベルコンバータを2個有し、前記バッファ回路は該2個のレベルコンバータの出力信号をバッファリングして前記外部接続用の端子に出力することを特徴とする。レベルコンバータを用いた回路の一例を規定したものである。
【0023】
【発明の実施の形態】
図1は、本発明の一実施の形態によるレベルコンバータ及びその周辺回路を示す図である。なお、図1中、前述した構成要素と同一のものには同一の参照番号を付けてある。
【0024】
図1に示す構成は、図12に示す構成に対し、キャパシタC1とC2を設けたことを特徴とする。キャパシタC1の一端はノードN2に接続され、他端は接地GNDに接続されている。キャパシタC2の一端はノードN3に接続され、他端には電源電圧VDD2が与えられる(換言すれば、電源電圧VDD2の電源線に接続されている)。
【0025】
上記キャパシタC1、C2の動作を図2を参照して説明する。図2に示すように、電源電圧VDD2が0Vから立ち上がり、その後内部電源電圧VDD1が立ち上がる場合を考える。電源電圧VDD2が0Vから立ち上がると、ノードN3の電位もほぼ電源電圧VDD2の立ち上がりに従って0Vから立ち上がる。キャパシタC2は、交流的にはノードN3と電源電圧VDD2を接続し、直流的には両者を遮断している(カップリング作用)。他方、ノードN2はキャパシタC1を介して交流的に接地されているので、上記電源電圧VDD2が立ち上がる過渡状態ではノードN2の電位は接地レベルである。
【0026】
この結果、電源電圧VDD2が立ち上がる過程で内部電源電圧VDD1が0Vにある状態においては、ノードN2とノードN3の間に明確な電位差が生じるので、レベル変換回路の状態が電源電圧VDD2の立ち上がり直後から明確に決まる。すなわち、ノードN3の電位は次第に上昇するのに対し、ノードN2は接地レベルのままである。換言すれば、ノードN2とN3の電位は不定になることはない。よって、図13や図14に示すバッファ回路10をレベルコンバータの後段に接続した場合において、トランジスタM7は直ちにオフに向かい、トランジスタM8は直ちにオンに向かう。この結果、従来問題となっていた貫通電流が流れることはほとんどない。
【0027】
その後、内部電源電圧VDD1が立ち上がり、動作可能状態になる。
以上の説明から明らかなように、電源電圧VDD2の立ち上がり時に、レベルコンバータの状態、すなわちノードN2とノードN3の少なくとも一方の電位を接地方向かVDD1方向に変化するような手段を設けることで、ノードN2とN3が不定状態となることを防止することができる。
【0028】
なお、ノードN2とN3にそれぞれ接続されたキャパシタC1とC2は、電源の立ち上がり後負荷として作用するので、回路動作は図12に示す構成に比べ多少遅くなる。
図3は、図1に示す実施の形態の第1の変形例である。図3では、キャパシタC2のみを設け、キャパシタC1は設けられていない。キャパシタC2により、電源電圧VDD2の立ち上がり時にノードN3は電源電圧VDD2側に向けて上昇する。他方、ノードN2は
図4は、図1に示す実施の形態の第2の変形例である。図4では、キャパシタC1のみを設け、キャパシタC2は設けられていない。キャパシタC1により電源VDD2の立ち上がり時、ノードN2は接地方向に引っ張られ、ノードN2の電位が不定となることはない。また、ノードN2が接地方向なのでノードN3の電位は電源電圧VDD2に従い上昇する。
【0029】
図5は、図1に示す実施の形態の第3の変形例である。図5では、キャパシタC2のみをノードN3に設けているが、図3に示す第1の変形例とは異なり、キャパシタC2は接地されている。この接地されたキャパシタC2は、図4に示すキャパシタC1と同様に動作する。
【0030】
図6は、図1に示す実施の形態の第4の変形例である。図6では、キャパシタC1のみをノードN2に設けているが、図3に示す第2の変形例とは異なり、キャパシタC1は電源電圧VDD2に接続されている。このキャパシタC1は、図3に示すキャパシタC2と同様に動作する。
【0031】
図7は、上記レベルコンバータを具備する半導体装置の一部を示す図である。図7中、前述した構成要素と同一のものには同一の参照番号を付けてある。信号IN1は、内部電源電圧VDD1で動作するインバータINV1及びトランジスタM1とM2からなるインバータを通り、トランジスタM3〜M6からなるレベルコンバータに与えられる。ここで、VDD1レベルの信号をVDD2レベルの信号に変換し、電源電圧VDD2で動作するインバータINV2を通り、バッファ回路10のトランジスタM7に与えられる。MC1は図5に示すキャパシタC2に相当するもので、MOSキャパシタである。
【0032】
また、信号IN2は、内部電源電圧VDD1で動作するインバータINV3及びトランジスタM9とM10からなるインバータを通り、トランジスタM11〜M14からなるレベルコンバータに与えられる。ここで、VDD1レベルの信号をVDD2レベルの信号に変換し、電源電圧VDD2で動作するインバータINV4を通り、バッファ回路10のトランジスタM8に与えられる。MC2は図4に示すキャパシタC1に相当するもので、MOSキャパシタである。
【0033】
電源電圧VDD2が0Vから立ち上がり、内部電源電圧VDD1が0Vにある状態においては、キャパシタMC1の作用によりトランジスタM5とM6の接続ノードの電位は接地電位に引っ張られ、キャパシタMC2の作用によりトランジスタM11とM12の接続ノードの電位は接地電位に引っ張られる。よって、インバータINV2の出力電位はVDD2方向に引っ張られ、インバータINV4の出力電位はVDD2に引っ張られる。よって、トランジスタM7及びM8ともオフの方向に遷移し、貫通電流はほとんど流れない。
【0034】
上記実施の形態及び変形例では、キャパシタC1、C2は固定的に接続されている。しかしながら、キャパシタを選択的にノードN2とN3に接続できるような構成とすることも可能である。実際問題として、ノードN2にキャパシタを接続した場合とノードN3に接続した場合とでは、ノード電位の立ち上がり速度等が多少異なる場合がある。この点を考慮すると、キャパシタを選択的にノードN2とN3のいずれかに接続できるようにすることが好ましい。
【0035】
図8は、このような構成を有するレベルコンバータを示す図である。なお、図8中、前述した構成要素と同一のものには同一の参照番号を付けてある。スイッチSWが設けられ、一端が接地されたキャパシタMC1を接点SW1とSW2のいずれか一方に接続可能である。どちらの接点を選択するかは、例えば回路動作をコンピュータでシミュレーションし、ノード電位の立ち上がり速度等を調べて決める。
【0036】
図9は、図8の回路構成を実現するための半導体装置のレイアウトを示す図である(マスクパターンを示す図であるとも言える)。なお、図9中、図8に示す構成要素に対応するパターン部分には同一の参照符号を付けてある。図8に示すスイッチSWは、図9において、SW1、SW2と表記されたメタル配線のどちらを設けるかによって実現している。メタル配線SW1はキャパシタMC1からの配線パターンと、トランジスタM7、M8のゲートに接続されている配線パターンとを接続する。メタル配線SW2はキャパシタMC1からの配線パターンと、トランジスタM5のゲートに接続されている配線パターンとを接続する。
【0037】
図10は、本発明によるレベルコンバータを有する半導体装置の一例である。図10に示す半導体装置は、外部から供給される電源電圧VDD2から内部電源電圧VDD1を半導体装置内部で生成する構成を有する。半導体装置はチップ20を有し、内部回路形成領域21の周辺にはパッド26〜30が設けられている。内部回路形成領域21には、3V(=VDD1)で動作する3V系内部回路22、降圧回路23、本発明によるレベルコンバータ24、入力バッファ回路25が設けられている。降圧回路23は、パッド26に外部から印加される5Vの電源電圧(=VDD2)を降圧して3Vの内部電源電圧VDD1を発生し、これを内部回路22及び入力バッファ回路25に与える。内部回路22は3Vの内部電源電圧VDD1で動作する。前述したトランジスタM1、M2、M9、M10はこの内部回路22内の回路である。
【0038】
レベルコンバータ24は本発明によるもので、3Vの信号を5Vの信号に変換する。具体的には、レベルコンバータ24は前述した図1、3〜9に示すようなトランジスタM3〜M6とキャパシタC1又はC2(又はMC1)で構成される。ただし、図10のレベルコンバータ24を示すブロック内には、前述したバッファ回路10やインバータINV2、INV4を含む。レベルコンバータ24はパッド28に接続されている。このパッド28には、外部から5Vの電源電圧VDD2が与えられる。なお、図10では、5Vの電源電圧VDD2を受けるパッドが2つあるが(26、28)、1つのパッドを設け、降圧回路23とレベルコンバータ24を共通に接続する構成であっても良い。入力バッファ回路25は3Vの内部電源電圧を受けて動作し、パッド29に与えられた信号をバッファして内部回路22に出力する。パッド29に与えられる信号が0V〜5Vの電圧振幅を持つ場合(5V系)、入力バッファ回路25は3Vで動作するので、入力バッファ回路25が出力する信号は0V〜3Vに変換されたものである。なお、パッド29に与えられる信号が3V系の場合には、入力バッファ回路25をそのまま通り、内部回路22に入る。パッド30は接地用端子である。
【0039】
パッド26、28に電源電圧VDD2が印加された瞬間は降圧回路23は内部電源電圧VDD1を出力しない。すなわち、図2の内部電源電圧VDD1が立ち上がり始める前の状態にある。前述したように、レベルコンバータ24内のキャパシタC1、C2又はMC1の作用により、レベルコンバータ24の状態は素早く決まり、従来問題となっていた貫通電流はほとんど流れない。
【0040】
なお、図10において、実際のチップ20上には図示するパッド以外にも多数のパッドが設けられている。また、レベルコンバータ24と同様のレベルコンバータが内部回路形成領域21に複数形成されている。入力系も同様に複数設けられている。更に、図10ではパッド27は信号出力用でパッド29は信号入力用であったが、例えば、パッド27は信号入出力用であってもよい。この場合には、入力バッファ25と同様の入力バッファがパッド27に接続される。更に、内部回路22は任意のものを意味し、例えばCPUコア、ROM、RAM及びその他の周辺回路を含むものである。この場合の半導体装置は、マイクロコンピュータである。
【0041】
図11は、3Vの内部電源電圧VDD1も電源電圧VDD2と同様に外部から供給される半導体装置を示す図である。従って、図11に示す装置は図10に示す降圧回路23を具備しない。パッド31には3Vの内部電源電圧VDD1が与えれ、直接内部回路22に印加される。また、パッド32にも同様に内部電源電圧VDD1が印加される。パッド31と32の代わりに1つのパッドを設け、内部回路22と入力バッファ回路25とを共通に接続する構成であってもよい。
【0042】
以上、本発明の実施の形態及び種々の変形例を説明した。本発明は、上記説明から当業者が通常の創作活動により得られるその他の実施の態様等を含むものである。
【0043】
【発明の効果】
以上説明したように、本発明によれば以下の効果が得られる。
請求項1に記載の発明によれば、例えば、キャパシタが第1のノードと高電位側に接続されているとすると、電源投入後の第1のノードは電源電圧の上昇とともに上昇し、所定の高電位側レベルとなる。よって、従来のように、第1のノードが不定電圧となることはなく、従来の問題点は解消できる。
【0045】
請求項2に記載の発明によれば、レベルコンバータを構成するトランジスタと同一プロセスでキャパシタを製造することができる。
請求項3に記載の発明によれば、スイッチを設けることで、キャパシタの接続先を選択することができ、よりこの好ましい箇所に接続できる。
【0046】
請求項4ないし8に記載の発明によれば、レベルコンバータが次段の回路で貫通電流を生じさせないように機能するので、消費電力の小さい半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の一実施の形態によるレベルコンバータ及びその前段及び後段回路を示す図である。
【図2】 図1に示すレベルコンバータの動作を説明するためのグラフである。
【図3】図1に示すレベルコンバータの第1の変形例を示す図である。
【図4】図1に示すレベルコンバータの第2の変形例を示す図である。
【図5】図1に示すレベルコンバータの第3の変形例を示す図である。
【図6】図1に示すレベルコンバータの第4の変形例を示す図である。
【図7】本発明のレベルコンバータを有する半導体装置の一部を示す図である。
【図8】スイッチを具備するレベルコンバータの一実施の態様を示す図である。
【図9】図8に示す回路を具備する半導体装置のレイアウトを示す図である。
【図10】本発明のレベルコンバータを有する半導体装置の一構成例を示すブロック図である。
【図11】本発明のレベルコンバータを有する半導体装置の別の構成例を示すブロック図である。
【図12】従来のレベルコンバータ及びその前段及び後段回路を示す図である。
【図13】従来のレベルコンバータを含む回路の一例を示す図である。
【図14】従来のレベルコンバータを含む回路の別の例を示す図である。
【図15】従来のレベルコンバータの動作を示す図である。
【符号の説明】
10 出力バッファ回路
11 端子(パッド)
20 チップ
21 内部回路形成領域
22 内部回路
23 降圧回路
24 レベルコンバータ
25 入力バッファ
Claims (8)
- 信号の電圧レベルを増大させて出力するレベルコンバータにおいて、
Pチャネルの第1及び第2のトランジスタとNチャネルの第3及び第4のトランジスタを有し、
第1及び第3のトランジスタは直列に接続され、その両端に電源が接続され、
第2及び第4のトランジスタは直列に接続され、その両端に前記電源が接続され、
第1のトランジスタのゲートは第2及び第4のトランジスタが直列に接続されかつレベルコンバータの出力端子を構成する第1のノードに接続され、
第2のトランジスタのゲートは第1及び第3のトランジスタが直列に接続される第2のノードに接続され、
レベルコンバータに与える前記信号は第3及び第4のトランジスタのゲートに印加され、
前記第1及び第2のノードの少なくともいずれか一方に一端が接続され、他端が前記電源の高電位側又は低電位側に接続されているキャパシタを有することを特徴とするレベルコンバータ。 - 前記キャパシタはMOSキャパシタであることを特徴とする請求項1記載のレベルコンバータ。
- 前記手段は、前記キャパシタを選択的に前記第1及び第2のノードの少なくともいずれか一方に接続するスイッチを有することを特徴とする請求項1記載のレベルコンバータ。
- 内部回路と、該内部回路が出力する信号の電圧レベルを増大させて出力するレベルコンバータと、該レベルコンバータの出力をバッファリングするバッファ回路と、該バッファ回路に接続される外部接続用の端子とを有する半導体装置であって、
前記レベルコンバータは、請求項1ないし3のいずれか一項記載のレベルコンバータであることを特徴とする半導体装置。 - 前記内部回路は第1の電源で動作し、前記レベルコンバータは第2の電源で動作し、第2の電源の電源電圧は第1の電源の電源電圧よりも高いことを特徴とする請求項4記載の半導体装置。
- 前記半導体装置は、前記第1の電源を接続するための端子と、前記第2の電源を接続するための端子とを有することを特徴とする請求項5記載の半導体装置。
- 前記半導体装置は、前記第1の電源を接続するための端子と、該端子に接続され、第1の電源の電源電圧を降圧して第2の電源電圧を生成する降圧回路を有することを特徴とする請求項5記載の半導体装置。
- 前記レベルコンバータを2個有し、前記バッファ回路は該2個のレベルコンバータの出力信号をバッファリングして前記外部接続用の端子に出力することを特徴とする請求項4記載の半導体装置。
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