CN103812499A - 针对总剂量辐射效应进行加固的数字缓冲器电路 - Google Patents
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Abstract
本发明涉及微电子学中的抗辐射集成电路设计领域，为实现针对TID进行加固的数字缓冲器电路，本发明采用的技术方案是，针对总剂量辐射效应进行加固的数字缓冲器电路，包含4个PMOS晶体管MP1、MP2、MP3和MP4，以及两个NMOS晶体管MN1和MN2；VIN和NVIN是两个互补的输入信号端口，接受反相的输入信号，VOUT和NVOUT是两个互补的输出信号端口，输出两个反相的信号；其中，VOUT和NVOUT端口的输出电平值分别与VIN和NVIN同相。本发明主要应用于抗辐射集成电路设计。
Description
技术领域
本发明涉及微电子学中的抗辐射集成电路设计领域，尤其涉及使用设计方法对数字电路中的缓冲器电路进行总剂量辐射效应加固。
背景技术
总剂量辐射效应（Total Ionizing Dose，TID）是引发空间环境中应用的集成电路失效的主要原因之一。TID的主要物理机理，是辐射（电子、伽马射线等）对芯片的氧化层进行电离，并在氧化层中留下正电荷。对不同部分的氧化层，TID造成的辐射损伤形式有所不同，主要包括三种形式：1）TID在MOS晶体管的栅氧化层中引起正电荷堆积，导致N沟道晶体管（NMOS）和P沟道晶体管（PMOS）的阈值都发生负向漂移；2）TID在场氧化层或浅沟槽隔离氧化层中引入正电荷，导致NMOS沟道两侧出现寄生沟道，引发NMOS的源区和漏区之间的漏电，这一过程称为器件内部漏电（intra device leakage）；3）TID在场氧化层或浅沟槽隔离氧化层下方形成寄生沟道，导致本应互相隔离的两个N型区域之间漏电，这一过程称为器件间漏电（inter device leakage）。目前，随着集成电路工艺的不断进步，晶体管的栅氧化层厚度不断减薄，上述由TID引发的第一种辐射损伤已经不再成为主要因素。然而，器件内部漏电和器件间漏电依然存在。针对器件间漏电，目前主要的方法是使用高浓度P型掺杂区进行隔离，即使用保护环结构。对于器件内部漏电，主要是采用封闭栅晶体管（Enclosed GateNMOS，EGNMOS）结构。使用EGNMOS对器件内部漏电进行隔离的基本思路是切断寄生沟道，这一方法已经被证明是对TID进行加固的有效方法。然而，EGNMOS结构存在着诸多问题，包括最小宽长比的限制、较慢的开关速度和较大的面积等。
发明内容
为克服现有技术的不足，实现针对TID进行加固的数字缓冲器电路，本发明采用的技术方案是，针对总剂量辐射效应进行加固的数字缓冲器电路，包含4个PMOS晶体管MP1、MP2、MP3和MP4，以及两个NMOS晶体管MN1和MN2；VIN和NVIN是两个互补的输入信号端口，接受反相的输入信号。VOUT和NVOUT是两个互补的输出信号端口，输出两个反相的信号；其中，VOUT和NVOUT端口的输出电平值分别与VIN和NVIN同相；各晶体管的连接关系如下：MP1的源端、漏端和栅端分别连接地、NVOUT和NVIN；MP2的源端、漏端和栅端分别连接地、VOUT和VIN；MP3的源端、漏端和栅端分别连接电源、NVOUT和VOUT；MP4的源端、漏端和栅端分别连接电源、VOUT和NVOUT；MN1的源端、漏端和栅端分别连接至NVIN、NVOUT和VOUT；MN2的源端、漏端和栅端分别连接至VIN、VOUT和NVOUT。
MP3管和MP4管可以采用制造工艺能够提供的最小沟道宽度设计实现；MN1和MN2之间，以及MN1和MN2与其他电路部分间设置有P型保护环进行隔离。
本发明的技术特点及效果：
1、该数字缓冲器基于电路结构针对TID效应进行加固，只采用普通NMOS晶体管就能够消除器件内部漏电，简化了设计流程；
2、该数字缓冲器电路能够提供互补输出。
附图说明
图1为本发明提出的数字缓冲器。
具体实施方式
本发明提出一种新颖的针对TID效应进行抗辐射加固的思路，不经由切断漏电路径，而是通过避免NMOS晶体管源漏之间产生电压差来消除NMOS源漏之间的漏电流，并基于这一构思设计了一种针对TID进行加固的数字缓冲器电路。
本发明提出的针对TID效应进行加固的数字缓冲器电路如图1所示。该数字缓冲器电路包含4个PMOS晶体管MP1、MP2、MP3和MP4，以及两个NMOS晶体管MN1和MN2。VIN和NVIN是两个互补的输入信号端口，接受反相的输入信号。VOUT和NVOUT是两个互补的输出信号端口，输出两个反相的信号。其中，VOUT和NVOUT端口的输出电平值分别与VIN和NVIN同相。各晶体管的连接关系如下：MP1的源端、漏端和栅端分别连接地、NVOUT和NVIN；MP2的源端、漏端和栅端分别连接地、VOUT和VIN；MP3的源端、漏端和栅端分别连接电源、NVOUT和VOUT；MP4的源端、漏端和栅端分别连接电源、VOUT和NVOUT；MN1的源端、漏端和栅端分别连接至NVIN、NVOUT和VOUT；MN2的源端、漏端和栅端分别连接至VIN、VOUT和NVOUT。
以VIN=0、NVIN=1的情况来说明该数字缓冲器的工作过程。由于VIN=0，MP2导通将VOUT拉至低电平，因为PMOS管下拉电平会产生阈值损失，因此VOUT开始时尚无法被下拉到地。由于VOUT被下拉到低电平，因此MP3会导通并对NVOUT进行上拉。NVIN=1使得MP1关断。因此，NVOUT被上拉到VDD，并导通MN2。MN2管导通后对VOUT进行进一步地下拉，致其被彻底下拉至地。此时VOUT=0、NVOUT=1，MN1和MN2的源漏电压相等，因此即便其内部存在寄生漏电沟道，也不会产生漏电流。VIN=1、NVIN=0的情况与上述分析过程类似，此处不再赘述。
在图1中，为保证MP1和MP2管能够对NVOUT和VOUT节点分别进行有效的下拉，MP3管和MP4管可以采用制造工艺能够提供的最小沟道宽度设计实现。另外，在版图设计上，MN1和MN2之间，以及MN1和MN2与其他电路部分间需要使用P型保护环进行隔离，以防止器件间漏电的发生。
Claims (2)
1.一种针对总剂量辐射效应进行加固的数字缓冲器电路，其特征是，包含4个PMOS晶体管MP1、MP2、MP3和MP4，以及两个NMOS晶体管MN1和MN2；VIN和NVIN是两个互补的输入信号端口，接受反相的输入信号，VOUT和NVOUT是两个互补的输出信号端口，输出两个反相的信号；其中，VOUT和NVOUT端口的输出电平值分别与VIN和NVIN同相；各晶体管的连接关系如下：MP1的源端、漏端和栅端分别连接地、NVOUT和NVIN；MP2的源端、漏端和栅端分别连接地、VOUT和VIN；MP3的源端、漏端和栅端分别连接电源、NVOUT和VOUT；MP4的源端、漏端和栅端分别连接电源、VOUT和NVOUT；MN1的源端、漏端和栅端分别连接至NVIN、NVOUT和VOUT；MN2的源端、漏端和栅端分别连接至VIN、VOUT和NVOUT。
2.如权利要求1所述的针对总剂量辐射效应进行加固的数字缓冲器电路，其特征是，MP3管和MP4管采用制造工艺能够提供的最小沟道宽度设计实现；MN1和MN2之间，以及MN1和MN2与其他电路部分之间设置有P型保护环进行隔离。
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