JP3928937B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、低電源電圧で動作することにより動作時の消費電力を低減することができると共に、非動作時である待機時での消費電力を削減することができる半導体集積回路に関する。
【0002】
【従来の技術】
集積回路を微細化し、消費電力を削減することに対する要求が大きくなるのに従って、集積回路に備えられるトランジスタのしきい値電圧が低下する傾向にあり、低しきい値のトランジスタを用いることにより、低電源電圧にて高速に動作する半導体集積回路が実現されている。
【0003】
しかしながら、半導体集積回路に備えられるトランジスタのしきい値電圧を低下させることにより、トランジスタのオフリーク電流が増加するという結果を招いている。このようなリーク電流の増加は、特に、待機モードを有する携帯端末機器等に半導体集積回路を搭載する場合に大きな問題になる。
【0004】
このため、低しきい値のトランジスタの他に、高しきい値のトランジスタを追加する回路方式を用いることが提案されている。このような高しきい値のトランジスタが半導体集積回路の一部に用いられていれば、低しきい値のトランジスタのみによって半導体集積回路を構成することにより発生するリーク電流を低減することが可能になる。
【0005】
図19は、このような待機時におけるリーク電流を削減するために、高しきい値のトランジスタを一部に含むように構成したトランジスタ回路の具体例を示しており、特開2000−151386号公報に開示されているものである。
【0006】
図19には、Y=A・B・Cの論理演算を実現するパス論理回路が示されており、Y(=A・B・C)を出力する出力端子とGND(グランド)との間には、高しきい値のトランジスタM70が配置されて、このトランジスタM70のソース電極がGNDに接続され、ドレイン電極がY(=A・B・C)を出力する出力端子に接続されている。トランジスタM70のゲート電極には、信号Aを反転した/Aが入力される。
【0007】
また、Y(=A・B・C)の出力端子とGNDとの間には、トランジスタM70と並列に、高しきい値のトランジスタM74と、高しきい値のトランジスタM72と、低しきい値のトランジスタM71とが、GND側からこの順に直列に接続されており、トランジスタM74のソース電極は、GNDに接続され、トランジスタM71のドレイン電極は、Y(=A・B・C)を出力する出力端子に接続されている。トランジスタM71のゲート電極には、信号Aが入力され、トランジスタM72のゲート電極には、信号Bを反転した/Bが入力される。トランジスタM74のゲート電極には、信号Cを反転した/Cが入力される。
【0008】
また、トランジスタM72に並列に、低しきい値のトランジスタM73が設けられ、このトランジスタM73のソース電極は、トランジスタM74のドレイン電極とトランジスタM72のソース電極との間に接続されている。また、トランジスタM73のドレイン電極は、トランジスタM72のドレイン電極とトランジスタM71のソース電極との間に接続されている。このトランジスタM73のゲート電極には、信号Bが入力される。また、トランジスタM74のドレイン電極とトランジスタM72及びトランジスタM73のソース電極との間は、高しきい値のトランジスタM75を介して、電源電圧Vddに接続されていると共に、高しきい値のトランジスタM76を介して電源電圧Vddに接続されている。トランジスタM75のゲート電極には、信号Cが入力されている。トランジスタM76は、ハイレベル回復用のプルアップトランジスタを構成しており、そのゲート電極には、バッファ76を介して、信号Cが入力される。
【0009】
図19のパス論理回路では、トランジスタM70、M72、M74及び電源Vddに接続されているトランジスタM75及びプルアップ用のトランジスタM76が高しきい値トランジスタにより構成されており、他のネットワーク用のデバイスであるトランジスタM71及びM73は、低しきい値のトランジスタにより構成されている。このパス論理回路では、低しきい値のトランジスタM71及びM73により、動作の高速化が実現されている。また、パス論理ネットワークの電源VddまたはGNDからY(=A・B・C)を出力する出力端子に接続されるパス中、すなわち、Y(=A・B・C)の出力端子に対して“L”(=GND)を出力するM70を通過するパス、また、M71−M72−M74から形成されるパス、M71−M73−M74を通過するパス、Y(=A・B・C)の出力端子に“H”(=Vdd)を出力するM75−M73−M71から形成されるパスの各ネットワークパスにおいて、高しきい値のトランジスタを少なくとも1つ配置することによってリーク電流を削減している。
【0010】
図20は、待機時におけるリーク電流を削減するために、高しきい値のトランジスタを一部に含むように構成した論理回路の他の例を示しており、特開平6−29834号公報に開示されているものである。
【0011】
この例では、低しきい値のトランジスタにより構成された論理回路28を有し、この論理回路28には、高しきい値のトランジスタM77を介して電圧Vddを供給する電源線PL1に接続された擬似電源線QL1によって擬似電圧V−Vddが供給されるようになっている。また、この論理回路28には、高しきい値のトランジスタM78を介してGNDに接続された擬似電源線QL2によって、擬似電圧V−GNDが供給されるようになっている。
【0012】
電源線PL1及びGNDにそれぞれ接続された高しきい値のトランジスタM77及びM78のゲート電極には、それぞれ、制御信号SL及びこの制御信号SLを反転したSLBが入力される。この論理回路28の動作時には、制御信号SL及びSLBによって、トランジスタM77及びトランジスタM78がオンに制御されて、擬似電源線QL1及びQL2により所定の電圧が論理回路28に印加される。論理回路は、低しきい値のトランジスタにより構成されているため、高速に動作する。また、待機時には、制御信号SL及びSLBによって、トランジスタM77及びM78がオフに制御されて、擬似電源線QL1及びQL2が電源線PL1及びGNDから遮断された状態になり、これにより待機時のリーク電流が削減される。
【0013】
しかしながら、上記の回路構成は、トランジスタM77及びM78を通して電源が供給されることにより動作する。トランジスタをスイッチング手段として用いた場合、トランジスタは、ある程度のオン抵抗を有するために、論理回路28の消費電流と上記オン抵抗によって電圧が降下し、結果として、擬似電源線QL1及びQL2の電圧V−Vdd及びV−GNDの電位が変動する。このように、擬似電源線QL1及びQL2の電位に変動が生じると、低しきい値のトランジスタにより構成された論理回路28の動作特性が劣化する。
【0014】
このような電位の変動を抑制するために、図20に示す例では、電源線PL1と擬似電源線QL1との間に、容量C10を挿入し、また、GNDと擬似電源線QL2との間に、容量C11を挿入している。
【0015】
図21は、待機時におけるリーク電流を削減するために、高しきい値のトランジスタを一部に含むように構成した論理回路のさらに他の例を示しており、特開平10−224206号公報に開示されているものである。
【0016】
この論理回路29では、低しきい値のトランジスタM79、M80、M81等によってパス論理回路を構成し、このパス論理回路の入力側にバッファ回路30を設けると共に、パス論理回路の出力側には、バッファ回路31を設けている。
【0017】
パス論理回路の入力側及び出力側にそれぞれ設けられるバッファ回路30及び31として、図22に示す構成が提案されている。
【0018】
図22に示すバッファ回路30及び31の構成では、入力側に配置されたトランジスタM82のソース電極に信号が入力され、トランジスタM82のドレイン電極に接続されたインバータ32に信号が出力される。インバータ32の出力は、さらに、インバータ33の入力に接続され、インバータ33の出力は、トランジスタM83のソース電極に接続されている。そして、トランジスタM83のドレイン電極から出力される信号が、バッファ回路30及び31の出力となる。インバータ34は、インバータ32の出力信号を反転して、インバータ32の入力に戻すことにより、インバータ32から出力される信号のレベルを保持する。トランジスタM82及びM83のそれぞれのゲート電極には、CTRL信号が入力されて、オン・オフが制御される。
【0019】
このバッファ回路30及び31に備えられるトランジスタは、通常のしきい値(上記パス論理回路を構成するトランジスタM79、M80等より高いしきい値)を有している。
【0020】
このバッファ回路30及び31の動作について説明する。
【0021】
入力側のトランジスタM82を介して入力された信号は、インバータ32に入力される。インバータ32は、入力側のトランジスタM82から入力された信号を反転して出力側に出力する。インバータ32から出力された信号は、インバータ34によって、その出力信号が反転してインバータ32の入力に返されることによって、その信号レベルが保持される。インバータ32から出力された信号は、インバータ33に入力され、その入力された信号を再度反転して、出力する。トランジスタM83は、インバータ33から出力された信号を、バッファ回路の出力として出力する。
【0022】
バッファ回路30及び31の入力側及び出力側にそれぞれ配置されたトランジスタM82及びM83のオン・オフは、それぞれ、CTRL信号により制御され、動作時には、CTRL信号によりトランジスタM82及びM83が“オン”となり、バッファとして動作して、入力側から入力されたデータは、出力側から出力される。また、非動作時である待機時には、CTRL信号によりトランジスタM82及びM83が“オフ”となり、バッファ回路30及び31は、パストランジスタ回路から切り離される。したがって、上記図22に示す構成を有するバッファ回路を、図21のパストランジスタ回路のバッファ回路30及び31に適用すれば、非動作時には、バッファ回路30及び31が、信号伝達回路から切り離されるので、リーク電流を遮断することができる。
【0023】
【発明が解決しようとする課題】
しかし、上記の3つの公報にそれぞれ記載された論理回路では、以下に示すような問題点がある。以下、その問題点について、順次説明する。
【0024】
上記の図19に示すパス論理回路では、リーク電流を削減するために、論理演算を構成するネットワークパスの各パス毎にリークパスを解析し、このリークパスに応じて高しきい値トランジスタをそれぞれ配置する必要がある。このため、上記構成による半導体集積回路では、回路の構成が大規模になった場合に、各パス毎に上記リークパスを解析する作業、リークパスの解析結果に基づいて高しきい値トランジスタを配置する作業が、非常に困難になるという問題がある。CAD等を用いれば、このような困難な作業を軽減することが可能であるが、この場合には、複雑なリークパスの解析に対応したソフトウェア、システムを新たに開発することが必要になる。
【0025】
また、図20に示す例では、論理回路28を高速に動作させる場合、瞬時に消費する電流量は大きくなり、電圧変動を抑えるために挿入された容量C10及びC11の容量を大きくする必要がある。したがって、上記構成の論理回路28を用いて高速動作を実現する集積回路を実現しようとする場合、スイッチング手段となるトランジスタM77及びM78の抵抗を小さくするか、または、容量C10及びC11の容量を大きくする必要があり、いずれの場合であっても、トランジスタM77及びM78または容量C10及びC11を大型化する必要があり、集積回路を微細化するという当初の目的に沿わないことになる。
【0026】
また、上記の図21に示すパス論理回路では、このパス論理回路を開示する特開平10−224206号公報に記載されているように、非動作時に、バッファ回路30及び31をパス論理回路への信号伝達回路から切り離すためにトランジスタM82及びM83を使用することに起因して、パストランジスタ回路の“H”信号の出力電位が、バッファ回路30及び31に備えられるトランジスタM82及びM83のしきい値電圧(Vth)と、基板効果によるしきい値増加分(Vα)とにより、電源電位(Vdd)が、Vdd−(Vth+Vα)に低下する。図21に示す例では、リーク電流を削減するために、トランジスタM82及びM83が用いられており、このトランジスタM82及びM83のしきい値をさらに高いしきい値(VthH)とすると、“H”信号の出力レベルは、Vdd−(VthH+Vα)と、さらに低い値になり、ノイズマージンが低下するという問題がある。
【0027】
また、図21に示すパストランジスタ回路では、トランジスタM79、M80、M81等が直列に接続されている。このような構成のパストランジスタ回路において、入力信号が図23に示すように、“L”(=0)から“H”(=Vdd)に変化した場合、トランジスタM79の出力には、図23(a)に示すように、トランジスタM79の出力電圧が“H”に近づくに従ってトランジスタM79のソース及びドレイン間の電位差が小さくなり、これに伴ってドレイン電流が小さくなるために、“H”に近づくにつれて、緩やかに増加する出力信号が得られる。トランジスタM79の出力信号は、上記のしきい値電圧と、基板効果とにより、電源電圧Vddより小さいVdd−(Vth+Vα)になる。
【0028】
次に、トランジスタM79の出力信号(a)が入力される次段のトランジスタM80の出力には、上記のトランジスタM79の場合と同様に、トランジスタM80の出力電圧が“H”に近づくに従ってトランジスタM80のソース及びドレイン間の電位差が小さくなり、これに伴ってドレイン電流が小さくなるために、出力信号(a)よりもさらに“H”に近づくにつれて緩やかに増加する出力信号(b)が得られる。
【0029】
さらに、トランジスタM80の出力信号(b)が入力される次段のトランジスタM81の出力には、上記と同様の理由により、出力信号(b)よりさらに“H”に近づくにつれて緩やかに増加する出力信号(c)が得られる。
【0030】
以上、図23に基づいて説明しているように、パストランジスタ回路においては、直列に接続されたネットワーク用のトランジスタの段数が増加すると、伝達信号の劣化を招き、遅延時間が増加し、消費電流が増加するという問題がある。
【0031】
このような遅延時間の増加、消費電流の増加を防止する観点から、パストランジスタ回路においては、直列接続されたパストランジスタの段数は必要最小限であることが望ましい。しかし、上記の図21に示すパストランジスタ回路においては、リーク電流を削減するために、バッファ回路が、パストランジスタ回路の入力側及び出力側のそれぞれに設けられている。各バッファ回路の内部には、図22に示すように、入力側及び出力側のそれぞれに計2段のトランジスタM82及びM83が設けられている。
【0032】
したがって、上記のパストランジスタ回路では、ネットワーク用のトランジスタM79、M80、M81のほか、バッファ回路30及び31にそれぞれ設けられるトランジスタM82及びM83が直列に接続されており、伝達信号の劣化を招き、遅延時間が増加し、消費電流が増加するという問題がある。
【0033】
本発明は、上記の各問題を解決するためになされたものであり、その目的は、より簡単な回路構成で、チップ面積を必要以上に増加することなく、また、パストランジスタ回路の特性を劣化させるトランジスタの段数を追加することなく、待機時電流を削減することができる半導体集積回路を提供することである。
【0034】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体集積回路は、論理演算結果信号に応じて2値信号のいずれかの電圧値を出力する半導体集積回路において、該演算結果信号を入力として、該2値信号のいずれかの電圧値を出力する信号出力回路と、該信号出力回路の出力待機制御信号を入力として、該信号出力回路の出力にかかわらず、該2値化信号の一方の電圧値を抑制し、且つ、他方の電圧値を出力する制御回路とを備えたことを特徴とするものである。
【0035】
上記本発明の半導体集積回路において、前記制御回路は、前記出力待機制御信号の入力による非動作制御時に、該演算結果信号の入力にかかわらず前記信号出力回路の出力を、前記2値化電圧の電源電圧及び接地電圧の一方に固定するように制御される出力信号固定用素子と、該出力待機制御信号の入力による非動作制御時に、該信号出力回路を該電源電圧及び設置電圧の他方から遮断された状態に制御される遮断用素子とを有することが好ましい。
【0036】
上記本発明の半導体集積回路において、論理演算を行って演算結果信号を出力する論理回路と、前記信号出力回路及び制御回路からなるバッファ回路とを備え、該論理回路及びバッファ回路は、所定の高速動作を実現する低しきい値のMOSトランジスタにより構成されていることが好ましい。
【0037】
上記本発明の半導体集積回路において、前記遮断用素子は、リーク電流の発生を防止する所定の高しきい値のMOSトランジスタであることが好ましい。
【0038】
上記本発明の半導体集積回路において、前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するMOSトランジスタであることが好ましい。
【0039】
上記本発明の半導体集積回路において、前記MOSトランジスタのボディ電極は、該MOSトランジスタのゲート電極に接続されていることが好ましい。
【0040】
上記本発明の半導体集積回路において、前記MOSトランジスタのボディ電極とゲート電極との間にダイオードが逆バイアスに接続されていることが好ましい。
【0041】
上記本発明の半導体集積回路において、前記遮断用素子は、所定の高速動作を実現する低しきい値のMOSトランジスタを複数、直列に接続することにより構成されることが好ましい。
【0042】
上記本発明の半導体集積回路において、前記バッファ回路は、前記論理回路からの演算結果信号と前記出力待機制御信号とを入力とするNAND回路構成とし、前記遮断用素子は、Nチャネル型トランジスタであり、そのソース電極は接地されていることが好ましい。
【0043】
上記本発明の半導体集積回路において、前記バッファ回路は、前記論理回路からの演算結果信号と前記出力待機制御信号とを入力とするNOR回路構成とし、前記遮断用素子は、Pチャネル型トランジスタであり、そのソース電極は、電源電圧に接続されていることが好ましい。
【0044】
上記本発明の半導体集積回路において、前記信号出力回路は、相補型スイッチング素子を構成する一対のトランジスタにより構成され、一方のトランジスタは、前記制御回路の出力信号固定用素子に並列に配置され、他方のトランジスタは、前記制御回路の遮断素子に直列に配置されていることが好ましい。
【0045】
上記本発明の半導体集積回路において、前記論理回路の記演算素子及び前記バッファ回路の各素子は、SOI(Silicon on Insulator)構造を有するトランジスタにより構成されていることが好ましい。
【0046】
本発明の半導体集積回路は、上記構成を有することにより、信号出力回路及び制御回路からなる簡易な構成により、出力待機制御信号に応じて、2値化信号の一方の電圧値を抑制し、且つ他方の電圧値を出力するため、従来のように、パスリークを解析し、各パス毎に高しきい値デバイスを挿入する等の面倒な作業を必要とせず、チップ面積を必要以上に増加することなく、また、パストランジスタ回路の特性を劣化させるトランジスタの段数を追加することなく、非待機時に発生するリーク電流を防止することができる。
【0047】
また、本発明の半導体集積回路における制御回路は、出力待機制御信号の入力出力待機制御信号の入力による非動作制御時に、信号出力回路の出力を電源電圧及び接地電圧の一方に固定するように制御する出力固定用素子と、信号出力回路を電源電圧信号出力回路を電源電圧及び接地電圧の他方から遮断された状態に制御される遮断用素子とを有している。
【0048】
この制御回路の遮断用素子としては、所定の高しきい値を有するMOSトランジスタ、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するMOSトランジスタ、低しきい値のMOSトランジスタを複数直列に配置したものを用いれば、待機時のリーク電流を防止することができる。
【0049】
したがって、非動作時に発生するおそれがあるリーク電流を有効に防止することができる遮断用素子を有することによって、半導体集積回路の他の部分における素子に、低しきい値のMOSトランジスタを用いることができ、非動作時におけるリーク電流を防止しながら、半導体集積回路の高速動作を実現することが可能になる。
【0050】
【発明の実施の形態】
(実施の形態1)
図1は、本実施の形態1の半導体集積回路の概略構成を示すブロック図である。
【0051】
この半導体集積回路は、所定の論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック1と、このネットワーク論理回路ブロック1に接続され、ネットワーク論理回路1が生成した演算回路信号を増幅するバッファ回路ブロック2とを有している。ネットワーク論理回路ブロック1には、入力信号を入力するための入力端子3、4が設けられ、バッファ回路ブロック2には、ネットワーク論理回路ブロック1により論理演算され、バッファ回路ブロック2にて増幅された出力信号を出力するための出力端子5、6が設けられている。
【0052】
ネットワーク論理回路ブロック1は、論理演算を高速化するために、低しきい値のMOSトランジスタにより構成されている(なお、以下の説明において記載されるトランジスタは、全てMOSトランジスタを意味しているが、記載を簡略にするため、単に、トランジスタと表現している)。また、バッファ回路ブロック2は、ネットワーク論理回路ブロック1から出力される信号を高速に処理するために、低しきい値のトランジスタを含むと共に、ネットワーク論理回路ブロック1の非動作時である待機時におけるリーク電流を削減するために、所定の部分に高しきい値のトランジスタを含むように構成されている。このように、バッファ回路ブロック2が所定の部分に高しきい値のトランジスタを含むことにより、リークパスを介したリーク電流を削減することができる。
【0053】
図2は、本実施の形態1の半導体集積回路におけるネットワーク論理回路ブロック1及びバッファ回路ブロック2の具体的な構成例を示す回路ブロック図である。本実施の形態1では、例として、Y=A・B・Cの論理演算を実施する場合について説明する。
【0054】
ネットワーク論理回路ブロック1には、信号Cが入力される第一入力端子7及び信号Cを反転した信号/Cが入力される第二入力端子8が設けられており、第一入力端子7には、N型のトランジスタM10及びN型のトランジスタM12のそれぞれのソース電極が接続されている。また、第二入力端子8には、N型のトランジスタM13のソース電極が接続されている。トランジスタM12のドレイン電極及びトランジスタM13のドレイン電極には、トランジスタM11のソース電極が接続されている。トランジスタM10のドレイン電極及びトランジスタM11のドレイン電極からの出力は、ネットワーク論理回路ブロック1の2値信号の出力信号として、バッファ回路ブロック2に出力される。
【0055】
トランジスタM10のゲート電極には、信号Aを反転した信号/Aが入力され、トランジスタM11のゲート電極には、信号Aが入力される。トランジスタM12のゲート電極には、信号Bを反転した信号/Bが入力され、トランジスタM13のゲート電極には、信号Bが入力される。
【0056】
上記のネットワーク論理回路ブロック1に備えられる上記の各トランジスタM10、M11、M12、M13は、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【0057】
バッファ回路ブロック2は、トランジスタM14、M15、M16、M17によりNAND回路を構成している。このバッファ回路ブロック2では、ソース電極が電源電圧Vddに接続されたP型のトランジスタM14及びM15が並列に配置されている。また、N型のトランジスタM17のソース電極が、GNDに接続されており、このトランジスタM17のドレイン電極に、N型のトランジスタM16のソース電極が接続されている。このトランジスタM14及びM15のドレイン電極からの出力及びトランジスタM16のドレイン電極からの出力信号が、バッファ回路ブロック2からの出力信号として出力される。トランジスタM14またはM15から出力される信号は“H”(=Vdd)であり、トランジスタM16から出力される信号は“L”(=GND)である。
【0058】
このバッファ回路ブロック2における一方の入力となるトランジスタM14及びトランジスタM16のゲート電極には、ネットワーク論理回路ブロック1から2値信号の出力信号が入力される。また、このバッファ回路ブロック2における他の入力となるトランジスタM15のゲート電極及びトランジスタM17のゲート電極には、待機動作制御信号(以下、本実施の形態1において、「SLB」と省略する)が入力される。
【0059】
このバッファ回路ブロック2では、GNDに接続されたトランジスタM17が高しきい値のトランジスタにより構成されている。他のトランジスタM14、M15、M16は、低しきい値のトランジスタにより構成されている。
【0060】
SLBは、ネットワーク論理回路ブロック1の動作時には、“H”になっている。この信号“H”の入力により、高しきい値のトランジスタM17は、“ON”に制御されて、トランジスタM16のソース電位をGNDに等電位とする。また、信号“H”の入力により、トランジスタM15は、“OFF”に制御される。このような信号“H”の入力によるトランジスタM17の“ON”及びトランジスタM15の“OFF”により、バッファ回路ブロック2は、ネットワーク論理回路ブロック1から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック1から入力される入力信号は、低しきい値のトランジスタM14、M16に入力されるため、バッファ回路2は高速に動作する。
【0061】
一方、SLBは、ネットワーク論理回路ブロック1の非動作時である待機時には“L”となる。この信号“L”の入力により、高しきい値のトランジスタM17は、“OFF”に制御され、低しきい値のトランジスタM15は、“ON”に制御される。このような信号“L”の入力によるトランジスタM17の“OFF”及びトランジスタM15の“ON”により、バッファ回路ブロック2は、ネットワーク論理回路ブロック1からの入力信号にかかわらず、固定された信号“H”(=Vdd)を出力する。”OFF”に制御された高しきい値のトランジスタM17は、トランジスタM16をGNDから遮断した状態としており、かつ高しきい値トランジスタのため小さなオフリーク電流特性を有することから、バッファ回路ブロック2におけるリーク電流が削減される。
【0062】
バッファ回路ブロック2を構成する低しきい値の各トランジスタM14、M15、M16は、用いられる電源電圧Vddにて高速動作するために十分に低いしきい値に設定される。例えば、電源電圧Vdd=0.5Vの場合には、低しきい値のトランジスタのしきい値は、0.15Vに設定される。また、高しきい値のトランジスタM17は、リーク電流を削減するために十分な値、例えば、0.4Vに設定される。
【0063】
パス論理回路は、トランジスタをスイッチング素子として用い、入力信号が入力されるトランジスタのゲートを組み合わせてネットワークを構成することにより、論理演算を実現する回路であり、論理演算を実行するネットワーク回路と、このネットワーク回路により出力された出力信号を波形整形、増幅するためのバッファ回路とにより構成される。
【0064】
図3は、このパス論理回路を簡単に説明する構成図である。
【0065】
このパス論理回路では、低しきい値のトランジスタM18、M19により構成されたネットワーク論理回路12のソース電極がバッファ回路9及び10にそれぞれ接続されて駆動されている。トランジスタM18及びM19の各ドレイン電極は、バッファ回路11の入力に共通接続されており、トランジスタM18及びM19の各ドレイン電極から出力される出力信号が、ネットワーク論理回路12の出力信号として、バッファ回路11に出力される。
【0066】
各バッファ回路9、10、11は、上記に説明したように、第一及び第二の2つの入力端子を有するNAND回路を構成している。バッファ回路9の第一入力端子には信号Aが入力され、バッファ回路10の第一入力端子には信号Bが入力され、バッファ回路11の第一入力端子には、ネットワーク論理回路12の出力信号が入力される。バッファ回路9及び10及び11の各第二入力端子には、SLBがそれぞれ入力される。バッファ回路11の出力からは出力信号Yが出力される。
【0067】
次に、上記構成の本実施形態1の半導体集積回路におけるリーク電流の削減について、図3に示すパス論理回路を例として、さらに詳細に説明する。
【0068】
図4は、図3に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。この図4に基づいて、待機時のリーク電流パスを詳細に解析する。なお、バッファ回路は、上記の図2で説明したのと同一の構成を有しているものとする。
【0069】
図4に示す例では、待機時において、ネットワーク論理回路のトランジスタM18及びM19と、各バッファ回路9及び10のトランジスタM21及びM22及びM23とを介して、バッファ回路9およびバッファ回路10との間にVdd〜GND間のリークパスが形成され、リーク電流Ileakが発生する。しかし、上記構成のパス論理回路では、待機時には、SLBが“L”であり、信号“L”を入力した高しきい値のトランジスタM23が、“OFF”に制御されているので、GNDに導通するリークパスが、高しきい値のトランジスタM23によって遮断され、リークパスを流れるリーク電流Ileakを削減することができる。
【0070】
次いで、ネットワーク論理回路の一方の入力端子が、GNDに固定されて接続されている場合について説明する。
【0071】
図5は、このパス論理回路を簡単に説明する構成図であり、図6は、図5に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。この図6に基づいて、待機時のリーク電流パスを詳細に解析する。なお、バッファ回路9は、上記の図2で説明したのと同一の構成になっているものとする。
【0072】
図6に示すように、このパス論理回路では、待機時には、SLBが“L”であり、信号“L”を入力した高しきい値のトランジスタM23が、“OFF”に制御されているので、トランジスタM23を介したリークパスが遮断されて、リーク電流Ileakを削減することができる。
【0073】
しかし、この場合には、ネットワーク論理回路の一方のトランジスタM19が、GNDに接続されているので、非動作時である待機時に、“H”に固定されたバッファ回路に対して、バッファ回路9のトランジスタM21から、ネットワーク論理回路のトランジスタM18及びM19を介して、GNDに流れるリーク電流Ileakが発生する。したがって、このようなネットワーク論理回路では、バッファ回路において、安定、且つ、確実にリークパスを遮断して、リーク電流を削減するために、全てのネットワーク論理回路の入力は、図3に示すような、GNDに接続された高しきい値のトランジスタを有するNAND回路に接続されることが必要である。
【0074】
図7には、上記図5,6で説明した例のリークパスをなくすためにM19のソースをGNDにレベルクリップするのにバッファ回路を介して行う例について示しており、この場合にも、リーク電流を削減するためには、バッファ回路は、上記図2に示すNAND回路により構成されることが必要である。
【0075】
このように、本実施の形態1の半導体集積回路では、NAND型のバッファ回路を備え、このバッファ回路の2つの入力のうちの一方の入力に、待機制御信号“SLB”を入力し、ソース電極がGNDに接続されたトランジスタM17に、この“SLB”が入力されるように構成している。このトランジスタM17としては、高しきい値のトランジスタが用いられている。本実施の形態1の半導体集積回路では、バッファ回路がこのような構成を有することにより、ネットワーク論理回路ブロックの構成に係わらず、バッファ回路ブロックのみによって、リーク電流を容易に削減することが可能になっている。動作時には、高しきい値のトランジスタが“SLB”によって“ON”に制御され、入力信号に対応してスイッチングするトランジスタは、低しきい値のトランジスタによって構成されているので、処理の高速化を実現することができる。
【0076】
(実施の形態2)
図8は、実施の形態2の半導体集積回路を示す回路ブロック図である。本実施の形態2では、例として、Y=A・B・Cの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック13と、このネットワーク論理回路ブロック13に接続され、ネットワーク論理回路ブロック13が生成した演算回路信号を増幅するバッファ回路14とを有している。
【0077】
ネットワーク論理回路ブロック13には、信号Cが入力される第一入力端子7及び信号Cを反転した信号/Cが入力される第二入力端子8が設けられており、第一入力端子7には、N型のトランジスタM30及びM28のそれぞれのソース電極が接続されている。また、第二入力端子8には、N型のトランジスタM31のソース電極が接続されている。トランジスタM30のドレイン電極及びトランジスタM31のドレイン電極には、N型のトランジスタM29のソース電極が接続されている。トランジスタM28のドレイン電極及びトランジスタM29のドレイン電極からの出力は、ネットワーク論理回路ブロックの出力信号となる。
【0078】
トランジスタM28のゲート電極には、信号Aを反転した信号/Aが入力され、トランジスタM29のゲート電極には、信号Aが入力される。トランジスタM30のゲート電極には、信号Bを反転した信号/Bが入力され、トランジスタM31のゲート電極には、信号Bが入力される。
【0079】
上記のネットワーク論理回路ブロックに備えられる各トランジスタM28、M29、M30、M31は、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【0080】
バッファ回路ブロック14は、トランジスタM32、M33、M34、M35によりNOR回路を構成している。このバッファ回路ブロック14では、P型のトランジスタM32のソース電極が電源Vddに接続されており、このトランジスタM32のドレイン電極に、P型のトランジスタM33のソース電極が接続されている。また、並列して配置されたN型のトランジスタM34及びM35の各ソース電極がGNDに接続されている。このトランジスタM33のドレイン電極からの出力及びトランジスタM34及びM35のドレイン電極からの出力信号が、バッファ回路ブロック14からの出力信号として出力される。トランジスタM33から出力される信号は、“H”(=Vdd)であり、トランジスタM34及びM35から出力される信号は、“L”(=GND)である。
【0081】
このバッファ回路ブロック14における一方の入力となるトランジスタM33及びM34の各ゲート電極には、ネットワーク論理回路ブロック13からの出力信号が入力される。また、このバッファ回路ブロック14における他方の入力となるトランジスタM35及びM32の各ゲート電極には、待機動作信号(以下、本実施形態2において「SL」と省略する)が入力される。
【0082】
このバッファ回路ブロック14では、電源Vddに接続されたトランジスタM32が高しきい値のトランジスタにより構成されている。他のトランジスタM33、M34、M35は低しきい値のトランジスタにより構成されている。
【0083】
SLは、ネットワーク論理回路ブロック13の動作時には、“L”になっている。この信号“L”の入力により、高しきい値のトランジスタM32は、“ON”に制御されて、トランジスタM33のソース電位をVddに等電位とする。また、信号“L”の入力により、トランジスタM35は、“OFF”に制御される。このような信号“L”の入力によるトランジスタM32の“ON”及びトランジスタM35の“OFF”により、バッファ回路ブロック14は、ネットワーク論理回路ブロック13から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック13から入力される信号は、低しきい値のトランジスタM33、M34に入力されるため、バッファ回路ブロック14は高速に動作する。
【0084】
一方、SLは、ネットワーク論理回路ブロック13の非動作時である待機時には“H”となる。この信号“H”の入力により、高しきい値のトランジスタM32は、“OFF”に制御され、低しきい値のトランジスタM35は、“ON”に制御される。このような信号“H”の入力によるトランジスタM32の“OFF”及びトランジスタM35の“ON”により、バッファ回路ブロック14は、ネットワーク論理回路ブロック13からの入力信号にかかわらず、固定された信号“L”(=0)を出力する。“OFF”に制御された高しきい値のトランジスタM32は、トランジスタM33を電源Vddから遮断された状態としており、かつ高しきい値トランジスタのため小さなオフリーク電流特性を有することから、バッファ回路ブロック14におけるリーク電流が削減される。
【0085】
バッファ回路ブロック14を構成する低しきい値の各トランジスタM33、M34、M35は、用いられる電源電圧Vddにて高速動作するために十分低いしきい値に設定される。例えば、電源電圧Vdd=0.5Vの場合には、低しきい値のトランジスタM33、M34、M35のしきい値は、0.15Vに設定される。また、高しきい値のトランジスタM32は、リーク電流を削減するために十分な値、例えば、0.4Vに設定される。
【0086】
パス論理回路は、トランジスタをスイッチング素子として用い、入力信号が入力されるトランジスタのゲートを組み合わせてネットワークを構成することにより、論理演算を実現する回路であり、論理演算を実行するネットワーク回路と、このネットワーク回路により出力された出力信号を波形整形、増幅するためのバッファ回路とにより構成されている。このようなパス論理回路を構成するネットワーク回路への入力は、基本的に他のネットワーク論理回路のバッファ回路によりドライブされる。
【0087】
図9は、このパス論理回路を簡単に説明する構成図である。
【0088】
このパス論理回路では、論理ネットワーク論理回路を構成する、低しきい値のトランジスタM36、M37の各ソース電極がバッファ回路15及び16にそれぞれ接続されて駆動される。トランジスタM36及びM37の各ドレイン電極は、バッファ回路18の入力に共通接続されており、トランジスタM36及びM37の各ドレイン電極から出力される出力信号が、ネットワーク論理回路の出力信号として、バッファ回路18に出力される。
【0089】
各バッファ回路15、16、18は、上記に説明したように、第一及び第二の2つの入力端子を有するNOR回路を構成している。バッファ回路15の第一入力端子には信号Aが入力され、バッファ回路16の第一入力端子には信号Bが入力され、バッファ回路18の第一入力端子には、ネットワーク回路の出力信号が入力される。バッファ回路15及び15及び18の各第二入力端子には、SLがそれぞれ入力される。バッファ回路18の出力からは出力信号Yが出力される。
【0090】
次に、上記構成の本実施の形態2の半導体集積回路におけるリーク電流の削減について、図9に示すパス論理回路を例として、さらに詳細に説明する。
【0091】
図10は、図9に示すパス論理回路において、待機時のリーク電流バスを説明するための回路構成図である。この図10に基づいて、待機時のリーク電流パスを詳細に説明する。なお、バッファ回路は、上記の図8を説明したのと同一の構成を有しているものとし、その詳しい説明は省略する。
【0092】
図10に示す例では、待機時において、ネットワーク論理回路のトランジスタM36及びM37と、各バッファ回路15及び16のトランジスタM32及びM33及びM34とを介して、バッファ回路15および16との間にVdd〜GND間のリークパスが形成され、電源Vddからこのリークパスを流れるリーク電流Ileakが発生する。しかし、上記構成のパス論理回路では、待機時には、SLが“H”であり、信号“H”を入力した高しきい値のトランジスタM32が、“OFF”に制御されるので、電源Vddに導通するリークパスが、高しきい値のトランジスタM32によって遮断され、リークパスを流れるリーク電流Ileakを削減することができる。
【0093】
次いで、ネットワーク論理回路の一方の入力端子が、電源Vddに固定されて接続されている場合について説明する。
【0094】
図11は、このようなパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。なお、バッファ回路15は、上記の図8に説明したバッファ回路と同一の構成になっているものとする。
【0095】
このパス論理回路では、待機時には、SLが“H”であり、信号“H”が入力された高しきい値のトランジスタM32が、“OFF”に制御されているので、トランジスタM32を介したリークパスが遮断されて、トランジスタM32に接続された電源VddからトランジスタM34に接続されたGNDに流れるリーク電流Ileakを削減することができる。
【0096】
しかし、この場合には、ネットワーク論理回路の一方のトランジスタM37が、電源Vddに接続されているので、非動作時である待機時には、“L”に固定されたバッファ回路に対して、ネットワーク論理回路のトランジスタM37及びM36からバッファ回路15のトランジスタM34を介してGNDに流れるリーク電流Ileakが発生する。したがって、バッファ回路において、リーク電流を削減するために、安定、且つ、確実にリークパスを遮断するためには、全てのネットワーク論理回路の入力は、図8に示すような、電源Vddに接続された高しきい値のトランジスタを有するNOR回路にて駆動される必要がある。
【0097】
図12には、上記図10、11で説明した例のリークパスをなくすためにM39のソースをVddにレベルクリップするのにバッファ回路を介して行う例について示しており、この場合にも、このトランジスタを介したリーク電流を削減するためには、バッファ回路は、上記図8に示すようなNOR回路により構成されることが必要である。
【0098】
このように、本実施の形態2の半導体集積回路では、NOR型のバッファ回路を備え、このバッファ回路の2つの入力のうちの一方の入力に、待機制御信号“SL”を入力し、ソース電極が電源Vddに接続されたトランジスタM32に、この“SL”が入力されるように構成している。このトランジスタM32としては、高しきい値のトランジスタが用いられている。本実施の形態2の半導体集積回路では、バッファ回路がこのような構成を有することにより、ネットワーク論理回路ブロックの構成に係わらず、バッファ回路ブロックのみによって、リーク電流を容易に削減することが可能になっている。動作時には、高しきい値のトランジスタが“SL”によって“ON”に制御され、入力信号に対応してスイッチングするトランジスタは、低しきい値のトランジスタによって構成されているので、処理の高速化を実現することができる。
【0099】
(実施の形態3)
図13は、実施の形態3の半導体集積回路を示す回路ブロック図である。本実施の形態3では、例として、Y=A・B・Cの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック19と、このネットワーク論理回路ブロック19に接続され、ネットワーク論理回路ブロック19が生成した演算回路信号を増幅するバッファ回路ブロック20とを有している。
【0100】
ネットワーク論理回路ブロック19には、信号Cが入力される第一入力端子7及び信号Cを反転した信号/Cが入力される第二入力端子8が設けられており、第一入力端子7には、N型のトランジスタM46及びM48のそれぞれのソース電極が接続されている。また、第二入力端子8には、N型のトランジスタM49のソース電極が接続されている。トランジスタM48のドレイン電極及びトランジスタM49のドレイン電極には、N型のトランジスタM47のソース電極が接続されている。トランジスタM46のドレイン電極及びトランジスタM47のドレイン電極からの出力は、ネットワーク論理回路ブロックの出力信号となる。
【0101】
トランジスタM46のゲート電極には、信号Aを反転した信号/Aが入力され、トランジスタM47のゲート電極には、信号Aが入力される。トランジスタM48のゲート電極には、信号Bを反転した信号/Bが入力され、トランジスタM49のゲート電極には、信号Bが入力される。
【0102】
上記のネットワーク論理回路ブロック1に備えられる各トランジスタM46、M47、M48、M49は、それぞれ、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【0103】
バッファ回路ブロック20は、トランジスタM50、M51、M52、M53によりNAND回路を構成している。このバッファ回路ブロック20では、ソース電極が電源Vddに接続されたP型のトランジスタM50及びM51が並列に配置されている。また、N型のトランジスタM53のソース電極が、GNDに接続されており、このトランジスタM53のドレイン電極に、N型のトランジスタM52のソース電極が接続されている。このトランジスタM50及びM51のドレイン電極からの出力及びトランジスタM52のドレイン電極からの出力が、バッファ回路ブロック20の出力信号として出力される。トランジスタM50またはM51から出力される信号は、“H”(=Vdd)であり、トランジスタM52から出力される信号は“L”(=GND)である。
【0104】
このバッファ回路ブロック20における一方の入力となるトランジスタM50及びトランジスタM52の各ゲート電極には、ネットワーク論理回路ブロック19からの出力信号が入力される。また、このバッファ回路ブロック20における他の入力となるトランジスタM51及びトランジスタM53の各ゲート電極には、待機動作制御信号(以下、本実施の形態3において、「SLB」と省略する)が入力される。
【0105】
このバッファ回路ブロック20では、GNDに接続されたトランジスタM53が、ボディ電極を有するトランジスタにより構成されている。このボディ電極は、ボディ電位制御端子VNBに接続されている。他のトランジスタM50、M51、M52は、低しきい値のトランジスタにより構成されている。
【0106】
SLBは、ネットワーク論理回路ブロック19の動作時には、“H”になっている。また、この動作時において、トランジスタM53のボディ電極が接続されたVNBは、例えば、GNDに接続されており、通常の低しきい値電圧のトランジスタとして動作する。SLBの“H”信号の入力により、トランジスタM53は、“ON”に制御されて、トランジスタM52のソース電位をGNDに等電位とする。また、信号“H”の入力により、トランジスタM51は、“OFF”に制御される。このような信号“H”の入力によるトランジスタM53の“ON”及びトランジスタM51の“OFF”により、バッファ回路ブロック20は、ネットワーク論理回路ブロック19から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック19から入力される入力信号は、低しきい値のトランジスタM50、M52に入力されるため、バッファ回路ブロック20は高速に動作する。
【0107】
一方、SLBは、ネットワーク論理回路ブロック19の非動作時である待機時には、“L”となる。また、この待機時において、トランジスタM53のボディ電極が接続されたVNBには、GND−αの電位が供給される。これにより、トランジスタM53のしきい値電圧が高くなり、高しきい値のトランジスタとして動作する。SLBの信号“L”の入力により、しきい値が高くなったトランジスタM53は、“OFF”に制御され、低しきい値のトランジスタM51は、“ON”に制御される。このような信号“L”の入力によるトランジスタM53の“OFF”及びトランジスタM51の“ON”により、バッファ回路ブロック20は、ネットワーク論理回路ブロックからの入力信号にかかわらず、固定された信号“H”(=Vdd)を出力する。“OFF”に制御されたトランジスタM53は、ボディ電極にGND−αの電位が供給されてしきい値電圧が高くなっており、トランジスタM52をGNDから遮断された状態にしており、かつボディ電位の制御により高しきい値トランジスタとなり小さなオフリーク電流特性を有することから、バッファ回路におけるリーク電流が削減される。
【0108】
本実施の形態3のバッファ回路は、上記のようにNAND回路を構成したものであるが、実施の形態2にて説明したようなNOR回路により構成したものであっても同様に適用することが可能である。ただし、この場合には、電源Vddにソース電極が接続されるボディ電極を有するトランジスタのボディ電極には、動作時においては、Vddの電位が供給されて低しきい値のトランジスタとし、待機時には、ボディ電極により高い電位(Vdd+α)の電位が供給されてしきい値電圧を高くすることにより待機時におけるリーク電流を削減する。
【0109】
また、本実施の形態3のバッファ回路は、NAND回路またはNOR回路のいずれによって構成されている場合であっても、構成する全トランジスタを、ボディ電極を有するトランジスタとし、待機時には、各トランジスタのボディ電極の電位を高くして各トランジスタのしきい値電圧を高くし、動作時には、トランジスタのしきい値電圧を低くするようにすることにより、動作時における動作の高速化と待機時におけるリーク電流の削減の両方を実現することが可能になる。ただし、この場合には、全トランジスタにボディ電極を設けることにより面積が増大することに留意すべきである。
【0110】
(実施の形態4)
図14は、実施の形態4の半導体集積回路を示す回路ブロック図である。本実施の形態4では、例として、Y=A・B・Cの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック21と、このネットワーク論理回路ブロック21に接続され、ネットワーク論理ブロック21が生成した演算回路信号を増幅するバッファ回路ブロック22とを有している。
【0111】
ネットワーク論理回路ブロック21には、信号Cが入力される第一入力端子7及び信号Cを反転した信号/Cが入力される第二入力端子8が設けられており、第一入力端子7には、N型のトランジスタM54及びM56のそれぞれのソース電極が接続されている。また、第二入力端子8には、N型のトランジスタM57のソース電極が接続されている。トランジスタM56のドレイン電極及びトランジスタM7のドレイン電極には、N型のトランジスタM55のソース電極が接続されている。トランジスタM54のドレイン電極及びトランジスタM55のドレイン電極からの出力は、ネットワーク論理回路ブロック21の出力信号となる。
【0112】
トランジスタM54のゲート電極には、信号Aを反転した信号/Aが入力され、トランジスタM55のゲート電極には、信号Aが入力される。トランジスタM56のゲート電極には、信号Bを反転した信号/Bが入力され、トランジスタM57のゲート電極には、信号Bが入力される。
【0113】
上記のネットワーク論旨回路ブロック21に備えられる各トランジスタM54、M55、M56、M57は、それぞれ、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【0114】
バッファ回路ブロック22は、トランジスタM58、M59、M60、M61によりNAND回路を構成している。このバッファ回路ブロック22では、ソース電極が電源Vddに接続されたP型のトランジスタM58及びM59が並列に配置されている。また、N型のトランジスタM61のソース電極が、GNDに接続されており、このトランジスタM61のドレイン電極に、N型のトランジスタM60のソース電極が接続されている。このトランジスタM58及びM59のドレイン電極からの出力及びトランジスタM60のドレイン電極からの出力信号が、バッファ回路ブロック22からの出力信号として出力される。トランジスタM58またはM59から出力される信号は“H”(=Vdd)であり、トランジスタM60から出力される信号は“L”(=GND)である。
【0115】
このバッファ回路ブロック22における一方の入力となるトランジスタM58及びトランジスタM60の各ゲート電極には、ネットワーク論理回路ブロック21からの出力信号が入力される。また、このバッファ回路ブロック22における他の入力となるトランジスタM59及びトランジスタM61の各ゲート電極には、待機動作制御信号(以下、本実施の形態4において、「SLB」と省略する)が入力される。
【0116】
このバッファ回路ブロック22では、GNDに接続されたトランジスタM61が、ボディ電極を有するトランジスタにより構成されている。このボディ電極は、自身のゲート電極に接続されている。他のトランジスタM58、M59、M60は、低しきい値のトランジスタにより構成されている。
【0117】
このトランジスタM61のように、ボディ電極とゲート電極とを接続すると、チャネル電極にバイアスが加えられて、チャネルが形成されると同時に、このチャネル電極に加えられるバイアスがボディ電極のボディ領域においては、ソースに対して順バイアスされるため、しきい値電圧が低下する。
【0118】
SLBは、ネットワーク論理回路ブロック1の動作時には、“H”になっている。この“H”信号の入力により、トランジスタM61は、“ON”に制御されて、トランジスタM60のソース電位をGNDに等電位とする。また、この“H”信号が、トランジスタM61のボディ電極に加えられることにより、トランジスタM61のしきい値電圧は低下し、飽和電流値が大きくなる。トランジスタM59は、信号“H”によって、“OFF”に制御される。このような信号“H”の入力によるトランジスタM61の“ON”及びトランジスタM59の“OFF”により、バッファ回路ブロック22は、ネットワーク論理回路ブロック21から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック21から入力される入力信号は、低しきい値のトランジスタM58、M60に入力され。また、上述したように、動作時のトランジスタM61のしきい値は、非動作時に比較して低くなっている。このため、動作時に信号の入力に関係するトランジスタは全てしきい値が低くなっており、このため、バッファ回路ブロック22は高速に動作する。
【0119】
一方、SLBは、ネットワーク論理回路ブロック21の非動作時である待機時には、“L”となる。この“L”信号の入力により、トランジスタM61は、“OFF”に制御され、低しきい値のトランジスタM59は、“ON”に制御される。また、ボディ電極がゲート電極に接続されたトランジスタM61では、この“L”信号の入力によって、しきい値が低下せず、高しきい値電圧を有している。このような信号“L”の入力によるトランジスタM61の“OFF”及びトランジスタM59の“OFF”により、バッファ回路ブロック22は、ネットワーク論理回路ブロック1からの入力信号にかかわらず、固定された信号“H”(=Vdd)を出力する。“OFF”に制御されたトランジスタM61は、しきい値が高くなっており、トランジスタM60のソース電位をGNDから遮断した状態にしており、かつ高しきい値トランジスタとなり小さなオフリーク電流特性を有することからバッファ回路ブロック22におけるリーク電流が削減される。
【0120】
本実施の形態4のバッファ回路は、上記のようにNAND回路により構成されたものであるが、実施の形態2にて説明したようなNOR回路により構成されたものであっても同様に適用することが可能である。ただし、この場合には、電源Vddにソース電極が接続されるボディ電極を有するトランジスタのボディ電極は自身のゲート電極と接続されることにより、動作時においては、しきい値が低くなり、待機時には、しきい値が高くなるようにして待機時におけるリーク電流を削減する。
【0121】
また、本実施の形態4のバッファ回路は、NAND回路またはNOR回路のいずれによって構成されている場合であっても、構成する全トランジスタを、ボディ電極を有し、且つ、そのボディ電極が自身のゲート電極に接続されたトランジスタとし、待機時には、各トランジスタのしきい値電圧が高くなるようにし、動作時には、各トランジスタのしきい値電圧が低くなるようにすることにより、動作時における動作の高速化と待機時におけるリーク電流の削減の両方を実現することが可能になる。ただし、この場合には、全トランジスタにボディ電極を設けることにより面積が増大することに留意すべきである。
【0122】
上記に説明したバッファ回路に使用されたボディ電極を有するトランジスタでは、用いられる電源が高電源電圧である場合に、ソース電極とボディ電極との順方向ダイオードによってリーク電流が増加するという問題がある。このようなリーク電流が増加するという問題は、動作時の電源電圧が極低い場合(例えば、Vdd≧0.8V)には、特に問題にはならないが、より高い電源電圧にて動作させる場合には、考慮する必要がある。
【0123】
図15には、このようなリーク電流が増加する問題を解消する構造例を示している。この構造例のトランジスタMD1では、ボディ電極とゲート電極との間に、ダイオードD1が逆バイアスに挿入されており、これにより、ボディ電極からゲート電極へのリーク電流が制限される。図15(b)は、この構造例において、電流値を横軸、電源電圧を縦軸として、電源電圧とドレイン電流IDとリーク電流Ileakとの関係を示すグラフである。このグラフにより明らかなように、ボディ電極とゲート電極との間に挿入されたダイオードD1によって、電源電圧が高電圧であった場合のリーク電流Ileakが低減されている。したがって、電源線圧がより高い電圧(0.8V以上)であっても、リーク電流を削減することが可能になっている。
【0124】
したがって、上記図14に示すバッファ回路ブロック22において、トランジスタM61を上記の図14の構造例に示すトランジスタMD1に置き換えることによって、リーク電流を削減することが可能となる。
【0125】
ここで、上記の実施の形態1〜4において用いることが有効な、SOI(Silicon on Insulator)技術を用いたトランジスタについて説明する。
【0126】
図16は、SOI構造を有するトランジスタを説明する断面図であり、図16(a)は、完全空乏型(FD)のトランジスタを示しており、図16(b)は、部分空乏型(PD)のトランジスタを示している。
【0127】
図16(a)に示す完全空乏型(FD)のトランジスタでは、埋込酸化膜(Buried Oxide)上に形成されたチャネル領域が全て空乏化されている。また、埋込酸化膜上には、このチャネル領域を挟むように、n型のソース領域及びドレイン領域が形成されている。チャネル領域上には、ゲート酸化膜を介してゲート電極が形成されている。このトランジスタでは、チャネル領域が全て空乏化されているため、急峻なサブシュレッシュ特性を有し、より低いしきい値電圧を設定することが可能であり、低電圧で且つ高速に動作させることができる。
【0128】
図16(b)に示す部分空乏型(PD)のトランジスタでは、埋込酸化膜上に設けられたチャネル領域には、空乏化された空乏化領域26と、空乏化されていない非空乏化領域27とが形成されている。また、埋込酸化膜上には、このチャネル領域を挟むように、n型のソース領域及びドレイン領域が形成されている。チャネル領域上には、ゲート酸化膜を介してゲート電極が形成されている。このPDトランジスタでは、空乏化されていない非空乏化領域27にボディバイアスを与えることにより、実施の形態3及び4に記載したような、ボディ電位が制御される各種のトランジスタを実現することができる。
【0129】
SOIは、図16(a)及び(b)に示すように、ソース領域及びドレイン領域の周囲が共に酸化膜で囲まれているために接合容量が小さくなり、消費電力を低減することができる。また、上述したように、急峻なサブスレッシュ特性を有することにより、ソース領域及びドレイン領域間の電位が小さい場合であっても、バルクMOSデバイス等に比較して、大きな電流量を得ることができ、パス論理回路に適した特性を有する。さらに、パスゲートをCMOS化しても、このCMOS化による面積、負荷容量の増加をバルクMOSデバイス等に比較して小さくすることができ、本発明のパス論理回路に適用するのに非常に優れている。
【0130】
(実施の形態5)
図17は、実施の形態5の半導体集積回路を示す回路ブロック図である。本実施の形態5では、例として、Y=A・B・Cの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック23と、このネットワーク論理回路ブロック23に接続され、ネットワーク論理回路ブロック23が生成した演算回路信号を増幅するバッファ回路ブロック24とを有している。
【0131】
ネットワーク論理回路ブロック23には、信号Cが入力される第一入力端子7及び信号Cを反転した信号/Cが入力される第二入力端子8が設けられており、第一入力端子7には、N型のトランジスタM64及びトランジスタM62のそれぞれのソース電極が接続されている。また、第二入力端子8には、N型のトランジスタM65のソース電極が接続されている。トランジスタM64のドレイン電極及びトランジスタM65のドレイン電極には、トランジスタM63のソース電極が接続されている。トランジスタM62のドレイン電極及びトランジスタM63のドレイン電極からの出力は、ネットワーク論理回路ブロック23の出力信号となる。
【0132】
トランジスタM62のゲート電極には、信号Aを反転した信号/Aが入力され、トランジスタM63のゲート電極には、信号Aが入力される。トランジスタM64のゲート電極には、信号Bを反転した信号/Bが入力され、トランジスタM65のゲート電極には、信号Bが入力される。
【0133】
上記のネットワーク論理回路ブロック23に備えられる各トランジスタM62、M63、M64、M65は、それぞれ、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【0134】
バッファ回路ブロック24は、トランジスタM66、M67、M68、M69によりNAND回路を構成している。このバッファ回路ブロック24では、ソース電極が電源Vddに接続されたP型のトランジスタM66及びM67が並列に配置されている。また、N型のトランジスタ69のソース電極がGNDに接続されている。トランジスタM69は、2つのN型のトランジスタMS1及びMS2を直列に接続して構成されている。トランジスタM69のドレイン電極には、N型のトランジスタ68のソース電極が接続されている。このトランジスタM66及びM67のドレイン電極からの出力及びトランジスタM68のドレイン電極からの出力が、バッファ回路ブロック24からの出力信号として出力される。トランジスタM66またはM67から出力される信号は“H”(=Vdd)であり、トランジスタM68から出力される信号は“L”(=GND)である。
【0135】
このバッファ回路ブロック24における一方の入力となるトランジスタM66及びトランジスタM68の各ゲート電極には、ネットワーク論理回路ブロック23からの出力信号が入力される。また、このバッファ回路ブロック24における他の入力となるトランジスタM67及びトランジスタM69の各ゲート電極には、待機動制御信号(以下、本実施の形態5において、「SLB」と省略する)が入力される。
【0136】
トランジスタM69の動作について、図18に基づいて説明する。図18(a)は、比較のために、単一の低しきい値のトランジスタを配置した場合を示しており、図18(b)は、本実施の形態5のトランジスタM69の構成であり、2つの低しきい値のトランジスタを直列に接続し、その各ゲート電極を共通のゲート端子として、接続した場合を示している。
【0137】
図18(a)に示すように、単一の低しきい値のトランジスタを配置した場合には、待機時のリーク電流が増大するという欠点を有している。これに対して、図18(b)に示すように、本実施の形態5では、2つのトランジスタを直列に接続しているために、待機時のリーク電流を削減することができる。
【0138】
以下、この理由について、図18(c)及び(d)を参照して説明する。図18(c)は、図18(a)に示すように、単一のトランジスタを用いた場合の、オフリーク電流特性を示し、図18(d)は、図18(b)に示すように、2つのトランジスタを直列に接続した場合のオフリーク電流特性を示している。図18(c)及び図18(d)は、それぞれ、横軸にゲート電極に対するソース電極の電位Vgsを示し、縦軸にオフリーク電流Ileakを示している。
【0139】
図18(a)のように、単一のトランジスタを用いた場合には、このトランジスタのしきい値電圧を低く設定しているために、図18(c)に示すように、待機時であるVgs=0のときのオフリーク電流Ileakは高くなっている。このときのオフリーク電流をILで表す。
【0140】
一方、図18(b)のように、2つのトランジスタを直列接続した場合、個々のトランジスタは、図18(a)の場合と同様に低いしきい値電圧を有するトランジスタにより構成されるが、図18(b)では、トランジスタMS1及びMS2が直列に接続されているので、各トランジスタには、印加される電圧が分圧されるので、MS1のソース電位は、単一のトランジスタが用いられた場合よりも低い電圧値であるVs1となる。このため、図18(b)では、基板バイアス効果により、図18(c)のオフリーク電流特性よりも縦軸のマイナス方向に平行移動したオフリーク電流特性となる。このため、待機時であるVgs=0のときのオフリーク電流Ileakは、図18(c)に示すILよりも低減されたIL1となる。
【0141】
さらに、図18(b)の場合には、トランジスタMS1に対して直列に接続されたトランジスタMS2が負荷となり、図18(d)中Rで示す負荷特性を有する。この負荷により、待機時には、トランジスタMS1のゲート電位は0であり、ソース電位はVs1となるので、トランジスタMS1のVgsは、−Vs1となる。このため、トランジスタMS1に流れるリーク電流Ileakは、トランジスタMS2の負荷曲線RとトランジスタMS1のオフリーク電流特性との交点で求められ、この結果、リーク電流Ileakは、IL1よりもさらに低減されたIL2となる。以上の理由により、2つのトランジスタを直列に接続した図18(b)では、リーク電流IL2が、単一のトランジスタを用いた場合のリーク電流ILよりも大幅に低減される。
【0142】
このように、ゲート電極を共通接続した直列接続のトランジスタを用いることにより、他のトランジスタと同じ低しきい値のトランジスタのみでバッファ回路を構成しても、リーク電流を削減することが可能になり、しきい値が異なるトランジスタを所定の箇所に設置するための特別な製造工程を用いる必要がなく、また、このため、低コストにて、動作速度の高速化とリーク電流の削減とを実現した回路を実現することができる。
【0143】
SLBは、ネットワーク論理回路ブロック23の動作時には、“H”になっている。この信号“H”の入力により、高しきい値のトランジスタM69は、“ON”に制御されて、トランジスタM68のソース電位をGNDに等電位とする。また、信号“H”の入力により、トランジスタM67は、“OFF”に制御される。このような信号“H”の入力によるトランジスタM69の“ON”及びトランジスタM67の“OFF”により、バッファ回路ブロック24は、ネットワーク論理回路ブロック23から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック23から入力される入力信号は、低しきい値のトランジスタM66、M68に入力されるため、バッファ回路ブロック24は高速に動作する。
【0144】
一方、SLBは、ネットワーク論理回路ブロック23の非動作時である待機時は、“L”となる。この信号“L”の入力により、トランジスタM69は、“OFF”に制御され、低しきい値のトランジスタM67は、“ON”に制御される。このような信号“L”の入力によるトランジスタM69の“OFF”及びトランジスタM67の“ON”により、バッファ回路ブロック24は、ネットワーク論理回路ブロック23からの入力信号にかかわらず、固定された信号“H”(=Vdd)を出力する。このとき、“OFF”に制御されているトランジスタM69は、ゲート電極が共通接続された直列接続のトランジスタMS1及びMS2により形成されており、これにより、上述の図18(b)に基づいて説明したように、リーク電流を削減することができる。
【0145】
本実施の形態5のバッファ回路は、上記のようにNAND回路を構成したものであるが、実施の形態2にて説明したようなNOR回路により構成したものであっても同様に適用することが可能である。ただし、この場合には、電源Vddにソース電極が接続されるトランジスタは、上記の図18(b)に示すように、直列接続された2つのトランジスタ(この場合は、Pチャネルトランジスタ)により形成される。このトランジスタにより、待機時におけるリーク電流が削減される。
【0146】
ここで、以上説明した実施の形態1〜5に関するすべてにおいて、ネットワーク論理回路ブロックは、Nチャネルトランジスタを用いた例について示しているが、ネットワーク論理回路ブロックの全てのトランジスタをPチャネルトランジスタにて構成する、または、NチャネルトランジスタとPチャネルトランジスタとの両方を用いてCMOSタイプのパス論理回路を構成しても、上記の実施の形態1〜5にて説明したのと同様の効果を実現することができる。
【0147】
【発明の効果】
以上説明したように本発明の半導体集積回路は、演算結果信号を入力として、2値信号のいずれかの電圧値を出力する信号出力回路と、信号出力回路の出力待機制御信号を入力として、2値化信号の一方の電圧値を抑制し、且つ、他方の電圧値を出力する制御回路とを備えている。
【0148】
このような構成を有することにより、本発明の半導体集積回路は、出力待機制御信号の入力による非動作制御時に、2値化信号の一方の電圧値を抑制しており、従来のように、パスリークを解析し、各パス毎に高しきい値デバイスを挿入する等の面倒な作業を必要とせず、チップ面積を必要以上に増加することなく、また、パストランジスタ回路の特性を劣化させるトランジスタの段数を追加することなく、非動作時に発生するリーク電流を防止することができる。
【0149】
本発明の半導体集積回路では、さらに、上記制御回路が、出力待機制御信号のによる非動作制御時に、信号出力回路の出力を電源電圧及び接地電圧の一方に固定するように制御する出力固定用素子と、信号出力回路を電源電圧及び接地電圧の他方から遮断された状態に制御される遮断用素子とを有するように構成される。この場合、制御回路の遮断用素子としては、具体的に、所定の高しきい値を有するMOSトランジスタ、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するMOSトランジスタ、直列に接続された複数の低しきい値のMOSトランジスタが挙げられ、これらを用いることにより、待機時のリーク電流を防止することができる。このようなリーク電流を有効に防止することができる遮断用素子を有することによって、半導体集積回路の他の部分における素子に、低しきい値のMOSトランジスタを用いることができ、非動作時におけるリーク電流を防止しながら、半導体集積回路の高速動作を実現することが可能になる。
【図面の簡単な説明】
【図1】本実施の形態1の半導体集積回路の概略構成を示すブロック図である。
【図2】実施の形態1の半導体集積回路における具体的な構成例を示す回路ブロック図である。
【図3】パス論理回路を簡単に説明する構成図である。
【図4】図3に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。
【図5】ネットワーク論理回路の一方の入力端子が、GNDに固定されて接続されている場合のパス論理回路を簡単に説明する構成図である。
【図6】図5に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。
【図7】出力信号をレベルクリップする必要がある場合に、低しきい値のトランジスタを介してバッファ回路が設けられる例について示す回路図である。
【図8】実施の形態2の半導体集積回路を示す回路ブロック図である。
【図9】パス論理回路を簡単に説明する構成図である。
【図10】図9に示すパス論理回路において、待機時のリーク電流バスを説明するための回路構成図である。
【図11】ネットワーク論理回路の一方の入力端子が、GNDに固定されて接続されている場合において、待機時のリーク電流パスを説明するための回路構成図である。
【図12】出力信号をレベルクリップする必要がある場合に、低しきい値のトランジスタを介してバッファ回路が設けられる例について示す回路図である。
【図13】実施の形態3の半導体集積回路を示す回路ブロック図である。
【図14】実施の形態4の半導体集積回路を示す回路ブロック図である。
【図15】(a)は、実施の形態4のトランジスタにおいて、リーク電流が増加する問題を解消する構造例を示しており、(b)は、この構造例において、電流値を横軸、電源電圧を縦軸として、電源電圧とドレイン電流IDとリーク電流Ileakとの関係を示すグラフである。
【図16】SOI構造を有するトランジスタを説明する断面図であり、(a)は、完全空乏型(FD)のトランジスタ、(b)は、部分空乏型(PD)のトランジスタをそれぞれ示している。
【図17】実施の形態5の半導体集積回路を示す回路ブロック図である。
【図18】実施の形態5のトランジスタM69の動作を説明しており、(a)は、比較のために、単一の低しきい値のトランジスタを配置した場合、(b)は、実施の形態5のトランジスタM69の構成、(c)は、(a)の場合に得られるオフリーク電流特性を示すグラフ、(d)は、(b)の場合に得られるオフリーク電流特性を示すグラフである。
【図19】高しきい値のトランジスタを一部に含むように構成した特開2000−151386号公報に開示されたトランジスタ回路を示す構成図である。
【図20】高しきい値のトランジスタを一部に含むように構成した特開平6−29834号公報に開示された論理回路を示す構成図である。
【図21】高しきい値のトランジスタを一部に含むように構成した特開平10−224206号公報に開示された論理回路を示す構成図である。
【図22】図21に示す論理回路に備えられるバッファ回路を示す構成図である。
【図23】図21に示す例で発生する伝達信号の劣化を説明するグラフである。
【符号の説明】
1 ネットワーク論理回路ブロック
2 バッファ回路ブロック
3、4 入力端子
5、6 出力端子
7 第一入力端子
8 第二入力端子
12 ネットワーク論理回路
13 ネットワーク論理回路ブロック
14 バッファ回路ブロック
15 ネットワーク論理回路ブロック
16 バッファ回路ブロック
17 ネットワーク論理回路
19 ネットワーク論理回路ブロック
20 バッファ回路ブロック
21 ネットワーク論理回路ブロック
22 バッファ回路ブロック
23 ネットワーク論理回路ブロック
24 バッファ回路ブロック
25、26 空乏領域
27 非空乏領域
M10〜M13 低しきい値Nチャネルトランジスタ
M14、M15 低しきい値Pチャネルトランジスタ
M16 低しきい値Nチャネルトランジスタ
M17 高しきい値Nチャネルトランジスタ
M18、M19 低しきい値Nチャネルトランジスタ
M20、M21 低しきい値Pチャネルトランジスタ
M22 低しきい値Nチャネルトランジスタ
M23 高しきい値Nチャネルトランジスタ
M28〜M31 低しきい値Nチャネルトランジスタ
M32 高しきい値Pチャネルトランジスタ
M33 低しきい値Pチャネルトランジスタ
M34、M35 低しきい値Nチャネルトランジスタ
M36、N37 低しきい値Nチャネルトランジスタ
M46〜M49 低しきい値Nチャネルトランジスタ
M50、M51 低しきい値Pチャネルトランジスタ
M52 低しきい値Nチャネルトランジスタ
M53 ボディ電極を有するNチャネルトランジスタ
M54〜M57 低しきい値Nチャネルトランジスタ
M58、M59 低しきい値Pチャネルトランジスタ
M60 低しきい値Nチャネルトランジスタ
M61 ボディ電極とゲート電極を接続させたNチャネルトランジスタ
M62〜M65 低しきい値Nチャネルトランジスタ
M66、M67 低しきい値Pチャネルトランジスタ
M68 低しきい値Nチャネルトランジスタ
M69 ゲートを共通に接続されたMS1、MS2からなるトランジスタ
Claims (9)
- 低しきい値のMOSトランジスタによって論理演算を行って、その演算結果信号を出力する論理回路と、
出力待機制御信号および出力動作制御信号が選択的に入力されることによって出力待機状態および出力動作状態にそれぞれ選択的に制御されるバッファ回路とを備え、
該バッファ回路が、
低しきい値のMOSトランジスタによって構成され、前記出力動作状態において前記演算結果信号に応じた電圧を出力する信号出力回路と、
前記出力待機制御信号の入力により、前記信号出力回路と電源電圧及び接地電圧のいずれか一方とを接続して、前記信号出力回路の出力を接続された前記電圧に固定し、前記出力動作制御信号の入力により、前記信号出力回路と前記電圧との接続を遮断する出力信号固定用素子と、
前記出力動作制御信号の入力により前記電源電圧及び前記接地電圧の他方と前記信号出力回路とを接続し、前記出力待機制御信号の入力により前記電圧と前記信号出力回路との接続を遮断する遮断用素子とを備え、
前記出力信号固定用素子および前記遮断用素子の一方が、リーク電流の発生を防止する高しきい値のMOSトランジスタであり、他方が低しきい値のMOSトランジスタであることを特徴とする半導体集積回路。 - 前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するMOSトランジスタであって、該ボディ電極が前記制御電位によって高しきい値電圧に制御されている請求項1に記載の半導体集積回路。
- 前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するMOSトランジスタであって、該ボディ電極は、該MOSトランジスタのゲート電極に接続されている請求項1に記載の半導体集積回路。
- 前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するMOSトランジスタであって、該MOSトランジスタのゲート電極と前記ボディ電極との間にダイオードが逆バイアスに接続されている請求項1に記載の半導体集積回路。
- 低しきい値のMOSトランジスタによって論理演算を行って、その演算結果信号を出力する論理回路と、
出力待機制御信号および出力動作制御信号が選択的に入力されることによって出力待機状態および出力動作状態にそれぞれ選択的に制御されるバッファ回路とを備え、
該バッファ回路が、
低しきい値のMOSトランジスタによって構成され、前記出力動作状態において前記演算結果信号に応じた電圧を出力する信号出力回路と、
前記出力待機制御信号の入力により、前記信号出力回路と電源電圧及び接地電圧のいずれか一方とを接続して、前記信号出力回路の出力を接続された前記電圧に固定し、前記出力動作制御信号の入力により、前記信号出力回路と前記電圧との接続を遮断する出力信号固定用素子と、
前記出力動作制御信号の入力により前記電源電圧及び前記接地電圧の他方と前記信号出力回路とを接続し、前記出力待機制御信号の入力により前記電圧と前記信号出力回路との接続を遮断する遮断用素子とを備え、
前記遮断用素子は、所定の高速動作を実現する低しきい値のMOSトランジスタを複数、直列に接続することにより構成されており、
前記出力信号固定用素子が低しきい値のMOSトランジスタであることを特徴とする半導体集積回路。 - 前記バッファ回路は、NAND回路構成であり、
前記遮断用素子が、Nチャネル型の高しきい値のMOSトランジスタであり、該MOSトランジスタのソース電極は前記接地電圧に接続されている請求項1に記載の半導体集積回路。 - 前記バッファ回路は、NOR回路構成であり、
前記遮断用素子は、Pチャネル型の高しきい値のMOSトランジスタであり、該MOSトランジスタのソース電極は、前記電源電圧に接続されている請求項1に記載の半導体集積回路。 - 前記信号出力回路は、相補型スイッチング素子を構成する一対のトランジスタにより構成され、一方のトランジスタは、前記出力信号固定用素子に並列に接続され、他方のトランジスタは、前記遮断用素子に直列に接続されている、請求項6または7に記載の半導体集積回路。
- 前記論理回路を構成する前記MOSトランジスタ、前記バッファ回路の前記信号出力回路を構成する前記MOSトランジスタ、前記出力信号固定用素子及び前記遮断用素子は、それぞれ、SOI(Silicon on Insulator)構造を有するトランジスタにより構成されている請求項1〜8のいずれかに記載の半導体集積回路。
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