CN103856206A - 从低到高逻辑电平转换电路 - Google Patents
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Abstract
本发明公开了一种从低到高逻辑电平转换电路,包括:一锁存器,其输入为差分对管,由第一NMOS晶体管和第二NMOS晶体管构成,负载为交叉耦合对管,由第一PMOS晶体管和第二PMOS晶体管构成;一驱动器,设置在所述锁存器中,帮助所述锁存器实现迅速翻转;一反相器和一反馈管,设置在所述锁存器的一输出端;反馈管使所述电路输出在低电压域未上电时保持在定态,且当低电压域正常上电时,不影响锁存器的正常工作。本发明能避免逻辑电平被转换到电源电平时可能出现的不定态,而且节省功耗。
Description
技术领域
本发明涉及混合信号电路设计领域,特别是涉及一种从低到高逻辑电平转换电路。
背景技术
随着集成电路工艺的快速发展,模拟电路和数字电路经常被集成在同一块芯片内。通常,模拟电路为了保证性能,会采用高电源电压;而数字电路为了节省功耗,会采用低电源电压。当逻辑信号从模拟电路传输到数字电路时,或者从数字电路传输到模拟电路时,就需要进行电平转换。
当逻辑信号从高电压域传输到低电压域时,会采用从高到低逻辑电平转换电路,通常一个采用低电源电压的反相器就可以实现。但是,当逻辑信号从低电压域传输到高电压域时,电平转换电路要比反相器复杂,通常采用一个输入为差分对管,负载为交叉耦合对管的锁存器,即由四个MOS晶体管组成的锁存器构成,如图1所示。
参见图1,传统的从低到高逻辑电平转换电路的工作原理如下:当正输入端IN+为低电压逻辑高电平,负输入端IN-为低电压逻辑低电平时,第一NMOS晶体管MN1开启,第二NMOS晶体管MN2关闭,使负输出端OUT-为VSS,即高电压逻辑低电平,正输出端OUT+为VDD,即高电压逻辑高电平,同时使第二NMOS晶体管MN2开启,第一NMOS晶体管MN1关闭。
当输入端IN-从高变低,输入端IN+从低变高时,因为第一NMOS晶体管MN1和第二NMOS晶体管MN2的宽长比要比第一PMOS晶体管MP1和第二PMOS晶体管MP2的宽长比大很多(即第一NMOS晶体管MN1和第二NMOS晶体管MN2的驱动能力要做的比第一PMOS晶体管MP1和第二PMOS晶体管MP2驱动能力强),第二NMOS晶体管MN2会先把正输出端OUT+拉低,同时打开了第一PMOS晶体管MP1。因为此时第一NMOS晶体管MN1已经被关掉,所以第一PMOS晶体管MP1会把负输出端OUT-拉高,进一步关掉了第二PMOS晶体管MP2,使正输出端OUT+最终被拉到VSS,负输出端OUT-最终被拉到VDD。
传统的从低到高逻辑电平转换电路存在以下缺点:当高电源电压域(即VDD和VSS)已经建立好,但低电源电压域尚未建立好(经常出现在低电源电压域由芯片内部产生的情况下)时,正输入端IN+和负输入端IN-都为逻辑低电平,使正输出端OUT+和负输出端OUT-出现不定态,其电平可能在VDD和VSS之间的任意电平上。该不定态可能会造成其控制的后续电路出现逻辑混乱,甚至可能造成后续电路出现大幅度的漏电。
发明内容
本发明要解决的技术问题是提供一种从低到高逻辑电平转换电路,能避免逻辑电平被转换到电源电平时可能出现的不定态,而且节省功耗。
为解决上述技术问题,本发明的从低到高逻辑电平转换电路,包括:一锁存器,其输入为差分对管,负载为交叉耦合对管;所述差分对管由第一NMOS晶体管和第二NMOS晶体管构成,第一NMOS晶体管和第二NMOS晶体管的源极与高电压逻辑低电平端相连接,该高电压逻辑低电平端记为VSS;所述交叉耦合对管由第一PMOS晶体管和第二PMOS晶体管构成,第一PMOS晶体管和第二PMOS晶体管的源极与高电压逻辑高电平端相连接,该高电压逻辑高电平端记为VDD;
其中,还包括:一驱动器,一第一反相器,一第一反馈管;
所述驱动器由第三PMOS晶体管和第四PMOS晶体管构成;第三PMOS晶体管的源极与第一PMOS晶体管的漏极相连接,其漏极与第一NMOS晶体管的漏极和第二PMOS晶体管的栅极相连接,该连接的节点记A点;第三PMOS晶体管的栅极与第一NMOS晶体管的栅极与正输入端相连接;第四PMOS晶体管的源极与第二PMOS晶体管的漏极相连接,其漏极与第二NMOS晶体管的漏极和第一PMOS晶体管的栅极相连接,该连接的节点记B点;第四PMOS晶体管的栅极与第二NMOS晶体管的栅极与负输入端相连接;
所述第一反馈管由第六PMOS晶体管构成,其源极与VDD相连接,其漏极与A点相连接,其栅极与正输出端相连接;
所述第一反相器由第三NMOS晶体管和第五PMOS晶体管构成;第五PMOS晶体管的源极与VDD相连接,其漏极与第三NMOS晶体管的漏极相连接,该连接的节点作为正输出端,第三NMOS晶体管的源极与VSS相连接。
本发明从结构上改进从低到高逻辑电平转换电路,能消除高电压域输出端可能存在的不定态,使高电压域输出具有确定的状态,保证了后续逻辑电路不会出现未知逻辑状态,也不会出现漏电,从而确保了芯片的正常工作。同时,本发明翻转速度更快,从而减小了其功耗。本发明能应用于各种工艺下的混合信号电路。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是现有的传统从低到高逻辑电平转换电路原理图;
图2是本发明的从低到高逻辑电平转换电路一实施例原理图;
图3是本发明的从低到高逻辑电平转换电路另一实施例原理图。
具体实施方式
参见图2所示,本发明的从低到高逻辑电平转换电路在下面的实施例中,包括:一锁存器,一帮助所述锁存器实现迅速翻转的驱动器,一反相器,一实现上电自动锁定的反馈管。
所述锁存器的输入为差分对管,负载为交叉耦合对管(负阻形式的负载管)。
所述差分对管由第一NMOS晶体管和第二NMOS晶体管构成,第一NMOS晶体管和第二NMOS晶体管的源极与高电压逻辑低电平端相连接,该高电压逻辑低电平端记为VSS。
所述交叉耦合对管由第一PMOS晶体管MP1和第二PMOS晶体管MP2构成,第一PMOS晶体管MP1和第二PMOS晶体管MP2的源极与高电压逻辑高电平端相连接,该高电压逻辑高电平端记为VDD。
所述驱动器由第三PMOS晶体管MP3和第四PMOS晶体管MP4构成。第三PMOS晶体管MP3的源极与第一PMOS晶体管MP1的漏极相连接;第三PMOS晶体管MP3的漏极与第一NMOS晶体管MN1的漏极和第二PMOS晶体管MP2的栅极相连接,该连接的节点记A点;第三PMOS晶体管MP3的栅极与第一NMOS晶体管MN1的栅极与正输入端IN+相连接。
第四PMOS晶体管MP4的源极与第二PMOS晶体管MP2的漏极相连接;第四PMOS晶体管MP4的漏极与第二NMOS晶体管MN2的漏极和第一PMOS晶体管MP1的栅极相连接,该连接的节点记B点;第四PMOS晶体管MP4的栅极与第二NMOS晶体管MN2的栅极与负输入端IN-相连接。
所述反馈管由第六PMOS晶体管MP6构成,其源极与VDD相连接,其漏极与A点相连接,其栅极与正输出端OUT+相连接。即使低电压域未上电,所述反馈管也会使从低到高逻辑电平转换电路的输出保持在定态;同时当低电压域正常上电时,该反馈管不会影响锁存器的正常工作。
所述反相器由第三NMOS晶体管MN3和第五PMOS晶体管MP5构成,第五PMOS晶体管MP5的源极与VDD相连接;第五PMOS晶体管MP5的漏极与第三NMOS晶体管MN3的漏极相连接,该连接的节点作为正输出端OUT+,第三NMOS晶体管MN3的源极与VSS相连接。
当正输入端IN+为低电压逻辑高电平,负输入端IN-低电压逻辑低电平时,第一NMOS晶体管MN1开启,第二NMOS晶体管MN2关闭,使A点为低电平;第二PMOS晶体管MP2和第四PMOS晶体管MP4开启,使B点为高电平,正输出端OUT+为高电平,第六PMOS晶体管MP6关闭不起作用。
当正输入端IN+从高电平变为低电平,负输入端IN-从低电平变为高电平时,第一NMOS晶体管MN1关闭,第二NMOS晶体管MN2开启,同时由于第四PMOS晶体管MP4的栅极电压(即负输入端IN-)从低电平变为高电平,第四PMOS晶体管MP4的驱动能力被减弱了,拉低B点(与传统的从低到高逻辑电平转换电路一样,第一NMOS晶体管MN1和第二NMOS晶体管MN2比第一PMOS晶体管MP1和第二PMOS晶体管MP2的驱动能力强),然后第一PMOS晶体管MP1开启。第三PMOS晶体管MP3的驱动能力也变强,使A点的电位升高,关掉第二PMOS晶体管MP2,使B点电位进一步降低,最终使A点的电位变为VDD,B点的电位变为VSS。正输出端OUT+为VSS,第六PMOS晶体管MP6打开。
本发明的从低到高逻辑电平转换电路的优点在于:当VDD和VSS开始上电时,第三NMOS晶体管MN3和第五PMOS晶体管MP5构成的反相器,以及第六PMOS晶体管MP6构成的反馈管会把正输出端OUT+钳位在VSS,A点电位钳位在VDD。如果出现高电源电压域(即VDD和VSS)已经建立好,但低电源电压域尚未建立好的情况,第一NMOS晶体管MN1和第二NMOS晶体管MN2都关闭,锁存器的两路都没有电流,此时第三NMOS晶体管MN3、第五PMOS晶体管MP5和第六PMOS晶体管MP6会始终将正输出端OUT+钳位在VSS,A点电位钳位在VDD,使该电路的输出不会为不定态。
当低电源电压域建立好以后,若正输入端IN+为低电平,负输入端IN-为高电平时,其输出状态依旧保持正输出端OUT+为低电平,A点为高电平,B点为低电平。若正输入端IN+为高电平,负输入端IN-为低电平,会出现短暂的第一NMOS晶体管MN1和第六PMOS晶体管MP6同时打开的过程,但是第六PMOS晶体管MP6的驱动能力很小(通常作成倒比管),第一NMOS晶体管MN1依然可以把A点电位拉低,然后第四PMOS晶体管MP4开启,拉高B点电位,第一PMOS晶体管MP1关掉,进一步使A点电位降低。当A点电位降低到第三NMOS晶体管MN3和第五PMOS晶体管MP5组成的倒相管的翻转阈值以下时,正输出端OUT+变为高电平,关掉第六PMOS晶体管MP6。
本发明的另一个优点在于,第三PMOS晶体管MP3和第四PMOS晶体管MP4的加入。在传统的低到高逻辑电平转换电路中,当正输入端IN+从低电平变为高电平时,第一NMOS晶体管MN1和第一PMOS晶体管MP1存在短暂的同时打开的过程,因为第一PMOS晶体管MP1的栅极(即正输出端OUT+)还处在前一个状态的低电平,第一NMOS晶体管MN1会花费比较长的时间才能把输出OUT-拉成低电平,然后再开启第二PMOS晶体管MP2,把正输出端OUT+拉成高电平。而本发明在加入第三PMOS晶体管MP3和第四PMOS晶体管MP4之后,当正输入端IN+从低电平变为高电平时,第三PMOS晶体管MP3的栅极电位升高,使其导通电阻变大,上拉的电流变小,A点电位迅速降低。第二PMOS晶体管MP2开启,拉高B点电位(由于第三PMOS晶体管MP3和第四PMOS晶体管MP4的宽长比要比第一PMOS晶体管MP1和第二PMOS晶体管MP2的宽长比大,第四PMOS晶体管MP4所引入的导通电阻不会显著减小第二PMOS晶体管MP2开启时的上拉电流,不会减小B点的电位上拉速度),第一PMOS晶体管MP1关闭,使A点电位进一步降低到VSS。
参见图3所示,本发明的从低到高逻辑电平转换电路的另一实施例是,在上面的实施例的基础上,增加一反相器和一反馈管,设置在锁存器的另一个输出端,从而使该从低到高逻辑电平转换电路从单端输出变成双端输出。
增加的反馈管由第八PMOS晶体管MP8构成,其源极与VDD相连接,其漏极与A点相连接,其栅极与负输出端OUT-相连接。
增加的反相器由第四NMOS晶体管MN4和第七PMOS晶体管MP7构成,第七PMOS晶体管MP7的源极与VDD相连接;第七PMOS晶体管MP7的漏极与第四NMOS晶体管MN4的漏极相连接,该连接的节点作为负输出端OUT-,第四NMOS晶体管MN4的源极与VSS相连接。
以上通过具体实施例对本发明进行了详细的描述说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可以做出许多改进和变形,这些均视为本发明的保护范围。
Claims (2)
1.一种从低到高逻辑电平转换电路,包括;一锁存器,其输入为差分对管,负载为交叉耦合对管;所述差分对管由第一NMOS晶体管和第二NMOS晶体管构成,第一NMOS晶体管和第二NMOS晶体管的源极与高电压逻辑低电平端相连接,该高电压逻辑低电平端记为VSS;所述交叉耦合对管由第一PMOS晶体管和第二PMOS晶体管构成,第一PMOS晶体管和第二PMOS晶体管的源极与高电压逻辑高电平端相连接,该高电压逻辑高电平端记为VDD;
其特征在于,还包括:一驱动器,一第一反相器,一第一反馈管;
所述驱动器由第三PMOS晶体管和第四PMOS晶体管构成;第三PMOS晶体管的源极与第一PMOS晶体管的漏极相连接,其漏极与第一NMOS晶体管的漏极和第二PMOS晶体管的栅极相连接,该连接的节点记A点;第三PMOS晶体管的栅极与第一NMOS晶体管的栅极与正输入端相连接;第四PMOS晶体管的源极与第二PMOS晶体管的漏极相连接,其漏极与第二NMOS晶体管的漏极和第一PMOS晶体管的栅极相连接,该连接的节点记B点;第四PMOS晶体管的栅极与第二NMOS晶体管的栅极与负输入端相连接;
所述第一反馈管由第六PMOS晶体管构成,其源极与VDD相连接,其漏极与A点相连接,其栅极与正输出端相连接;
所述第一反相器由第三NMOS晶体管和第五PMOS晶体管构成;第五PMOS晶体管的源极与VDD相连接,其漏极与第三NMOS晶体管的漏极相连接,该连接的节点作为正输出端,第三NMOS晶体管的源极与VSS相连接。
2.如权利1所述的电路,其特征在于:还包括一第二反相器和一第二反馈管,设置在所述锁存器的另一个输出端;使所述电路从单端输出变成双端输出;
所述第二反馈管由第八PMOS晶体管构成,其源极与VDD相连接,其漏极与A点相连接,其栅极与负输出端相连接;
所述第二反相器由第四NMOS晶体管和第七PMOS晶体管构成,第七PMOS晶体管的源极与VDD相连接,其漏极与第四NMOS晶体管的漏极相连接,该连接的节点作为负输出端,第四NMOS晶体管的源极与VSS相连接。
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PB01 | Publication | ||
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WD01 | Invention patent application deemed withdrawn after publication |