JP2006295322A - レベルシフタ回路 - Google Patents

Abstract

【課題】低電源電圧動作回路側からの信号を高電源電圧源による電圧レベルの信号に高速にシフトアップし、高電圧側の回路に供給する。
【解決手段】論理信号に応答して活性化される第１トランジスタ（８）と、論理信号と逆の論理である逆論理信号に応答して活性化される第２トランジスタ（９）と、第１ノード（１８）を介して第１トランジスタのドレインに接続される第３トランジスタ（６）と、第２ノード（１９）を介して第２トランジスタのドレインに接続される第４トランジスタ（７）と、第１ノード（１８）と第２ノード（１９）とに接続される抵抗性素子（１０）とを具備し、第１トランジスタ（８）は、第１電圧と異なる第２電圧を供給する電源線と接地線との間に接続され、第２トランジスタ（９）は、電源線と接地線との間に接続されるレベルシフタ回路（１）を構成する。
【選択図】図２

Description

本発明は、レベルシフタ回路に関する。

電源電圧の異なる回路を接続する場合に、それら回路相互間で、前段の回路の信号レベルを後段の回路の信号レベルに対応するようにシフトアップ（または、シフトダウン）し、そのシフトアップ（またはシフトダウン）した信号を後段の回路側に供給することにより、電源電圧のレベルをシフトして整合性をとるためのレベルシフタ回路が広く使用されている。

例えば低電源電圧動作回路と高電源電圧動作回路とを接続する場合を考慮すると、レベルシフタ回路は、低電源電圧動作回路側からの信号を高電源電圧源による電圧レベルの信号にシフトアップし、高電圧側の回路に供給している（例えば、特許文献１参照。）。

図１は、特許文献１に記載のレベルシフタ回路の構成を示す回路図である。特許文献１に開示されているレベルシフタ回路は、低電圧側のデジタル信号を受ける能動素子を第１のＭＯＳトランジスタ１０１、第２のＭＯＳトランジスタ１０２で構成し、第１のＭＯＳトランジスタ１０１、第２のＭＯＳトランジスタ１０２の各ゲートに低電圧側のデジタル信号を互いに反転して入力し、第１のＭＯＳトランジスタ１０１、第２のＭＯＳトランジスタ１０２の各出力側と高電源電圧との間に反対導電形の第３のＭＯＳトランジスタ１０３、第４のＭＯＳトランジスタ１０４を介挿し、第３のＭＯＳトランジスタ１０３、第４のＭＯＳトランジスタ１０４の各ゲートにたすきがけして第２のＭＯＳトランジスタ１０２、第１のＭＯＳトランジスタ１０１の各出力側に接続し、第２のＭＯＳトランジスタの出力側１０７から高電圧側のデジタル信号を取り出すようにしている。特許文献１のレベルシフタ回路により、低電源電圧動作回路からの出力信号を高電源電圧動作回路に入力することが可能となっていた。

しかしながら、上述の従来の構成では、たとえば、入力信号端子１０５への入力信号がＨｉｇｈレベルからＬｏｗレベルへと変化し、他の入力信号端子１０６への入力信号がＨｉｇｈレベルからＬｏｗレベルへと変化しときに、ＮｃｈＭＯＳトランジスタがオンすることでＰｃｈＭＯＳトランジスタが導通し、所定のノード１１１がＬｏｗレベルからＨｉｇｈレベルに変化するというように、動作に２ステップ必要である。一方、入力信号端子１０５の入力信号がＬｏｗレベルからＨｉｇｈレベルへと変化し、他の入力信号端子１０６への入力信号がＨｉｇｈレベルからＬｏｗレベルへと変化する場合も同様にノード１１２がＬｏｗレベルからＨｉｇｈレベルへと変化するのに２ステップ必要であり、高速動作が難しかった。

レベルシフタ回路の動作を高速にするため技術が知られている（例えば、特許文献２、特許文献３参照。）。特許文献２に記載のレベルシフタ回路は、ドレインに高電源電圧源を接続し、ゲートを低電源電圧動作インバータの出力に接続し、ソースを二つのＰｃｈＭＯＳトランジスタのうち第一のＰｃｈＭＯＳトランジスタのドレインと第二のＰｃｈＭＯＳトランジスタのゲートと第二のＮｃｈＭＯＳトランジスタのドレインに接続したＮｃｈＭＯＳトランジスタと、ソースを第一のＰｃｈＭＯＳトランジスタのゲートと第二のＰｃｈＭＯＳトランジスタのドレインと第一のＮｃｈＭＯＳトランジスタのドレインに接続したＮｃｈＭＯＳトランジスタを備えて構成されている。

また、特許文献３には、静止電源電流の低減化および動作時間の短縮化を、チップ化する場合の構成面積の増大を抑制しつつ実現することができる技術が記載されている。特許文献３に記載の技術は、電源電圧の異なる回路として低電源電圧動作回路と高電源電圧動作回路とを接続する場合に、それら電源電圧動作回路の相互間に、一方の電源電圧動作回路側からの信号のレベル変化に同期してオン・オフする第一のＮチャネルＭＯＳトランジスタを備えている。そして、前記一方の電源電圧動作回路側からの信号のレベル変化とは反転してオン・オフする第二のＮチャネルＭＯＳトランジスタと、前記第二のＮチャネルＭＯＳトランジスタに同期してオン・オフする第一のＰチャネルＭＯＳトランジスタと、前記第一のＮチャネルＭＯＳトランジスタに同期してオン・オフする第二のＰチャネルＭＯＳトランジスタとを、他方の電源電圧動作回路側の電源電圧から、前記第一のＰチャネルＭＯＳトランジスタ、前記第一のＮチャネルＭＯＳトランジスタを経て、接地電位まで直列接続される。

それとともに、前記他方の電源電圧動作回路側の電源電圧から、前記第二のＰチャネルＭＯＳトランジスタ、前記第二のＮチャネルＭＯＳトランジスタを経て、前記接地電位まで直列接続されるように設け、前記第一のＰチャネルＭＯＳトランジスタと前記第一のＮチャネルＭＯＳトランジスタとの第一の接続点、あるいは前記第二のＰチャネルＭＯＳトランジスタと前記第二のＮチャネルＭＯＳトランジスタとの第二の接続点からの信号を、前記他方の電源電圧動作回路側の電源電圧により動作するバッファを通じて、前記他方の電源電圧動作回路へ供給する。それにより、前記電源電圧動作回路の相互間で、前記一方の電源電圧動作回路側からの信号の電圧レベルをシフトし、前記他方の電源電圧動作回路側の信号の電圧レベルとのレベル整合をとるレベルシフタ回路であって、アノードが前記第一のＮチャネルＭＯＳトランジスタの基板端子に接続され、カソードが前記第二の接続点に接続された第一のダイオードと、アノードが前記第二のＮチャネルＭＯＳトランジスタの基板端子に接続され、カソードが前記第一の接続点に接続された第二のダイオードとを設けた構成である。

特開平３−９８３１４号公報 特開平７−１９３４８８号公報 特開２００３−１４３００４号公報

特許文献１に記載の技術は、上述したように、ＬｏｗレベルからＨｉｇｈレベルへと変化するのに複数のステップが必要であり、高速動作を行うことが困難な場合が存在した。また、近年の半導体技術の進歩に伴う半導体装置の微細化、低電力化に対応するため、低電圧側の電源電圧が低下してきている。従来低電圧側の回路で用いられていた電源電圧よりも、さらに低い電源電圧の入力信号が供給される場合、特許文献２、または、特許文献３に記載のレベルシフタ回路では、適切に回路を動作させることが困難な場合がある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、Ｈｉｇｈレベルが第１電圧（Ｖ１）である論理信号に応答して活性化される第１トランジスタ（８）と、前記論理信号と逆の論理である逆論理信号に応答して活性化される第２トランジスタ（９）と、第１ノード（１８）を介して前記第１トランジスタのドレインに接続される第３トランジスタ（６）と、第２ノード（１９）を介して前記第２トランジスタのドレインに接続される第４トランジスタ（７）と、前記第１ノード（１８）と前記第２ノード（１９）とに接続される抵抗性素子（１０）とを具備するレベルシフタ回路を構成する。

そのレベルシフタ回路において、前記第１トランジスタ（８）は、前記第１電圧と異なる第２電圧（Ｖ２）を供給する電源線と接地線との間に接続され、前記第２トランジスタ（９）は、前記電源線と前記接地線との間に接続され、前記第３トランジスタ（６）のゲートは、前記第２ノード（１９）を介して前記第２トランジスタのドレインに接続され、前記第４トランジスタ（７）のゲートは、前記第１ノードを（１８）介して前記第１トランジスタのドレインに接続されるレベルシフタ回路（１）を構成する。

このような構成のレベルシフタ回路（１）を構成した場合、抵抗性素子（１０）は、ＭＯＳトランジスタや抵抗素子（受動素子）で構成され、その第１ノード（１８）と第２ノード（１９）の電位差に応答して電流経路を形成する。つまり、前記抵抗性素子を介して前記第１ノードと前記第２ノードとが電気的に接続する。それによって、入力信号（論理信号と逆論理信号）がレベルシフタ回路（１）に入力されると、第２電源線Ｖ_ＤＤ２からその抵抗性素子を介して接地線Ｖ_ＳＳまでの電流経路が形成される。

本発明によると、従来のレベルシフタ回路よりも動作速度が速いレベルシフタ回路を構成することが可能になる。

さらに、本発明によると、高電圧側電源の電位（実施の形態における第２電源電圧Ｖ２）を一定とした場合、低電圧側電源が、従来のレベルシフタよりも低い電圧（実施の形態における第１電源電圧Ｖ１）であっても、適切に動作するレベルシフタ回路を提供することが可能となる。

［第１の実施形態］
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図２は、本実施の形態のレベルシフタ回路１の構成を例示する回路図である。本実施の形態においては、第１電源線Ｖ_ＤＤ１から第１電源電圧Ｖ１が供給され、第２電源線Ｖ_ＤＤ２から第２電源電圧Ｖ２が供給され、
第１電源電圧Ｖ１＜第２電源電圧Ｖ２
であるものとする。

図２を参照すると、本実施の形態のレベルシフタ回路１は、レベルシフタ部２と、第１論理回路３と、第２論理回路４と、第１出力論理回路５とを含んで構成されている。第１論理回路３は、入力端子１１から供給される基本入力信号に応答して第１入力信号を生成する論理回路である。第１論理回路３から出力される第１入力信号は、第１ノード１３を介してレベルシフタ部２の第１ＮＭＯＳトランジスタ８に供給される。また、第１入力信号は、その第１ノード１３を介して第２論理回路４に入力される。第２論理回路４は、第１入力信号に応答して第２入力信号を生成する倫理回路である。第２論理回路４から出力される第２入力信号は、レベルシフタ部２の第２ＮＭＯＳトランジスタ９に入力される。図２に示されているように、第１論理回路３と第２論理回路４とは、第１電源線Ｖ_ＤＤ１に接続されている。第１論理回路３は、第１電源線Ｖ_ＤＤ１から供給される第１電源電圧Ｖ１に基づいて、第１入力信号を生成している。同様に、第２論理回路４は、第１電源電圧Ｖ１に基づいてして第２入力信号を生成している。

図２に示されている第１出力論理回路５は、レベルシフタ部２から供給される出力信号に応答して動作する出力段回路である。図２に示されているように、第１出力論理回路５は第２電源線Ｖ_ＤＤ２と出力端子１２とに接続され、第２電源電圧Ｖ２に基づいて出力信号を生成して、出力端子１２に供給している。

レベルシフタ部２は、第１ＰチャネルＭＯＳ（以下、ＰＭＯＳと称する）トランジスタ６と、第２ＰＭＯＳトランジスタ７と、第１ＮチャネルＭＯＳ（以下、ＮＭＯＳと称する）トランジスタ８と、第２ＮＭＯＳトランジスタ９と、抵抗性素子１０とを含んで構成されている。図２に示されているように、第１ＰＭＯＳトランジスタ６は、第２ノード１４を介して第２電源線Ｖ_ＤＤ２に接続され、第２ＰＭＯＳトランジスタ７は、第３ノード１５を介して第２電源線Ｖ_ＤＤ２に接続されている。第１ＮＭＯＳトランジスタ８は、第４ノード１６を介して接地線Ｖ_ＳＳに接続され、第２ＮＭＯＳトランジスタ９は、第５ノード１７を介して接地線Ｖ_ＳＳに接続されている。

第１ＰＭＯＳトランジスタ６と第１ＮＭＯＳトランジスタ８とは第６ノード１８を介して互いに接続され、第２ＰＭＯＳトランジスタ７と第２ＮＭＯＳトランジスタ９とは第７ノード１９を介して互いに接続されている。また、第１ＰＭＯＳトランジスタ６のゲートは第２ＰＭＯＳトランジスタ７のドレインに接続され、第２ＰＭＯＳトランジスタ７のゲートは第１ＰＭＯＳトランジスタ６のドレインに接続されている。

図２を参照すると、第６ノード１８と第７ノード１９の間には抵抗性素子１０が接続されている。以下、図２を用いる本実施の形態の説明において、抵抗性素子１０がＰＭＯＳトランジスタである場合を例示して説明を行う。図２に示されているように、本実施の形態の抵抗性素子１０のゲートは、接地線Ｖ_ＳＳに接続されている。レベルシフタ回路１の動作時において、抵抗性素子１０のゲートには、接地線Ｖ_ＳＳから供給される接地電位が印加されている。したがって、抵抗性素子１０は、レベルシフタ回路１が通常の動作をしているときに、定常的に活性化され、ＯＮ状態で動作している。

図３は、本実施の形態の抵抗性素子１０の作用を示す図である。図３に示されているように、ＰＭＯＳトランジスタ（または、ＮＭＯＳトランジスタ）が活性化されているとき（ＯＮ状態のとき）に、ＰＭＯＳトランジスタ（または、ＮＭＯＳトランジスタ）のドレイン電極とソース電極との間には、オン抵抗と呼ばれる電気的抵抗が存在する。本実施の形態のレベルシフタ回路１に備えられたＭＯＳトランジスタは、そのオン抵抗によって抵抗素子と同様に作用している。

以下に、本実施の形態のレベルシフタ回路１が備える入力端子１１に、ＨｉｇｈレベルまたはＬｏｗレベルの基本入力信号が供給される場合の動作を説明する。ここで、以下の動作の説明において、第１論理回路３、第２論理回路４および第１出力論理回路５がインバータである場合を例示して説明を行うものとする。図４は、上述したように、第１論理回路３、第２論理回路４および第１出力論理回路５をインバータで構成した場合のレベルシフタ回路１の構成を示す回路図である。また、図５は、入力端子１１から供給される基本入力信号が反転した場合のレベルシフタ回路１の動作を例示する回路図である。

図４に示されているように、入力端子１１を介して第１論理回路３にＨｉｇｈレベルの信号（入力電圧が第１電源電圧Ｖ１の信号）が供給されると、第１論理回路３からＬｏｗレベルの信号が出力される。そのＬｏｗレベルの信号は、第１ＮＭＯＳトランジスタ８のゲートと第２論理回路４に供給される。第２論理回路４は、そのＬｏｗレベルの信号に応答してＨｉｇｈレベルの信号を生成し、第２ＮＭＯＳトランジスタ９に供給する。したがって、第１ＮＭＯＳトランジスタ８はオフ状態となり、第２ＮＭＯＳトランジスタ９はオン状態になる。また、第１ＰＭＯＳトランジスタ６はオン状態となり、第２ＰＭＯＳトランジスタ７がオフ状態になる。このとき、本実施の形態のレベルシフタ回路１では、抵抗性素子１０（オン状態のＭＯＳトランジスタ）が配置されているため、第２電源線Ｖ_ＤＤ２→第１ＰＭＯＳトランジスタ６→第６ノード１８→抵抗性素子１０→第７ノード１９→第２ＮＭＯＳトランジスタ９→接地線Ｖ_ＳＳ
という電流経路が形成される。この電流経路に定常電流が流れることにより、第１ＰＭＯＳトランジスタ６と第２ＮＭＯＳトランジスタ９に電流が流れる。第１ＰＭＯＳトランジスタ６と第２ＮＭＯＳトランジスタ９に電流が流れると、これらのトランジスタでは電圧降下が生じる。

ここで、第２ＮＭＯＳトランジスタ９（または第１ＮＭＯＳトランジスタ８）のソース-ドレイン電圧をＮｃｈドレイン-ソース電圧ＶＮｄｓとし、第１ＰＭＯＳトランジスタ６（または第２ＰＭＯＳトランジスタ７）のソース-ドレイン電圧をＰｃｈドレイン-ソース電圧ＶＰｄｓとすると、第６ノード１８、第７ノード１９の電位はそれぞれ
第６ノード１８の電位＝第２電源電圧Ｖ２−Ｐｃｈドレイン-ソース電圧ＶＰｄｓ
第７ノード１９の電位＝Ｎｃｈドレイン-ソース電圧ＶＮｄｓ
となる。

図４に示されるように、このときの第１ＰＭＯＳトランジスタ６のゲート−ソース電圧をＰｃｈゲート−ソース電圧Ｖｇｓとすると、
Ｐｃｈゲート−ソース電圧Ｖｇｓ＝第２電源電圧Ｖ２−Ｎｃｈドレイン-ソース電圧ＶＮｄｓ
となり、従来のレベルシフタを構成しているＰＭＯＳトランジスタ（例えば、図１の「１０３」）よりも、ＰＭＯＳトランジスタの電流駆動能力が小さくなる。このとき、本実施の形態のレベルシフタ回路１を構成するＮＭＯＳトランジスタ（第１ＮＭＯＳトランジスタ８または第２ＮＭＯＳトランジスタ９）のゲート-ソース電圧Ｖｇｓ（以下、Ｎｃｈゲート−ソース電圧Ｖｇｓと呼ぶ。）は変わらないので、ＮＭＯＳの電流駆動能力は変わらない。

ここで、入力端子１１から供給される入力信号が、Ｌｏｗレベルの信号（入力電圧が接地電位の信号）に変化する場合の動作を説明する。図５は、第１入力信号がＨｉｇｈレベルからＬｏｗレベルに変化した場合のレベルシフタ回路１の動作を示す図である。図５に示されているように、入力信号が変化すると、第１ＮＭＯＳトランジスタ８がオン状態となり、第２ＮＭＯＳトランジスタ９がオフ状態になる。このとき第１ＰＭＯＳトランジスタ６と第１ＮＭＯＳトランジスタ８とが同時にオン状態になっている状態が生じる。しかしながら、第１ＰＭＯＳトランジスタ６の電流駆動能力が従来のレベルシフタよりも小さく、かつ第１ＮＭＯＳトランジスタ８の電流駆動能力は従来と同じであるために第６ノード１８の電位が下がり始める時間が従来のレベルシフタよりも速くなる。また第６ノード１８電圧の変化範囲も従来のレベルシフタよりも小さいため、動作速度が従来のレベルシフタよりも速くなる。

最終的には、第２電源線Ｖ_ＤＤ２→第２ＰＭＯＳトランジスタ７→第７ノード１９→抵抗性素子１０→第６ノード１８→第１ＮＭＯＳトランジスタ８→接地線Ｖ_ＳＳという電流経路が形成される。この電流経路に定常電流（図４、図５の一点鎖線に示される電流）が流れ、第６ノード１８と第７ノード１９の電位はそれぞれ、
第６ノード１８の電位＝Ｎｃｈドレイン-ソース電圧ＶＮｄｓ
第７ノード１９の電位＝第２電源電圧Ｖ２−Ｐｃｈドレイン-ソース電圧ＶＰｄｓ
となる。

さらに、第１入力信号がＬｏｗレベルからＨｉｇｈレベルに変化した場合も同様の動作を行う。これによって、従来のレベルシフタ回路よりも動作速度の速い回路を構成することが可能になる。また、回路の微細化、低消費電力化に伴い、低電圧側電源の電位を下げることが求められてきている。低電圧側電源の電位を下げすぎるとレベルシフタの第１ＮＭＯＳトランジスタ８と第２ＮＭＯＳトランジスタ９に入力される入力電圧（ゲート-ソース電圧）Ｖｇｓが小さくなり、ＮＭＯＳトランジスタの電流駆動能力も小さくなってしまう。そのため、ＮＭＯＳトランジスタのドレインの電位を第１出力論理回路５の閾値電位まで下げることが出来なくなることがある。

本実施の形態のレベルシフタ回路１は、ＰＭＯＳトランジスタの電流駆動能力が従来のレベルシフタよりも小さい。よってレベルシフタ回路１を構成するＮＭＯＳトランジスタの電流駆動能力が小さくても動作可能となる。したがって、第１ＮＭＯＳトランジスタ８と第２ＮＭＯＳトランジスタ９に入力される入力電圧（ゲート-ソース電圧）Ｖｇｓが小さくても動作可能とり、本実施の形態のレベルシフタ回路１により、高電圧側電源の電位（第２電源電圧Ｖ２）を一定とした場合、入力側の回路（低電圧源側電圧で動作する回路）をより低い動作電圧の回路で構成することが可能となる。

図６は、本実施の形態のレベルシフタ回路１における第６ノード１８の電位の変化を示す波形図である。図６に示されている第１波形５１は、本実施の形態の第６ノード１８の電位の時間変化を示している。また、第２波形５２は、図１のノード１１１の電位の時間変化を示している。図６を参照すると、第１波形５１は、時刻ｔ１において、電位が下がり始めている。また、その変化範囲は、
{第２電源電圧Ｖ２−Ｐｃｈドレイン-ソース電圧ＶＰｄｓ}〜{Ｎｃｈドレイン-ソース電圧ＶＮｄｓ}
の範囲である。

図６に示されているように、本実施の形態のレベルシフタ回路１は、出力ノードの電位が下がり始める時刻が従来のレベルシフタよりも速くなる。またそのときの電圧の変化範囲も従来のレベルシフタよりも小さいため、動作速度が従来のレベルシフタよりも高速で動作させることが可能になる。

図７は、本実施の形態のレベルシフタ回路１の動作時に生じる消費電流ピーク値を示す波形図である。図７の（ａ）は、本実施の形態のレベルシフタ回路１の動作時に生じる消費電流ピーク値を示している。図７の（ｂ）は、従来のレベルシフタ回路の動作時に生じる消費電流ピーク値を示している。レベルシフタの動作で、最初の段階のドレイン同士が接続されているＰＭＯＳトランジスタとＮＭＯＳトランジスタの組、例えば第１ＰＭＯＳトランジスタ６と第１ＮＭＯＳトランジスタ８（または、第２ＰＭＯＳトランジスタ７と第２ＮＭＯＳトランジスタ９）が共にオン状態となる時間が存在している。この時間において、これらのトランジスタの組を介して第２電源線Ｖ_ＤＤ２から接地線Ｖ_ＳＳに瞬間的に電流（ピーク電流）が流れる。

図７に示されているように、本実施の形態のレベルシフタ回路１は、ＰＭＯＳトランジスタの電流駆動能力が従来よりも小さいため、流れるピーク電流も従来よりも小さくなり、電源、ＧＮＤラインの変動を小さく抑えることが可能になる。

以下に、図面を参照して本発明の他の実施の形態について説明を行う。なお、以下の実施の形態の説明において、前述した図面に使用した符号と同じ符号が付されているものは、その構成、動作が第１の実施の形態と同様であるものとする。したがって、以下の実施の形態の中で、その説明が重複する部分に関しては説明を省略する。

図８は、本発明の第１の実施形態のレベルシフタ回路１における、他の構成を例示する回路図である。図８を参照すると、他の構成のレベルシフタ回路１におけるレベルシフタ部２は、第６ノード１８と第７ノード１９との間に接続される抵抗用ＮＭＯＳトランジスタ２０を備えて構成されている。上述したように、本発明のレベルシフタ回路１は、第６ノード１８と第７ノード１９との電位差に応答して電流経路を生成する抵抗性素子を備えて構成されている。図８に示されているように、他の構成のレベルシフタ回路１は、抵抗性素子としての抵抗用ＮＭＯＳトランジスタ２０を備え、そのゲートに第２電源電圧Ｖ２を印加する。それにより、抵抗用ＮＭＯＳトランジスタ２０は、上述のレベルシフタ回路１の抵抗性素子１０と同様の作用をする。

［第２の実施形態］
図９は、本発明の第２の実施形態のレベルシフタ回路１の構成を例示する回路図である。図９を参照すると、第２の実施の形態におけるレベルシフタ部２は、第６ノード１８と第７ノード１９との間に接続される受動素子抵抗２１を備えて構成されている。前述した第１および第２の実施の形態におけるレベルシフタ回路１は、第６ノード１８と第７ノード１９と間に、抵抗性素子としてＭＯＳトランジスタを備えて構成されている。図９に示されているように、第２の実施の形態のレベルシフタ回路１は、抵抗性素子としての受動素子抵抗２１を備えている。この受動素子抵抗２１を、抵抗性素子１０のオン抵抗（または抵抗用ＮＭＯＳトランジスタ２０のオン抵抗）と同等の抵抗値を有する抵抗素子で構成し、第６ノード１８と第７ノード１９との間に接続する。これによって、受動素子抵抗２１は、第１の実施の形態の抵抗性素子１０（または、抵抗用ＮＭＯＳトランジスタ２０）と同様の作用をする。

［第３の実施形態］
図１０は、本発明の第３の実施形態のレベルシフタ回路１の構成を例示する回路図である。図１０を参照すると、第３の実施の形態におけるレベルシフタ部２は、第６ノード１８と第７ノード１９との間に接続される抵抗用ＰＭＯＳトランジスタ２２を備えて構成されている。図１０に示されているように、抵抗用ＰＭＯＳトランジスタ２２のゲートはパワーダウン信号入力端子２３に接続されている。第３の実施の形態におけるレベルシフタ部２は、パワーダウン信号入力端子２３を介してパワーダウン信号ＰＤを供給することで、抵抗用ＰＭＯＳトランジスタ２２をオフ状態（非活性化状態）にすることができる。図１０に示されている抵抗用ＰＭＯＳトランジスタ２２はＰＭＯＳトランジスタである。したがって、パワーダウン信号として、例えば第２電源電圧Ｖ２を印加することで、抵抗用ＰＭＯＳトランジスタ２２をオフ状態にすることができる。抵抗用ＰＭＯＳトランジスタ２２をオン状態するための信号のほかに、パワーダウン信号を供給することができる構成にすることで、レベルシフタ回路１が動作を停止している場合において、第２電源線Ｖ_ＤＤ２から接地線Ｖ_ＳＳへ電流が流れることを防止することが可能になる。

なお、第３の実施の形態において、抵抗用ＰＭＯＳトランジスタ２２がＰＭＯＳトランジスタである場合を例示して説明を行ったが、これは本実施の形態の抵抗用ＰＭＯＳトランジスタ２２の構成を限定するものではない。第３の実施の形態の抵抗用ＰＭＯＳトランジスタ２２をＮＭＯＳトランジスタで構成することも可能である。

［第４の実施形態］
図１１は、本発明の第４の実施形態のレベルシフタ回路１の構成を例示する回路図である。図１１を参照すると、第４の実施の形態のレベルシフタ回路１は、レベルシフタ部２と、第４論理回路２４と、第５論理回路２５と、第２出力論理回路２６とを含んで構成されている。また、レベルシフタ部２は抵抗性素子１０を備えて構成されている。図１１を参照すると、第４の実施の形態におけるレベルシフタ回路１はパワーダウン信号入力端子２７を備えて構成されている。パワーダウン信号入力端子２７からは、第１入力信号とは別の制御信号ＰＤが供給されている。

第４論理回路２４と第５論理回路２５は、その制御信号ＰＤを入力することにより第１ＮＭＯＳトランジスタ８と第２ＮＭＯＳトランジスタ９をともにオフにすることが可能な低電圧動作論理回路である。また、第２出力論理回路２６は、その制御信号により出力を固定することが可能な高電圧動作論理回路である。図１１に示されているように、第４の実施の形態におけるレベルシフタ回路１は、第１ＮＭＯＳトランジスタ８と第２ＮＭＯＳトランジスタ９を共にオフすることにより、定常電流を停止させることが可能である。また、第２出力論理回路２６は、制御信号ＰＤによるパワーダウン機能を備え、第１ＮＭＯＳトランジスタ８と第２ＮＭＯＳトランジスタ９とがオフになったことにより、入力電位が中間電位となる場合に、動作を固定することが出来る。

図１２は、本発明の第４の実施形態のレベルシフタ回路１の他の構成を例示する回路図である。他の構成のレベルシフタ回路１は、レベルシフタ部２を備えて構成され、そのレベルシフタ部２は、抵抗用ＮＭＯＳトランジスタ２０を含んで構成されている。第１の実施の形態と同様に、本発明のレベルシフタ回路１は、第６ノード１８と第７ノード１９との電位差に応答して電流経路を生成する抵抗性素子を備えて構成されている。図１２に示されているように、第４の実施形態の他の構成のレベルシフタ回路１は、抵抗性素子としての抵抗用ＮＭＯＳトランジスタ２０を備え、そのゲートに第２電源電圧Ｖ２を印加する。それにより、他の構成のレベルシフタ回路１は、上述の抵抗性素子１０を備えるレベルシフタ回路１と同様の動作をする。上述の第４論理回路２４と第５論理回路２５を、例えば、ＮＯＲ回路で構成する場合、図１３に示されるような回路構成になる。図１３を参照すると、パワーダウン信号入力端子２７を備えるレベルシフタ回路１は、入力端子１１から供給される信号を受ける第１ＮＯＲ回路２８と、第１ＮＯＲ回路２８から出力される信号を受ける第２ＮＯＲ回路２９とで構成されている。第１ＮＯＲ回路２８は、入力端子１１から供給される第１入力信号とパワーダウン信号入力端子２７から供給される制御信号とに応答して第１ＮＭＯＳトランジスタ８を非活性化させる。第２ＮＯＲ回路２９は、第１ＮＯＲ回路２８から出力される信号と、制御信号ＰＤに応答して、第２ＮＭＯＳトランジスタ９を非活性化させる。

また、上述の第４論理回路２４と第５論理回路２５を、例えば、ＡＮＤ回路で構成する場合、図１４に示されるような回路構成になる。図１４を参照すると、第１ＡＮＤ回路３０は、入力端子１１から供給される第１入力信号とパワーダウン信号入力端子２７から供給される制御信号とに応答して第１ＮＭＯＳトランジスタ８を非活性化させる。第２ＡＮＤ回路３１は、第１ＡＮＤ回路３０から出力される信号と、制御信号ＰＤに応答して、第２ＮＭＯＳトランジスタ９を非活性化させる。レベルシフタ回路１をこのような構成にすることで、第４の実施の形態におけるレベルシフタ回路１は、第１ＮＭＯＳトランジスタ８と第２ＮＭＯＳトランジスタ９を共にオフすることにより、定常電流を停止させることが可能となる。

［第５の実施形態］
図１５は、本発明の第５の実施形態のレベルシフタ回路１の構成を例示する回路図である。図１５を参照すると、第５の実施形態のレベルシフタ回路１は、レベルシフタ部２ａと、第６論理回路３２と、第７論理回路３３と、第３出力論理回路３４とを含んで構成されている。第６論理回路３２は、入力端子１１から供給される信号に応答して第１入力信号を生成する論理回路である。第６論理回路３２から出力される第１入力信号は、第１ノード１３を介してレベルシフタ部２ａの第３ＰＭＯＳトランジスタ３７に供給される。また、第１入力信号は、その第１ノード１３を介して第７論理回路３３に入力される。第７論理回路３３は、第１入力信号に応答して第２入力信号を生成する倫理回路である。第７論理回路３３から出力される第２入力信号は、レベルシフタ部２ａの第４ＰＭＯＳトランジスタ３８に入力される。図２に示されているように、第６論理回路３２と第７論理回路３３とは、第２電源線Ｖ_ＤＤ２と第１電源線Ｖ_ＤＤ１とに接続されている。第６論理回路３２は、第１電源線Ｖ_ＤＤ１から供給される第１電源電圧Ｖ１と第２電源線Ｖ_ＤＤ２から供給される第２電源電圧Ｖ２との電位差に基づいて第１入力信号を生成している。同様に、第７論理回路３３は第１電源電圧Ｖ１と第２電源電圧Ｖ２に基づいて、第２入力信号を生成している。

レベルシフタ部２ａは、第３ＰＭＯＳトランジスタ３７と、第４ＰＭＯＳトランジスタ３８と、第３ＮＭＯＳトランジスタ３９と、第４ＮＭＯＳトランジスタ４０と、抵抗用ＰＭＯＳトランジスタ４１とを含んで構成されている。図１５に示されているように、第３ＰＭＯＳトランジスタ３７と第４ＰＭＯＳトランジスタ３８のソースは第２電源線Ｖ_ＤＤ２に接続されている。第３ＰＭＯＳトランジスタ３７のドレインと接地線Ｖ_ＳＳとの間には第３ＮＭＯＳトランジスタ３９が接続され、第４ＰＭＯＳトランジスタ３８とのドレインと接地線Ｖ_ＳＳとの間には第４ＮＭＯＳトランジスタ４０が接続されている。第４ＮＭＯＳトランジスタ４０のゲートは、第６ノード４２を介して第３ＰＭＯＳトランジスタ３７のドレインに接続され、第３ＮＭＯＳトランジスタ３９のゲートは、第７ノード４３を介して第４ＰＭＯＳトランジスタ３８のドレインに接続されている。

図１５を参照すると、第６ノード４２と第７ノード４３の間には抵抗用ＰＭＯＳトランジスタ４１が接続されている。以下、図１５を用いる第５の実施形態の説明において、抵抗用ＰＭＯＳトランジスタ４１がＰＭＯＳトランジスタである場合を例示して説明を行う。図１５に示されているように、本実施の形態の抵抗用ＰＭＯＳトランジスタ４１のゲートは、接地線Ｖ_ＳＳに接続されている。レベルシフタ回路１の動作時において、抵抗用ＰＭＯＳトランジスタ４１のゲートには、接地線Ｖ_ＳＳから供給される接地電位が印加されている。したがって、抵抗用ＰＭＯＳトランジスタ４１は、レベルシフタ回路１が通常の動作をしているときに、定常的に活性化され、ＯＮ状態で動作している。

図１５の入力端子３５にＨｉｇｈレベルの基本入力信号が供給される場合、第１の実施形態と同様に、抵抗用ＰＭＯＳトランジスタ４１（オン状態のＭＯＳトランジスタ）が配置されているため、第２電源線Ｖ_ＤＤ２→第３ＰＭＯＳトランジスタ３７→第６ノード４２→抵抗用ＰＭＯＳトランジスタ４１→第７ノード４３→第４ＮＭＯＳトランジスタ４０→接地線Ｖ_ＳＳ
という電流経路が形成される。その基本入力信号が、ＨｉｇｈレベルからＬｏｗレベルへ変化する場合には、第２電源線Ｖ_ＤＤ２→第４ＰＭＯＳトランジスタ３８→第７ノード４３→抵抗用ＰＭＯＳトランジスタ４１→第６ノード４２→第３ＮＭＯＳトランジスタ３９→接地線Ｖ_ＳＳという電流経路が形成される。したがって、第５の実施形態のレベルシフタ回路１は、第１の実施形態のレベルシフタ回路１と同様に、第６ノード４２（または、第７ノード４３）電位が下がり始める時刻が従来のレベルシフタよりも速くなるような回路を構成することが可能になる。

図１６は、第５の実施形態のレベルシフタ回路１における、他の構成を例示する回路図である。図１６を参照すると、他の構成のレベルシフタ回路１におけるレベルシフタ部２ａは、第６ノード４２と第７ノード４３との間に接続される抵抗用ＮＭＯＳトランジスタ４４を備えて構成されている。第１の実施形態の他の構成と同様に、だい５の実施形態の他の構成のレベルシフタ回路１は、抵抗性素子としての抵抗用ＮＭＯＳトランジスタ４４を備え、そのゲートに第２電源電圧Ｖ２を印加する。それにより、他の構成のレベルシフタ回路１は、上述の抵抗用ＰＭＯＳトランジスタ４１を備えるレベルシフタ回路１と同様の動作をする。

［第６の実施形態］
図１７は、本発明の第６の実施形態のレベルシフタ回路１の構成を例示する回路図である。図１７を参照すると、第６の実施の形態のレベルシフタ回路１は、レベルシフタ部２ａと、第１ＯＲ回路４５と、第２ＯＲ回路４６と、第４出力論理回路４７とを含んで構成されている。また、レベルシフタ部２ａは抵抗用ＰＭＯＳトランジスタ４１を備えて構成されている。図１７を参照すると、第６の実施の形態におけるレベルシフタ回路１は、パワーダウン信号入力端子４８を備えて構成されている。パワーダウン信号入力端子４８からは、第１入力信号とは別の制御信号ＰＤが供給されている。

第１ＯＲ回路４５と第２ＯＲ回路４６は、その制御信号ＰＤを入力することにより第３ＰＭＯＳトランジスタ３７と第４ＰＭＯＳトランジスタ３８をともにオフにすることが可能な論理回路である。また、第４出力論理回路４７は、その制御信号により出力を固定することが可能な高電圧動作論理回路である。

図１７を参照すると、第１ＯＲ回路４５と第２ＯＲ回路４６とは同様の接続形態で構成されている。図１７に示されているように、第６の実施の形態におけるレベルシフタ回路１は、第３ＰＭＯＳトランジスタ３７と第４ＰＭＯＳトランジスタ３８を共にオフすることにより、定常電流を停止させることが可能である。また、第４出力論理回路４７は、制御信号ＰＤによるパワーダウン機能を備え、第３ＰＭＯＳトランジスタ３７と第４ＰＭＯＳトランジスタ３８とがオフになったことにより、入力電位が中間電位となる場合に、動作を固定することが出来る。

図１８は、第の６実施形態のレベルシフタ回路１の他の構成を例示する回路図である。図１８を参照すると、第６の実施形態における他の構成のレベルシフタ回路１は、第１ＮＡＮＤ回路４９と第２ＮＡＮＤ回路５０とを含んで構成されている。第１ＮＡＮＤ回路４９は、入力端子３５から供給される第１入力信号とパワーダウン信号入力端子４８から供給される制御信号ＰＤとに応答して第３ＰＭＯＳトランジスタ３７を非活性化させる。第２ＮＡＮＤ回路５０は、第１ＮＡＮＤ回路４９から出力される信号と、制御信号ＰＤに応答して、第４ＰＭＯＳトランジスタ３８を非活性化させる。レベルシフタ回路１をこのような構成にすることで、第６の実施の形態におけるレベルシフタ回路１は、第３ＰＭＯＳトランジスタ３７と第４ＰＭＯＳトランジスタ３８を共にオフさせて、定常電流を停止させることが可能となる。

なお、上述してきた複数の実施の形態は、その構成、動作に矛盾が発生しない限り、組み合わせて実施することが可能である。

図１は、従来のレベルシフタ回路の構成を示す回路図である。 図２は、第１の実施の形態のレベルシフタ回路の構成を例示する回路図である。 図３は、ＭＯＳトランジスタの作用を概念的に示す図である。 図４は、第１の実施の形態のレベルシフタ回路の作用を示す図である。 図５は、第１の実施の形態のレベルシフタ回路の作用を示す図である。 図６は、抵抗性素子に接続されるノードの電位の変化を示す波形図である。 図７は、レベルシフタ回路のピーク電流の値を示す波形図である。 図８は、第１の実施の形態のレベルシフタ回路の他の構成を例示する回路図である。 図９は、第２の実施の形態のレベルシフタ回路の構成を例示する回路図である。 図１０は、第３の実施の形態の構成を例示する回路図である。 図１１は、第４の実施の形態の構成を例示する回路図である。 図１２は、第４の実施の形態の他の構成を例示する回路図である。 図１３は、第４の実施の形態の具体的な構成を例示する回路図である。 図１４は、第４の実施の形態の具体的な構成を例示する回路図である。 図１５は、第５の実施の形態の構成を例示する回路図である。 図１６は、第５の実施の形態の他の構成を例示する回路図である。 図１７は、第６の実施の形態の構成を例示する回路図である。 図１８は、第６の実施の形態の他の構成を例示する回路図である。

符号の説明

１…レベルシフタ回路
２…レベルシフタ部
３…第１論理回路
４…第２論理回路
５…第１出力論理回路
６…第１ＰＭＯＳトランジスタ
７…第２ＰＭＯＳトランジスタ
８…第１ＮＭＯＳトランジスタ
９…第２ＮＭＯＳトランジスタ
１０…抵抗性素子
１１…入力端子
１２…出力端子
１３…第１ノード
１４…第２ノード
１５…第３ノード
１６…第４ノード
１７…第５ノード
１８…第６ノード
１９…第７ノード
Ｖ_ＤＤ１…第１電源線
Ｖ_ＤＤ２…第２電源線
Ｖ_ＳＳ…接地線
Ｖ１…第１電源電圧
Ｖ２…第２電源電圧
２０…抵抗用ＮＭＯＳトランジスタ
２１…受動素子抵抗
２２…抵抗用ＰＭＯＳトランジスタ
２３…パワーダウン信号入力端子
２４…第４論理回路
２５…第５論理回路
２６…第２出力論理回路
２７…パワーダウン信号入力端子
２８…第１ＮＯＲ回路
２９…第２ＮＯＲ回路
３０…第１ＡＮＤ回路
３１…第２ＡＮＤ回路
２ａ…レベルシフタ部
３２…第６論理回路
３３…第７論理回路
３４…第３出力論理回路
３５…入力端子
３６…出力端子
３７…第３ＰＭＯＳトランジスタ
３８…第４ＰＭＯＳトランジスタ
３９…第３ＮＭＯＳトランジスタ
４０…第４ＮＭＯＳトランジスタ
４１…抵抗用ＰＭＯＳトランジスタ
４２…第６ノード
４３…第７ノード
４４…抵抗用ＮＭＯＳトランジスタ
４５…第１ＯＲ回路
４６…第２ＯＲ回路
４７…第４出力論理回路
４８…パワーダウン信号入力回路
４９…第１ＮＡＮＤ回路
５０…第２ＮＡＮＤ回路
５１…第１波形
５２…第２波形
１０１〜１０４…ＭＯＳトランジスタ
１０５、１０６…入力端子
１０７…出力端子
１１１、１１２…ノード

Claims (18)

1. Ｈｉｇｈレベルが第１電圧である論理信号に応答して活性化される第１トランジスタと、
   前記論理信号と逆の論理である逆論理信号に応答して活性化される第２トランジスタと、
   第１ノードを介して前記第１トランジスタのドレインに接続される第３トランジスタと、
   第２ノードを介して前記第２トランジスタのドレインに接続される第４トランジスタと、
   前記第１ノードと前記第２ノードとに接続される抵抗性素子と
   を具備し、
   前記第１トランジスタは、前記第１電圧と異なる第２電圧を供給する電源線と接地線との間に接続され、
   前記第２トランジスタは、前記電源線と前記接地線との間に接続され、
   前記第３トランジスタのゲートは、前記第２ノードを介して前記第２トランジスタのドレインに接続され、
   前記第４トランジスタのゲートは、前記第１ノードを介して前記第１トランジスタのドレインに接続される
   レベルシフタ回路。
2. 請求項１に記載のレベルシフタ回路において、
   前記抵抗性素子は、抵抗用ＭＯＳトランジスタで構成され、
   前記抵抗用ＭＯＳトランジスタは、ゲートに印加される信号電圧に応答して、前記第１ノードと前記第２ノードとを電気的に接続する
   レベルシフタ回路。
3. 請求項２に記載のレベルシフタ回路において、さらに、
   パワーダウン信号を供給するパワーダウン端子を備え、
   前記抵抗用ＭＯＳトランジスタは、前記抵抗用ＭＯＳトランジスタのゲートに印加されるパワーダウン信号に応答して非活性化される
   レベルシフタ回路。
4. 請求項２または３に記載のレベルシフタ回路において、
   前記抵抗用ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタで構成される
   レベルシフタ回路。
5. 請求項４に記載のレベルシフタ回路において、
   前記第１トランジスタと前記第２トランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタと前記第４トランジスタは、ＰチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタは、前記電源線と前記第１ノードとの間に接続され、
   前記第４トランジスタは、前記電源線と前記第２ノードとの間に接続される
   レベルシフタ回路。
6. 請求項４記載のレベルシフタ回路において、
   前記第１トランジスタと前記第２トランジスタは、ＰチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタと前記第４トランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタは、前記第１ノードと前記接地線との間に接続され、
   前記第４トランジスタは、前記第２ノードと前記接地線との間に接続される
   レベルシフタ回路。
7. 請求項２または３に記載のレベルシフタ回路において、
   前記抵抗用ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタで構成される
   レベルシフタ回路。
8. 請求項７に記載のレベルシフタ回路において、
   前記第１トランジスタと前記第２トランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタと前記第４トランジスタは、ＰチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタは、前記電源線と前記第１ノードとの間に接続され、
   前記第４トランジスタは、前記電源線と前記第２ノードとの間に接続される
   レベルシフタ回路。
9. 請求項７記載のレベルシフタ回路において、
   前記第１トランジスタと前記第２トランジスタは、ＰチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタと前記第４トランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
   前記第３トランジスタは、前記第１ノードと前記接地線との間に接続され、
   前記第４トランジスタは、前記第２ノードと前記接地線との間に接続される
   レベルシフタ回路。
10. 請求項１に記載のレベルシフタ回路において、
    前記抵抗性素子は、受動素子として作用する抵抗素子で構成される
    レベルシフタ回路。
11. 請求項１０に記載のレベルシフタ回路において、
    前記第１トランジスタと前記第２トランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
    前記第３トランジスタと前記第４トランジスタは、ＰチャネルＭＯＳトランジスタで構成され、
    前記第３トランジスタは、前記電源線と前記第１ノードとの間に接続され、
    前記第４トランジスタは、前記電源線と前記第２ノードとの間に接続される
    レベルシフタ回路。
12. 請求項１０記載のレベルシフタ回路において、
    前記第１トランジスタと前記第２トランジスタは、ＰチャネルＭＯＳトランジスタで構成され、
    前記第３トランジスタと前記第４トランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
    前記第３トランジスタは、前記第１ノードと前記接地線との間に接続され、
    前記第４トランジスタは、前記第２ノードと前記接地線との間に接続される
    レベルシフタ回路。
13. 請求項１から１２の何れか一項に記載のレベルシフタ回路において、さらに、
    前記論理信号を生成する第１論理回路と、
    前記第１論理回路に接続され、前記論理信号に応答して前記逆論理信号を生成する第２論理回路と、
    前記前記第１ノード、または、前記第２ノードから供給される信号に応答して前記第２電源電圧に基づいて出力信号を生成する第３論理回路とを備える
    レベルシフタ回路。
14. 請求項１３に記載のレベルシフタ回路において、
    前記第１論理回路と前記第２論理回路は、低電圧動作インバータで構成され、
    前記第３論理回路は、高電圧インバータで構成される
    レベルシフタ回路。
15. 請求項１３に記載のレベルシフタ回路において、
    前記第１論理回路と前記第２論理回路は、ＮＯＲ回路で構成される
    レベルシフタ回路。
16. 請求項１３に記載のレベルシフタ回路において、
    前記第１論理回路と前記第２論理回路は、ＮＡＮＤ回路で構成される。
    レベルシフタ回路。
17. 請求項１３に記載のレベルシフタ回路において、
    前記第１論理回路と前記第２論理回路は、ＯＲ回路で構成される
    レベルシフタ回路。
18. 請求項１３に記載のレベルシフタ回路において、
    前記第１論理回路と前記第２論理回路は、ＡＮＤ回路で構成される。
    レベルシフタ回路。

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