JPH09275191A - 半導体集積回路及びそれを使用した回路装置 - Google Patents
半導体集積回路及びそれを使用した回路装置Info
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- JPH09275191A JPH09275191A JP8325143A JP32514396A JPH09275191A JP H09275191 A JPH09275191 A JP H09275191A JP 8325143 A JP8325143 A JP 8325143A JP 32514396 A JP32514396 A JP 32514396A JP H09275191 A JPH09275191 A JP H09275191A
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- input
- input circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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Abstract
(57)【要約】
【課題】 出力回路から入力回路へのノイズの伝搬が無
く、入力回路の保護回路を原因とする電流の流れ込みを
制限するように使用することが可能な半導体集積回路の
実現。 【解決手段】 入力回路11と、入力回路の出力に従っ
て動作する他の回路12、13と、入力回路12と他の
回路12、13に電源電圧を供給する複数の端子で同一
の電圧が印加される電源端子16、17、18、19と
を備える半導体集積回路において、入力回路12の少な
くとも一部の回路に電源を供給する入力回路用電源配線
20、22と、他の回路12、13に電源を供給する一
般電源配線21、23とは分離されて設けられており、
入力回路用電源配線20、22と一般電源配線21、2
3はそれぞれ異なる電源端子16、18と17、19と
に接続されている。
く、入力回路の保護回路を原因とする電流の流れ込みを
制限するように使用することが可能な半導体集積回路の
実現。 【解決手段】 入力回路11と、入力回路の出力に従っ
て動作する他の回路12、13と、入力回路12と他の
回路12、13に電源電圧を供給する複数の端子で同一
の電圧が印加される電源端子16、17、18、19と
を備える半導体集積回路において、入力回路12の少な
くとも一部の回路に電源を供給する入力回路用電源配線
20、22と、他の回路12、13に電源を供給する一
般電源配線21、23とは分離されて設けられており、
入力回路用電源配線20、22と一般電源配線21、2
3はそれぞれ異なる電源端子16、18と17、19と
に接続されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路及
びそれを使用した回路装置に関するものであり、特に、
ICパッケージに実装された半導体チップ内の電源配線
に関するものである。
びそれを使用した回路装置に関するものであり、特に、
ICパッケージに実装された半導体チップ内の電源配線
に関するものである。
【0002】
【従来の技術】近年、半導体集積回路(以下LSIとい
う)は、半導体回路の高集積化及び高密度化に伴い入出
力ピンの数や電源端子の数が増える傾向にある。更に、
LSIの信頼性の確保や低消費電力化のために電源電圧
を下げる傾向にある。例えば、バイポーラトランジスタ
を使用したTTL(Transistor Transistor Logic)等の
従来のLSI装置では5V駆動が多いが、電界効果トラ
ンジスタを使用したLSI装置では3V乃至3.3V駆
動が主流となりつつある。しかしながら、低電圧駆動を
目的としたLSI装置では、わずかなノイズがトランジ
スタの誤動作の原因となることがあり、その対策が望ま
れている。
う)は、半導体回路の高集積化及び高密度化に伴い入出
力ピンの数や電源端子の数が増える傾向にある。更に、
LSIの信頼性の確保や低消費電力化のために電源電圧
を下げる傾向にある。例えば、バイポーラトランジスタ
を使用したTTL(Transistor Transistor Logic)等の
従来のLSI装置では5V駆動が多いが、電界効果トラ
ンジスタを使用したLSI装置では3V乃至3.3V駆
動が主流となりつつある。しかしながら、低電圧駆動を
目的としたLSI装置では、わずかなノイズがトランジ
スタの誤動作の原因となることがあり、その対策が望ま
れている。
【0003】図1は、従来例に係るLSI装置の構成を
示す図である。図示のLSI100 は、信号入力端子4か
ら入力される入力信号をLSI内に取り込む入力回路1
と、入力回路1の出力に応じて動作する内部回路2と、
内部回路2の出力を信号出力端子5から外部に出力する
ための出力回路3とを有する。各回路が動作するための
電源電圧は、高電位側電源端子6と低電位側電源端子7
を介して供給される。参照番号8は、高電位側電源端子
6と各回路を接続する高電位側電源配線を、9は低電位
側電源端子7と各回路を接続する低電位側電源配線を、
6−1、6−2、6−3は高電位側電源配線8の各回路
とのノードを、7−1、7−2、7−3は低電位側電源
配線9の各回路とのノードを示す。ここでは、信号入力
端子4と信号出力端子5はそれぞれ1個ずつだけが示さ
れているが、実際にはそれぞれ複数あるのが一般的であ
る。それに応じて、入力回路1や出力回路3も複数あ
り、内部回路2も複数の部分で構成される。また、高電
位側電源端子6と、低電位側電源端子7もそれぞれ1個
ずつであるが、高集積のLSIでは1組の電源端子では
十分な電源供給が行えないので、電源端子の個数を増加
させることが行われている。通常、端子と内部配線は細
いボンディングワイヤを介して接続されるが、1本のボ
ンディングワイヤで供給できる通電容量が制限されるた
めである。
示す図である。図示のLSI100 は、信号入力端子4か
ら入力される入力信号をLSI内に取り込む入力回路1
と、入力回路1の出力に応じて動作する内部回路2と、
内部回路2の出力を信号出力端子5から外部に出力する
ための出力回路3とを有する。各回路が動作するための
電源電圧は、高電位側電源端子6と低電位側電源端子7
を介して供給される。参照番号8は、高電位側電源端子
6と各回路を接続する高電位側電源配線を、9は低電位
側電源端子7と各回路を接続する低電位側電源配線を、
6−1、6−2、6−3は高電位側電源配線8の各回路
とのノードを、7−1、7−2、7−3は低電位側電源
配線9の各回路とのノードを示す。ここでは、信号入力
端子4と信号出力端子5はそれぞれ1個ずつだけが示さ
れているが、実際にはそれぞれ複数あるのが一般的であ
る。それに応じて、入力回路1や出力回路3も複数あ
り、内部回路2も複数の部分で構成される。また、高電
位側電源端子6と、低電位側電源端子7もそれぞれ1個
ずつであるが、高集積のLSIでは1組の電源端子では
十分な電源供給が行えないので、電源端子の個数を増加
させることが行われている。通常、端子と内部配線は細
いボンディングワイヤを介して接続されるが、1本のボ
ンディングワイヤで供給できる通電容量が制限されるた
めである。
【0004】図2は、各回路と各端子が複数設けられた
従来例に係るLSI装置の構成図である。図示のよう
に、信号入力端子4と信号出力端子5はそれぞれ複数個
設けられており、入力回路1と出力回路3もそれぞれ信
号入力端子4と信号出力端子5の個数分設けられてい
る。また、内部回路2も実際には所定の機能を果たすた
めに容易された多数の回路の集合体であるが、ここでは
便宜上1つの回路として示してある。また、内部回路2
を構成する複数の回路は、各回路が複数の入力回路1か
らの出力信号を受けるのが一般的であり、実際の構成は
図示のように単純ではない。入力回路1は内部回路2や
出力回路3に比べて必要とする電流容量が小さい。
従来例に係るLSI装置の構成図である。図示のよう
に、信号入力端子4と信号出力端子5はそれぞれ複数個
設けられており、入力回路1と出力回路3もそれぞれ信
号入力端子4と信号出力端子5の個数分設けられてい
る。また、内部回路2も実際には所定の機能を果たすた
めに容易された多数の回路の集合体であるが、ここでは
便宜上1つの回路として示してある。また、内部回路2
を構成する複数の回路は、各回路が複数の入力回路1か
らの出力信号を受けるのが一般的であり、実際の構成は
図示のように単純ではない。入力回路1は内部回路2や
出力回路3に比べて必要とする電流容量が小さい。
【0005】高電位側電源端子6と低電位側電源端子7
もそれぞれ複数個設けられ、各高電位側電源端子6は高
電位側電源配線8に共通に接続され、各低電位側電源端
子7は低電位側電源配線9に共通に接続されており、各
回路への電源電圧供給は高電位側電源配線8と低電位側
電源配線9から行われる。図では、高電位側電源端子6
は8個設けられており、高電位側電源配線8に設けられ
た8個の電極パッドにボンディングワイヤを介して接続
されている。低電位側電源端子7は接地される端子で、
同様に8個設けられており、接地線である低電位側電源
配線9に設けられた8個の電極パッドにボンディングワ
イヤを介して接続される。このように、内部の電源配線
を複数のボンディングワイヤを介して複数の電源端子に
接続することにより、全体として内部の電源配線に供給
できる電流が増加する。
もそれぞれ複数個設けられ、各高電位側電源端子6は高
電位側電源配線8に共通に接続され、各低電位側電源端
子7は低電位側電源配線9に共通に接続されており、各
回路への電源電圧供給は高電位側電源配線8と低電位側
電源配線9から行われる。図では、高電位側電源端子6
は8個設けられており、高電位側電源配線8に設けられ
た8個の電極パッドにボンディングワイヤを介して接続
されている。低電位側電源端子7は接地される端子で、
同様に8個設けられており、接地線である低電位側電源
配線9に設けられた8個の電極パッドにボンディングワ
イヤを介して接続される。このように、内部の電源配線
を複数のボンディングワイヤを介して複数の電源端子に
接続することにより、全体として内部の電源配線に供給
できる電流が増加する。
【0006】そして、実際にプリント基板等に当該LS
Iを実装した場合に、8個の高電位側電源端子6はパッ
ケージ外部では電源の高電位側に共通に接続され、8個
の低電位側電源端子7も電源の低電位側に共通に接続さ
れる。このような電源配線の構成によれば、共通の電源
配線8と9から入力回路1、内部回路2及び出力回路3
へ電源を余裕を持って供給することができる。しかしな
がら、複数の出力回路3の出力信号が同時に変化する
と、それに伴って内部の電源線に電源ノイズが発生し、
この電源ノイズは共通の電源配線8と9を介して入力回
路1や内部回路2に伝搬し、これら回路の誤動作の原因
となってしまう。近年、信号入出力端子の本数は増加す
る傾向にあり、出力回路の個数が増加すると電源ノイズ
が大きくなるため、大きな問題になっている。更に、L
SIの高性能化に伴ってLSIの動作速度が速くなって
おり、出力回路の同時スイッチングによるノイズの発生
が助長されている。このような問題を解決してLSIを
正常に動作させるには、この同時スイッチングのLSI
に与える影響を低減するか、LSIのノイズに対する耐
性を向上する必要がある。
Iを実装した場合に、8個の高電位側電源端子6はパッ
ケージ外部では電源の高電位側に共通に接続され、8個
の低電位側電源端子7も電源の低電位側に共通に接続さ
れる。このような電源配線の構成によれば、共通の電源
配線8と9から入力回路1、内部回路2及び出力回路3
へ電源を余裕を持って供給することができる。しかしな
がら、複数の出力回路3の出力信号が同時に変化する
と、それに伴って内部の電源線に電源ノイズが発生し、
この電源ノイズは共通の電源配線8と9を介して入力回
路1や内部回路2に伝搬し、これら回路の誤動作の原因
となってしまう。近年、信号入出力端子の本数は増加す
る傾向にあり、出力回路の個数が増加すると電源ノイズ
が大きくなるため、大きな問題になっている。更に、L
SIの高性能化に伴ってLSIの動作速度が速くなって
おり、出力回路の同時スイッチングによるノイズの発生
が助長されている。このような問題を解決してLSIを
正常に動作させるには、この同時スイッチングのLSI
に与える影響を低減するか、LSIのノイズに対する耐
性を向上する必要がある。
【0007】図3は、このような問題を解決するための
対策をとった半導体集積回路の従来例の構成を示す図で
ある。図2と比較して明らかなように、図3の回路で
は、高電位側電源配線8を2つの高電位側電源配線8A
と8Bに、低電位側電源配線9を2つの低電位側電源配
線9Aと9Bに分割している。高電位側電源配線8Aは
高電位側電源端子6Aに接続されると共に出力回路3に
接続されており、高電位側電源配線8Bは高電位側電源
端子6Bに接続されると共に入力回路1と内部回路2に
接続されており、低電位側電源配線9Aは低電位側電源
端子7Aに接続されると共に出力回路3に接続されてお
り、低電位側電源配線9Bは低電位側電源端子7Bに接
続されると共に入力回路1と内部回路2に接続されてい
る。このICを使用して回路装置を構成する場合には、
パッケージの外部では、8個の高電位側電源端子6Aと
6Bは電源の高電位側に共通に接続され、8個の低電位
側電源端子7Aと7Bは電源の低電位側に共通に接続さ
れる。このような構成により、出力回路の同時スイッチ
ングにより高電位側電源配線8Aと低電位側電源配線9
Aに発生した電源ノイズが、入力回路1と内部回路2に
接続される高電位側電源配線8Bと低電位側電源配線9
Bに直接影響しないようになるため、同時スイッチング
のLSIに与える影響を低減することができる。
対策をとった半導体集積回路の従来例の構成を示す図で
ある。図2と比較して明らかなように、図3の回路で
は、高電位側電源配線8を2つの高電位側電源配線8A
と8Bに、低電位側電源配線9を2つの低電位側電源配
線9Aと9Bに分割している。高電位側電源配線8Aは
高電位側電源端子6Aに接続されると共に出力回路3に
接続されており、高電位側電源配線8Bは高電位側電源
端子6Bに接続されると共に入力回路1と内部回路2に
接続されており、低電位側電源配線9Aは低電位側電源
端子7Aに接続されると共に出力回路3に接続されてお
り、低電位側電源配線9Bは低電位側電源端子7Bに接
続されると共に入力回路1と内部回路2に接続されてい
る。このICを使用して回路装置を構成する場合には、
パッケージの外部では、8個の高電位側電源端子6Aと
6Bは電源の高電位側に共通に接続され、8個の低電位
側電源端子7Aと7Bは電源の低電位側に共通に接続さ
れる。このような構成により、出力回路の同時スイッチ
ングにより高電位側電源配線8Aと低電位側電源配線9
Aに発生した電源ノイズが、入力回路1と内部回路2に
接続される高電位側電源配線8Bと低電位側電源配線9
Bに直接影響しないようになるため、同時スイッチング
のLSIに与える影響を低減することができる。
【0008】また、上記のように、近年LSIは電源電
圧を下げる傾向にあり、従来の5V駆動のLSIに加え
て、3V乃至3.3V駆動のLSIが多数使用されるよ
うになっている。そのため、パーソナルコンピュータや
ワークステーション等のメインボードでは、5V駆動の
LSIと3V乃至3.3V駆動のLSIの両方を使用す
る必要が生じる場合があり、電源電圧が異なるLSIが
混在することになり、各々の出力が相互に接続されるよ
うな状況になっている。また、従来から高速の素子とし
てECL (Emitter Coupled Logic)素子が使用されてお
り、ECL素子とTTL素子が混在して使用されてい
た。
圧を下げる傾向にあり、従来の5V駆動のLSIに加え
て、3V乃至3.3V駆動のLSIが多数使用されるよ
うになっている。そのため、パーソナルコンピュータや
ワークステーション等のメインボードでは、5V駆動の
LSIと3V乃至3.3V駆動のLSIの両方を使用す
る必要が生じる場合があり、電源電圧が異なるLSIが
混在することになり、各々の出力が相互に接続されるよ
うな状況になっている。また、従来から高速の素子とし
てECL (Emitter Coupled Logic)素子が使用されてお
り、ECL素子とTTL素子が混在して使用されてい
た。
【0009】図4は5V駆動デバイスと3V駆動デバイ
スとを接続した回路例を示している。図4において、参
照番号100が3.3V駆動のLSIであり、101が
5V駆動のLSIであり、例えば、5V駆動のLSI1
01の信号出力端子5Hからは3.3V駆動のLSI1
00に対応したレベルの信号が出力され、LSI100
の信号入力端子4に入力される。LSI100の高電位
側電源端子6は3.3V電源110に接続され、LSI
101の高電位側電源端子6Hは5V電源111に接続
され、LSI100と101の低電位側電源端子7と7
Hは共通の接地線GNDに接続される。D1とD2は
3.3V駆動デバイス110の入力回路1に設けられた
静電破壊防止用のダイオード(保護回路)である。この
ダイオードD1とD2は、入力回路1の入力端子に帯電
した異常電荷を3.3V電源110又はそれに接続され
る電源線や接地線GNDに逃がすように機能する。これ
により、入力回路1の静電破壊が防止できる。また、L
SI101の信号出力端子5Hから出力される出力信号
はLSI100に対応したレベルの3.3Vと0Vの間
の信号であるが、これが3.3Vより高くなった時には
ダイオードD1を介して3.3V電源110に電流が流
れ、0V以下の負の電圧になった時にはダイオードD2
を介して接地線GNDに電流が流れることにより、入力
回路1等を保護する。
スとを接続した回路例を示している。図4において、参
照番号100が3.3V駆動のLSIであり、101が
5V駆動のLSIであり、例えば、5V駆動のLSI1
01の信号出力端子5Hからは3.3V駆動のLSI1
00に対応したレベルの信号が出力され、LSI100
の信号入力端子4に入力される。LSI100の高電位
側電源端子6は3.3V電源110に接続され、LSI
101の高電位側電源端子6Hは5V電源111に接続
され、LSI100と101の低電位側電源端子7と7
Hは共通の接地線GNDに接続される。D1とD2は
3.3V駆動デバイス110の入力回路1に設けられた
静電破壊防止用のダイオード(保護回路)である。この
ダイオードD1とD2は、入力回路1の入力端子に帯電
した異常電荷を3.3V電源110又はそれに接続され
る電源線や接地線GNDに逃がすように機能する。これ
により、入力回路1の静電破壊が防止できる。また、L
SI101の信号出力端子5Hから出力される出力信号
はLSI100に対応したレベルの3.3Vと0Vの間
の信号であるが、これが3.3Vより高くなった時には
ダイオードD1を介して3.3V電源110に電流が流
れ、0V以下の負の電圧になった時にはダイオードD2
を介して接地線GNDに電流が流れることにより、入力
回路1等を保護する。
【0010】
【発明が解決しようとする課題】半導体チップ内部で電
源配線を分ける方法では、電源配線8Aは出力回路専用
になってしまうので、電源配線8Bへの電流の供給能力
が、分割前に比べて1/2(電源端子を4個ずつに分割
した場合)に低下してしまう。したがって、内部回路2
は電源配線8Aと9Aからの電流が受けられなくなる
分、内部回路2の動作余裕が少なくなるという第1の問
題がある。
源配線を分ける方法では、電源配線8Aは出力回路専用
になってしまうので、電源配線8Bへの電流の供給能力
が、分割前に比べて1/2(電源端子を4個ずつに分割
した場合)に低下してしまう。したがって、内部回路2
は電源配線8Aと9Aからの電流が受けられなくなる
分、内部回路2の動作余裕が少なくなるという第1の問
題がある。
【0011】また、入力回路1の保護回路を原因として
過剰な電流が流れ込むという第2の問題がある。図4の
回路において、ダイオードD1は、通常、入力信号の電
位より高電位側電源線の電位が高いため、逆バイアスと
なりオフしている。しかし、3.3V電源110が何ら
かの原因でオフした場合、電位差が順方向電圧VF
(0.8V程度)を越え、ダイオードD1はオンする。
これにより、5V駆動デバイス101の出力信号はダイ
オードD1を介して3.3V駆動のLSI100の高電
位側電源線及び3.3V電源110に接続される電源線
に過剰な電流が流れることになる。このような過剰電流
は、保護回路を構成するダイオードD1やLSI100
の入力回路1を破壊すると共に、出力回路3Hが大きな
電流を流すために5V電源111から大きな電流が供給
されるために、5V電源111にも過大な付加を与える
ことになる。
過剰な電流が流れ込むという第2の問題がある。図4の
回路において、ダイオードD1は、通常、入力信号の電
位より高電位側電源線の電位が高いため、逆バイアスと
なりオフしている。しかし、3.3V電源110が何ら
かの原因でオフした場合、電位差が順方向電圧VF
(0.8V程度)を越え、ダイオードD1はオンする。
これにより、5V駆動デバイス101の出力信号はダイ
オードD1を介して3.3V駆動のLSI100の高電
位側電源線及び3.3V電源110に接続される電源線
に過剰な電流が流れることになる。このような過剰電流
は、保護回路を構成するダイオードD1やLSI100
の入力回路1を破壊すると共に、出力回路3Hが大きな
電流を流すために5V電源111から大きな電流が供給
されるために、5V電源111にも過大な付加を与える
ことになる。
【0012】本発明は、このような問題点を解決するた
めのもので、出力回路から入力回路へのノイズの伝搬を
無くすこと、及び、入力回路の保護回路を原因とする電
流の流れ込みを制限することが可能となる半導体集積回
路の提供を目的とする。
めのもので、出力回路から入力回路へのノイズの伝搬を
無くすこと、及び、入力回路の保護回路を原因とする電
流の流れ込みを制限することが可能となる半導体集積回
路の提供を目的とする。
【0013】
【課題を解決するための手段】図1は、本発明の半導体
集積回路の原理構成図である。図1において、参照番号
11は入力回路を、12は内部回路を、13は出力回路
を、14は信号入力端子を、15は信号出力端子を、1
6と17は高電位側電源端子を、18と19は低電位側
電源端子を、20は高電位側電源端子16から入力回路
11への高電位側の電源配線を、21は高電位側電源端
子17から内部回路12と出力回路13への高電位側の
電源配線を、22は低電位側電源端子18から入力回路
11への低電位側の電源配線を、23は低電位側電源端
子19から内部回路12と出力回路13への低電位側の
電源配線を、200は半導体集積回路を示す。このよう
に、本発明の半導体集積回路200では、上記目的を実
現するため、入力回路11に電源を供給する電源配線2
0と22と、入力回路の出力に従って動作する他の回路
12、13に電源を供給する電源配線22、23とを分
離する。
集積回路の原理構成図である。図1において、参照番号
11は入力回路を、12は内部回路を、13は出力回路
を、14は信号入力端子を、15は信号出力端子を、1
6と17は高電位側電源端子を、18と19は低電位側
電源端子を、20は高電位側電源端子16から入力回路
11への高電位側の電源配線を、21は高電位側電源端
子17から内部回路12と出力回路13への高電位側の
電源配線を、22は低電位側電源端子18から入力回路
11への低電位側の電源配線を、23は低電位側電源端
子19から内部回路12と出力回路13への低電位側の
電源配線を、200は半導体集積回路を示す。このよう
に、本発明の半導体集積回路200では、上記目的を実
現するため、入力回路11に電源を供給する電源配線2
0と22と、入力回路の出力に従って動作する他の回路
12、13に電源を供給する電源配線22、23とを分
離する。
【0014】すなわち、本発明の半導体集積回路は、入
力回路11と、入力回路の出力に従って動作する他の回
路12、13と、入力回路12及び他の回路12、13
に電源電圧を供給する複数の端子であって同一の電圧が
印加される電源端子16、17、18、19とを備える
半導体集積回路において、入力回路12の少なくとも一
部の回路に電源を供給する入力回路用電源配線20、2
2と、他の回路12、13に電源を供給する一般電源配
線21、23とは互いに分離されて設けられており、入
力回路用電源配線20、22及び一般電源配線21、2
3はそれぞれ異なる電源端子16、18と17、19と
に接続されていることを特徴とする。
力回路11と、入力回路の出力に従って動作する他の回
路12、13と、入力回路12及び他の回路12、13
に電源電圧を供給する複数の端子であって同一の電圧が
印加される電源端子16、17、18、19とを備える
半導体集積回路において、入力回路12の少なくとも一
部の回路に電源を供給する入力回路用電源配線20、2
2と、他の回路12、13に電源を供給する一般電源配
線21、23とは互いに分離されて設けられており、入
力回路用電源配線20、22及び一般電源配線21、2
3はそれぞれ異なる電源端子16、18と17、19と
に接続されていることを特徴とする。
【0015】入力回路12のうち、入力回路用電源配線
20、22に接続されるのは一部で、それ以外の回路は
一般電源配線21、23に接続されるようにしてもよ
い。また、入力回路用電源配線20、22及び一般電源
配線21、23は、高電位側電源配線又は低電位側電源
配線のいずれか一方が分離され、他方は共通に接続され
るようにしてもよい。
20、22に接続されるのは一部で、それ以外の回路は
一般電源配線21、23に接続されるようにしてもよ
い。また、入力回路用電源配線20、22及び一般電源
配線21、23は、高電位側電源配線又は低電位側電源
配線のいずれか一方が分離され、他方は共通に接続され
るようにしてもよい。
【0016】更に、入力信号線が接続される端子14の
両側に、入力回路用電源配線の高電位側電源配線及び低
電位側電源配線が接続される2つの電源端子16、18
が配置されるようにすることが望ましい。本発明の半導
体集積回路では、入力回路の電源配線を他の回路の電源
配線と分けているので、他の回路により生じたノイズ、
例えば、従来問題であった出力回路の同時スイッチング
によるノイズが電源配線を通じて直接入力回路へ伝搬す
るのが防げる。これにより、入力回路の誤動作ひいては
LSIの誤動作が防げる。誤動作の原因は、出力回路の
同時スイッチングによるノイズが入力回路へ影響するこ
とで起きる場合が多いため、本発明のような入力回路の
電源配線を他の回路の電源配線と分離することが有効で
ある。図3に示した従来例では、入力回路1と内部回路
2の電源配線を、出力回路3の電源配線と分離してい
た。この構成でも、出力回路の同時スイッチングによる
ノイズが入力回路に影響するのは防げるが、内部回路で
発生するノイズが入力回路へ影響するのは防げない。そ
の上、内部回路は大きな電流を必要とするので、内部回
路の電源を強化する上では、内部回路と出力回路の電源
線を共通にする本発明の構成が好ましい。
両側に、入力回路用電源配線の高電位側電源配線及び低
電位側電源配線が接続される2つの電源端子16、18
が配置されるようにすることが望ましい。本発明の半導
体集積回路では、入力回路の電源配線を他の回路の電源
配線と分けているので、他の回路により生じたノイズ、
例えば、従来問題であった出力回路の同時スイッチング
によるノイズが電源配線を通じて直接入力回路へ伝搬す
るのが防げる。これにより、入力回路の誤動作ひいては
LSIの誤動作が防げる。誤動作の原因は、出力回路の
同時スイッチングによるノイズが入力回路へ影響するこ
とで起きる場合が多いため、本発明のような入力回路の
電源配線を他の回路の電源配線と分離することが有効で
ある。図3に示した従来例では、入力回路1と内部回路
2の電源配線を、出力回路3の電源配線と分離してい
た。この構成でも、出力回路の同時スイッチングによる
ノイズが入力回路に影響するのは防げるが、内部回路で
発生するノイズが入力回路へ影響するのは防げない。そ
の上、内部回路は大きな電流を必要とするので、内部回
路の電源を強化する上では、内部回路と出力回路の電源
線を共通にする本発明の構成が好ましい。
【0017】入力回路が複数ある場合には、ノイズの影
響を受けやすい入力回路について、他の回路と電源線を
分離すれば、上記と同様の効果が得られる。また、入力
回路11の入力信号線と入力回路用電源配線との間に保
護回路を設けることが望ましい。図6は、入力回路11
の入力信号線と入力回路用電源配線の間に保護回路とし
てダイオードD1とD2を接続した半導体集積回路を使
用する時の構成を示す図であり、入力回路用電源配線2
0が接続される高電位側電源端子16と第1の電源(こ
こでは3.3V)の間に電流制限回路220が接続され
ている。
響を受けやすい入力回路について、他の回路と電源線を
分離すれば、上記と同様の効果が得られる。また、入力
回路11の入力信号線と入力回路用電源配線との間に保
護回路を設けることが望ましい。図6は、入力回路11
の入力信号線と入力回路用電源配線の間に保護回路とし
てダイオードD1とD2を接続した半導体集積回路を使
用する時の構成を示す図であり、入力回路用電源配線2
0が接続される高電位側電源端子16と第1の電源(こ
こでは3.3V)の間に電流制限回路220が接続され
ている。
【0018】図6に示すように、入力回路用電源配線2
0が接続される高電位側電源端子16と、電力供給源で
ある3.3V電源210との間に電流制限回路220を
接続することで、3.3V電源がオフして5V駆動の回
路側から3.3V駆動の回路側へ過剰な電流が流れ込む
状況であっても、電流制限回路220により電流が制限
されることになるので、3.3V駆動の回路及び5V駆
動の回路、更には電源の破壊を回避することが可能にな
る。ここで、電流制限回路220の接続は、本発明のよ
うに、入力回路11の電源配線と電源端子が分離されて
いることで可能になる。入力回路は消費電流が小さいた
め、電流制限回路220のインピーダンスを十分に小さ
くしておけば、たとえ電流制限回路220が接続されて
いてもそこでの電圧降下は実用上問題ないほど小さく、
入力回路の動作に悪影響をおよぼすことはない。しか
し、図3に示した従来例のように、消費電流の大きな内
部回路や出力回路と共通の電源配線であれば、同じイン
ピーダンスの電流制限回路220であっても、そこでの
電圧降下は無視できないほど大きくなり、入力回路の動
作に悪影響をおよぼすだけでなく、そこで電力が消費さ
れるため消費電力が大きくなるという問題が生じる。こ
れに対して、入力回路の電源配線を分離して保護回路を
設けた本発明の半導体集積回路を使用すれば、パッケー
ジの外部で電流制限回路220を接続するだけで、保護
回路を原因とする電流の流れ込みを制限することが可能
となる。
0が接続される高電位側電源端子16と、電力供給源で
ある3.3V電源210との間に電流制限回路220を
接続することで、3.3V電源がオフして5V駆動の回
路側から3.3V駆動の回路側へ過剰な電流が流れ込む
状況であっても、電流制限回路220により電流が制限
されることになるので、3.3V駆動の回路及び5V駆
動の回路、更には電源の破壊を回避することが可能にな
る。ここで、電流制限回路220の接続は、本発明のよ
うに、入力回路11の電源配線と電源端子が分離されて
いることで可能になる。入力回路は消費電流が小さいた
め、電流制限回路220のインピーダンスを十分に小さ
くしておけば、たとえ電流制限回路220が接続されて
いてもそこでの電圧降下は実用上問題ないほど小さく、
入力回路の動作に悪影響をおよぼすことはない。しか
し、図3に示した従来例のように、消費電流の大きな内
部回路や出力回路と共通の電源配線であれば、同じイン
ピーダンスの電流制限回路220であっても、そこでの
電圧降下は無視できないほど大きくなり、入力回路の動
作に悪影響をおよぼすだけでなく、そこで電力が消費さ
れるため消費電力が大きくなるという問題が生じる。こ
れに対して、入力回路の電源配線を分離して保護回路を
設けた本発明の半導体集積回路を使用すれば、パッケー
ジの外部で電流制限回路220を接続するだけで、保護
回路を原因とする電流の流れ込みを制限することが可能
となる。
【0019】
【発明の実施の形態】次に、図を参照しながら本発明の
実施の形態について説明をする。図7は、本発明の第1
実施例の半導体集積回路(IC)の構成図である。図7
に示すように、本発明の第1実施例のIC200は、外
部から信号入力端子14に入力される入力信号を入力回
路11でIC内に取込み、内部回路12で入力回路11
で取り込んだ信号に応じた回路処理を行い、その処理結
果である信号を出力回路13から信号出力端子15を介
して外部に出力する。入力回路11は、CMOS型のト
ランジスタを組み合わせたTTLレベルの信号で動作す
るTTL回路等やバイポーラトランジスタを組み合わせ
たECLレベルの信号で動作するECL回路からなる。
TTL回路は閾値を基準として電圧動作するタイプで、
ECL回路はベース電流により電流駆動するタイプであ
る。信号入力端子14と入力回路11の組みは入力信号
の個数分あり、出力回路13と信号出力端子15の組み
も出力信号の個数分ある。また、内部回路12も複数の
回路で構成されるが、1つの内部回路12が複数の入力
回路11からの出力信号を受けるのが一般的であり、実
際の構成は図示のように単純ではない。参照番号16と
17は高電位側の電源端子であり、18と19は低電位
側の電源端子であり、高電位側と低電位側の電源端子は
それぞれ8個ある。入力回路11への電源供給は、1個
の高電位側の電源端子16に接続される入力回路用電源
配線20と、1個の低電位側の電源端子18に接続され
る入力回路用電源配線22で行われる。入力回路11
は、内部回路12及び出力回路13に比べて駆動電流が
少ないので、複数の入力回路によって電源端子16が共
用できる。内部回路12と出力回路13への電源供給は
一般用電源配線21と23で行われ、一般用電源配線2
1は不図示のパッドに接続され、各パッドはボンディン
グワイヤーを介して7個の高電位側電源端子17に接続
され、一般用電源配線23は不図示のパッドに接続さ
れ、各パッドはボンディングワイヤーを介して7個の低
電位側電源端子19に接続されている。これにより、7
本のワイヤーの通電容量で内部回路12及び出力回路1
3に電流が供給できる。
実施の形態について説明をする。図7は、本発明の第1
実施例の半導体集積回路(IC)の構成図である。図7
に示すように、本発明の第1実施例のIC200は、外
部から信号入力端子14に入力される入力信号を入力回
路11でIC内に取込み、内部回路12で入力回路11
で取り込んだ信号に応じた回路処理を行い、その処理結
果である信号を出力回路13から信号出力端子15を介
して外部に出力する。入力回路11は、CMOS型のト
ランジスタを組み合わせたTTLレベルの信号で動作す
るTTL回路等やバイポーラトランジスタを組み合わせ
たECLレベルの信号で動作するECL回路からなる。
TTL回路は閾値を基準として電圧動作するタイプで、
ECL回路はベース電流により電流駆動するタイプであ
る。信号入力端子14と入力回路11の組みは入力信号
の個数分あり、出力回路13と信号出力端子15の組み
も出力信号の個数分ある。また、内部回路12も複数の
回路で構成されるが、1つの内部回路12が複数の入力
回路11からの出力信号を受けるのが一般的であり、実
際の構成は図示のように単純ではない。参照番号16と
17は高電位側の電源端子であり、18と19は低電位
側の電源端子であり、高電位側と低電位側の電源端子は
それぞれ8個ある。入力回路11への電源供給は、1個
の高電位側の電源端子16に接続される入力回路用電源
配線20と、1個の低電位側の電源端子18に接続され
る入力回路用電源配線22で行われる。入力回路11
は、内部回路12及び出力回路13に比べて駆動電流が
少ないので、複数の入力回路によって電源端子16が共
用できる。内部回路12と出力回路13への電源供給は
一般用電源配線21と23で行われ、一般用電源配線2
1は不図示のパッドに接続され、各パッドはボンディン
グワイヤーを介して7個の高電位側電源端子17に接続
され、一般用電源配線23は不図示のパッドに接続さ
れ、各パッドはボンディングワイヤーを介して7個の低
電位側電源端子19に接続されている。これにより、7
本のワイヤーの通電容量で内部回路12及び出力回路1
3に電流が供給できる。
【0020】次に、図8を参照しながら、本実施例のI
Cへの電源供給方法を説明する。図8では説明の都合
上、IC200から1組の入力回路11、内部回路12
及び出力回路13 を取り出した場合を示している。本
来、出力回路13で発生したノイズの伝搬を断ち切るに
は入力回路用の電源と出力回路用の電源とを完全に分離
することが望ましいが、通常、電源設備のコスト面から
その完全分離は行われていない。
Cへの電源供給方法を説明する。図8では説明の都合
上、IC200から1組の入力回路11、内部回路12
及び出力回路13 を取り出した場合を示している。本
来、出力回路13で発生したノイズの伝搬を断ち切るに
は入力回路用の電源と出力回路用の電源とを完全に分離
することが望ましいが、通常、電源設備のコスト面から
その完全分離は行われていない。
【0021】本実施の形態では、当該IC200を実装
したプリント基板において、入力回路用の高電位側電源
端子16と、内部回路及び出力回路用の高電位側電源端
子17とを共通の外部高電位電源線VDDに接続し、入
力回路用の低電位側電源端子(ここではグランドである
ので、以下接地端子と称する。)18と内部回路及び出
力回路用の接地端子19とを共通の外部接地線GNDに
接続して使用する。そして、この外部電源線VDDと外
部接地線GNDの間に好ましくは容量素子Cを接続す
る。この容量素子Cは、出力回路13が同時スイッチ動
作によりノイズを発生した場合、このノイズを取り除く
ように機能する。
したプリント基板において、入力回路用の高電位側電源
端子16と、内部回路及び出力回路用の高電位側電源端
子17とを共通の外部高電位電源線VDDに接続し、入
力回路用の低電位側電源端子(ここではグランドである
ので、以下接地端子と称する。)18と内部回路及び出
力回路用の接地端子19とを共通の外部接地線GNDに
接続して使用する。そして、この外部電源線VDDと外
部接地線GNDの間に好ましくは容量素子Cを接続す
る。この容量素子Cは、出力回路13が同時スイッチ動
作によりノイズを発生した場合、このノイズを取り除く
ように機能する。
【0022】このようにして、本発明の第1実施例のI
Cでは、内部回路12及び出力回路13の電源配線21
と入力回路11の電源配線20とを分けているので、出
力回路13により生じたノイズが、出力回路13から入
力回路11へ直接伝搬するのを防ぐことができる。第1
実施例では、例えば、高電位側のノイズの伝搬経路は、
出力回路13から電源配線21、電源端子17、外部電
源線VDD、電源端子16、電源配線20及び入力回路
11に至ることになる。このため、ノイズの伝搬経路
は、パッケージ内部で電源を分配する場合、すなわち、
従来技術のような出力回路13から直接、その内部の電
源配線を経て入力回路11に至る場合に比べて長くな
る。したがって、伝搬経路に介在した電源端子16,1
7の抵抗分や静電容量Cによりノイズを減衰させること
ができる。特に、電源端子17と19を介して一旦IC
の外部に出たノイズは容量素子Cに吸収されて減衰する
ので、電源端子16と18から入力回路11に影響する
ことはなくなる。従って、図8に示したように、パッケ
ージ外部でノイズ対策回路を設けることができるように
なり、狭いパッケージ内にノイズ対策回路を設ける必要
が無くなるという利点がある。
Cでは、内部回路12及び出力回路13の電源配線21
と入力回路11の電源配線20とを分けているので、出
力回路13により生じたノイズが、出力回路13から入
力回路11へ直接伝搬するのを防ぐことができる。第1
実施例では、例えば、高電位側のノイズの伝搬経路は、
出力回路13から電源配線21、電源端子17、外部電
源線VDD、電源端子16、電源配線20及び入力回路
11に至ることになる。このため、ノイズの伝搬経路
は、パッケージ内部で電源を分配する場合、すなわち、
従来技術のような出力回路13から直接、その内部の電
源配線を経て入力回路11に至る場合に比べて長くな
る。したがって、伝搬経路に介在した電源端子16,1
7の抵抗分や静電容量Cによりノイズを減衰させること
ができる。特に、電源端子17と19を介して一旦IC
の外部に出たノイズは容量素子Cに吸収されて減衰する
ので、電源端子16と18から入力回路11に影響する
ことはなくなる。従って、図8に示したように、パッケ
ージ外部でノイズ対策回路を設けることができるように
なり、狭いパッケージ内にノイズ対策回路を設ける必要
が無くなるという利点がある。
【0023】また、第1実施例では、7組の電源端子1
7と19が内部回路12や出力回路13に電源を供給す
るので、電源配線21と23が内部回路12と出力回路
13とで共通にしている分、内部回路12の動作余裕が
多くなる。更に、複数の入力回路11が電源端子16と
18を共用しているので、電源端子数の増加を防ぐこと
ができる。
7と19が内部回路12や出力回路13に電源を供給す
るので、電源配線21と23が内部回路12と出力回路
13とで共通にしている分、内部回路12の動作余裕が
多くなる。更に、複数の入力回路11が電源端子16と
18を共用しているので、電源端子数の増加を防ぐこと
ができる。
【0024】第1実施例では、複数の入力回路11への
電源供給は、すべて共通の電源端子と電源配線により行
われたが、各種の変形例が可能である。以下、入力回路
への電源供給を変形した実施例を説明する。図9は、第
2実施例のICの構成を示す図である。図7と比較して
明らかなように、第2実施例のIC200では、複数の
入力回路31Aと31Bへの電源供給が独立した別々の
電源配線により行われる点が、第1実施例と異なる。
電源供給は、すべて共通の電源端子と電源配線により行
われたが、各種の変形例が可能である。以下、入力回路
への電源供給を変形した実施例を説明する。図9は、第
2実施例のICの構成を示す図である。図7と比較して
明らかなように、第2実施例のIC200では、複数の
入力回路31Aと31Bへの電源供給が独立した別々の
電源配線により行われる点が、第1実施例と異なる。
【0025】第2実施例のIC200では、入力回路3
1Aへの電源供給は高電位電源端子36Aと接地端子3
8Aから行われ、入力回路31Bへの電源供給は高電位
電源端子36Bと接地端子38Bから行われる。従っ
て、図9には図示していないが、電源端子が8組であれ
ば、内部回路32と出力回路33への電源供給は6組の
電源端子により行われることになる。
1Aへの電源供給は高電位電源端子36Aと接地端子3
8Aから行われ、入力回路31Bへの電源供給は高電位
電源端子36Bと接地端子38Bから行われる。従っ
て、図9には図示していないが、電源端子が8組であれ
ば、内部回路32と出力回路33への電源供給は6組の
電源端子により行われることになる。
【0026】第2実施例のICでは、第1実施例と同様
に、出力回路33により生じたノイズが、パッケージ内
部で入力回路31Aや31Bへ伝搬することが防げる。
更に、入力回路31Aの電源端子36Aと38A、入力
回路31Bの電源端子36Bと38Bを分けることによ
り、各入力回路31A、31Bに大きな電流を供給でき
るようになる。従って、入力回路31A、31Bの消費
電流が大きい場合に、第2実施例のような構成をとるこ
とが望ましい。
に、出力回路33により生じたノイズが、パッケージ内
部で入力回路31Aや31Bへ伝搬することが防げる。
更に、入力回路31Aの電源端子36Aと38A、入力
回路31Bの電源端子36Bと38Bを分けることによ
り、各入力回路31A、31Bに大きな電流を供給でき
るようになる。従って、入力回路31A、31Bの消費
電流が大きい場合に、第2実施例のような構成をとるこ
とが望ましい。
【0027】図10は、本発明の第3実施例のICの構
成図である。第3実施例のICは、信号入力端子に遮蔽
効果を持たせるように電源端子を配置した点が、第2実
施例と異なる。図10に示すように、第3実施例のIC
200では、入力回路31Aへの信号入力端子34Aの
両側に、入力回路31Aの高電位側電源端子36Aと接
地端子38Aを配置している。このような配置にする
と、信号入力端子34の近くにノイズ発生源となる出力
回路33の電源端子を配置した場合にも、入力回路用電
源配線20Aと22Aが出力回路33の電源端子からの
ノイズを遮蔽するように働く。したがって、第3実施例
のICでは、入力回路31Aへのノイズが阻止できる。
なお、図10では、入力回路31Aへの入力信号線のみ
を遮蔽したが、入力回路31Bへの入力信号線を同様に
遮蔽してもよい。
成図である。第3実施例のICは、信号入力端子に遮蔽
効果を持たせるように電源端子を配置した点が、第2実
施例と異なる。図10に示すように、第3実施例のIC
200では、入力回路31Aへの信号入力端子34Aの
両側に、入力回路31Aの高電位側電源端子36Aと接
地端子38Aを配置している。このような配置にする
と、信号入力端子34の近くにノイズ発生源となる出力
回路33の電源端子を配置した場合にも、入力回路用電
源配線20Aと22Aが出力回路33の電源端子からの
ノイズを遮蔽するように働く。したがって、第3実施例
のICでは、入力回路31Aへのノイズが阻止できる。
なお、図10では、入力回路31Aへの入力信号線のみ
を遮蔽したが、入力回路31Bへの入力信号線を同様に
遮蔽してもよい。
【0028】図11は、第4実施例のICの構成図であ
る。第4実施例のICは、分離した電源配線で電源供給
が行われる入力回路41Aと、内部回路42や出力回路
43と同じ一般電源配線で電源供給が行われる入力回路
41Bが混在している点が第2実施例と異なる。入力信
号にはノイズに対する耐性が小さい信号と大きな信号が
ある。そこで、ノイズに対する耐性が小さい信号は、分
離した電源配線で電源供給が行われる入力回路41Aに
入力するようにし、耐性の大きな信号は、一般電源配線
で電源供給が行われる入力回路41Bに入力するように
する。
る。第4実施例のICは、分離した電源配線で電源供給
が行われる入力回路41Aと、内部回路42や出力回路
43と同じ一般電源配線で電源供給が行われる入力回路
41Bが混在している点が第2実施例と異なる。入力信
号にはノイズに対する耐性が小さい信号と大きな信号が
ある。そこで、ノイズに対する耐性が小さい信号は、分
離した電源配線で電源供給が行われる入力回路41Aに
入力するようにし、耐性の大きな信号は、一般電源配線
で電源供給が行われる入力回路41Bに入力するように
する。
【0029】第4実施例のような構成を用いることによ
り、入力回路41B、内部回路42及び出力回路43へ
の電源配線を共通化することができるので、内部回路4
2の電源を強化することができる。図12は、第5実施
例のICの構成図である。第5実施例のICは、第1実
施例のICにおいて、信号入力端子14から入力回路1
1に至る信号経路と、入力回路11の電源配線との間に
保護回路として働くダイオードD1,D2を設けたもの
である。
り、入力回路41B、内部回路42及び出力回路43へ
の電源配線を共通化することができるので、内部回路4
2の電源を強化することができる。図12は、第5実施
例のICの構成図である。第5実施例のICは、第1実
施例のICにおいて、信号入力端子14から入力回路1
1に至る信号経路と、入力回路11の電源配線との間に
保護回路として働くダイオードD1,D2を設けたもの
である。
【0030】ダイオードD1,D2は保護回路の一例で
あり、入力端子14に帯電した異常電荷を電源線に逃が
すように動作する。図12の(1)に示すように、ダイ
オードD1は信号入力端子14から入力回路11に至る
信号経路と入力回路11の高電位側の電源配線の間に接
続する。ダイオードD1は信号入力端子14に帯電した
正電荷を高電位側電源端子16に逃がすように動作す
る。ダイオードD2は信号入力端子14から入力回路1
1に至る信号経路と入力回路11の低電位側の電源配線
の間に接続する。ダイオードD2は入力端子14に帯電
した負電荷を接地端子19に逃がすように動作する。図
12の(2)は、ダイオードDに抵抗Rを直列に接続し
た保護回路の別の例を示している。抵抗Rは電荷を減衰
するように機能する。
あり、入力端子14に帯電した異常電荷を電源線に逃が
すように動作する。図12の(1)に示すように、ダイ
オードD1は信号入力端子14から入力回路11に至る
信号経路と入力回路11の高電位側の電源配線の間に接
続する。ダイオードD1は信号入力端子14に帯電した
正電荷を高電位側電源端子16に逃がすように動作す
る。ダイオードD2は信号入力端子14から入力回路1
1に至る信号経路と入力回路11の低電位側の電源配線
の間に接続する。ダイオードD2は入力端子14に帯電
した負電荷を接地端子19に逃がすように動作する。図
12の(2)は、ダイオードDに抵抗Rを直列に接続し
た保護回路の別の例を示している。抵抗Rは電荷を減衰
するように機能する。
【0031】第5実施例のICでは、入力端子14に異
常電荷が帯電すると、ダイオードD1は正電荷を電源配
線や電源端子16に逃がすように動作し、ダイオードD
2は負電荷を接地線や接地端子19に逃がすように動作
するので、異常電荷から入力回路11を保護することが
できる。したがって、入力回路11の静電破壊を防ぐこ
とができる。また、ICへの入力信号の電圧範囲はあら
かじめ規定されているが、何らかの異常でこの電圧範囲
外の入力信号が印加された場合には、これを電源配線か
ら高電位側の電源端子又は接地端子に逃がすことにより
入力回路が保護される。
常電荷が帯電すると、ダイオードD1は正電荷を電源配
線や電源端子16に逃がすように動作し、ダイオードD
2は負電荷を接地線や接地端子19に逃がすように動作
するので、異常電荷から入力回路11を保護することが
できる。したがって、入力回路11の静電破壊を防ぐこ
とができる。また、ICへの入力信号の電圧範囲はあら
かじめ規定されているが、何らかの異常でこの電圧範囲
外の入力信号が印加された場合には、これを電源配線か
ら高電位側の電源端子又は接地端子に逃がすことにより
入力回路が保護される。
【0032】図13は、第5実施例のICを他の高い電
圧で駆動されるICに接続して使用例を示す図である。
すでに説明したように、5V駆動のICと3.3V駆動
のICを混在して使用することがある、そのような場合
にはIC間で信号レベルを一致させるレベル変換を行う
必要がある。図13に示す例はこのような場合の使用例
であり、5V駆動デバイス202の出力をレベル変換回
路201で3.3V駆動デバイスの信号レベルに変換し
た後、3.3V駆動デバイス200に入力する。5V駆
動デバイス202とレベル変換回路201の高電位側電
源端子は5Vの高電位側電源VDD2に接続され、低電
位側電源端子は接地される。3.3V駆動デバイス20
0が本発明の第5実施例のICであり、高電位側電源端
子17は直接3.3Vの高電位側電源VDD1に接続さ
れ、高電位側電源端子16は電流制限回路220を介し
てVDD1に接続され、低電位側電源端子19は接地さ
れる。3.3V駆動デバイス200の入力回路用の高電
位電源端子16と3.3Vの高電位側電源VDD1との
間には電流制限回路220が接続される。
圧で駆動されるICに接続して使用例を示す図である。
すでに説明したように、5V駆動のICと3.3V駆動
のICを混在して使用することがある、そのような場合
にはIC間で信号レベルを一致させるレベル変換を行う
必要がある。図13に示す例はこのような場合の使用例
であり、5V駆動デバイス202の出力をレベル変換回
路201で3.3V駆動デバイスの信号レベルに変換し
た後、3.3V駆動デバイス200に入力する。5V駆
動デバイス202とレベル変換回路201の高電位側電
源端子は5Vの高電位側電源VDD2に接続され、低電
位側電源端子は接地される。3.3V駆動デバイス20
0が本発明の第5実施例のICであり、高電位側電源端
子17は直接3.3Vの高電位側電源VDD1に接続さ
れ、高電位側電源端子16は電流制限回路220を介し
てVDD1に接続され、低電位側電源端子19は接地さ
れる。3.3V駆動デバイス200の入力回路用の高電
位電源端子16と3.3Vの高電位側電源VDD1との
間には電流制限回路220が接続される。
【0033】電流制限回路220は抵抗やコイルから成
る。コイルは、出力回路13で発生するノイズの周波数
が高い場合に使用する。これらの抵抗値やインダクタン
ス値は、入力回路11の消費電流によって決める。一般
に入力回路11の消費電流は、内部回路12や出力回路
13の消費電流に比べて小さいために、電源端子16と
17の間に電流制限回路220を接続しても回路動作上
の不都合は生じない。すなわち、電流制限回路220の
内部インピーダンスを十分に小さくしておけば、電圧降
下(あるいは上昇)が実用上差し支えないほど小さくな
り、入力回路11の動作に何ら影響を与えなくなる。例
えば、電流制限回路220のもっとも簡単な例は単一の
電気抵抗であり、数〜数百Ωのものを使用することがで
きる。入力回路11の消費電力が数mA〜数μAであれ
ば、通常動作時の電流制限回路220における電圧降下
は数〜数十mVで、電源電圧3.3Vに対して実用上問
題にならない電圧降下である。
る。コイルは、出力回路13で発生するノイズの周波数
が高い場合に使用する。これらの抵抗値やインダクタン
ス値は、入力回路11の消費電流によって決める。一般
に入力回路11の消費電流は、内部回路12や出力回路
13の消費電流に比べて小さいために、電源端子16と
17の間に電流制限回路220を接続しても回路動作上
の不都合は生じない。すなわち、電流制限回路220の
内部インピーダンスを十分に小さくしておけば、電圧降
下(あるいは上昇)が実用上差し支えないほど小さくな
り、入力回路11の動作に何ら影響を与えなくなる。例
えば、電流制限回路220のもっとも簡単な例は単一の
電気抵抗であり、数〜数百Ωのものを使用することがで
きる。入力回路11の消費電力が数mA〜数μAであれ
ば、通常動作時の電流制限回路220における電圧降下
は数〜数十mVで、電源電圧3.3Vに対して実用上問
題にならない電圧降下である。
【0034】第5実施例のICを図13に示すような形
で使用すれば、図6で説明したように、たとえ3.3V
電源であるVDD1が何らかの原因でオフしても、レベ
ル変換回路101から信号入力端子14を介してダイオ
ードD1に流れる電流が制限されるため、ダイオードD
1や入力回路11を保護することができる。なお、ここ
では5V駆動デバイスと3.3V駆動デバイスを混在し
た場合について説明したが、同じ駆動電圧のデバイス同
士を接続した場合でも、同様な効果が得られる。また、
電源電圧の組み合わせによっては、電流制限回路220
を低電位電源側に設けるのが有効となる場合もある。
で使用すれば、図6で説明したように、たとえ3.3V
電源であるVDD1が何らかの原因でオフしても、レベ
ル変換回路101から信号入力端子14を介してダイオ
ードD1に流れる電流が制限されるため、ダイオードD
1や入力回路11を保護することができる。なお、ここ
では5V駆動デバイスと3.3V駆動デバイスを混在し
た場合について説明したが、同じ駆動電圧のデバイス同
士を接続した場合でも、同様な効果が得られる。また、
電源電圧の組み合わせによっては、電流制限回路220
を低電位電源側に設けるのが有効となる場合もある。
【0035】図14は、第6実施例のICの構成図であ
る。第6実施例のICは、図9に示した第2実施例のI
Cにおいて、一方の信号入力端子34Aから入力回路3
1Aに至る信号経路と、入力回路31Aの電源配線との
間に保護回路として働くダイオードD11,D12を設
けたものである。このように、特に大きな変動が予想さ
れ、規定された範囲外になる可能性の大きな信号につい
て保護回路を設けるようにすることもできる。もちろん
すべての入力回路について保護回路を設けるようにして
もよい。
る。第6実施例のICは、図9に示した第2実施例のI
Cにおいて、一方の信号入力端子34Aから入力回路3
1Aに至る信号経路と、入力回路31Aの電源配線との
間に保護回路として働くダイオードD11,D12を設
けたものである。このように、特に大きな変動が予想さ
れ、規定された範囲外になる可能性の大きな信号につい
て保護回路を設けるようにすることもできる。もちろん
すべての入力回路について保護回路を設けるようにして
もよい。
【0036】図15は、第7実施例のICの構成図であ
る。第7実施例のICは、図10に示した第3実施例の
ICにおいて、入力回路41Aと41Bに保護回路を設
けたものである。ダイオードD21は信号入力端子44
Bに帯電した正電荷を一般電源配線を介して電源端子4
7に逃がすように動作し、ダイオードD22は信号入力
端子44Bに帯電した負電荷を一般接地線を介して接地
端子49に逃がすように動作する。
る。第7実施例のICは、図10に示した第3実施例の
ICにおいて、入力回路41Aと41Bに保護回路を設
けたものである。ダイオードD21は信号入力端子44
Bに帯電した正電荷を一般電源配線を介して電源端子4
7に逃がすように動作し、ダイオードD22は信号入力
端子44Bに帯電した負電荷を一般接地線を介して接地
端子49に逃がすように動作する。
【0037】本発明の基本的な構成について説明した
が、本発明を適用したICの実際の例を説明する。図1
6は、本発明を適用した差動PECLレベルの信号をL
VTTLレベルの信号に変換するICの端子(ピン)配
置を示す図である。5番と6番のピンに差動PECLレ
ベルの信号が入力され、IC内部でレベル変換されて、
2番、11番、14番、17番、20番、23番、26
番、29番、32番、35番、38番、41番、44
番、47番のピンからLVTTLレベルの信号が出力さ
れる。3番、4番、9番、10番、15番、16番、2
1番、22番、27番、28番、33番、34番、39
番、40番、45番、46番のピンは高電位側の電源端
子(ピン)であり、すべてに3.3Vが印加される。そ
れ以外の、1番、6番、7番、12番、13番、18
番、19番、24番、25番、30番、31番、36
番、37番、42番、43番、48番は接地端子(ピ
ン)であり、すべてグランドに接続される。
が、本発明を適用したICの実際の例を説明する。図1
6は、本発明を適用した差動PECLレベルの信号をL
VTTLレベルの信号に変換するICの端子(ピン)配
置を示す図である。5番と6番のピンに差動PECLレ
ベルの信号が入力され、IC内部でレベル変換されて、
2番、11番、14番、17番、20番、23番、26
番、29番、32番、35番、38番、41番、44
番、47番のピンからLVTTLレベルの信号が出力さ
れる。3番、4番、9番、10番、15番、16番、2
1番、22番、27番、28番、33番、34番、39
番、40番、45番、46番のピンは高電位側の電源端
子(ピン)であり、すべてに3.3Vが印加される。そ
れ以外の、1番、6番、7番、12番、13番、18
番、19番、24番、25番、30番、31番、36
番、37番、42番、43番、48番は接地端子(ピ
ン)であり、すべてグランドに接続される。
【0038】高電位側の電源ピンのうち4番と9番のピ
ンが入力回路用の高電位側電源配線に接続される。他の
高電位側の電源ピンと接地ピンは、それぞれ内部で一般
電源配線に共通に接続される。このように、このICで
は、電源ピンには同一の電圧が印加されるが、内部では
入力回路用の電源配線は他の一般電源配線とは分離され
ている。また、図16でも明らかなように、信号入力ピ
ンである5番と6番のピンは、入力回路用の電源ピンに
挟まれている。
ンが入力回路用の高電位側電源配線に接続される。他の
高電位側の電源ピンと接地ピンは、それぞれ内部で一般
電源配線に共通に接続される。このように、このICで
は、電源ピンには同一の電圧が印加されるが、内部では
入力回路用の電源配線は他の一般電源配線とは分離され
ている。また、図16でも明らかなように、信号入力ピ
ンである5番と6番のピンは、入力回路用の電源ピンに
挟まれている。
【0039】図17と図18は、このICの回路構成を
示す図である。信号入力ピンに接続される入力信号線5
1と52には、保護回路を構成するダイオードD11、
D21が入力回路用の高電位側電源配線、すなわち、4
番と9番のピンに接続される電源線に接続され、ダイオ
ードD12、D22が入力回路用の低電位側電源配線、
すなわち、6番と7番のピンに接続される接地電源線に
接続されている。参照番号61で示す回路部分入力バッ
ファ回路であり、この回路には入力回路用の電源配線か
ら電源が供給される。参照番号62、63、64で示す
回路が内部回路に相当し、65で示す回路が出力回路に
相当する。これらの回路には、一般電源配線から電源が
供給される。各回路の詳しい動作は本発明に直接関係し
ないので、ここでは省略する。
示す図である。信号入力ピンに接続される入力信号線5
1と52には、保護回路を構成するダイオードD11、
D21が入力回路用の高電位側電源配線、すなわち、4
番と9番のピンに接続される電源線に接続され、ダイオ
ードD12、D22が入力回路用の低電位側電源配線、
すなわち、6番と7番のピンに接続される接地電源線に
接続されている。参照番号61で示す回路部分入力バッ
ファ回路であり、この回路には入力回路用の電源配線か
ら電源が供給される。参照番号62、63、64で示す
回路が内部回路に相当し、65で示す回路が出力回路に
相当する。これらの回路には、一般電源配線から電源が
供給される。各回路の詳しい動作は本発明に直接関係し
ないので、ここでは省略する。
【0040】
【発明の効果】以上説明したように、本発明の半導体集
積回路では、他の回路の電源配線と入力回路の電源配線
とを分けているので、他の回路により生じたノイズが入
力回路へ伝搬することが防げる。本発明の半導体集積回
路に更に保護回路を設けた半導体集積回路を使用する回
路装置では、半導体集積回路の外部に電流制限回路を接
続することにより、他の回路から保護回路を介して当該
半導体集積回路の電源に流入しようとする電流を制限す
ることができ、保護回路や入力回路、電源を保護するこ
とができる。
積回路では、他の回路の電源配線と入力回路の電源配線
とを分けているので、他の回路により生じたノイズが入
力回路へ伝搬することが防げる。本発明の半導体集積回
路に更に保護回路を設けた半導体集積回路を使用する回
路装置では、半導体集積回路の外部に電流制限回路を接
続することにより、他の回路から保護回路を介して当該
半導体集積回路の電源に流入しようとする電流を制限す
ることができ、保護回路や入力回路、電源を保護するこ
とができる。
【0041】これにより、高信頼度の半導体集積回路装
置が提供できる。
置が提供できる。
【図1】従来の半導体集積回路の構成を示す図である。
【図2】複数の電源ピンを有する半導体集積回路の従来
例の構成を示す図である。
例の構成を示す図である。
【図3】出力回路のノイズの入力回路への影響を低減す
るため、出力回路の電源ピンを分離した半導体集積回路
の従来例の構成を示す図である。
るため、出力回路の電源ピンを分離した半導体集積回路
の従来例の構成を示す図である。
【図4】異なる電圧駆動のデバイスに接続した場合の問
題点を説明する図である。
題点を説明する図である。
【図5】本発明の半導体集積回路の原理構成を示す図で
ある。
ある。
【図6】本発明の半導体集積回路を使用する時の説明図
である。
である。
【図7】本発明の第1実施例の半導体集積回路の構成を
示す図である。
示す図である。
【図8】第1実施例の半導体集積回路への外部からの電
源供給の例を示す図である。
源供給の例を示す図である。
【図9】本発明の第2実施例の半導体集積回路の構成を
示す図である。
示す図である。
【図10】本発明の第3実施例の半導体集積回路の構成
を示す図である。
を示す図である。
【図11】本発明の第4実施例の半導体集積回路の構成
を示す図である。
を示す図である。
【図12】本発明の第5実施例の半導体集積回路の構成
を示す図である。
を示す図である。
【図13】第5実施例の半導体集積回路を使用する場合
の構成例を示す図である。
の構成例を示す図である。
【図14】本発明の第6実施例の半導体集積回路の構成
を示す図である。
を示す図である。
【図15】本発明の第7実施例の半導体集積回路の構成
を示す図である。
を示す図である。
【図16】本発明を適用したPECLレベルからLVT
TLレベルの信号に変換するレベル変換ICのピン配置
を示す図である。
TLレベルの信号に変換するレベル変換ICのピン配置
を示す図である。
【図17】本発明を適用したPECLレベルからLVT
TLレベルの信号に変換するレベル変換ICの内部の回
路構成を示す図である。
TLレベルの信号に変換するレベル変換ICの内部の回
路構成を示す図である。
【図18】本発明を適用したPECLレベルからLVT
TLレベルの信号に変換するレベル変換ICの内部の回
路構成を示す図である。
TLレベルの信号に変換するレベル変換ICの内部の回
路構成を示す図である。
11…入力回路 12…内部回路 13…出力回路 14…信号入力端子 15…信号出力端子 16…入力回路用の高電位側電源端子 17…一般回路用の高電位側電源端子 18…入力回路用の低電位側電源端子(接地端子) 19…一般回路用の低電位側電源端子(接地端子) 20…入力回路用の高電位側電源配線 21…一般回路用の高電位側電源配線 22…入力回路用の低電位側電源配線 23…一般回路用の低電位側電源配線 220…電流制限回路 D1、D2…保護回路を構成するダイオード
Claims (6)
- 【請求項1】 入力回路と、 前記入力回路の出力に従って動作する他の回路と、 前記入力回路及び前記他の回路に電源電圧を供給する複
数の端子であって、同一の電源電圧が印加される複数の
電源端子とを備える半導体集積回路において、 前記入力回路の少なくとも一部の回路に電源を供給する
入力回路用電源配線と、前記他の回路に電源を供給する
一般電源配線とは互いに分離されて設けられており、前
記入力回路用電源配線及び前記一般電源配線はそれぞれ
異なる電源端子に接続されていることを特徴とする半導
体集積回路。 - 【請求項2】 請求項1に記載の半導体集積回路であっ
て、 前記入力回路のうち、前記入力回路用電源配線に接続さ
れる回路以外の回路は、前記一般電源配線に接続される
半導体集積回路。 - 【請求項3】 請求項1又は2に記載の半導体集積回路
であって、 前記入力回路用電源配線及び前記一般電源配線は、高電
位側電源配線又は低電位側電源配線のいずれか一方が分
離され、他方は共通に接続されている半導体集積回路。 - 【請求項4】 請求項1から3のいずれか1項に記載の
半導体集積回路であって、 前記入力回路の入力信号線が接続される端子の両側に、
前記入力回路用電源配線の高電位側電源配線及び低電位
側電源配線が接続される2つの電源端子が配置される半
導体集積回路。 - 【請求項5】 請求項1から4のいずれか1項に記載の
半導体集積回路であって、 前記入力回路の入力信号線と前記入力回路用電源配線と
の間に設けられた保護回路を備える半導体集積回路。 - 【請求項6】 請求項5に記載の半導体集積回路と、 該半導体集積回路の前記電源端子に接続され、前記半導
体集積回路に電源電圧を供給する電圧源とを備える回路
装置であって、 前記入力回路用電源配線が接続される電源端子及び前記
電圧源の間に接続された電流制限回路を備える回路装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8325143A JPH09275191A (ja) | 1996-02-08 | 1996-12-05 | 半導体集積回路及びそれを使用した回路装置 |
US08/790,930 US6087895A (en) | 1996-02-08 | 1997-01-29 | Semiconductor integrated circuit having power lines separately routed to input circuits and circuit unit using it |
KR1019970003281A KR100286859B1 (ko) | 1996-02-08 | 1997-02-03 | 반도체집적회로 및 그것을 사용한 회로장치 |
DE19704289A DE19704289B4 (de) | 1996-02-08 | 1997-02-05 | Integrierte Halbleiterschaltung, die separat zu Eingangsschaltungen geführte Netzleitungen hat und Schaltungseinheit damit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2236196 | 1996-02-08 | ||
JP8-22361 | 1996-02-08 | ||
JP8325143A JPH09275191A (ja) | 1996-02-08 | 1996-12-05 | 半導体集積回路及びそれを使用した回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09275191A true JPH09275191A (ja) | 1997-10-21 |
Family
ID=26359567
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8325143A Pending JPH09275191A (ja) | 1996-02-08 | 1996-12-05 | 半導体集積回路及びそれを使用した回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6087895A (ja) |
JP (1) | JPH09275191A (ja) |
KR (1) | KR100286859B1 (ja) |
DE (1) | DE19704289B4 (ja) |
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US6927078B2 (en) | 2002-08-27 | 2005-08-09 | Oki Electric Industry Co., Ltd. | Method of measuring contact resistance of probe and method of testing semiconductor device |
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JP2013138412A (ja) * | 2011-10-28 | 2013-07-11 | Gn Resound As | 設定可能な出力セルを有する集積回路 |
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JP3796034B2 (ja) * | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
JP3452507B2 (ja) * | 1999-06-01 | 2003-09-29 | 松下電器産業株式会社 | 電圧生成回路を備えたlsiコア及びシステムlsi |
US7712876B2 (en) * | 2005-10-11 | 2010-05-11 | Silverbrook Research Pty Ltd | Inkjet printhead with opposing actuator electrode polarities |
US7753496B2 (en) * | 2005-10-11 | 2010-07-13 | Silverbrook Research Pty Ltd | Inkjet printhead with multiple chambers and multiple nozzles for each drive circuit |
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US7712884B2 (en) | 2005-10-11 | 2010-05-11 | Silverbrook Research Pty Ltd | High density thermal ink jet printhead |
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US11049386B2 (en) * | 2018-06-14 | 2021-06-29 | Eaton Intelligent Power Limited | Switch with current and voltage collection |
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JPS6030152A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | 集積回路 |
JPH0760561B2 (ja) * | 1985-02-28 | 1995-06-28 | キヤノン株式会社 | 磁気デイスク装置 |
JPH04132252A (ja) * | 1990-09-21 | 1992-05-06 | Hitachi Ltd | 半導体集積回路装置 |
JPH05128855A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Ltd | 半導体装置 |
US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
-
1996
- 1996-12-05 JP JP8325143A patent/JPH09275191A/ja active Pending
-
1997
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