JPH0837238A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0837238A JPH0837238A JP6191010A JP19101094A JPH0837238A JP H0837238 A JPH0837238 A JP H0837238A JP 6191010 A JP6191010 A JP 6191010A JP 19101094 A JP19101094 A JP 19101094A JP H0837238 A JPH0837238 A JP H0837238A
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- integrated circuit
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【目的】 高信頼性を図った半導体集積回路装置を提供
する。 【構成】 複数の独立した電源供給端子から動作電圧が
それぞれ供給され、信号伝達を行うインターフェイスを
持つ複数からなる電子回路を持つ半導体集積回路装置に
おいて、上記複数からなる電源供給端子の相互間にそれ
ぞれ相互に通常の電源供給状態ではオフ状態になるよう
な高いしきい値電圧を持つようにされた一方向性素子を
設け、又はかかる電子回路間の信号伝達を行うインター
フェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止
用の抵抗とダイオードを接続する。 【効果】 半導体集積回路装置のハンドリング時等にお
いて各電源端子に静電気により高電圧が印加されても、
上記一方向性素子又は上記抵抗とダイオードからなる静
電破壊防止回路によりインターフェイス部での静電破壊
を防止することができる。
する。 【構成】 複数の独立した電源供給端子から動作電圧が
それぞれ供給され、信号伝達を行うインターフェイスを
持つ複数からなる電子回路を持つ半導体集積回路装置に
おいて、上記複数からなる電源供給端子の相互間にそれ
ぞれ相互に通常の電源供給状態ではオフ状態になるよう
な高いしきい値電圧を持つようにされた一方向性素子を
設け、又はかかる電子回路間の信号伝達を行うインター
フェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止
用の抵抗とダイオードを接続する。 【効果】 半導体集積回路装置のハンドリング時等にお
いて各電源端子に静電気により高電圧が印加されても、
上記一方向性素子又は上記抵抗とダイオードからなる静
電破壊防止回路によりインターフェイス部での静電破壊
を防止することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、複数の電源端子からそれぞれに電源供給が行わ
れる複数の電子回路を備えたものに利用して有効な技術
に関するものである。
に関し、複数の電源端子からそれぞれに電源供給が行わ
れる複数の電子回路を備えたものに利用して有効な技術
に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の静電破壊は、半導
体集積回路装置のハンドリング時、あるいはプリント基
板に実装した後に起こる静電気の放電により発生する。
静電破壊の種類には、ＭＯＳＦＥＴ（本願においては絶
縁ゲート型電界効果トランジスタの意味で用いてい
る。）のゲート酸化膜破壊、接合破壊、配線容断があ
り、これら３つの主原因の最も弱い部分が半導体集積回
路装置の静電気破壊耐圧を決定する。従来の静電破壊対
策としては、ゲート酸化膜破壊に対しては、高電圧が印
加されても、半導体集積回路装置の内部で直接ゲート酸
化膜に破壊耐圧以上の電圧が印加されない回路構成をと
る方法、例えばパット（外部端子）から半導体集積回路
装置の内部に接続される信号線に、抵抗を配置したり、
信号線と電源間及び、ＧＮＤ間にダイオ−ドを配置する
方法等がある。接合破壊に対しては、接合部の面積及
び、コンタクト配置等のレイアウトパターンによる対策
等があり、配線容断に対しては、配線幅拡張等の方法が
用いられている。上記のような静電破壊防止技術に関し
ては、特公昭５０−３６１５４号公報がある。
体集積回路装置のハンドリング時、あるいはプリント基
板に実装した後に起こる静電気の放電により発生する。
静電破壊の種類には、ＭＯＳＦＥＴ（本願においては絶
縁ゲート型電界効果トランジスタの意味で用いてい
る。）のゲート酸化膜破壊、接合破壊、配線容断があ
り、これら３つの主原因の最も弱い部分が半導体集積回
路装置の静電気破壊耐圧を決定する。従来の静電破壊対
策としては、ゲート酸化膜破壊に対しては、高電圧が印
加されても、半導体集積回路装置の内部で直接ゲート酸
化膜に破壊耐圧以上の電圧が印加されない回路構成をと
る方法、例えばパット（外部端子）から半導体集積回路
装置の内部に接続される信号線に、抵抗を配置したり、
信号線と電源間及び、ＧＮＤ間にダイオ−ドを配置する
方法等がある。接合破壊に対しては、接合部の面積及
び、コンタクト配置等のレイアウトパターンによる対策
等があり、配線容断に対しては、配線幅拡張等の方法が
用いられている。上記のような静電破壊防止技術に関し
ては、特公昭５０−３６１５４号公報がある。
【０００３】
【発明が解決しようとする課題】本願発明者等において
は、アナログ回路とデジタル回路とが混在した半導体集
積回路装置を開発する際に、デジタル回路側からアナロ
グ回路側に電源供給線や回路の接地電位を通してスイッ
チングノイズがのることを防止するために、それぞれに
独立した外部端子から電源供給を行うようにする方式を
採用した。このような半導体集積回路装置に対して、人
体モデル（ＨＢＭ）法による静電破壊試験を行ったとこ
ろ、内部回路に不良が発生する現象に遭遇した。上記内
部回路の不良を詳細に調査したところ、デジタル回路と
アナログ回路間又はアナログ回路とデジタル回路間のイ
ンターフェイス部において、予期しない入力側ＭＯＳＦ
ＥＴのゲート絶縁破壊が発生することを見い出した。
は、アナログ回路とデジタル回路とが混在した半導体集
積回路装置を開発する際に、デジタル回路側からアナロ
グ回路側に電源供給線や回路の接地電位を通してスイッ
チングノイズがのることを防止するために、それぞれに
独立した外部端子から電源供給を行うようにする方式を
採用した。このような半導体集積回路装置に対して、人
体モデル（ＨＢＭ）法による静電破壊試験を行ったとこ
ろ、内部回路に不良が発生する現象に遭遇した。上記内
部回路の不良を詳細に調査したところ、デジタル回路と
アナログ回路間又はアナログ回路とデジタル回路間のイ
ンターフェイス部において、予期しない入力側ＭＯＳＦ
ＥＴのゲート絶縁破壊が発生することを見い出した。
【０００４】この発明の目的は、高信頼性を図った半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数の独立した電源供給端
子から動作電圧がそれぞれ供給され、信号伝達を行うイ
ンターフェイスを持つ複数からなる電子回路を持つ半導
体集積回路装置において、上記複数からなる電源供給端
子の相互間に通常の電源供給状態ではオフ状態になるよ
うな高いしきい値電圧を持つようにされた一方向性素子
をそれぞれ相互に設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数の独立した電源供給端
子から動作電圧がそれぞれ供給され、信号伝達を行うイ
ンターフェイスを持つ複数からなる電子回路を持つ半導
体集積回路装置において、上記複数からなる電源供給端
子の相互間に通常の電源供給状態ではオフ状態になるよ
うな高いしきい値電圧を持つようにされた一方向性素子
をそれぞれ相互に設ける。
【０００６】
【作用】上記した手段によれば、半導体集積回路装置の
ハンドリング時等において各電源端子に静電気により高
電圧が印加されても、上記一方向性素子により放電させ
られるのでインターフェイス部の入力ＭＯＳＦＥＴの保
護ができる。
ハンドリング時等において各電源端子に静電気により高
電圧が印加されても、上記一方向性素子により放電させ
られるのでインターフェイス部の入力ＭＯＳＦＥＴの保
護ができる。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、複数の独立した電源
供給端子から動作電圧がそれぞれ供給され、信号伝達を
行うインターフェイスを持つ複数からなる電子回路を持
つ半導体集積回路装置において、上記電子回路間の信号
伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲ
ートに静電破壊防止用の抵抗とダイオードを接続する。
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、複数の独立した電源
供給端子から動作電圧がそれぞれ供給され、信号伝達を
行うインターフェイスを持つ複数からなる電子回路を持
つ半導体集積回路装置において、上記電子回路間の信号
伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲ
ートに静電破壊防止用の抵抗とダイオードを接続する。
【０００８】
【作用】上記した手段によれば、半導体集積回路装置の
ハンドリング時等において各電源端子に静電気により高
電圧が印加されても、上記抵抗とダイオードからなる静
電破壊防止回路によりインターフェイス部の入力ＭＯＳ
ＦＥＴのゲート破壊防止ができる。
ハンドリング時等において各電源端子に静電気により高
電圧が印加されても、上記抵抗とダイオードからなる静
電破壊防止回路によりインターフェイス部の入力ＭＯＳ
ＦＥＴのゲート破壊防止ができる。
【０００９】
【実施例】図１２には、この発明が適用される半導体集
積回路装置を含む携帯用通信端末装置の一実施例のブロ
ック図が示されている。この実施例の携帯用通信端末装
置は、大きく分けると音声符号部、位相変復調部及び高
周波部と、それを制御するマイクロコンピュータ等から
構成される。この発明が適用される上記半導体集積回路
装置は、かかる携帯用通信端末装置における位相変復調
部を構成するものである。
積回路装置を含む携帯用通信端末装置の一実施例のブロ
ック図が示されている。この実施例の携帯用通信端末装
置は、大きく分けると音声符号部、位相変復調部及び高
周波部と、それを制御するマイクロコンピュータ等から
構成される。この発明が適用される上記半導体集積回路
装置は、かかる携帯用通信端末装置における位相変復調
部を構成するものである。
【００１０】この実施例の携帯通信端末装置は、音声符
号化複号化部（音声符号部と記す）１０１、位相変復調
部１０２、及び高周波部１０３により構成される。そし
て、これら各部１０１〜１０３の動作順序や回路活性、
非活性などがマイクロコンピュータ１８０、リセット信
号発生回路１９０、クロック発生回路１４０からの信号
又はパルスにて制御される。音声符号部１０１、位相復
調部１０２、高周波部１０３の各電源は、レギュレータ
１７０、レギュレータ１７１により供給され、特に高周
波部１０３は、バースト動作等を考慮して独立したレギ
ュレータ１７１を用いるようにしている。
号化複号化部（音声符号部と記す）１０１、位相変復調
部１０２、及び高周波部１０３により構成される。そし
て、これら各部１０１〜１０３の動作順序や回路活性、
非活性などがマイクロコンピュータ１８０、リセット信
号発生回路１９０、クロック発生回路１４０からの信号
又はパルスにて制御される。音声符号部１０１、位相復
調部１０２、高周波部１０３の各電源は、レギュレータ
１７０、レギュレータ１７１により供給され、特に高周
波部１０３は、バースト動作等を考慮して独立したレギ
ュレータ１７１を用いるようにしている。
【００１１】この発明が適用される半導体集積回路装置
の例としての位相変復調部１０２は、デジタル回路とア
ナログ回路とが混在して１つの半導体集積回路装置に形
成される。つまり、デジタル信号処理を行う位相変調器
１２０及び位相復調器１２５から成るデジタル部と、ア
ナログ信号処理を行うＤ／Ａ変換器１２１−１、１２１
−２（Ｄ／Ａと記す）、フィルタ１２２−１、１２２−
２、Ａ／Ｄ変換器１２４、位相／電圧変換器１２３及び
オフセット調整回路１２６から成るアナログ部で構成さ
れる。
の例としての位相変復調部１０２は、デジタル回路とア
ナログ回路とが混在して１つの半導体集積回路装置に形
成される。つまり、デジタル信号処理を行う位相変調器
１２０及び位相復調器１２５から成るデジタル部と、ア
ナログ信号処理を行うＤ／Ａ変換器１２１−１、１２１
−２（Ｄ／Ａと記す）、フィルタ１２２−１、１２２−
２、Ａ／Ｄ変換器１２４、位相／電圧変換器１２３及び
オフセット調整回路１２６から成るアナログ部で構成さ
れる。
【００１２】音声符号部１０１は、マイクロフォン１１
０から入力された送信アナログ音声信号のうち高域雑音
成分を抑制するプレフィルタ１１１、その出力をデジタ
ル信号に変換するＡ／Ｄ変換器１１２、その出力をデジ
タル信号処理によって帯域圧縮し、また上記とは逆に、
帯域圧縮された受信デジタル音声信号をもとの帯域に伸
長するためのＤＳＰ（デジタル・シグナル・プロセッ
サ）１１３、ＤＳＰ１１３で帯域伸長された出力をアナ
ログ音声信号に変換するＤ／Ａ変換器１１４、その出力
に含まれる高周波成分を抑圧しかつその出力を増幅する
ためのポストフィルタ１１５、このポストフィルタ１１
５の出力によって駆動されるスピーカ１１６などによっ
て構成される。
０から入力された送信アナログ音声信号のうち高域雑音
成分を抑制するプレフィルタ１１１、その出力をデジタ
ル信号に変換するＡ／Ｄ変換器１１２、その出力をデジ
タル信号処理によって帯域圧縮し、また上記とは逆に、
帯域圧縮された受信デジタル音声信号をもとの帯域に伸
長するためのＤＳＰ（デジタル・シグナル・プロセッ
サ）１１３、ＤＳＰ１１３で帯域伸長された出力をアナ
ログ音声信号に変換するＤ／Ａ変換器１１４、その出力
に含まれる高周波成分を抑圧しかつその出力を増幅する
ためのポストフィルタ１１５、このポストフィルタ１１
５の出力によって駆動されるスピーカ１１６などによっ
て構成される。
【００１３】位相変復調部１０２は、前記ＤＳＰ１１３
から出力される信号に対して無線電送に適した変調、例
えばガウシアン．ミニマム．シフト．キーイング（ＧＭ
ＳＫ；Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ
Ｋｅｙｉｎｇ）変調またはπ／４シフト．キュー・ピ
ー・エス・ケイ（ＱＰＳＫ）変調などを行なう位相変調
器１２０、位相変調器１２０の出力をアナログ信号に変
換するＤ／Ａ変換器１２１−１，１２１−２、その出力
に含まれる高周波成分を抑圧するポストフィルタ１２２
−１，１２２−２、及び上記とは逆に受信変調信号に含
まれる位相のずれを検出して電圧に変換する位相電圧変
換器１２３、かかる位相電圧変換器１２３の出力をデジ
タル信号に変換するＡ／Ｄ変換器１２４、このＡ／Ｄ変
換器１２４の出力から元の基本信号成分を復調する位相
復調器１２５などによって構成される。オフセット調整
回路１２６は、Ｄ／Ａ変換器１２１−１及び１２１−２
とフィルタ１２２−１と１２２−２間に発生するオフセ
ットを調整するために設けられる。
から出力される信号に対して無線電送に適した変調、例
えばガウシアン．ミニマム．シフト．キーイング（ＧＭ
ＳＫ；Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ
Ｋｅｙｉｎｇ）変調またはπ／４シフト．キュー・ピ
ー・エス・ケイ（ＱＰＳＫ）変調などを行なう位相変調
器１２０、位相変調器１２０の出力をアナログ信号に変
換するＤ／Ａ変換器１２１−１，１２１−２、その出力
に含まれる高周波成分を抑圧するポストフィルタ１２２
−１，１２２−２、及び上記とは逆に受信変調信号に含
まれる位相のずれを検出して電圧に変換する位相電圧変
換器１２３、かかる位相電圧変換器１２３の出力をデジ
タル信号に変換するＡ／Ｄ変換器１２４、このＡ／Ｄ変
換器１２４の出力から元の基本信号成分を復調する位相
復調器１２５などによって構成される。オフセット調整
回路１２６は、Ｄ／Ａ変換器１２１−１及び１２１−２
とフィルタ１２２−１と１２２−２間に発生するオフセ
ットを調整するために設けられる。
【００１４】上記の位相変調器１２０、Ｄ／Ａ変換器１
２１−１，１２１−２、及びポストフィルタ１２２−
１，１２２−２は、システムの構成に応じて、互いに正
相及び逆相の信号出力を行なうために、あるいは９０°
の位相差、すなわち直交した信号出力を行なうために並
列に複数組設けられる。
２１−１，１２１−２、及びポストフィルタ１２２−
１，１２２−２は、システムの構成に応じて、互いに正
相及び逆相の信号出力を行なうために、あるいは９０°
の位相差、すなわち直交した信号出力を行なうために並
列に複数組設けられる。
【００１５】高周波部１０３は、ポストフィルタ１２２
−１，１２２−２から出力される信号を、例えば８００
ＭＨｚから２ＧＨｚ程度の無線周波数キャリア信号で変
調するための直交変調器１３０、この直交変調器１３０
の出力を所定の送信電力にまで増幅し、送受信切換スイ
ッチ１３１を介してアンテナ１３２を防振するための高
電力増幅器１３３、前記アンテナ１３２及びその増幅器
１３４の出力から所望の信号を検波するための検波器１
３５などから構成される。
−１，１２２−２から出力される信号を、例えば８００
ＭＨｚから２ＧＨｚ程度の無線周波数キャリア信号で変
調するための直交変調器１３０、この直交変調器１３０
の出力を所定の送信電力にまで増幅し、送受信切換スイ
ッチ１３１を介してアンテナ１３２を防振するための高
電力増幅器１３３、前記アンテナ１３２及びその増幅器
１３４の出力から所望の信号を検波するための検波器１
３５などから構成される。
【００１６】上記の直交変調器１３０は、システムの構
成に応じて、例えば４５５ＫＨｚや９０ＭＨｚ程度のや
や低い周波数で変調した後、所定の８００ＭＨｚから２
ＧＨｚ程度の無線周波数キャリア信号で変調する等の、
複数段に分けた構成がなされることがある。
成に応じて、例えば４５５ＫＨｚや９０ＭＨｚ程度のや
や低い周波数で変調した後、所定の８００ＭＨｚから２
ＧＨｚ程度の無線周波数キャリア信号で変調する等の、
複数段に分けた構成がなされることがある。
【００１７】この様なデジタル部、アナログ部を１チッ
プの半導体集積回路装置（ＬＳＩ）で構成するデジタル
／アナログ混載ＬＳＩでは、デジタル部の動作等で発生
する雑音がアナログ部の特性を劣化させるため、基板上
ではレギュレータを分流した単一電源で、電源電圧が同
じであっても、デジタル部、アナログ部のそれぞれ別電
源端子（パット）を設け、ＬＳＩ内部で電源供給線を分
離し、また図には示さないが接地電位も電源供給線と同
様に扱い雑音対策を行う必要がある。
プの半導体集積回路装置（ＬＳＩ）で構成するデジタル
／アナログ混載ＬＳＩでは、デジタル部の動作等で発生
する雑音がアナログ部の特性を劣化させるため、基板上
ではレギュレータを分流した単一電源で、電源電圧が同
じであっても、デジタル部、アナログ部のそれぞれ別電
源端子（パット）を設け、ＬＳＩ内部で電源供給線を分
離し、また図には示さないが接地電位も電源供給線と同
様に扱い雑音対策を行う必要がある。
【００１８】この様なデジタル／アナログ混載ＬＳＩの
静電破壊対策については、上記従来方法では、単一電源
となる基板実装時は有効と考えられる。しかし、ハンド
リング時を想定した信頼性試験（静電破壊試験）おい
て、前述したように分離した電源端子間及び、電源接地
間の差電位により、独立した電源間の信号線に接続する
素子の破壊、すなわち、内部ブロック間インターフェイ
ス素子の破壊が発生する事を確認した。
静電破壊対策については、上記従来方法では、単一電源
となる基板実装時は有効と考えられる。しかし、ハンド
リング時を想定した信頼性試験（静電破壊試験）おい
て、前述したように分離した電源端子間及び、電源接地
間の差電位により、独立した電源間の信号線に接続する
素子の破壊、すなわち、内部ブロック間インターフェイ
ス素子の破壊が発生する事を確認した。
【００１９】この破壊経路について図１３（Ａ）と
（Ｂ）を用いて詳細に説明する。図１３（Ａ）は、独立
した電源端子間（ＶＤＤ１、ＶＤＤ２）のインターフェ
イス部を示したものであり、Ｐチャンネル型出力ＭＯＳ
ＦＥＴＱ２０とＮチャンネル型出力ＭＯＳＦＥＴＱ２１
と、Ｐチャンネル型入力ＭＯＳＦＥＴＱ２２とＮチャン
ネル型入力ＭＯＳＦＥＴＱ２３と、上記出力ＭＯＳＦＥ
ＴＱ２０，Ｑ２１の共通接続されたドレインと、入力Ｍ
ＯＳＦＥＴＱ２２とＱ２３の共通化されたゲートとの間
を接続する信号伝送経路としての配線から構成される。
（Ｂ）を用いて詳細に説明する。図１３（Ａ）は、独立
した電源端子間（ＶＤＤ１、ＶＤＤ２）のインターフェ
イス部を示したものであり、Ｐチャンネル型出力ＭＯＳ
ＦＥＴＱ２０とＮチャンネル型出力ＭＯＳＦＥＴＱ２１
と、Ｐチャンネル型入力ＭＯＳＦＥＴＱ２２とＮチャン
ネル型入力ＭＯＳＦＥＴＱ２３と、上記出力ＭＯＳＦＥ
ＴＱ２０，Ｑ２１の共通接続されたドレインと、入力Ｍ
ＯＳＦＥＴＱ２２とＱ２３の共通化されたゲートとの間
を接続する信号伝送経路としての配線から構成される。
【００２０】図１３（Ｂ）には、上記インターフェイス
部の概略素子構造断面図を示したものである。例えば、
回路の接地電位ＧＮＤ１及びＧＮＤ２がオープン状態で
ＶＤＤ２を基準電位とし、ＶＤＤ１に静電気により過電
圧が印加された場合、ＭＯＳＦＥＴＱ２０が形成される
ウェルＮＷＥＬとドレインとの寄生容量Ｃ１、ウェルＮ
ＷＥＬと基板（Ｐ−ＳＵＢＤＴＲＡＴＥ）との寄生容量
Ｃ２によって信号伝達経路としての配線及び基板の電圧
が上記ＶＤＤ１に伴って上昇するため、Ｐチャンネル型
入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳ
ＦＥＴＱ２３のゲート酸化膜にかかる過電圧が印加され
ることなり、静電破壊してしまう。また、ＶＤＤ２、Ｇ
ＮＤ１をオープン状態でＧＮＤ２を基準電位とし、ＶＤ
Ｄ１に過電圧が印加された場合も同様にＰチャンネル型
入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳ
ＦＥＴＱ２３のゲート酸化膜が破壊されてしまう。
部の概略素子構造断面図を示したものである。例えば、
回路の接地電位ＧＮＤ１及びＧＮＤ２がオープン状態で
ＶＤＤ２を基準電位とし、ＶＤＤ１に静電気により過電
圧が印加された場合、ＭＯＳＦＥＴＱ２０が形成される
ウェルＮＷＥＬとドレインとの寄生容量Ｃ１、ウェルＮ
ＷＥＬと基板（Ｐ−ＳＵＢＤＴＲＡＴＥ）との寄生容量
Ｃ２によって信号伝達経路としての配線及び基板の電圧
が上記ＶＤＤ１に伴って上昇するため、Ｐチャンネル型
入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳ
ＦＥＴＱ２３のゲート酸化膜にかかる過電圧が印加され
ることなり、静電破壊してしまう。また、ＶＤＤ２、Ｇ
ＮＤ１をオープン状態でＧＮＤ２を基準電位とし、ＶＤ
Ｄ１に過電圧が印加された場合も同様にＰチャンネル型
入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳ
ＦＥＴＱ２３のゲート酸化膜が破壊されてしまう。
【００２１】図１には、この発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。同図の半
導体集積回路装置は、デジタル／アナログ混載ＬＳＩで
あり、前記図１２の位相変復調部１０２を構成する。
装置の一実施例のブロック図が示されている。同図の半
導体集積回路装置は、デジタル／アナログ混載ＬＳＩで
あり、前記図１２の位相変復調部１０２を構成する。
【００２２】この実施例の携帯通信端末用モデムＬＳＩ
では、デジタル部及び水晶発振回路からアナログ部への
雑音干渉を避けるために、次のような３つの独立電源端
子を持つようにされる。アナログ電源端子ＶＡは、増幅
器１２３’、位相電圧変換回路１２３、Ａ／Ｄ変換器１
２４、Ｄ／Ａ変換器１２１、ポストフィルタ１２２及び
出力バッファ１２２’に電源を供給する。デジタル電源
端子ＶＤは、分周器１４２、遅延検波回路１２５及び変
調波形生成回路１２０に電源を供給する。クリスタル電
源端子ＶＸは、水晶発振回路１４１に電源を供給する。
では、デジタル部及び水晶発振回路からアナログ部への
雑音干渉を避けるために、次のような３つの独立電源端
子を持つようにされる。アナログ電源端子ＶＡは、増幅
器１２３’、位相電圧変換回路１２３、Ａ／Ｄ変換器１
２４、Ｄ／Ａ変換器１２１、ポストフィルタ１２２及び
出力バッファ１２２’に電源を供給する。デジタル電源
端子ＶＤは、分周器１４２、遅延検波回路１２５及び変
調波形生成回路１２０に電源を供給する。クリスタル電
源端子ＶＸは、水晶発振回路１４１に電源を供給する。
【００２３】上記のような電源端子ＶＡ、ＶＤ及びＶＸ
に対応して、回路の接地電位を供給する接地端子もＧ
Ａ、ＧＶ及びＧＸのようにそれぞれ独立した外部端子を
介して回路の接地電位が供給される。
に対応して、回路の接地電位を供給する接地端子もＧ
Ａ、ＧＶ及びＧＸのようにそれぞれ独立した外部端子を
介して回路の接地電位が供給される。
【００２４】この実施例では、上記異なる電源端子Ｖ
Ａ、ＶＤ、ＶＸの相互間にダイオード接続されたＭＯＳ
ＦＥＴＱ１〜Ｑ６が設けられる。これらのＭＯＳＦＥＴ
Ｑ１〜Ｑ６は、後述するように通常の動作状態ではオン
状態にされないような高いしきい値電圧を持つようにさ
れる。特に制限されないが、ゲート絶縁膜として厚い厚
さのフィールド絶縁膜を用いるようにし、いわゆる寄生
ＭＯＳＦＥＴを利用するものである。例えば、上記のよ
うにゲート絶縁膜がフィールド絶縁膜により構成され、
ゲートがアルミニュウム層から構成されるＭＯＳＦＥＴ
（以下、Ｎ型アルミ寄生ＭＯＳＦＥＴという）が用いら
れる。
Ａ、ＶＤ、ＶＸの相互間にダイオード接続されたＭＯＳ
ＦＥＴＱ１〜Ｑ６が設けられる。これらのＭＯＳＦＥＴ
Ｑ１〜Ｑ６は、後述するように通常の動作状態ではオン
状態にされないような高いしきい値電圧を持つようにさ
れる。特に制限されないが、ゲート絶縁膜として厚い厚
さのフィールド絶縁膜を用いるようにし、いわゆる寄生
ＭＯＳＦＥＴを利用するものである。例えば、上記のよ
うにゲート絶縁膜がフィールド絶縁膜により構成され、
ゲートがアルミニュウム層から構成されるＭＯＳＦＥＴ
（以下、Ｎ型アルミ寄生ＭＯＳＦＥＴという）が用いら
れる。
【００２５】例えば、アナログ電源端子ＶＡを基準にデ
ジタル電源端子ＶＤに正極の高電圧が印加された場合、
かかる印加電圧がＮ型アルミ寄生ＭＯＳＦＥＴＱ５のス
レッショールド電圧を越えると、Ｎ型アルミ寄生ＭＯＳ
ＦＥＴＱ５はオン状態となり、アナログ電源端子ＶＡと
デジタル電源端子ＶＤを導通させ、負極の高電圧が印加
された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ３がオン
状態となり、アナログ電源端子ＶＡとデジタル電源端子
ＶＤを導通させることでアナログ電源端子ＶＡ−デジタ
ル電源端子ＶＤ間の電位差をキャンセルし、アナログ−
デジタル電源間インターフェース素子の静電破壊を回避
する。逆に、デジタル電源端子ＶＤを基準にアナログ電
源端子ＶＡに正極の高電圧が印加されると、Ｎ型アルミ
寄生ＭＯＳＦＥＴＱ３がオン状態となり、負極の高電圧
が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ５
がオン状態となってアナログ電源端子ＶＡとデジタル電
源端子ＶＤ間の電位差をキャンセルする。
ジタル電源端子ＶＤに正極の高電圧が印加された場合、
かかる印加電圧がＮ型アルミ寄生ＭＯＳＦＥＴＱ５のス
レッショールド電圧を越えると、Ｎ型アルミ寄生ＭＯＳ
ＦＥＴＱ５はオン状態となり、アナログ電源端子ＶＡと
デジタル電源端子ＶＤを導通させ、負極の高電圧が印加
された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ３がオン
状態となり、アナログ電源端子ＶＡとデジタル電源端子
ＶＤを導通させることでアナログ電源端子ＶＡ−デジタ
ル電源端子ＶＤ間の電位差をキャンセルし、アナログ−
デジタル電源間インターフェース素子の静電破壊を回避
する。逆に、デジタル電源端子ＶＤを基準にアナログ電
源端子ＶＡに正極の高電圧が印加されると、Ｎ型アルミ
寄生ＭＯＳＦＥＴＱ３がオン状態となり、負極の高電圧
が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ５
がオン状態となってアナログ電源端子ＶＡとデジタル電
源端子ＶＤ間の電位差をキャンセルする。
【００２６】デジタル電源端子ＶＤを基準にクリスタル
電源端子ＶＸに正極の高電圧が印加されると、Ｎ型アル
ミ寄生ＭＯＳＦＥＴＱ６がオン状態となり、負極の高電
圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ
４がオン状態となってデジタル電源端子ＶＤ−クリスタ
ル電源端子ＶＸ間の電位差をキャンセルする。逆に、ク
リスタル電源端子ＶＸを基準にデジタル電源端子ＶＤに
正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦ
ＥＴＱ４がオン状態となり、負極の高電圧が印加された
場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ６がオン状態と
なってデジタル電源端子ＶＤ−クリスタル電源端子ＶＸ
間の電位差をキャンセルする。
電源端子ＶＸに正極の高電圧が印加されると、Ｎ型アル
ミ寄生ＭＯＳＦＥＴＱ６がオン状態となり、負極の高電
圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ
４がオン状態となってデジタル電源端子ＶＤ−クリスタ
ル電源端子ＶＸ間の電位差をキャンセルする。逆に、ク
リスタル電源端子ＶＸを基準にデジタル電源端子ＶＤに
正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦ
ＥＴＱ４がオン状態となり、負極の高電圧が印加された
場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ６がオン状態と
なってデジタル電源端子ＶＤ−クリスタル電源端子ＶＸ
間の電位差をキャンセルする。
【００２７】クリスタル電源端子ＶＸを基準にアナログ
電源端子ＶＡに正極の高電圧が印加されると、Ｎ型アル
ミ寄生ＭＯＳＦＥＴＱ１がオン状態となり、負極の高電
圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ
２がオン状態となってアナログ電源端子ＶＡ−クリスタ
ル電源端子ＶＸ間の電位差をキャンセルする。逆に、ア
ナログ電源端子ＶＡを基準にクリスタル電源端子ＶＸに
正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦ
ＥＴＱ２がオン状態となり、負極の高電圧が印加された
場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１がオン状態と
なってアナログ電源端子ＶＡ−クリスタル電源端子ＶＸ
間の電位差をキャンセルする。
電源端子ＶＡに正極の高電圧が印加されると、Ｎ型アル
ミ寄生ＭＯＳＦＥＴＱ１がオン状態となり、負極の高電
圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ
２がオン状態となってアナログ電源端子ＶＡ−クリスタ
ル電源端子ＶＸ間の電位差をキャンセルする。逆に、ア
ナログ電源端子ＶＡを基準にクリスタル電源端子ＶＸに
正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦ
ＥＴＱ２がオン状態となり、負極の高電圧が印加された
場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１がオン状態と
なってアナログ電源端子ＶＡ−クリスタル電源端子ＶＸ
間の電位差をキャンセルする。
【００２８】この様に、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ
１ないしＱ６のスレッショールド電圧を利用し、独立電
源間インターフェース素子の静電破壊の要因となる独立
電源間の電位差をキャンセルすることで、インターフェ
ース素子の静電破壊を回避する。同図においては、３つ
の独立電源であるアナログ電源系−デジタル電源系、ク
リスタル電源系−デジタル電源系、クリスタル電源系−
デジタル電源系でインターフェースを有するものを例と
したが、複数の独立電源であり、その独立電源間インタ
ーフェースを有するものであれば、電源端子、グランド
端子、入出力端子の構成は、特に制限されない。
１ないしＱ６のスレッショールド電圧を利用し、独立電
源間インターフェース素子の静電破壊の要因となる独立
電源間の電位差をキャンセルすることで、インターフェ
ース素子の静電破壊を回避する。同図においては、３つ
の独立電源であるアナログ電源系−デジタル電源系、ク
リスタル電源系−デジタル電源系、クリスタル電源系−
デジタル電源系でインターフェースを有するものを例と
したが、複数の独立電源であり、その独立電源間インタ
ーフェースを有するものであれば、電源端子、グランド
端子、入出力端子の構成は、特に制限されない。
【００２９】半導体集積回路の製造技術の進展により、
素子の素子の微細化が進められており、内部回路に用い
られるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にある
こと、及び１つの半導体基板上に複数の電子回路が混在
して設けられ傾向にあることから、従来では問題になら
なかった内部の電子回路間のインターフェイス部での素
子破壊が重要な問題になると予測される。このため、こ
の発明の適用によってこれらの問題を確実に解決するこ
とができるようになるものである。
素子の素子の微細化が進められており、内部回路に用い
られるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にある
こと、及び１つの半導体基板上に複数の電子回路が混在
して設けられ傾向にあることから、従来では問題になら
なかった内部の電子回路間のインターフェイス部での素
子破壊が重要な問題になると予測される。このため、こ
の発明の適用によってこれらの問題を確実に解決するこ
とができるようになるものである。
【００３０】なお、増幅器１２３’は、図１２では省略
されているが位相／電圧比較器１２３の入力部に含まれ
る入力バッファを構成するものであると理解されたい。
また、同様に出力バッファ１２２’は図１２では省略さ
れているが、フィルタ１２２−１と１２２−２の出力部
に含まれると理解されたい。他の構成は、前記図１２と
対応されている。
されているが位相／電圧比較器１２３の入力部に含まれ
る入力バッファを構成するものであると理解されたい。
また、同様に出力バッファ１２２’は図１２では省略さ
れているが、フィルタ１２２−１と１２２−２の出力部
に含まれると理解されたい。他の構成は、前記図１２と
対応されている。
【００３１】図２には、上記アルミ寄生ＭＯＳＦＥＴの
一実施例の概略構造断面図が示されている。（Ａ）に
は、Ｎ型アルミ寄生ＭＯＳＦＥＴが示され、（Ｂ）には
Ｐ型アルミ寄生ＭＯＳＦＥＴが示されている。（Ａ）の
Ｎ型アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢ
ＳＴＲＡＴＥ）にＮ+ のソース，ドレインを形成し、そ
の間のフィールド絶縁膜（４５０〜５００ｎｍ）及び層
間絶縁膜（４００〜５００ｎｍ）をゲート絶縁膜として
アルミゲートを形成するものである。かかるアルミゲー
トはドレインとされる拡散層と接続されることにより、
ダイオード形態に接続させるものである。（Ｂ）のＰ型
アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴ
ＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェ
ルＮＷＥＬにＰ+ のソース，ドレインを形成するもので
あり、他の構成は（Ａ）と同様である。
一実施例の概略構造断面図が示されている。（Ａ）に
は、Ｎ型アルミ寄生ＭＯＳＦＥＴが示され、（Ｂ）には
Ｐ型アルミ寄生ＭＯＳＦＥＴが示されている。（Ａ）の
Ｎ型アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢ
ＳＴＲＡＴＥ）にＮ+ のソース，ドレインを形成し、そ
の間のフィールド絶縁膜（４５０〜５００ｎｍ）及び層
間絶縁膜（４００〜５００ｎｍ）をゲート絶縁膜として
アルミゲートを形成するものである。かかるアルミゲー
トはドレインとされる拡散層と接続されることにより、
ダイオード形態に接続させるものである。（Ｂ）のＰ型
アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴ
ＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェ
ルＮＷＥＬにＰ+ のソース，ドレインを形成するもので
あり、他の構成は（Ａ）と同様である。
【００３２】図３には、上記寄生ＭＯＳＦＥＴの他の一
実施例の概略構造断面図が示されている。（Ａ）には、
Ｎ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＰ型寄生Ｍ
ＯＳＦＥＴが示されている。（Ａ）のＮ型寄生ＭＯＳＦ
ＥＴは、しきい値電圧を大きくするために、Ｎ+ のソー
ス，ドレイン間のＰ型基板上に通常のＭＯＳＦＥＴのゲ
ート絶縁膜（２０ｎｍ）に比べて十分に厚くされたゲー
ト酸化膜を形成し、かかるゲート酸化膜上にポリ（ＰＯ
ＬＹ）シリコンゲートを形成し、アルミニュウム配線に
よりドレインとかかるゲート電極を接続してダイオード
形態にするものである。（Ｂ）のＰ型寄生ＭＯＳＦＥＴ
は、上記Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウ
ェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ の
ソース，ドレインを形成するものであり、他の構成は
（Ａ）と同様である。
実施例の概略構造断面図が示されている。（Ａ）には、
Ｎ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＰ型寄生Ｍ
ＯＳＦＥＴが示されている。（Ａ）のＮ型寄生ＭＯＳＦ
ＥＴは、しきい値電圧を大きくするために、Ｎ+ のソー
ス，ドレイン間のＰ型基板上に通常のＭＯＳＦＥＴのゲ
ート絶縁膜（２０ｎｍ）に比べて十分に厚くされたゲー
ト酸化膜を形成し、かかるゲート酸化膜上にポリ（ＰＯ
ＬＹ）シリコンゲートを形成し、アルミニュウム配線に
よりドレインとかかるゲート電極を接続してダイオード
形態にするものである。（Ｂ）のＰ型寄生ＭＯＳＦＥＴ
は、上記Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウ
ェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ の
ソース，ドレインを形成するものであり、他の構成は
（Ａ）と同様である。
【００３３】図４には、上記寄生ＭＯＳＦＥＴの更に他
の一実施例の概略構造断面図が示されている。（Ａ）に
は、Ｐ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＮ型寄
生ＭＯＳＦＥＴが示されている。（Ｂ）のＮ型寄生ＭＯ
ＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ
+ のソース，ドレインを形成し、その間のフィールド絶
縁膜（４５０〜５００ｎｍ）をゲート絶縁膜として利用
し、かかるゲート酸化膜上にポリ（ＰＯＬＹ）シリコン
ゲートを形成し、アルミニュウム配線によりドレインと
かかるゲート電極を接続してダイオード形態にするもの
である。（Ａ）のＰ型寄生ＭＯＳＦＥＴは、Ｐ型基板
（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形
成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレイン
を形成するものであり、他の構成は（Ｂ）と同様であ
る。
の一実施例の概略構造断面図が示されている。（Ａ）に
は、Ｐ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＮ型寄
生ＭＯＳＦＥＴが示されている。（Ｂ）のＮ型寄生ＭＯ
ＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ
+ のソース，ドレインを形成し、その間のフィールド絶
縁膜（４５０〜５００ｎｍ）をゲート絶縁膜として利用
し、かかるゲート酸化膜上にポリ（ＰＯＬＹ）シリコン
ゲートを形成し、アルミニュウム配線によりドレインと
かかるゲート電極を接続してダイオード形態にするもの
である。（Ａ）のＰ型寄生ＭＯＳＦＥＴは、Ｐ型基板
（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形
成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレイン
を形成するものであり、他の構成は（Ｂ）と同様であ
る。
【００３４】上記の実施例では省略されているが、デジ
タル回路やアナログ回路を構成するＰチャンネル型ＭＯ
ＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴは、特に説明
しない限り、一般的なＬＤＤ構造とし、ゲート酸化膜
（２０ｎｍ）上−ＰＯＬＹシリコンゲ−ト（２００ｎ
ｍ）−層間絶縁膜（４００〜５００ｎｍ）−アルミニュ
ウム配線等で形成され、そのスレッショールド電圧はお
よそ０．７Ｖである。前記実施例のＰ型アルミ寄生ＭＯ
ＳＦＥＴ及びＮ型アルミ寄生ＭＯＳＦＥＴ、Ｐ型ＰＯＬ
Ｙシリコン寄生ＭＯＳＦＥＴ、Ｎ型ＰＯＬＹシリコン寄
生ＭＯＳＦＥＴは、フィールド酸化膜や厚い厚さのゲー
ト絶縁膜上にアルミニュウムやＰＯＬＹシリコンでゲー
トを形成するが、その本意はクランプＭＯＳとなるＰ型
寄生ＭＯＳＦＥＴ及びＮ型寄生ＭＯＳＦＥＴのスレッシ
ョールド電圧が通常の電源電圧より絶対値的に大きくす
るところにあり、このクランプＭＯＳのスレッショール
ド電圧を利用して通常動作時は独立した電源を保持し、
静電気等による大きな差電位が生じた時のみクランプＭ
ＯＳを動作させる事にある。よって図２ないし図４に示
す様に、フィールド酸化膜上やゲート酸化膜を厚くする
事によってスレッショールド電圧が上記のように大きく
されればよい。
タル回路やアナログ回路を構成するＰチャンネル型ＭＯ
ＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴは、特に説明
しない限り、一般的なＬＤＤ構造とし、ゲート酸化膜
（２０ｎｍ）上−ＰＯＬＹシリコンゲ−ト（２００ｎ
ｍ）−層間絶縁膜（４００〜５００ｎｍ）−アルミニュ
ウム配線等で形成され、そのスレッショールド電圧はお
よそ０．７Ｖである。前記実施例のＰ型アルミ寄生ＭＯ
ＳＦＥＴ及びＮ型アルミ寄生ＭＯＳＦＥＴ、Ｐ型ＰＯＬ
Ｙシリコン寄生ＭＯＳＦＥＴ、Ｎ型ＰＯＬＹシリコン寄
生ＭＯＳＦＥＴは、フィールド酸化膜や厚い厚さのゲー
ト絶縁膜上にアルミニュウムやＰＯＬＹシリコンでゲー
トを形成するが、その本意はクランプＭＯＳとなるＰ型
寄生ＭＯＳＦＥＴ及びＮ型寄生ＭＯＳＦＥＴのスレッシ
ョールド電圧が通常の電源電圧より絶対値的に大きくす
るところにあり、このクランプＭＯＳのスレッショール
ド電圧を利用して通常動作時は独立した電源を保持し、
静電気等による大きな差電位が生じた時のみクランプＭ
ＯＳを動作させる事にある。よって図２ないし図４に示
す様に、フィールド酸化膜上やゲート酸化膜を厚くする
事によってスレッショールド電圧が上記のように大きく
されればよい。
【００３５】上記図２ないし図４の，Ｐ型寄生ＭＯＳＦ
ＥＴは、図１のＮ型寄生ＭＯＳＦＥＴに代えて同様に使
用することができる。あるいは、Ｎ型寄生ＭＯＳＦＥＴ
とＰ型寄生ＭＯＳＦＥＴとを組み合わせて用いるもので
あってもよい。
ＥＴは、図１のＮ型寄生ＭＯＳＦＥＴに代えて同様に使
用することができる。あるいは、Ｎ型寄生ＭＯＳＦＥＴ
とＰ型寄生ＭＯＳＦＥＴとを組み合わせて用いるもので
あってもよい。
【００３６】図５には、この発明に係る半導体集積回路
装置におけるインターフェイス部の一実施例の回路図が
示されている。同図の各素子は、公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。電源電圧ＶＤＤ１とＶＤ
Ｄ２は、前記のように異なる電源端子からそれぞれが供
給される。これに対応して、回路の接地電位ＧＮＤ１と
ＧＮＤ２も前記のようにそれぞれが独立した外部端子か
ら供給される。ただし、回路の接地電位ＧＮＤ１とＧＮ
Ｄ２は、半導体基板や半導体領域等からなる寄生抵抗Ｒ
２により内部で相互に接続されている。
装置におけるインターフェイス部の一実施例の回路図が
示されている。同図の各素子は、公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。電源電圧ＶＤＤ１とＶＤ
Ｄ２は、前記のように異なる電源端子からそれぞれが供
給される。これに対応して、回路の接地電位ＧＮＤ１と
ＧＮＤ２も前記のようにそれぞれが独立した外部端子か
ら供給される。ただし、回路の接地電位ＧＮＤ１とＧＮ
Ｄ２は、半導体基板や半導体領域等からなる寄生抵抗Ｒ
２により内部で相互に接続されている。
【００３７】Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＮチ
ャンネル型ＭＯＳＦＥＴＱ１１は、インターフェイス部
の出力回路を構成するＣＭＯＳインバータ回路である。
つまり、電源電圧ＶＤＤ１により動作させられる電子回
路のうち、その信号を電源電圧ＶＤＤ２により動作させ
られる電子回路に供給する出力信号を形成する回路であ
る。このような出力回路を構成するＭＯＳＦＥＴＱ２０
とＱ２１は、後述するようなＬＤＤ構造とされる。
ャンネル型ＭＯＳＦＥＴＱ１１は、インターフェイス部
の出力回路を構成するＣＭＯＳインバータ回路である。
つまり、電源電圧ＶＤＤ１により動作させられる電子回
路のうち、その信号を電源電圧ＶＤＤ２により動作させ
られる電子回路に供給する出力信号を形成する回路であ
る。このような出力回路を構成するＭＯＳＦＥＴＱ２０
とＱ２１は、後述するようなＬＤＤ構造とされる。
【００３８】上記のような出力回路に対応して設けられ
るインターフェイス部の入力回路は、前記のような静電
破壊防止のために、信号伝送経路に抵抗Ｒ１が設けられ
る。そして、入力回路を構成するＰチャンネル型ＭＯＳ
ＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の静
電破壊防止のために、かかるＭＯＳＦＥＴＱ１２とＱ１
３はシングルドレイン構造にされる。つまり、他の内部
回路が上記のようにＬＤＤ構造であるにもかかわらず
に、入力インターフェイス回路を構成するＭＯＳＦＥＴ
は、シングルドレイン構造とし、特に制限されないが、
チャンネル長も上記出力ＭＯＳＦＥＴＱ１０やＱ１１に
比べて長く形成されることによって高耐圧化される。
るインターフェイス部の入力回路は、前記のような静電
破壊防止のために、信号伝送経路に抵抗Ｒ１が設けられ
る。そして、入力回路を構成するＰチャンネル型ＭＯＳ
ＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の静
電破壊防止のために、かかるＭＯＳＦＥＴＱ１２とＱ１
３はシングルドレイン構造にされる。つまり、他の内部
回路が上記のようにＬＤＤ構造であるにもかかわらず
に、入力インターフェイス回路を構成するＭＯＳＦＥＴ
は、シングルドレイン構造とし、特に制限されないが、
チャンネル長も上記出力ＭＯＳＦＥＴＱ１０やＱ１１に
比べて長く形成されることによって高耐圧化される。
【００３９】図６には、上記インターフェイス部の一実
施例の概略素子構造断面図が示されている。出力回路を
構成するＰチャンネル型ＭＯＳＦＥＴＱ１０は、Ｎ型ウ
ェル領域ＮＷＥＬに形成され、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ１１はＰ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形
成される。そして、これらのＭＯＳＦＥＴＱ１０とＱ１
１はＬＤＤ構造とされる。入力回路を構成するＰチャン
ネル型ＭＯＳＦＥＴＱ１２は、Ｎ型ウェル領域ＮＷＥＬ
に形成され、Ｎチャンネル型ＭＯＳＦＥＴＱ１３はＰ型
基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形成される。そし
て、これらのＭＯＳＦＥＴＱ１２とＱ１３は高耐圧化の
ためにシングルドレイン構造とされる。
施例の概略素子構造断面図が示されている。出力回路を
構成するＰチャンネル型ＭＯＳＦＥＴＱ１０は、Ｎ型ウ
ェル領域ＮＷＥＬに形成され、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ１１はＰ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形
成される。そして、これらのＭＯＳＦＥＴＱ１０とＱ１
１はＬＤＤ構造とされる。入力回路を構成するＰチャン
ネル型ＭＯＳＦＥＴＱ１２は、Ｎ型ウェル領域ＮＷＥＬ
に形成され、Ｎチャンネル型ＭＯＳＦＥＴＱ１３はＰ型
基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形成される。そし
て、これらのＭＯＳＦＥＴＱ１２とＱ１３は高耐圧化の
ためにシングルドレイン構造とされる。
【００４０】例えば、回路の接地線ＧＮＤ１、ＧＮＤ２
をオープン状態とし、電源電圧ＶＤＤ２を基準に、電源
電圧ＶＤＤ１に高電圧が印加された場合、寄生容量によ
り抵抗Ｒ１が接続された信号線の電圧はＶＤＤ１の電圧
に伴い上昇する。このように出力ＭＯＳＦＥＴＱ１０と
Ｑ１１のゲートには高電圧が印加されないから、通常の
ＭＯＳＦＥＴと同様にＬＤＤ構造としている。これに対
して、入力ＭＯＳＦＥＴＱ１２とＱ１３は、抵抗Ｒ１と
寄生容量により高電圧を緩和させるととともにシングル
ドレイン構造のＭＯＳＦＥＴとされることにより接合破
壊に対する耐圧を上げ、そのゲート長を大きくする事に
より、ゲート酸化膜破壊耐圧の向上を実現する。
をオープン状態とし、電源電圧ＶＤＤ２を基準に、電源
電圧ＶＤＤ１に高電圧が印加された場合、寄生容量によ
り抵抗Ｒ１が接続された信号線の電圧はＶＤＤ１の電圧
に伴い上昇する。このように出力ＭＯＳＦＥＴＱ１０と
Ｑ１１のゲートには高電圧が印加されないから、通常の
ＭＯＳＦＥＴと同様にＬＤＤ構造としている。これに対
して、入力ＭＯＳＦＥＴＱ１２とＱ１３は、抵抗Ｒ１と
寄生容量により高電圧を緩和させるととともにシングル
ドレイン構造のＭＯＳＦＥＴとされることにより接合破
壊に対する耐圧を上げ、そのゲート長を大きくする事に
より、ゲート酸化膜破壊耐圧の向上を実現する。
【００４１】図７には、上記インターフェイス部の他の
一実施例の構成図が示されている。同図（Ａ）には、回
路例が示され、同図（Ｂ）にはそれに対応した概略構造
断面図が示されている。これらは、公知の半導体集積回
路の製造技術により単結晶シリコンのような１個の半導
体基板上において形成される。
一実施例の構成図が示されている。同図（Ａ）には、回
路例が示され、同図（Ｂ）にはそれに対応した概略構造
断面図が示されている。これらは、公知の半導体集積回
路の製造技術により単結晶シリコンのような１個の半導
体基板上において形成される。
【００４２】この実施例では、入力回路を構成するＰチ
ャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳ
ＦＥＴＱ１３の共通接続されたゲートと電源電圧ＶＤＤ
２との間に電圧クランプ用のダイオード形態にされたＰ
チャンネル型ＭＯＳＦＥＴＱ１４が設けられ、上記ゲー
トと回路の接地電位ＧＮＤ２との間にダイオード形態に
された電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴＱ
１５が設けられる。そして、出力回路からの信号を伝え
る信号伝送路にはＮ+ 拡散層からなる抵抗Ｒ１が設けら
れる。上記入力ＭＯＳＦＥＴＱ１２、Ｑ１３及び電圧ク
ランプ用のＭＯＳＦＥＴＱ１４とＱ１５は、シングルド
レイン構造のＭＯＳＦＥＴにより構成される。
ャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳ
ＦＥＴＱ１３の共通接続されたゲートと電源電圧ＶＤＤ
２との間に電圧クランプ用のダイオード形態にされたＰ
チャンネル型ＭＯＳＦＥＴＱ１４が設けられ、上記ゲー
トと回路の接地電位ＧＮＤ２との間にダイオード形態に
された電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴＱ
１５が設けられる。そして、出力回路からの信号を伝え
る信号伝送路にはＮ+ 拡散層からなる抵抗Ｒ１が設けら
れる。上記入力ＭＯＳＦＥＴＱ１２、Ｑ１３及び電圧ク
ランプ用のＭＯＳＦＥＴＱ１４とＱ１５は、シングルド
レイン構造のＭＯＳＦＥＴにより構成される。
【００４３】例えば、ＧＮＤ１、ＧＮＤ２をオープン状
態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の
高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に
伴い信号伝送路の電圧は上昇するが、Ｐ型ＭＯＳＦＥＴ
Ｑ１４からなる保護ダイオードが順方向に電流を流し、
負の高電圧が印加された場合は、上記同様に信号伝送路
は電源ＶＤＤ１に伴い下降するがＰ型ＭＯＳＦＥＴＱ１
４からなる保護ダイオードの降伏（ブレイクダウン）に
より逆方向に電流を流すことで、信号伝送路の電圧をク
ランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態
とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極
の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５
からなる保護ダイオードが順方向に電流を流し、負の高
電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降
伏により逆方向に電流を流すことで、信号伝送路の電圧
をクランプする。保護抵抗Ｒ１により信号伝送路の急峻
な電圧の変動を抑えること、及びＰ型ＭＯＳＦＥＴＱ１
４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯ
ＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現
することができる。
態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の
高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に
伴い信号伝送路の電圧は上昇するが、Ｐ型ＭＯＳＦＥＴ
Ｑ１４からなる保護ダイオードが順方向に電流を流し、
負の高電圧が印加された場合は、上記同様に信号伝送路
は電源ＶＤＤ１に伴い下降するがＰ型ＭＯＳＦＥＴＱ１
４からなる保護ダイオードの降伏（ブレイクダウン）に
より逆方向に電流を流すことで、信号伝送路の電圧をク
ランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態
とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極
の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５
からなる保護ダイオードが順方向に電流を流し、負の高
電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降
伏により逆方向に電流を流すことで、信号伝送路の電圧
をクランプする。保護抵抗Ｒ１により信号伝送路の急峻
な電圧の変動を抑えること、及びＰ型ＭＯＳＦＥＴＱ１
４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯ
ＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現
することができる。
【００４４】図８には、上記インターフェイス部の他の
一実施例の回路図が示されている。保護抵抗としてＲ１
１とＲ１２及び、電圧クランプ用のＭＯＳＦＥＴである
保護ダイオードとしてＱ１４，Ｑ１５及びＱ１６とＱ１
７のように２段設ける事により、静電破壊耐圧のさらな
る向上を図るものである。必要に応じて同様な回路の３
段以上設けるようにしてもよい。
一実施例の回路図が示されている。保護抵抗としてＲ１
１とＲ１２及び、電圧クランプ用のＭＯＳＦＥＴである
保護ダイオードとしてＱ１４，Ｑ１５及びＱ１６とＱ１
７のように２段設ける事により、静電破壊耐圧のさらな
る向上を図るものである。必要に応じて同様な回路の３
段以上設けるようにしてもよい。
【００４５】図９には、上記インターフェイス部の他の
一実施例の回路図が示されている。この実施例では、入
力側である電源ＶＤＤ２系には、電圧クランプ用のＭＯ
ＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴＱ１４とＱ
１５を用いる。つまり、前記Ｐチャンネル型ＭＯＳＦＥ
ＴＱにより構成された保護ダイオードをＮチャンネル型
ＭＯＳＦＥＴＱにより構成する。これらのクランプ用Ｍ
ＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯＳＦＥＴＱ１
２とＱ１３は、シングルドレイン構造のＭＯＳＦＥＴに
より構成される。
一実施例の回路図が示されている。この実施例では、入
力側である電源ＶＤＤ２系には、電圧クランプ用のＭＯ
ＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴＱ１４とＱ
１５を用いる。つまり、前記Ｐチャンネル型ＭＯＳＦＥ
ＴＱにより構成された保護ダイオードをＮチャンネル型
ＭＯＳＦＥＴＱにより構成する。これらのクランプ用Ｍ
ＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯＳＦＥＴＱ１
２とＱ１３は、シングルドレイン構造のＭＯＳＦＥＴに
より構成される。
【００４６】例えば、ＧＮＤ１、ＧＮＤ２をオープン状
態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の
高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に
伴い信号伝送路の電圧は上昇するが、Ｎ型ＭＯＳＦＥＴ
Ｑ１４からなる保護ダイオードが順方向に電流を流し、
負の高電圧が印加された場合は、上記同様に信号伝送路
は電源ＶＤＤ１に伴い下降するがＮ型ＭＯＳＦＥＴＱ１
４からなる保護ダイオードの降伏により逆方向に電流を
流すことで、信号伝送路の電圧をクランプする。また、
ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮ
Ｄ２を基準に、電源ＶＤＤ１に正極の高電圧が印加され
た場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオ
ードが順方向に電流を流し、負の高電圧が印加された場
合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電
流を流すことで、信号伝送路の電圧をクランプする。保
護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑え
ること、及び上記Ｎ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳ
ＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２
とＱ１３の静電気破壊耐圧の向上を実現することができ
る。
態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の
高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に
伴い信号伝送路の電圧は上昇するが、Ｎ型ＭＯＳＦＥＴ
Ｑ１４からなる保護ダイオードが順方向に電流を流し、
負の高電圧が印加された場合は、上記同様に信号伝送路
は電源ＶＤＤ１に伴い下降するがＮ型ＭＯＳＦＥＴＱ１
４からなる保護ダイオードの降伏により逆方向に電流を
流すことで、信号伝送路の電圧をクランプする。また、
ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮ
Ｄ２を基準に、電源ＶＤＤ１に正極の高電圧が印加され
た場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオ
ードが順方向に電流を流し、負の高電圧が印加された場
合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電
流を流すことで、信号伝送路の電圧をクランプする。保
護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑え
ること、及び上記Ｎ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳ
ＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２
とＱ１３の静電気破壊耐圧の向上を実現することができ
る。
【００４７】以上の回路動作及び、静電破壊に対する効
果は、図７の実施例と同様であるが、この実施例の特徴
は、電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル
型ＭＯＳＦＥＴのみを使用したところにあり、図７に示
したように電圧クランプ用ＭＯＳＦＥＴをＣＭＯＳで構
成していないため、寄生バイポーラトランジスタがサイ
リスタを構成する事がない。従って、電圧クランプ用の
ＭＯＳＦＥＴによりラッチアップを起こす事はなく、素
子間を離して配置する必要がない。よって、図７のよう
なＣＭＯＳで構成した場合と比較し、レイアウト面積の
縮小を実現することができる。
果は、図７の実施例と同様であるが、この実施例の特徴
は、電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル
型ＭＯＳＦＥＴのみを使用したところにあり、図７に示
したように電圧クランプ用ＭＯＳＦＥＴをＣＭＯＳで構
成していないため、寄生バイポーラトランジスタがサイ
リスタを構成する事がない。従って、電圧クランプ用の
ＭＯＳＦＥＴによりラッチアップを起こす事はなく、素
子間を離して配置する必要がない。よって、図７のよう
なＣＭＯＳで構成した場合と比較し、レイアウト面積の
縮小を実現することができる。
【００４８】図１０には、上記インターフェイス部の他
の一実施例の回路図が示されている。この実施例では、
入力側である電源ＶＤＤ２系には、上記同様に電圧クラ
ンプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥ
ＴＱ１４とＱ１５を用いる。つまり、前記Ｐチャンネル
型ＭＯＳＦＥＴＱにより構成された保護ダイオードをＮ
チャンネル型ＭＯＳＦＥＴＱにより構成する。これらの
クランプ用ＭＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯ
ＳＦＥＴＱ１２とＱ１３は、シングルドレイン構造のＭ
ＯＳＦＥＴにより構成される。そして、保護ダイオード
として前記のようなＮ型アルミ寄生ＭＯＳＦＥＴＱ１６
とＱ１７を併用し、保護ダイオードを構成する事で、静
電破壊耐圧のさらなる向上を図るようにするものであ
る。
の一実施例の回路図が示されている。この実施例では、
入力側である電源ＶＤＤ２系には、上記同様に電圧クラ
ンプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥ
ＴＱ１４とＱ１５を用いる。つまり、前記Ｐチャンネル
型ＭＯＳＦＥＴＱにより構成された保護ダイオードをＮ
チャンネル型ＭＯＳＦＥＴＱにより構成する。これらの
クランプ用ＭＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯ
ＳＦＥＴＱ１２とＱ１３は、シングルドレイン構造のＭ
ＯＳＦＥＴにより構成される。そして、保護ダイオード
として前記のようなＮ型アルミ寄生ＭＯＳＦＥＴＱ１６
とＱ１７を併用し、保護ダイオードを構成する事で、静
電破壊耐圧のさらなる向上を図るようにするものであ
る。
【００４９】図１１には、上記インターフェイス部の更
に他の一実施例の回路図が示されている。この実施例で
は、通常動作時に電源電圧が、ＶＤＤ１＞ＶＤＤ２を満
足する場合は、電圧クランプ用のＭＯＳＦＥＴとしてＧ
ＮＤ２側のみ接続することにより、静電破壊耐圧の向上
及びレイアウト面積の縮小を図るようにするものであ
る。
に他の一実施例の回路図が示されている。この実施例で
は、通常動作時に電源電圧が、ＶＤＤ１＞ＶＤＤ２を満
足する場合は、電圧クランプ用のＭＯＳＦＥＴとしてＧ
ＮＤ２側のみ接続することにより、静電破壊耐圧の向上
及びレイアウト面積の縮小を図るようにするものであ
る。
【００５０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数の独立した電源供給端子から動作電圧がそ
れぞれ供給され、信号伝達を行うインターフェイスを持
つ複数からなる電子回路を持つ半導体集積回路装置にお
いて、上記複数からなる電源供給端子の相互間に通常の
電源供給状態ではオフ状態になるような高いしきい値電
圧を持つようにされた一方向性素子をそれぞれ相互に設
けることにより、半導体集積回路装置のハンドリング時
等に各電源端子に静電気により高電圧が印加されても、
上記一方向性素子により放電させられるのでインターフ
ェイス部の入力ＭＯＳＦＥＴの保護ができるという効果
が得られる。
記の通りである。すなわち、 （１） 複数の独立した電源供給端子から動作電圧がそ
れぞれ供給され、信号伝達を行うインターフェイスを持
つ複数からなる電子回路を持つ半導体集積回路装置にお
いて、上記複数からなる電源供給端子の相互間に通常の
電源供給状態ではオフ状態になるような高いしきい値電
圧を持つようにされた一方向性素子をそれぞれ相互に設
けることにより、半導体集積回路装置のハンドリング時
等に各電源端子に静電気により高電圧が印加されても、
上記一方向性素子により放電させられるのでインターフ
ェイス部の入力ＭＯＳＦＥＴの保護ができるという効果
が得られる。
【００５１】（２） 上記電子回路はＭＯＳＦＥＴによ
り構成されるものであり、上記一方向性素子はゲート絶
縁膜がフィールド絶縁膜を利用して形成された寄生ＭＯ
ＳＦＥＴのゲートとドレインを接続したものを用いるこ
とにより、通常の動作状態に影響を与えないで静電気発
生時にのみ有効に機能させることができるという効果が
得られる。
り構成されるものであり、上記一方向性素子はゲート絶
縁膜がフィールド絶縁膜を利用して形成された寄生ＭＯ
ＳＦＥＴのゲートとドレインを接続したものを用いるこ
とにより、通常の動作状態に影響を与えないで静電気発
生時にのみ有効に機能させることができるという効果が
得られる。
【００５２】（３） 複数の独立した電源供給端子から
動作電圧がそれぞれ供給され、信号伝達を行うインター
フェイスを持つ複数からなる電子回路を持つ半導体集積
回路装置において、上記電子回路間の信号伝達を行うイ
ンターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破
壊防止用の抵抗とダイオードを接続することにより、半
導体集積回路装置のハンドリング時等において各電源端
子に静電気により高電圧が印加されても、上記抵抗とダ
イオードからなる静電破壊防止回路によりインターフェ
イス部の入力ＭＯＳＦＥＴのゲート破壊防止ができると
いう効果が得られる。
動作電圧がそれぞれ供給され、信号伝達を行うインター
フェイスを持つ複数からなる電子回路を持つ半導体集積
回路装置において、上記電子回路間の信号伝達を行うイ
ンターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破
壊防止用の抵抗とダイオードを接続することにより、半
導体集積回路装置のハンドリング時等において各電源端
子に静電気により高電圧が印加されても、上記抵抗とダ
イオードからなる静電破壊防止回路によりインターフェ
イス部の入力ＭＯＳＦＥＴのゲート破壊防止ができると
いう効果が得られる。
【００５３】（４） 半導体集積回路の製造技術の進展
により、素子の素子の微細化が進められており、内部回
路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾
向にあること、及び１つの半導体基板上に複数の電子回
路が混在して設けられ傾向にあることから、これらの電
子回路間に設けられるインターフェイス部での静電破壊
を上記（１）ないし（３）により防止することができる
から、これら半導体集積回路装置の高機能化や大規模化
を推進することができるという効果が得られる。
により、素子の素子の微細化が進められており、内部回
路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾
向にあること、及び１つの半導体基板上に複数の電子回
路が混在して設けられ傾向にあることから、これらの電
子回路間に設けられるインターフェイス部での静電破壊
を上記（１）ないし（３）により防止することができる
から、これら半導体集積回路装置の高機能化や大規模化
を推進することができるという効果が得られる。
【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
のように電子回路間での雑音干渉をこけるために独立し
た電源電圧端子を設けるもの他、異なる電源電圧を供給
するために電子回路毎に独立した電源電圧端子を設ける
構成としてもよいことはいうまでもない。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
のように電子回路間での雑音干渉をこけるために独立し
た電源電圧端子を設けるもの他、異なる電源電圧を供給
するために電子回路毎に独立した電源電圧端子を設ける
構成としてもよいことはいうまでもない。
【００５５】また、独立した電源端子間に前記のような
寄生ダイオートを設けるとともに、インターフェイス部
においても保護回路を設ける構成としてもよい。インタ
ーフェイス部の出力ＭＯＳＦＥＴの電源線又は回路の接
地線と基板との間には、ドレイン拡散層等による寄生ダ
イオードが基板等の間に設けられているので、基板等が
フローティングのときには格別な保護回路を必要としな
い。しかし、基板との間に高電圧が印加されるなら高耐
圧素子を用いるようにすればよい。
寄生ダイオートを設けるとともに、インターフェイス部
においても保護回路を設ける構成としてもよい。インタ
ーフェイス部の出力ＭＯＳＦＥＴの電源線又は回路の接
地線と基板との間には、ドレイン拡散層等による寄生ダ
イオードが基板等の間に設けられているので、基板等が
フローティングのときには格別な保護回路を必要としな
い。しかし、基板との間に高電圧が印加されるなら高耐
圧素子を用いるようにすればよい。
【００５６】この発明は、前記のようなディジタル／ア
ナログ混在ＬＳＩの他に、上記のように異なる電源電圧
が供給される電子回路が設けられるもの等のように、何
らかの理由により、複数の電源電圧端子が設けられ、か
かる電源電圧端子から動作電圧が供給される電子回路間
で信号電圧が行われるインターフェイス部を持つ各種半
導体集積回路装置に広く利用できる。
ナログ混在ＬＳＩの他に、上記のように異なる電源電圧
が供給される電子回路が設けられるもの等のように、何
らかの理由により、複数の電源電圧端子が設けられ、か
かる電源電圧端子から動作電圧が供給される電子回路間
で信号電圧が行われるインターフェイス部を持つ各種半
導体集積回路装置に広く利用できる。
【００５７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数の独立した電源供給端
子から動作電圧がそれぞれ供給され、信号伝達を行うイ
ンターフェイスを持つ複数からなる電子回路を持つ半導
体集積回路装置において、上記複数からなる電源供給端
子の相互間に通常の電源供給状態ではオフ状態になるよ
うな高いしきい値電圧を持つようにされた一方向性素子
をそれぞれ相互に設けることにより、半導体集積回路装
置のハンドリング時等に各電源端子に静電気により高電
圧が印加されても、上記一方向性素子により放電させら
れるのでインターフェイス部の入力ＭＯＳＦＥＴの保護
ができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数の独立した電源供給端
子から動作電圧がそれぞれ供給され、信号伝達を行うイ
ンターフェイスを持つ複数からなる電子回路を持つ半導
体集積回路装置において、上記複数からなる電源供給端
子の相互間に通常の電源供給状態ではオフ状態になるよ
うな高いしきい値電圧を持つようにされた一方向性素子
をそれぞれ相互に設けることにより、半導体集積回路装
置のハンドリング時等に各電源端子に静電気により高電
圧が印加されても、上記一方向性素子により放電させら
れるのでインターフェイス部の入力ＭＯＳＦＥＴの保護
ができる。
【００５８】上記電子回路はＭＯＳＦＥＴにより構成さ
れるものであり、上記一方向性素子はゲート絶縁膜がフ
ィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥＴ
のゲートとドレインを接続したものを用いることによ
り、通常の動作状態に影響を与えないで静電気発生時に
のみ有効に機能させることができる。
れるものであり、上記一方向性素子はゲート絶縁膜がフ
ィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥＴ
のゲートとドレインを接続したものを用いることによ
り、通常の動作状態に影響を与えないで静電気発生時に
のみ有効に機能させることができる。
【００５９】複数の独立した電源供給端子から動作電圧
がそれぞれ供給され、信号伝達を行うインターフェイス
を持つ複数からなる電子回路を持つ半導体集積回路装置
において、上記電子回路間の信号伝達を行うインターフ
ェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用
の抵抗とダイオードを接続することにより、半導体集積
回路装置のハンドリング時等において各電源端子に静電
気により高電圧が印加されても、上記抵抗とダイオード
からなる静電破壊防止回路によりインターフェイス部の
入力ＭＯＳＦＥＴのゲート破壊防止ができる。
がそれぞれ供給され、信号伝達を行うインターフェイス
を持つ複数からなる電子回路を持つ半導体集積回路装置
において、上記電子回路間の信号伝達を行うインターフ
ェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用
の抵抗とダイオードを接続することにより、半導体集積
回路装置のハンドリング時等において各電源端子に静電
気により高電圧が印加されても、上記抵抗とダイオード
からなる静電破壊防止回路によりインターフェイス部の
入力ＭＯＳＦＥＴのゲート破壊防止ができる。
【００６０】半導体集積回路の製造技術の進展により、
素子の素子の微細化が進められており、内部回路に用い
られるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にある
こと、及び１つの半導体基板上に複数の電子回路が混在
して設けられ傾向にあることから、これらの電子回路間
に設けられるインターフェイス部での静電破壊を上記に
より防止することができるから、これら半導体集積回路
装置の高機能化や大規模化を推進することができる。
素子の素子の微細化が進められており、内部回路に用い
られるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にある
こと、及び１つの半導体基板上に複数の電子回路が混在
して設けられ傾向にあることから、これらの電子回路間
に設けられるインターフェイス部での静電破壊を上記に
より防止することができるから、これら半導体集積回路
装置の高機能化や大規模化を推進することができる。
【図１】この発明に係る半導体集積回路装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】図１のアルミ寄生ＭＯＳＦＥＴの一実施例を示
す概略構造断面図である。
す概略構造断面図である。
【図３】上記寄生ＭＯＳＦＥＴの他の一実施例を示す概
略構造断面図である。
略構造断面図である。
【図４】上記寄生ＭＯＳＦＥＴの更に他の一実施例を示
す概略構造断面図である。
す概略構造断面図である。
【図５】この発明に係る半導体集積回路装置におけるイ
ンターフェイス部の一実施例を示す回路図である。
ンターフェイス部の一実施例を示す回路図である。
【図６】図５のインターフェイス部の一実施例を示す概
略素子構造断面図である。
略素子構造断面図である。
【図７】上記インターフェイス部の他の一実施例を示す
構成図である。
構成図である。
【図８】上記インターフェイス部の他の一実施例を示す
回路図である。
回路図である。
【図９】上記インターフェイス部の他の一実施例を示す
回路図である。
回路図である。
【図１０】上記インターフェイス部の他の一実施例を示
す回路図である。
す回路図である。
【図１１】上記インターフェイス部の更に他の一実施例
を示す回路図である。
を示す回路図である。
【図１２】この発明が適用される半導体集積回路装置を
含む携帯用通信端末装置の一実施例を示すブロック図で
ある。
含む携帯用通信端末装置の一実施例を示すブロック図で
ある。
【図１３】この発明が解決しようとする課題を説明する
ための構成図である。
ための構成図である。
Ｑ１〜Ｑ６，Ｑ１６，Ｑ１７…寄生ＭＯＳＦＥＴ、Ｑ１
０〜Ｑ１５，Ｑ２０〜Ｑ２３…ＭＯＳＦＥＴ、Ｒ１…保
護抵抗、ＶＡ…アナログ電源端子、ＶＤ…デジタル電源
端子、ＶＸ…クリスタル電源端子、１０１…音声符号
部、１０２…位相変復調部、１０３…高周波部、１１１
…プレフィルタ、１１２…Ａ／Ｄ変換器、１１３…ＤＳ
Ｐ、１１４…Ｄ／Ａ変換器、１１５…ポストフィルタ、
１２０…位相変調器、１２１−１、１２１−２…Ｄ／Ａ
変換器、１２２−１、１２２−２…フィルタ、１２３…
位相／電圧変換器、１２４…Ａ／Ｄ変換器、１２５…位
相復調器、１３０…直交変調器、１３１…送受信切り替
えスイッチ、１３２…アンテナ、１３３…高電力増幅
器、１３４…増幅器、１３５…検波器、１４０…クロッ
ク発生回路、１７０、１７１…レギュレータ、１８０…
マイクロコンピュータ、１９０…リセット信号発生回
路。
０〜Ｑ１５，Ｑ２０〜Ｑ２３…ＭＯＳＦＥＴ、Ｒ１…保
護抵抗、ＶＡ…アナログ電源端子、ＶＤ…デジタル電源
端子、ＶＸ…クリスタル電源端子、１０１…音声符号
部、１０２…位相変復調部、１０３…高周波部、１１１
…プレフィルタ、１１２…Ａ／Ｄ変換器、１１３…ＤＳ
Ｐ、１１４…Ｄ／Ａ変換器、１１５…ポストフィルタ、
１２０…位相変調器、１２１−１、１２１−２…Ｄ／Ａ
変換器、１２２−１、１２２−２…フィルタ、１２３…
位相／電圧変換器、１２４…Ａ／Ｄ変換器、１２５…位
相復調器、１３０…直交変調器、１３１…送受信切り替
えスイッチ、１３２…アンテナ、１３３…高電力増幅
器、１３４…増幅器、１３５…検波器、１４０…クロッ
ク発生回路、１７０、１７１…レギュレータ、１８０…
マイクロコンピュータ、１９０…リセット信号発生回
路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 岡崎 孝男 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 複数の独立した電源供給端子から動作電
圧がそれぞれ供給され、信号伝達を行うインターフェイ
スを持つ複数からなる電子回路と、上記複数からなる電
源供給端子の相互間にそれぞれ設けられ、通常の電源供
給状態ではオフ状態になるような高いしきい値電圧を持
つようにされた一方向性素子とを備えてなることを特徴
とする半導体集積回路装置。 - 【請求項２】 上記電子回路はＭＯＳＦＥＴにより構成
されるものであり、上記一方向性素子はゲート絶縁膜が
フィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥ
Ｔのゲートとドレインを接続したものであることを特徴
とする請求項１の半導体集積回路装置。 - 【請求項３】 上記寄生ＭＯＳＦＥＴのゲート電極は、
アルミニュウム配線を利用して形成されるものであるこ
とを特徴とする請求項２の半導体集積回路装置。 - 【請求項４】 複数の独立した電源供給端子から動作電
圧がそれぞれ供給され、ＭＯＳＦＥＴにより構成された
電子回路と、かかる電子回路の間で信号の伝達を行うイ
ンターフェイス部とを備え、上記インターフェース部の
入力側に位置するＭＯＳＦＥＴのチャネル長を大きくす
るとともにシングルドレイン構造として信号伝達経路に
抵抗素子を設けてなることを特徴とする半導体集積回路
装置。 - 【請求項５】 複数の独立した電源供給端子から動作電
圧がそれぞれ供給され、ＭＯＳＦＥＴにより構成された
電子回路と、かかる電子回路の間で信号の伝達を行うイ
ンターフェイス部とを備え、上記インターフェース部の
入力側に位置するＭＯＳＦＥＴのゲートに電源側又は回
路の接地電位側の少なくとも一方に静電破壊用の保護ダ
イオードを設けるとともに、信号伝達経路に抵抗素子を
設けてなることを特徴とする半導体集積回路装置。 - 【請求項６】 上記インターフェース部の入力側に位置
するＭＯＳＦＥＴと保護ダイオードを構成するＭＯＳＦ
ＥＴは、そのチャネル長を大きくするとともにシングル
ドレイン構造にされるものであることを特徴とする請求
項５の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191010A JPH0837238A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路装置 |
| KR1019950021180A KR960005986A (ko) | 1994-07-21 | 1995-07-19 | 반도체 집적회로장치 |
| CN95109627A CN1104743C (zh) | 1994-07-21 | 1995-07-20 | 半导体集成电路 |
| US08/505,459 US5679971A (en) | 1994-07-21 | 1995-07-21 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191010A JPH0837238A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002164556A Division JP4183980B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837238A true JPH0837238A (ja) | 1996-02-06 |
Family
ID=16267380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6191010A Pending JPH0837238A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH0837238A (ja) |
| KR (1) | KR960005986A (ja) |
| CN (1) | CN1104743C (ja) |
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| JP2006238074A (ja) * | 2005-02-25 | 2006-09-07 | Oki Electric Ind Co Ltd | 異電源間インターフェースおよび半導体集積回路 |
| JP2009081458A (ja) * | 1998-08-25 | 2009-04-16 | Sharp Corp | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
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| JP2914292B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
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| US5866934A (en) * | 1997-06-20 | 1999-02-02 | Advanced Micro Devices, Inc. | Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure |
| US6049702A (en) * | 1997-12-04 | 2000-04-11 | Rockwell Science Center, Llc | Integrated passive transceiver section |
| JP3796034B2 (ja) | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
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| GB2352559B (en) | 1999-07-24 | 2003-10-29 | Motorola Ltd | High voltage protection circuit |
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1994
- 1994-07-21 JP JP6191010A patent/JPH0837238A/ja active Pending
-
1995
- 1995-07-19 KR KR1019950021180A patent/KR960005986A/ko not_active Application Discontinuation
- 1995-07-20 CN CN95109627A patent/CN1104743C/zh not_active Expired - Fee Related
- 1995-07-21 US US08/505,459 patent/US5679971A/en not_active Expired - Lifetime
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|---|---|
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| CN1119344A (zh) | 1996-03-27 |
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