KR20070013086A - 반도체 메모리 소자의 레벨 쉬프터 회로 - Google Patents

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KR20070013086A
KR20070013086A KR1020050067446A KR20050067446A KR20070013086A KR 20070013086 A KR20070013086 A KR 20070013086A KR 1020050067446 A KR1020050067446 A KR 1020050067446A KR 20050067446 A KR20050067446 A KR 20050067446A KR 20070013086 A KR20070013086 A KR 20070013086A
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Abstract

딥 파워 다운 모드시 누설 전류가 발생하는 것을 방지할 수 있는 반도체 메모리 소자의 레벨 쉬프터 회로가 제공된다. 반도체 메모리 소자의 레벨 쉬프터 회로는 제 1 노드와 접지 전압 사이에 연결되고 접지 전압과 제 1 전원 전압 사이로 변화하는 입력 신호가 게이트에 입력되는 제 1 NMOS 트랜지스터, 제 2 노드와 접지 전압 사이에 연결되고 입력 신호의 반전 신호가 게이트에 입력되는 제 2 NMOS 트랜지스터, 제 1 노드와 제 2 전원 전압 사이에 연결되고 게이트가 제 2 노드와 연결되는 제 1 PMOS 트랜지스터, 제 2 노드와 제 2 전원 전압 사이에 연결되고 게이트가 제 1 노드와 연결되는 제 2 PMOS 트랜지스터 및 제 1 및 제 2 노드 중 어느 하나의 노드와 드레인이 연결되고, 드레인이 연결되지 않은 제 1 및 제 2 노드 중 나머지 노드와 게이트가 연결되며, 딥 파워 다운 모드시 제 1 및 제 2 노드를 일정 논리 레벨로 유지시키는 제 3 NMOS 트랜지스터를 포함한다.
딥 파워 다운 모드, 레벨 쉬프터, 누설 전류

Description

반도체 메모리 소자의 레벨 쉬프터 회로{Level shifter circuit of semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 메모리 소자의 블록도이다.
도 2는 도 1의 제 1 레벨 쉬프터의 회로도이다.
도 3은 도 1의 제 2 레벨 쉬프터의 일 실시예에 따른 회로도이다.
도 4는 도 1의 제 2 레벨 쉬프터의 다른 실시예에 따른 회로도이다.
도 5는 도 1의 제 2 레벨 쉬프터의 또 다른 실시예에 따른 회로도이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 내부 회로 20: 제 1 레벨 쉬프터
30: 제 1 출력단 50: 제 2 출력단
40, 40_1, 40_2, 40_3: 제 2 레벨 쉬프터
본 발명은 반도체 메모리 소자의 레벨 쉬프터 회로에 관한 것으로서, 더욱 상세하게는 딥 파워 다운 모드시 누설 전류가 발생하는 것을 방지할 수 있는 반도 체 메모리 소자의 레벨 쉬프터 회로가 제공된다.
최근의 반도체 메모리 소자는 고집적화 및 고용량화 등이 요구됨에 따라 반도체 칩 내에 보다 많은 반도체 메모리 소자를 집적하기 위하여 디자인 룰(design rule)이 계속해서 축소되고 있다. 그리고 반도체 메모리 소자의 고집적화 및 고용량화가 진행될수록 반도체 메모리 소자의 소비 전력 역시 증가하게 되므로 소비 전력을 감소시키기 위하여 많은 노력들이 진행되고 있다.
반도체 메모리 소자의 소비 전력을 감소시키기 위한 예로, 반도체 메모리 소자가 액티브 모드(active mode)에서 동작하지 않을 때는 반도체 메모리 소자 내에서 사용되는 내부 전압을 턴 오프(turn off)하여 딥 파워 다운(Deep Power Down; 이하, DPD) 모드에 놓여지도록 한다.
그리고, 이와 같은 반도체 메모리 소자 내에는 내부 논리 레벨의 신호를 다른 내부 논리 레벨의 신호로 변환시키거나, 내부 논리 레벨의 신호를 외부 논리 레벨의 신호로 변환시키기 위한 레벨 쉬프터(level shifter)가 구비된다.
그러나, 내부 논리 레벨의 신호를 외부 논리 레벨의 신호로 변환하는 레벨 쉬프터에서는 반도체 메모리 소자가 DPD 모드일 때 내부 논리 레벨의 신호가 턴 오프되기 때문에 내부 논리 레벨의 신호에서 동작하던 내부 소자들이 오동작할 수 있다. 따라서 레벨 쉬프터 회로의 논리 레벨의 신호들이 플로팅(floating)될 수 있다. 이와 같이 논리 레벨의 신호가 플로팅되면 레벨 쉬프터 회로와 연결된 출력단에서는 플로팅된 내부 논리 레벨의 신호와 외부 논리 레벨의 신호에 의해 누설 전류(leakage current)가 발생될 수 있다. 따라서, 불필요하게 반도체 메모리 소자의 소비 전력이 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 딥 파워 다운 모드시 누설 전류가 발생하는 것을 방지할 수 있는 반도체 메모리 소자의 레벨 쉬프터 회로를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 레벨 쉬프터 회로는 제 1 노드와 접지 전압 사이에 연결되고 접지 전압과 제 1 전원 전압 사이로 변화하는 입력 신호가 게이트에 입력되는 제 1 NMOS 트랜지스터, 제 2 노드와 접지 전압 사이에 연결되고 입력 신호의 반전 신호가 게이트에 입력되는 제 2 NMOS 트랜지스터, 제 1 노드와 제 2 전원 전압 사이에 연결되고 게이트가 제 2 노드와 연결되는 제 1 PMOS 트랜지스터, 제 2 노드와 제 2 전원 전압 사이에 연결되고 게이트가 제 1 노드와 연결되는 제 2 PMOS 트랜지스터 및 제 1 및 제 2 노드 중 어느 하나의 노드와 드레인이 연결되고, 드레인이 연결되지 않은 제 1 및 제 2 노드 중 나머지 노드와 게이트가 연결되며, 딥 파워 다운 모드시 제 1 및 제 2 노드를 일정 논리 레벨로 유지시키는 제 3 NMOS 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 레벨 쉬프터 회로는 제 1 노드와 접지 전압 사이에 연결되고, 접지 전압과 제 1 전원 전압 사이로 변화하는 입력 신호가 게이트에 입력되는 제 1 NMOS 트랜지스터, 제 2 노드와 접지 전압 사이에 연결되고 입력 신호의 반전 신호가 게이트에 입력되는 제 2 NMOS 트랜지스터, 제 1 노드와 제 2 전원 전압 사이에 연결되고 게이트가 제 2 노드와 연결되는 제 1 PMOS 트랜지스터, 제 2 노드와 제 2 전원 전압 사이에 연결되고 게이트가 제 1 노드와 연결되는 제 2 PMOS 트랜지스터 및 제 1 노드에 드레인이 연결되고, 제 2 노드에 게이트가 연결되는 제 3 NMOS 트랜지스터와 제 2 노드에 드레인이 연결되고 제 1 노드에 게이트가 연결되는 제 4 NMOS 트랜지스터를 포함하여 딥 파워 다운 모드시 제 1 및 제 2 노드를 일정 논리 레벨로 유지시킨다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1을 참조하여 반도체 메모리 소자의 구성 및 동작에 대해 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 메모리 소자의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 내부 회로(10), 제 1 레벨 쉬프터(20), 제 1 출력단(30), 제 2 레벨 쉬프터(40) 및 제 2 출력단(50)을 포함한다.
내부 회로(10)는 딥 파워 다운 신호(PDPDE) 및 입력 신호(INPUT) 등에 의해 제어되며, 제 1 및 제 2 레벨 쉬프터(20, 40)로 접지 전압과 내부 전원 전압 사이에서 변화하는 입력 신호(IN)를 제공한다. 그리고 반도체 메모리 소자는 딥 파워 다운 신호(PDPDE)가 인에이블(enable)될 경우, 전력 소비를 줄이기 위해 DPD 모드로 동작하며, 따라서 제 1 및 제 2 레벨 쉬프터(20, 40)로 제공되는 입력 신호(IN)가 차단된다.
제 1 레벨 쉬프터(20)는 내부 회로(10)로부터 접지 전압(GND)과 제 1 내부 전원 전압(IVC1) 사이에서 변화하는 입력 신호(IN)을 제공받아 접지 전압(GND)과 제 2 내부 전원 전압(IVC2) 사이에서 변화하는 출력 신호(OUT1)로 변환한다. 그리고 제 1 레벨 쉬프터(20)에서 출력된 출력 신호(OUT1)는 제 1 출력단(30)으로 제공된다.
그리고, 제 2 레벨 쉬프터(40)는 내부 회로(10)로부터 접지 전압(GND)과 재 1 내부 전원 전압(IVC1) 사이에서 변화하는 입력 신호(IN)를 제공받아 접지 전압(GND)과 외부 전원 전압(EVC) 사이에서 변화하는 출력 신호(OUT3)로 변환한다. 그 리고 제 2 레벨 쉬프터(40)는 DPD 모드일 때, DPD 모드로 진입하기 직전의 스탠바이(standby) 모드에서 출력되는 출력 신호(OUT3)를 래치시킨다. 따라서 제 2 레벨 쉬프터(40)에서 출력되는 출력 신호(OUT3)가 플로팅되는 것을 방지할 수 있다. 그러므로 반도체 메모리 소자가 DPD 모드로 동작할 때, 제 2 레벨 쉬프터(40)에서는 일정한 논리 레벨의 출력 신호(OUT3)를 출력하여 제 2 출력단(50)으로 제공한다. 따라서, DPD 모드일 때 제 2 출력단(50)에 입력되는 출력 신호(OUT3)가 일정 논리 레벨을 갖으므로 제 2 출력단(50)에서 누설 전류가 발생하는 것을 방지할 수 있다.
이하, 도 2 내지 도 5를 참조하여 제 1 및 제 2 레벨 쉬프터 회로의 구성 및 동작에 대해 상세히 설명한다. 도 2는 도 1의 제 1 레벨 쉬프터의 회로도이다.
도 2에 도시된 바와 같이, 접지 전압(GND)과 제 1 내부 전원 전압(IVC1) 사이에서 변화하는 입력 신호(IN)를 접지 전압(GND)과 제 2 내부 전원 전압(IVC2) 사이에서 변화하는 출력 신호(OUT1)로 변환하는 제 1 레벨 쉬프터(20)는 2개의 PMOS 트랜지스터(P1, P2), 2개의 NMOS 트랜지스터(N1, N2) 및 하나의 인버터(22)로 구성된다. 이와 같이 구성되는 제 1 레벨 쉬프터(20)에서 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 소스에는 각각 제 2 내부 전원 전압(IVC2)이 입력된다. 그리고 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 게이트와 드레인은 서로 교차되어 연결된다. 즉, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 크로스 커플(cross couple) 구조로 연결된다.
그리고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 내부 회로(도 1의 10 참조)에서 출력된 입력 신호(IN)가 입력되며 제 2 NMOS 트랜지스터(N2)의 게이트에는 인 버터(22)에 의해 반전된 입력 신호(IN)가 입력된다. 이 때, 인버터(22)는 제 1 내부 전원 전압(IVC1)에 의해 동작한다. 그리고 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소스에는 접지 전압(GND)이 입력된다. 또한, 제 1 NMOS 트랜지스터(N1)의 드레인, 제 1 PMOS 트랜지스터(P1)의 드레인 및 제 2 PMOS 트랜지스터(P2)의 게이트는 제 1 노드(n1)에 공통 연결된다. 그리고 제 2 NMOS 트랜지스터(N2)의 드레인, 제 2 PMOS 트랜지스터(P2)의 드레인 및 제 1 PMOS 트랜지스터(P2)의 게이트는 제 2 노드(n2)에 공통 연결된다. 그리고 제 2 노드(n2)는 제 1 출력단(30)의 입력과 연결되어 있다.
제 1 출력단(30)은 CMOS 인버터로써 제 3 PMOS 트랜지스터(P3)와 제 3 NMOS 트랜지스터(N3)로 구성된다. 제 3 PMOS 트랜지스터(P3)의 게이트에는 제 1 레벨 쉬프터(20)에서 출력되는 출력 신호(OUT1)가 입력되고, 소스에는 제 2 내부 전원 전압(IVC2)이 입력되며, 드레인은 제 3 NMOS 트랜지스터(N3)의 드레인과 연결된다. 그리고 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 레벨 쉬프터(20)에서 출력되는 출력 신호(OUT1)가 입력되고, 소스에는 접지 전압이 입력된다.
다음으로, 제 1 레벨 쉬프터(20)의 동작에 대해 설명한다. 먼저, 내부 회로(도 1의 10 참조)에서 제공된 입력 신호(IN)가 로우 레벨인 경우, 제 1 NMOS 트랜지스터(N1)가 턴 오프되고, 제 2 NMOS 트랜지스터(N2)가 턴 온된다. 그러므로 제 2 노드(n2)는 로우 레벨이 되며, 제 1 PMOS 트랜지스터(P1)가 턴 온되어 제 2 내부 전원 전압(IVC2)이 공급되므로 제 1 노드(n1)는 하이 레벨이 된다. 따라서 제 2 PMOS 트랜지스터(P2)는 턴 오프되고, 제 1 레벨 쉬프터(20)의 제 2 노드(n2)와 연 결된 제 1 출력단(30)에는 로우 레벨이 제공된다.
그리고, 제 1 레벨 쉬프터(20)에 하이 레벨의 입력 신호(IN)가 입력되는 경우, 제 1 NMOS 트랜지스터(N1)가 턴 온되고, 제 2 NMOS 트랜지스터(N2)가 턴 오프된다. 그러므로 제 1 노드(n1)가 로우 레벨이 되며, 제 2 PMOS 트랜지스터(P2)가 턴 온되어 제 2 내부 전원 전압(IVC2)이 공급되므로 제 2 노드(n2)가 하이 레벨이 된다. 따라서, 제 1 PMOS 트랜지스터(P1)가 턴 오프된다. 그러므로 제 1 레벨 쉬프터(20)의 제 2 노드(n2)와 연결된 제 1 출력단(30)에는 제 2 내부 전원 전압(IVC2)의 하이 레벨이 입력된다. 따라서, 제 1 레벨 쉬프터(20)의 제 2 노드(n2)에서는 접지 전압(GND)과 제 2 내부 전원 전압(IVC2) 사이에서 변화하는 출력 신호(OUT1)가 출력된다.
도 3은 도 1의 제 2 레벨 쉬프터의 일 실시예에 따른 회로도이다. 도 3에 도시된 바와 같이, 제 2 레벨 쉬프터(40_1)는 2개의 PMOS 트랜지스터(P1, P2), 3개의 NMOS 트랜지스터(N1, N2, N3) 및 인버터(42)로 구성된다. 제 1 NMOS 트랜지스터(N1)는 제 1 노드(n1)와 접지 전압(GND) 사이에 연결되며, 게이트에는 접지 전압(GND)과 제 1 내부 전원 전압(IVC1) 사이로 변화하는 입력 신호(IN)가 입력된다. 제 2 NMOS 트랜지스터(N2)는 제 2 노드(n2)와 접지 전압(GND) 사이에 연결되며, 게이트에는 인버터(42)에 의해 반전된 입력 신호(IN)가 입력된다. 이 때, 인버터(42)는 내부 전원 전압에서 동작하는 인버터(42)이다. 그리고 제 1 PMOS 트랜지스터(P1)는 제 1 노드(n1)와 외부 전원 전압(EVC) 사이에 연결되고 게이트가 제 2 노드(n2)와 연결된다. 그리고, 제 2 PMOS 트랜지스터(P1)는 제 2 노드(n2)와 외부 전원 전압(EVC) 사이에 연결되고 게이트가 제 1 노드(n1)와 연결된다.
또한, 제 3 NMOS 트랜지스터(N3)는 제 1 및 제 2 노드(n1, n2) 중 어느 하나의 노드와 드레인이 연결되고, 상기 드레인이 연결되지 않은 제 1 및 제 2 노드(n1, n2) 중 나머지 노드와 게이트가 연결된다. 이 때, 제 3 NMOS 트랜지스터(N3)의 드레인은 DPD 모드로 진입하기 전 스탠바이 상태시 로우 레벨을 갖는 제 1 노드(n1)에 연결된다. 그리고 게이트는 제 2 노드(n2)에 연결된다. 따라서, 제 3 NMOS 트랜지스터(N3)는 DPD 모드시 제 1 및 제 2 노드(n1, n2)를 일정 논리 레벨로 유지시킨다.
그리고, 이와 같은 제 2 레벨 쉬프터(40_1)의 제 2 노드(n2)는 제 2 출력단(50)의 입력과 연결되어 있다. 제 2 출력단(50)은 CMOS 인버터로써 제 4 PMOS 트랜지스터(P4)와 제 4 NMOS 트랜지스터(N4)로 구성된다. 제 4 PMOS 트랜지스터(P4)의 게이트에는 제 2 레벨 쉬프터(40_1)에서 출력되는 출력 신호(OUT3)가 입력되고, 소스에는 외부 전원 전압(EVC)이 입력되며, 드레인은 제 4 NMOS 트랜지스터(N4)의 드레인과 연결된다. 그리고 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 2 레벨 쉬프터(40_1)에서 출력되는 출력 신호(OUT3)가 입력되고, 소스에는 접지 전압이 입력된다.
다음으로, 도 3의 제 2 레벨 쉬프터 회로의 동작에 대해 설명한다. 먼저, 반도체 메모리 소자의 딥 파워 다운 신호(PDPDE)가 디스에이블 상태인 경우, 제 2 레벨 쉬프터(40_1)에는 접지 전압(GND)과 제 1 내부 전원 전압(IVC1) 사이에서 변화하는 입력 신호(IN)가 입력된다. 이 때, 입력 신호(IN)가 하이 레벨인 경우, 제 1 NMOS 트랜지스터(N1)가 턴 온되며 제 2 NMOS 트랜지스터(N2)가 턴 오프 된다. 따라서, 제 1 노드(n1)는 로우 레벨이 되고, 이에 따라 제 2 PMOS 트랜지스터(P2)가 턴 온 되어 외부 전원 전압(EVC)이 전달되므로 제 2 노드(n2)는 하이 레벨이 된다. 그러므로 제 1 PMOS 트랜지스터(P1)가 턴 오프 되고, 제 1 NMOS 트랜지스터(N1)가 턴 온된다. 따라서, 제 1 노드(n1)는 제 1 NMOS 트랜지스터(N1)뿐만 아니라 제 3 NMOS 트랜지스터(N3)에 의해서도 로우 레벨이 된다. 그리고 제 2 레벨 쉬프터(40_1)는 제 2 노드(n2)로부터 제 2 출력단(50)으로 하이 레벨의 출력 신호(OUT3)를 출력한다.
그리고, 입력 신호(IN)가 로우 상태인 경우, 제 1 NMOS 트랜지스터(N1)가 턴 오프되며 제 2 NMOS 트랜지스터(N2)가 턴 온된다. 따라서 제 2 노드(n2)가 로우 레벨이 되고 이에 따라 제 1 PMOS 트랜지스터(P1)가 턴 온되어 외부 전원 전압(EVC)이 전달되므로 제 1 노드(n1)가 하이 레벨이 된다. 그리고 제 2 PMOS 트랜지스터(P2)가 턴 오프된다. 따라서 제 2 레벨 쉬프터(40_1)는 로우 레벨의 출력 신호(OUT3)를 출력한다.
그러므로, 제 2 레벨 쉬프터(40_1)는 딥 파워 다운 신호(PDPDE)가 디스에이블될 때, 접지 전압(GND)과 제 1 내부 전원 전압(IVC1) 사이에서 변화하는 입력 신호(IN)를 접지 전압(GND)과 외부 전원 전압(EVC) 사이에서 변화하는 출력 신호(OUT3)로 변환한다.
다음으로, 반도체 메모리 소자의 딥 파워 다운 신호(PDPDE)가 인에이블될 경우에는 제 2 레벨 쉬프터(40_1)로 제공되는 입력 신호(IN)가 차단된다. 따라서 제 2 레벨 쉬프터(40_1)에는 로우 레벨의 입력 신호(IN)가 입력되고, 제 1 내부 전원 전압(IVC1)에서 동작하는 인버터(42)는 인버팅 동작을 수행하지 않고 로우 레벨의 입력 신호(IN)를 제 2 NMOS 트랜지스터(N2)의 게이트에 제공한다.
그리고, 딥 파워 다운 신호(PDPDE)가 인에이블될 때, 입력 신호(IN)는 하이 레벨에서 로우 레벨로 변화된다. 그러므로 입력 신호(IN)가 로우 레벨로 변화하게 되면 인버터(42)가 동작하지 않아 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴 오프된다. 이 때, 제 1 및 제 2 노드(n1, n2)는 제 3 NMOS 트랜지스터(N3)에 의해 플로팅되지 않고 DPD 모드 직전의 논리 레벨로 래치된다. 따라서 제 1 노드(n1)는 로우 레벨로 유지되고 제 2 노드(n2)는 하이 레벨로 유지된다. 그러므로 제 2 레벨 쉬프터(40_1)의 출력 신호(OUT3)가 플로팅되어 제 2 출력단(50)에 누설 전류가 발생하는 것을 방지할 수 있다.
도 4는 도 1의 제 2 레벨 쉬프터의 다른 실시예에 따른 회로도이다. 도 4에 도시된 바와 같이, 제 2 레벨 쉬프터(40_2)는 도 3에 도시된 제 3 NMOS 트랜지스터(N3) 대신 제 4 NMOS 트랜지스터(N4)를 이용한다.
따라서 제 4 NMOS 트랜지스터(N4)는 제 1 및 제 2 노드(n1, n2) 중 어느 하나의 노드와 드레인이 연결되고, 상기 드레인이 연결되지 않은 제 1 및 제 2 노드(n1, n2) 중 나머지 노드와 게이트가 연결된다. 이 때, 제 4 NMOS 트랜지스터(N4)의 드레인은 DPD 모드로 진입하기 전 스탠바이 상태시 로우 레벨을 갖는 제 2 노드(n2)에 연결된다. 그리고 게이트는 제 1 노드(n1)에 연결된다. 따라서, 제 4 NMOS 트랜지스터(N4)는 DPD 모드시 제 1 및 제 2 노드(n1, n2)를 일정 논리 레벨로 유지 시킨다.
도 4에 도시된 제 2 레벨 쉬프터의 래치 동작에 대해 설명하면 다음과 같다. 도 4에 도시된 제 2 레벨 쉬프터(40_2)는 딥 파워 다운 신호(PDPDE) 신호가 디스에이블될 때 도 3의 제 2 레벨 쉬프터(40_2)와 동일한 동작을 수행한다. 그리고 스탠바이 모드시에는 입력 신호(IN)가 로우 상태로 입력되고, 딥 파워 다운 신호(PDPDE)가 인에이블되어 DPD 모드로 진입한다. 따라서, DPD 모드로 진입 직전 제 2 레벨 쉬프터(40_2)의 제 2 및 제 3 NMOS 트랜지스터(N2, N3)가 턴 온되어 제 2 노드(n2)는 로우 레벨이고, 제 1 PMOS 트랜지스터(P1)가 턴 온되어 외부 전원 전압(EVC)이 전달되므로 제 1 노드(n1)는 하이 레벨이다. 이 상태에서 DPD 모드로 진입하게 되면 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴 오프된다. 이 때, 제 2 노드(n2)는 제 3 NMOS 트랜지스터(N3)에 의해 플로팅되지 않고 로우 레벨로 유지되고, 제 1 노드(n1)은 하이 레벨로 유지된다. 따라서 DPD 모드시 제 2 레벨 쉬프터(40_2)의 제 1 및 제 2 노드(n1, n2)의 논리 레벨이 DPD 모드 직전의 논리 레벨로 래치된다.
도 3 및 도 4에서와 같이, DPD 모드시 제 2 레벨 쉬프터(40_1, 40_2)의 출력 신호(OUT3)를 래치시키는 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 딥 파워 다운 신호(PDPDE)가 디스에이블 상태일 때, 제 3 및 제 4 NMOS 트랜지스터(N3, N4) 통해 흐르는 전류가 증가하는 것을 방지하기 위해 제 1 및 제 2 NMOS 트랜지스터(N1, N2) 보다 작은 크기의 NMOS 트랜지스터를 사용하는 것이 바람직할 것이다.
도 5는 도 1의 제 2 레벨 쉬프터의 또 다른 실시예에 따른 회로도이다. 도 5에 도시된 제 2 레벨 쉬프터(40_3)의 회로를 이용하여 DPD 모드 진입 직전의 입력 신호(IN)와 관계없이 DPD 모드시 출력 신호(OUT3)를 DPD 모드 진입 직전의 출력 신호(OUT3)로 래치시킬 수 있다.
상세히 설명하면, 도 5에 도시된 바와 같이, 제 2 레벨 쉬프터(40_3)는 2개의 PMOS 트랜지스터(P1, P2)와 4개의 NMOS 트랜지스터(N1, N2, N5, N6) 및 하나의 인버터(42)로 구성된다. 제 1 NMOS 트랜지스터(N1)는 제 1 노드(n1)와 접지 전압(GND) 사이에 연결되며, 게이트에는 접지 전압(GND)과 제 1 내부 전원 전압(IVC1) 사이로 변화하는 입력 신호(IN)가 입력된다. 제 2 NMOS 트랜지스터(N2)는 제 2 노드(n2)와 접지 전압(GND) 사이에 연결되며, 게이트에는 인버터(42)에 의해 반전된 입력 신호(IN)가 입력된다. 이 때, 인버터(42)는 내부 전원 전압에서 동작하는 인버터(42)이다. 그리고 제 1 PMOS 트랜지스터(P1)는 제 1 노드(n1)와 외부 전원 전압(EVC) 사이에 연결되고 게이트가 제 2 노드(n2)와 연결된다. 그리고, 제 2 PMOS 트랜지스터(P1)는 제 2 노드(n2)와 외부 전원 전압(EVC) 사이에 연결되고 게이트가 제 1 노드(n1)와 연결된다.
제 5 NMOS 트랜지스터(N5)는 드레인이 제 1 노드(n1)에 연결되고, 게이트가 제 2 노드(n2)에 연결된다. 그리고 제 6 NMOS 트랜지스터(N6)는 드레인이 제 2 노드(n2)에 연결되고, 게이트가 제 1 노드(n1)에 연결된다. 이와 같은 제 5 및 제 6 NMOS 트랜지스터(N5, N6)는 DPD 모드시 제 1 및 제 2 노드(n1, n2)를 일정 논리 레벨로 유지시킨다.
그리고 제 2 레벨 쉬프터(40_3)의 제 2 노드(n2)는 제 2 출력단(50)의 입력 과 연결된다. 제 2 출력단(50)은 CMOS 인버터로써 도 3 및 도 4의 제 2 레벨 쉬프터(40_3)의 제 2 노드(n2)와 연결된 제 2 출력단(50)과 동일하다.
다음으로, 도 5에 도시된 제 2 레벨 쉬프터(40_3)의 동작에 대해 설명한다. 먼저, 딥 파워 다운 신호(PDPDE) 신호가 디스에이블 상태일 때, 하이 레벨의 입력 신호(IN)가 입력될 경우 제 1 NMOS 트랜지스터(N1)가 턴 온되어 제 1 노드(n1)는 로우 레벨이 된다. 그러므로 제 2 PMOS 트랜지스터(P2)가 턴 온되어 외부 전원 전압(EVC)이 전달되므로 제 2 노드(n2)는 하이 레벨이 된다. 따라서 제 5 NMOS 트랜지스터(N5)에 의해서도 제 1 노드(n1)는 로우 레벨이 된다. 그러므로 제 2 레벨 쉬프터(40_3)는 하이 레벨의 출력 신호(OUT3)를 제 2 출력단(50)으로 제공한다.
이와 같은 상태에서 딥 파워 다운 신호(PDPDE)가 인에이블되어 DPD 모드로 진입하게 되면, 입력 신호(IN)가 로우 레벨로 변화하고 인버터(42)가 동작하지 않는다. 따라서 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴 오프된다. 이 때, 제 1 및 제 2 노드(n1, n2)는 제 3 NMOS 트랜지스터(N3)에 의해 DPD 모드 진입 직전의 논리 레벨 상태로 래치된다.
그리고, 딥 파워 다운 신호(PDPDE)가 인에이블 상태일 때, 로우 상태의 입력 신호(IN)가 입력될 경우 제 2 NMOS 트랜지스터(N2)가 턴 온되어 제 2 노드(n2)가 로우 레벨이 된다. 그러므로 제 1 PMOS 트랜지스터(P1)가 턴 온되어 외부 전원 전압(EVC)이 전달되므로 제 1 노드(n1)는 하이 레벨이 된다. 따라서 제 6 NMOS 트랜지스터(N4)에 의해서도 제 2 노드(n2)는 로우 레벨이 된다. 그러므로 제 2 레벨 쉬프터(40_3)는 로우 레벨의 출력 신호(OUT3)를 제 2 출력단(50)으로 제공한다.
이와 같은 상태에서 딥 파워 다운 신호(PDPDE)가 인에이블되어 DPD 모드로 진입하게 되면, 인버터(42)가 동작하지 않아 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴 오프된다. 이 때, 제 1 및 제 2 노드(n1, n2)는 제 6 NMOS 트랜지스터(N6)에 의해 DPD 모드 진입 직전의 논리 레벨 상태로 래치된다.
그리고, DPD 모드시 제 2 레벨 쉬프터(40_3)의 출력 신호(OUT3)를 래치시키는 제 5 및 제 6 NMOS 트랜지스터(N5, N6)는 딥 파워 다운 신호(PDPDE)가 디스에이블 상태일 때 제 5 및 제 6 NMOS 트랜지스터(N5, N6) 통해 흐르는 전류가 증가하는 것을 방지하기 위해 제 1 및 제 2 NMOS 트랜지스터(N1, N2) 보다 작은 크기의 NMOS 트랜지스터를 사용하는 것이 바람직할 것이다.
이와 같은 제 2 레벨 쉬프터(40_3)는 반도체 메모리 소자가 DPD 모드로 진입할 때, 출력 신호(OUT3)를 래치시킴으로써 출력 신호(OUT3)가 플로팅되는 것을 방지할 수 있다. 따라서 제 2 레벨 쉬프터(40_3)의 출력 신호(OUT3)를 입력받는 제 2 출력단(50)에서 누설 전류가 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자에 따르면 액티브 모드시 접 지 전압과 내부 전원 전압 사이로 변화하는 입력 신호를 접지 전압과 외부 전원 전압 사이로 변화하는 출력 신호로 변환하는 레벨 쉬프터에서 DPD 모드 진입시 레벨 쉬프터의 출력 신호를 래치시킬 수 있다. 이에 따라 레벨 쉬프터와 연결된 출력단의 입력 신호가 플로팅되는 것이 방지된다. 그러므로 레벨 쉬프터와 연결된 출력단에서 누설 전류가 발생하는 것을 방지할 수 있다.
따라서, DPD 모드에서 반도체 메모리 소자의 소비 전력이 증가되는 것을 억제할 수 있다.

Claims (13)

  1. 제 1 노드와 접지 전압 사이에 연결되고 접지 전압과 제 1 전원 전압 사이로 변화하는 입력 신호가 게이트에 입력되는 제 1 NMOS 트랜지스터;
    제 2 노드와 접지 전압 사이에 연결되고 상기 입력 신호의 반전 신호가 게이트에 입력되는 제 2 NMOS 트랜지스터;
    상기 제 1 노드와 제 2 전원 전압 사이에 연결되고 게이트가 상기 제 2 노드와 연결되는 제 1 PMOS 트랜지스터;
    상기 제 2 노드와 제 2 전원 전압 사이에 연결되고 게이트가 상기 제 1 노드와 연결되는 제 2 PMOS 트랜지스터; 및
    상기 제 1 및 제 2 노드 중 어느 하나의 노드와 드레인이 연결되고, 상기 드레인이 연결되지 않은 상기 제 1 및 제 2 노드 중 나머지 노드와 게이트가 연결되며, 딥 파워 다운 모드시 상기 제 1 및 제 2 노드를 일정 논리 레벨로 유지시키는 제 3 NMOS 트랜지스터를 포함하는 반도체 메모리 소자의 레벨 쉬프터 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전원 전압은 내부 전원 전압인 반도체 메모리 소자의 레벨 쉬프터 회로.
  3. 제 1 항에 있어서,
    상기 제 2 전원 전압은 외부 전원 전압인 반도체 메모리 소자의 레벨 쉬프터 회로.
  4. 제 1 항에 있어서,
    상기 제 3 NMOS 트랜지스터의 드레인이 연결되는 제 1 및 제 2 노드 중 어느 하나의 노드는 스탠바이 모드에서 '로우 레벨'이 되는 반도체 메모리 소자의 레벨 쉬프터 회로.
  5. 제 1 항에 있어서,
    상기 제 3 NMOS 트랜지스터는 상기 제 1 및 제 2 NMOS 트랜지스터보다 작은 크기를 갖는 반도체 메모리 소자의 레벨 쉬프터 회로.
  6. 제 1 항에 있어서,
    상기 제 1 또는 제 2 노드와 연결되는 출력단을 더 포함하는 반도체 메모리 소자의 레벨 쉬프터 회로.
  7. 제 6 항에 있어서,
    상기 출력단은 상기 제 2 전원 전압과 접지 전압 사이에서 동작하는 CMOS 인버터인 반도체 메모리 소자의 레벨 쉬프터 회로.
  8. 제 1 노드와 접지 전압 사이에 연결되고, 접지 전압과 제 1 전원 전압 사이로 변화하는 입력 신호가 게이트에 입력되는 제 1 NMOS 트랜지스터;
    제 2 노드와 접지 전압 사이에 연결되고 상기 입력 신호의 반전 신호가 게이트에 입력되는 제 2 NMOS 트랜지스터;
    상기 제 1 노드와 제 2 전원 전압 사이에 연결되고 게이트가 상기 제 2 노드와 연결되는 제 1 PMOS 트랜지스터;
    상기 제 2 노드와 제 2 전원 전압 사이에 연결되고 게이트가 상기 제 1 노드와 연결되는 제 2 PMOS 트랜지스터; 및
    상기 제 1 노드에 드레인이 연결되고, 상기 제 2 노드에 게이트가 연결되는 제 3 NMOS 트랜지스터와 상기 제 2 노드에 드레인이 연결되고 상기 제 1 노드에 게이트가 연결되는 제 4 NMOS 트랜지스터를 포함하여 딥 파워 다운 모드시 상기 제 1 및 제 2 노드를 일정 논리 레벨로 유지시키는 반도체 메모리 소자의 레벨 쉬프터 회로.
  9. 제 8 항에 있어서,
    상기 제 1 전원 전압은 내부 전원 전압인 반도체 메모리 소자의 레벨 쉬프터 회로.
  10. 제 8 항에 있어서,
    상기 제 2 전원 전압은 외부 전원 전압인 반도체 메모리 소자의 레벨 쉬프터 회로.
  11. 제 8 항에 있어서,
    상기 제 3 및 제 4 NMOS 트랜지스터는 상기 제 1 및 제 2 NMOS 트랜지스터보다 작은 크기를 갖는 반도체 메모리 소자의 레벨 쉬프터 회로.
  12. 제 8 항에 있어서,
    상기 제 1 또는 제 2 노드와 연결되는 출력단을 더 포함하는 반도체 메모리 소자의 레벨 쉬프터 회로.
  13. 제 12 항에 있어서,
    상기 출력단은 상기 제 2 전원 전압과 접지 전압 사이에서 동작하는 CMOS 인버터인 반도체 메모리 소자의 레벨 쉬프터 회로.
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