JP4708716B2 - 半導体集積回路装置、半導体集積回路装置の設計方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 104
- 238000000034 method Methods 0.000 title description 19
- 238000013461 design Methods 0.000 description 54
- 239000000758 substrate Substances 0.000 description 29
- 238000010586 diagram Methods 0.000 description 27
- 230000001681 protective effect Effects 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 18
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 16
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 16
- 230000006378 damage Effects 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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Description
図1は、実施の形態1における半導体集積回路装置の回路構成の概略を説明するブロック図である。図1において、101は第1の電源系によって供給される電力によって動作する第1の電源系回路部、102は第2の電源系によって供給される電力によって動作する第2の電源系回路部である。第1の電源系回路部と第2の電源系回路部の典型的な例は、LSIチップ内に配置されるデジタル回路部とアナログ回路部である。その他、デジタル内部回路と入出力インターフェース回路部との間において、異なる電源系を利用する半導体集積回路装置などを例とすることができる。デジタル回路部とアナログ回路部を1チップの半導体集積回路装置で構成する混成回路では、デジタル回路部において発生するノイズ成分によってアナログ回路部の特性が劣化することを抑制するために、アナログ回路部とデジタル回路部のそれぞれに、別の電源パッドとグランド・パッドが与えられ、回路内部において異なる電源配線とグランド配線が与えられ、異なる電源系として動作する。
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+Vdiode+RGN2D*Iesd)-Vpmos
となる。
RGND1+RGND1D+RGND2D≦(6V-3.5V-1.2V)/1.3A=1.0Ω
を満足する必要がある。このように、ESDサージが印加された場合、ESDサージ電流が流れるパスにおけるグランド配線抵抗を小さくすることが重要な要素の一つである。
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+Vdiode+RGND2D*Icdmg)
− (Rs*Icdms+Vpmos+RVDD1*Icdms)
となる。
図4(a)は、本発明の第2の形態に係る半導体集積回路の概略構成を示す、回路図である。本形態の半導体集積回路は、第1電源系回路として素子数が多くあるいは面積の大きいデジタル回路を備え、第2電源系回路として素子数が少なくあるいは面積の小さいアナログ回路を備えている。アナログ回路の一部はアナログ・マクロとして設計されたものであり、アナログ・マクロは、その内部に第1電源によって動作する第1電源系入出力回路部を備えている。図4において、401はデジタル回路部、402はアナログ・マクロである。アナログ・マクロは、アナログ内部回路403と、入出力回路部404を備えている。
本発明にかかる第3の実施形態について、図5を参照して説明する。図5は、本形態の半導体集積回路装置の概略構成を示す回路図である。図5において、501は第1電源系電源配線106と第1電源系グランド配線109との間に接続されたVDD1−GND1間保護素子、502は、第2電源系電源配線113と第2電源系グランド配線116との間に接続されたVDD2−GND2間保護素子である。電源保護素子は、ESD印加時において、電源とグランド間の電位差がクランプ電位以上に大きくなると、電源とグランド間の電位をクランプ電位にクランプする。保護素子は、トランジスタを利用したクランプ素子など、広く知られた様々な素子を利用することができる。
本発明にかかる第4の実施形態について、図6を参照して説明する。図6は、本形態の半導体集積回路装置の概略構成を示す回路図である。本形態の半導体集積回路装置は、異なる電源系の電源とグランド間にESD保護素子が設けられている。図6において、601は、第1電源系電源配線106と第2電源系グランド配線116との間に接続されたVDD1−GND2間保護素子である。602は、第2電源系電源配線113と第1電源系グランド配線109との間に接続されたVDD2−GND1間保護素子である。
本発明にかかる第5の実施形態について、図7を参照して説明する。図7は、本形態の半導体集積回路装置の概略構成を示す回路図である。本形態の半導体集積回路装置は、同一電源系の電源とグランド間にESD保護素子が設けられている。図7において、701は第1電源系電源配線106と第1電源系グランド配線109との間に接続されたVDD1−GND1間保護素子、702は、第2電源系電源配線113と第2電源系グランド配線116との間に接続されたVDD2−GND2間保護素子である。保護素子として利用される素子は、実施の形態4において説明したものと同様である。
上記の実施の形態1−5において、1つのチップ内において異なる電源系から電力を供給される複数の回路が形成されたSoC(System On Chip)を例としてESD保護に関する説明が行われた。以下の実施形態においては、一つのパッケージ内に複数のチップが実装されるSIP(System In Package)におけるESD保護について説明を行う。まず、SIPのいくつかの態様について説明を行う。尚、上記の実施の形態1−5において説明されたESD保護に関する発明は、以下に説明されるSIPに適用することが可能である。また、上記実施の形態及びSIPにおいて、上記実施形態における電源配線とグランド配線を入れ替えた回路構成に、本発明を適用することが可能である。
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+RGND12*Iesd +RGN2D*Iesd)-Vpmos
となる。
ゲート酸化膜の破壊直前の電圧をVgsmaxとすると、ゲート酸化膜が破壊されない条件は、
RGND12<(Vgsmax+Vpmos-Vpower)/Iesd-RGND1-RGND1D-RGN2D
となる。
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+RGND12*Icdmg
+RGND2D*Icdmg)−(Rs*Icdms+Vpmos+RVDD1*Icdms)
となる。ゲート酸化膜が破壊されない条件は、
RGND12<(Vgsmax+Vpmos-Vpower)/Icdmg
-(RGND1+RGND1D+RGND2D)+(Rs+RVDD1)*Icdms/Icdmg
となる。
図11は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図11は、図9に示されたSIPに適用される回路構成を平面図に展開して示している。図11において、1110は第1チップ、1120は第2チップ、1130は第1及び第2チップが実装される組み立て基板である。第1チップ1110は、電源電位を供給する第1チップ電源配線1111と、グランド電位を供給する第1チップグランド配線1112と有している。第1チップ電源配線1111と第1チップグランド配線1112の間において、第1のチップの回路部に電力が供給される。図には明示していないが、第1のチップの回路部は、第2チップ1120の入出力回路部と信号の入力及び/もしくは出力を行うインターフェースとしての入出力回路部と、主要回路としての内部回路部を含んでいる。
図12は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図12は、図10に示されたSIPに適用される回路構成を平面図に展開して示している。第2チップへの電源及びグランド電位の供給は、第1チップ内の配線を介して行われる。図12に示すように、第1チップ1210は、第1回路部1211と第2回路部1212を備えている。第1回路部1211と第2回路部1212は、異なる電源系に含まれている。これらの電位値は、同一もしくは異なるものであることができる。第1回路部1211へは第1チップの第1電源配線1213及び第1グランド配線1214から電力が供給される。第1チップの第2回路部1212へは、第1チップの第2電源配線1215及び第2グランド配線1216から電力が供給される。第1及び第2電源配線1213、1215、第1及び第2グランド配線1214、1216は、ボンディング・パッド1113を介して、外部と接続されている。
図13は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図13は、図10に示されたSIPに適用される回路構成を平面図に展開して示している。第1チップ1310は、主要回路の一つである第1内部回路部1311と、主要回路の一つである第2内部回路部1312を備えている。第1内部回路部1311と第2内部回路部1312は、異なる電源系に含まれている。これらの電位値は、同一もしくは異なるものであることができる。
図14は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図14は、図11に示された回路構成に加え、チップ間において、第1チップ及び第2チップの入出回路部を迂回して形成された電源配線及びグランド配線経路を備えている。尚、図11における保護回路1129を介した接続は、本例ではなされていない。図14を参照して、第1チップ1110は、内部回路部1411と、第2チップ1120との間で信号の入力及び/もしくは出力を行う入出力回路部1412と、を有している。内部回路部1411と入出力回路部1412の電源及びグランドは共通化されており、これら回路部は、電源配線1111とグランド配線1112の間において電力を供給されている。
図15は、本形態における半導体集積回路装置の回路構成の概略を説明するブロック図である。図15は、図13に示された回路構成に加え、第1チップの入出力回路部と第2チップの入出力回路部の電源・グランド配線を、チップ間接続を介して直接に接続する配線経路が形成されている。図15を参照して、1511は、第1チップ1310において、内部回路部1311と入出力回路部との間のレベルシフタである。第2チップは内部回路1521と、第1チップとの間で信号の入力及び/もしくは出力を行う入出力回路部1522を有している。第2チップの入出力回路部1522は、第1チップの入出力回路部1317との間で信号の入力及び/もしくは出力を行う。
図16は、図15に示された回路構成において、第1チップの入出力回路部1317付近の好ましい回路構成を示している。図16において、1601は入出力回路部内の各回路要素、1602は各回路要素の第2チップ1320とのチップ間信号接続点である。各回路要素1601には、電源配線1512及びグランド配線1513から電力が供給されている。1603は、第2チップの内部力回路部1521へ電源電位を供給する電源配線1318の接続点を示して、1604は、第2チップの内部回路部1521へグランド電位を供給するグランド配線1319の接続点を示している。接続点1603、1604は、第1チップの入出力回路部1317と外部接続点(ボンディング・パッド1131)との間に形成される。
尚、上記図11−15を参照して、SIPにおける回路構成について説明したが、図11−15において、チップ内の異なる電源・グランド間、電源・電源間、あるいはグランド・グランド間に保護回路を形成することができる。上記説明においてこれらは省略されているが、これら保護回路を有する回路構成に本発明を適用することが、もちろん可能である。
本発明に係る半導体集積回路装置の設計方法について説明する。上記実施の形態において、高いESD耐量を得ることができるLSIチップ回路構成が説明された。これら回路構成を得るためには、LSIチップの設計段階において、EDS耐量を考慮した設計を行うことが必要となる。一つには、レイアウト設計のためにESDサージ電流が抜ける経路上の抵抗を小さくする回路構成を予め作りこむことで、高いESD耐量を持つLSIを、LSIの内部回路構成によらず、自動レイアウト設計することが可能となる。あるいは、ESDサージ電流パスが入出力回路部の接続点を迂回するように自動レイアウト設計されることで、高いESD耐量のLSIチップを設計することができる。本発明に係る半導体集積回路装置を設計するために、ESD耐量が弱い箇所を見つけ出すことが必要となる。複数の電源系を備える回路においては、異なる電源系間で信号の受け渡しを行う入出力回路部見つけ出すことが必要であり、特に、異なる電源系から信号を入力するトランジスタを見つけることが重要である。
Claims (14)
- 第1の電力供給配線と、
第2の電力供給配線と、
前記第1及び第2の電力供給配線の間において電力を供給される第1電源系回路と、
第3の電力供給配線と、
第4の電力供給配線と、
前記第3及び第4の電力供給配線の間において電力を供給される第2電源系回路と、を備え、
前記第1電源系回路は、デジタル回路部と第1の入出力回路部とを備え、
前記第2電源系回路は、前記デジタル回路部と比較して素子数が少なくあるいは面積の小さいアナログ回路部と、前記第1の入出力回路部との間において信号の入力又は出力を行う第2の入出力回路部と、を備え、
前記第2の電力供給配線と前記第4の電力供給配線とは、所定電圧以上において導通する第1の保護回路を介して接続されており、
前記第1の入出力回路部、前記第2の入出力回路部、前記アナログ回路部及び前記第1の保護回路は、一つのアナログ・マクロとして設計されており、
前記第1の入出力回路部近傍に前記第2の入出力回路部が配置され、かつ、
前記第1の入出力回路部と前記第2の入出力回路部とは、前記第1電源系回路と前記第2電源系回路との境界に配置されていることを特徴とする半導体集積回路装置。 - 前記第1電源系回路は、当該第1電源系回路内に形成された第1の入出力回路部とともにハードマクロ化され、
前記第2電源系回路は、当該第2電源系回路内に形成された第2の入出力回路部とともにハードマクロ化されていることを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第1の電力供給配線と前記第2の電力供給配線とは、所定電圧以上において導通する第2の保護回路を介して接続され、前記第3の電力供給配線と前記第4の電力供給配線とは、所定電圧以上において導通する第3の保護回路を介して接続されている、請求項1又は2に記載の半導体集積回路装置。
- 前記第1の入出力回路部及び/もしくは、前記第2の入出力回路部は、入力信号を受けるゲートを保護するクランプ素子を備えている、請求項1〜3のいずれか一項に記載の半導体集積回路装置。
- 前記第2の入出力回路部は、前記第2の電力供給配線と前記第4の電力供給配線の接続点近傍において、前記第4の電力供給配線と接続される、請求項1又は2に記載の半導体集積回路装置。
- 前記第1の入出力回路部は、前記第2の電力供給配線と前記第4の電力供給配線の接続点近傍において、前記第2の電力供給配線と接続される、請求項5に記載の半導体集積回路装置。
- 前記第2の電力供給配線と前記第4の電力供給配線の接続点近傍において、第1の外部接続パッドが前記第4の電力供給配線と接続されている、請求項1又は2に記載の半導体集積回路装置。
- 前記第2の電力供給配線と前記第4の電力供給配線の接続点近傍において、第2の外部接続パッドが前記第2の電力供給配線と接続されている、請求項1又は2に記載の半導体集積回路装置。
- 前記第1の外部接続パッドと前記第4の電力供給配線との接続点は、前記第2の入出力回路部と前記第4の電力供給配線との接続点と、前記2の電力供給配線と前記第4の電力供給配線の接続点との間にある、請求項7に記載の半導体集積回路装置。
- 前記第2の外部接続パッドと前記第2の電力供給配線との接続点は、前記第1の入出力回路部と前記第2の電力供給配線との接続点と、前記2の電力供給配線と前記第4の電力供給配線の接続点との間にある、請求項8に記載の半導体集積回路装置。
- 前記第1の電力供給配線は、所定電圧以上において導通する第2の保護回路を介して、前記第2の電力供給配線と前記第4の電力供給配線の接続点近傍において、前記第2の電力供給配線に接続されている請求項1又は2に記載の半導体集積回路装置。
- 前記第1の電力供給配線は、所定電圧以上において導通する第2の保護回路を介して前記第2の電力供給配線に接続され、
前記第1の電力供給配線と前記第2の電力供給配線との接続点は、前記第1の入出力回路部と前記第2の電力供給配線との接続点と、前記第2の電力供給配線と前記第4の電力供給配線の接続点との間にある、請求項1又は2に記載の半導体集積回路装置。 - 前記第4の電力供給配線に接続される外部接続パッドをさらに備え、
前記第1の電力供給配線は、所定電圧以上において導通する第2の保護回路を介して前記第4の電力供給配線に接続され、
前記第1の電力供給配線と前記第4の電力供給配線との接続点は、前記第2の入出力回路部と前記第4の電力供給配線との接続点と、前記第4の電力供給配線と前記外部接続パッドの接続点との間にある、請求項1又は2に記載の半導体集積回路装置。 - 前記第2の入出力回路部と前記第4の電力供給配線との接続点は、前記第2の電力供給配線と前記第4の電力供給配線との接続点と、前記第4の電力供給配線と前記外部接続パッドの接続点との間にある、請求項13に記載の半導体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004050744A JP4708716B2 (ja) | 2003-02-27 | 2004-02-26 | 半導体集積回路装置、半導体集積回路装置の設計方法 |
US11/244,877 US7312517B2 (en) | 2003-02-27 | 2005-10-06 | System-in-package type semiconductor device |
US11/977,463 US20080283986A1 (en) | 2003-02-27 | 2007-10-25 | System-in-package type semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003050251 | 2003-02-27 | ||
JP2003050251 | 2003-02-27 | ||
JP2004050744A JP4708716B2 (ja) | 2003-02-27 | 2004-02-26 | 半導体集積回路装置、半導体集積回路装置の設計方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010259998A Division JP5341866B2 (ja) | 2003-02-27 | 2010-11-22 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004282058A JP2004282058A (ja) | 2004-10-07 |
JP4708716B2 true JP4708716B2 (ja) | 2011-06-22 |
Family
ID=33301793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004050744A Expired - Lifetime JP4708716B2 (ja) | 2003-02-27 | 2004-02-26 | 半導体集積回路装置、半導体集積回路装置の設計方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7312517B2 (ja) |
JP (1) | JP4708716B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3796034B2 (ja) * | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
JP2006053662A (ja) * | 2004-08-10 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 多重プロセッサ |
JP4327113B2 (ja) * | 2005-02-25 | 2009-09-09 | Okiセミコンダクタ株式会社 | 異電源間インターフェースおよび半導体集積回路 |
JP2007036029A (ja) * | 2005-07-28 | 2007-02-08 | Oki Electric Ind Co Ltd | 半導体装置 |
JP4986459B2 (ja) * | 2006-01-24 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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JP4993941B2 (ja) * | 2006-04-27 | 2012-08-08 | パナソニック株式会社 | 半導体集積回路及びこれを備えたシステムlsi |
JP2008060196A (ja) * | 2006-08-30 | 2008-03-13 | Oki Electric Ind Co Ltd | 半導体装置及びその設計方法 |
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Publication number | Publication date |
---|---|
US20060103421A1 (en) | 2006-05-18 |
US20080283986A1 (en) | 2008-11-20 |
US7312517B2 (en) | 2007-12-25 |
JP2004282058A (ja) | 2004-10-07 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100430 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110317 |
|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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EXPY | Cancellation because of completion of term |