JP4671739B2 - 半導体集積回路装置及びこれに備えるi/oセル - Google Patents
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Description
以下、本発明の実施形態1の半導体集積回路装置を図3に基づいて説明する。
図4は前記実施形態1の変形例1を示す。
図5は本発明の実施形態2を示す。
図6は本発明の実施形態2の変形例1を示す。
図7は本発明の実施形態2の変形例2を示す。
続いて、本発明の実施形態3を図8に基づいて説明する。
図9は実施形態3の変形例1を示す。
図10は実施形態4を示す。
図11及び図12は、前記実施形態4の変形例1及び変形例2を示す。
2 入力回路
3 出力回路
4 プルアップ/プルダウン回路
5、27 ESD保護回路
6 入力制御回路
7 出力制御回路
8 出力電流切替制御回路(制御回路)
9 プルアップ/プルダウン・オン/オフ制御回路
(制御回路)
10 プルアップ/プルダウン切替制御回路(制御回路)
11 レベルダウン回路(レベルシフト回路)
12a〜12c、
13a〜13c レベルアップ回路(レベルシフト回路)
14 高速動作ブロック
15 DC動作ブロック
16 内部論理回路
18 機能部
19 制御部
20 レベルシフト部
21、
21A、21B 入出力セル(I/Oセル)
22 入力セル(I/Oセル)
23 電源供給セル(I/Oセル)
24 スペースセル(I/Oセル)
25 コーナーセル(I/Oセル)
26 デッドスペース
30a〜30c、
31a〜31c、
33a〜33c、
35a〜35c、
39a〜39c 配線
101 I/O領域
102 内部論理回路領域
Claims (23)
- 内部論理回路と、
前記内部論理回路の外周囲に位置するI/O領域に配置され、外部信号とのインターフェースを行なう複数のI/Oセルとを備えた半導体集積回路装置において、
前記複数のI/Oセルのうち少なくとも1個の所定のI/Oセルは、少なくとも1個のレベルシフト回路を有し、
前記所定のI/Oセルのレベルシフト回路は、自己のI/Oセルの外部であって且つ前記I/O領域内の所定箇所に配置される
ことを特徴とする半導体集積回路装置。 - 前記請求項1記載の半導体集積回路装置において、
前記所定のI/Oセルのレベルシフト回路は、
前記I/O領域内の所定箇所にて、配線を通じて前記内部論理回路と接続されると共に、他の配線を通じて自己のI/Oセルと接続される
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記所定のI/Oセルは、
前記内部論理回路と外部との間で信号を入力及び出力する入出力セルである
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記所定のI/Oセルは、
前記内部論理回路の信号を外部に出力する出力セルである
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記所定のI/Oセルは、
外部の信号を前記内部論理回路に入力する入力セルである
ことを特徴とする半導体集積回路装置。 - 前記請求項2記載の半導体集積回路装置において、
前記所定のI/Oセルのレベルシフト回路は、
前記内部論理回路の高速動作と等しい高速動作は要求されず、且つ、前記内部論理回路からの信号を外部信号電圧にアップシフトするレベルアップ回路である
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記I/O領域に配置されるI/Oセルには、電源供給セルを含み、
前記所定のI/Oセルのレベルシフト回路が配置されるI/O領域内の所定箇所は、
前記電源供給セルの内部である
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記I/O領域に配置されるI/Oセルには、所定の2個のI/Oセルの隙間を埋めるスペースセルを含み、
前記所定のI/Oセルのレベルシフト回路が配置されるI/O領域内の所定箇所は、
前記スペースセルの内部である
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記I/O領域に配置されるI/Oセルには、前記I/O領域の縦辺と横辺とを繋ぐコーナーセルを含み、
前記所定のI/Oセルのレベルシフト回路が配置されるI/O領域内の所定箇所は、
前記コーナーセルの内部である
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記I/O領域に配置されるI/Oセルには、外部の信号を前記内部論理回路に入力する入力セルを含み、
前記所定のI/Oセルのレベルシフト回路が配置されるI/O領域内の所定箇所は、
前記入力セルの内部である
ことを特徴とする半導体集積回路装置。 - 前記請求項1記載の半導体集積回路装置において、
前記所定のI/Oセルは、前記レベルシフト回路と接続され且つ高速動作が要求されない制御回路を有し、
前記制御回路は、前記レベルシフト回路と共に、自己のI/Oセルの外部であって且つ前記I/O領域内の所定箇所に配置される
ことを特徴とする半導体集積回路装置。 - 前記請求項11記載の半導体集積回路装置において、
前記制御回路は、
自己のI/Oセルからの出力電流能力を切り替える出力電流切替制御回路である
ことを特徴とする半導体集積回路装置。 - 前記請求項11記載の半導体集積回路装置において、
前記制御回路は、
自己のI/Oセルが有する端子の電位をH又はLに固定するプルアップ又はプルダウン機能を使用するか否かを切り替えるオン/オフ制御回路である
ことを特徴とする半導体集積回路装置。 - 前記請求項11記載の半導体集積回路装置において、
前記制御回路は、
自己のI/Oセルが有する端子の電位をH又はLに固定するプルアップ/プルダウン切替制御回路である
ことを特徴とする半導体集積回路装置。 - 前記請求項1又は2記載の半導体集積回路装置において、
前記所定のI/Oセルは、複数個であり、
前記複数個の所定のI/Oセルが各々有する少なくとも1個のレベル変換回路は、前記複数個の所定のI/Oセル間で相互共用され、
前記共用されたレベル変換回路が、自己のI/Oセルの外部であって且つ前記I/O領域内の所定箇所に配置される
ことを特徴とする半導体集積回路装置。 - 前記請求項2記載の半導体集積回路装置において、
前記I/O領域内の所定箇所に配置されたレベルシフト回路は、
前記I/O領域の外部に配置された配線を通じて自己のI/Oセルと接続される
ことを特徴とする半導体集積回路装置。 - 前記請求項2記載の半導体集積回路装置において、
前記I/O領域内の所定箇所に配置されたレベルシフト回路は、
前記I/O領域の上方に配置された配線を通じて自己のI/Oセルと接続される
ことを特徴とする半導体集積回路装置。 - 半導体集積回路装置の周囲に位置するI/O領域に配置されるI/Oセルであって、
自己のI/Oセルは、自己の機能以外の機能のためのレベルシフト回路を備えた
ことを特徴とするI/Oセル。 - 前記請求項18記載のI/Oセルにおいて、
更に、前記レベルシフト回路に接続される制御回路を備えた
ことを特徴とするI/Oセル。 - 前記請求項18記載のI/Oセルにおいて、
前記I/Oセルは電源供給セルである
ことを特徴とするI/Oセル。 - 前記請求項18記載のI/Oセルにおいて、
前記I/Oセルは、所定の2個のI/Oセルの隙間を埋めるスペースセルである
ことを特徴とするI/Oセル。 - 前記請求項18記載のI/Oセルにおいて、
前記I/Oセルは、前記I/O領域の縦辺と横辺とを繋ぐコーナーセルである
ことを特徴とするI/Oセル。 - 前記請求項18記載のI/Oセルにおいて、
前記I/Oセルは、外部の信号を前記内部論理回路に入力する入力セルである
ことを特徴とするI/Oセル。
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