JPH04268818A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH04268818A JPH04268818A JP3028904A JP2890491A JPH04268818A JP H04268818 A JPH04268818 A JP H04268818A JP 3028904 A JP3028904 A JP 3028904A JP 2890491 A JP2890491 A JP 2890491A JP H04268818 A JPH04268818 A JP H04268818A
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- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 4
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 4
- 230000006641 stabilisation Effects 0.000 abstract description 3
- 238000011105 stabilization Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Logic Circuits (AREA)
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、レベルシフト回路に関
し、特に、ＭＯＳトランジスタで構成されたレベルシフ
ト回路に関する。
し、特に、ＭＯＳトランジスタで構成されたレベルシフ
ト回路に関する。
【０００２】
【従来の技術】従来のレベルシフト回路は、図３に示す
ように、第１の導電型トランジスタＱ３、Ｑ６及び第２
の導電型トランジスタＱ１、Ｑ４を有し、トランジスタ
Ｑ３、Ｑ１及びトランジスタＱ４、Ｑ６のドレインはそ
れぞれ接続され、各接続点は対をなす第２の導電型トラ
ンジスタＱ１、Ｑ４のゲートにそれぞれ接続されている
。トランジスタＱ３のゲートには入力ＩＮが、トランジ
スタＱ６のゲートには入力ＩＮがインバータＩＮＶによ
り反転された信号が入力される。
ように、第１の導電型トランジスタＱ３、Ｑ６及び第２
の導電型トランジスタＱ１、Ｑ４を有し、トランジスタ
Ｑ３、Ｑ１及びトランジスタＱ４、Ｑ６のドレインはそ
れぞれ接続され、各接続点は対をなす第２の導電型トラ
ンジスタＱ１、Ｑ４のゲートにそれぞれ接続されている
。トランジスタＱ３のゲートには入力ＩＮが、トランジ
スタＱ６のゲートには入力ＩＮがインバータＩＮＶによ
り反転された信号が入力される。
【０００３】次に図３に示された回路の動作について説
明する。
明する。
【０００４】信号ＩＮが“レベル”の場合にはトランジ
スタＱ３は“オフ”状態となり、Ａ点の電位は、トラン
ジスタＱ６のＣ点が“Ｈ”レベルとなることにより、Ｂ
点の電位が“Ｌ”レベルとなり、トランジスタＱ１のゲ
ートが“Ｌ”レベルとなることにより“Ｈ”レベルとな
る。信号ＩＮが“Ｈ”レベルに変化した場合には、まず
、トランジスタＱ３が“オン”し、次にトランジスタＱ
６が“オフ”することにより、Ａ点の電位が“Ｌ”レベ
ルとなり、次にＢ点の電位が“Ｈ”レベルとなる。
スタＱ３は“オフ”状態となり、Ａ点の電位は、トラン
ジスタＱ６のＣ点が“Ｈ”レベルとなることにより、Ｂ
点の電位が“Ｌ”レベルとなり、トランジスタＱ１のゲ
ートが“Ｌ”レベルとなることにより“Ｈ”レベルとな
る。信号ＩＮが“Ｈ”レベルに変化した場合には、まず
、トランジスタＱ３が“オン”し、次にトランジスタＱ
６が“オフ”することにより、Ａ点の電位が“Ｌ”レベ
ルとなり、次にＢ点の電位が“Ｈ”レベルとなる。
【０００５】従って、Ａ点及びＢ点の電位つまり、トラ
ンジスタＱ４、Ｑ１のゲート電位は、相対するトランジ
スタＱ３、Ｑ６の“オン”状態により決定されるために
、トランジスタＱ１、Ｑ３またはトランジスタＱ４、Ｑ
６が同時に“オン”する時間が長くなり、貫通電流が多
くなる。また、この貫通電流によりＡ点及びＢ点の電位
安定が遅くなるために、レベルシフト回路として応答ス
ピードが悪くなる。
ンジスタＱ４、Ｑ１のゲート電位は、相対するトランジ
スタＱ３、Ｑ６の“オン”状態により決定されるために
、トランジスタＱ１、Ｑ３またはトランジスタＱ４、Ｑ
６が同時に“オン”する時間が長くなり、貫通電流が多
くなる。また、この貫通電流によりＡ点及びＢ点の電位
安定が遅くなるために、レベルシフト回路として応答ス
ピードが悪くなる。
【０００６】
【発明が解決しようとする課題】以上説明したように、
上述した従来のレベルシフト回路では、信号の変化時に
大きな貫通電流が流れ、この貫通電流がレベルシフトの
応答をさらに悪くしている。
上述した従来のレベルシフト回路では、信号の変化時に
大きな貫通電流が流れ、この貫通電流がレベルシフトの
応答をさらに悪くしている。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決し、応答速度を向上させることを可
能とした新規なレベルシフト回路を提供することにある
。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決し、応答速度を向上させることを可
能とした新規なレベルシフト回路を提供することにある
。
【０００８】
【課題を解決するための手段】上記目的を達成する為に
、本発明に係るレベルシフト回路は、第１導電型のトラ
ンジスタと第２導電型の第１のトランジスタのドレイン
及びゲートがそれぞれ接続された２組のトランジスタ対
を有し、前記第１導電型の各トランジスタのソースはグ
ランドに接続され、前記第２導電型の各第１のトランジ
スタの各ソースには各ゲートが前記対をなすトランジス
タの各ドレイン接続点と接続され各ソースが第１の電源
に接続された第２導電型の第２のトランジスタ対の各ド
レインが接続されて構成され、前記第１導電型のトラン
ジスタ及び前記第２導電型の第１のトランジスタのゲー
ト対には第２の電源レベル信号と該第２の電源レベル信
号の反転信号がそれぞれ入力されることを特徴としてい
る。
、本発明に係るレベルシフト回路は、第１導電型のトラ
ンジスタと第２導電型の第１のトランジスタのドレイン
及びゲートがそれぞれ接続された２組のトランジスタ対
を有し、前記第１導電型の各トランジスタのソースはグ
ランドに接続され、前記第２導電型の各第１のトランジ
スタの各ソースには各ゲートが前記対をなすトランジス
タの各ドレイン接続点と接続され各ソースが第１の電源
に接続された第２導電型の第２のトランジスタ対の各ド
レインが接続されて構成され、前記第１導電型のトラン
ジスタ及び前記第２導電型の第１のトランジスタのゲー
ト対には第２の電源レベル信号と該第２の電源レベル信
号の反転信号がそれぞれ入力されることを特徴としてい
る。
【０００９】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１０】図１は、本発明による第１の実施例を示す
回路構成図である。
回路構成図である。
【００１１】図１を参照するに、Ｐ型トランジスタＱ２
、Ｑ５及びＮ型トランジスタＱ３、Ｑ６のドレイン及び
ゲートをそれぞれ接続し、２対のインバータを構成し、
各インバータの電源側には、Ｐ型トランジスタＱ１、Ｑ
４が接続され、トランジスタＱ１、Ｑ４のゲートにはイ
ンバータの出力が接続されたたすきがけ構成とされてい
る。
、Ｑ５及びＮ型トランジスタＱ３、Ｑ６のドレイン及び
ゲートをそれぞれ接続し、２対のインバータを構成し、
各インバータの電源側には、Ｐ型トランジスタＱ１、Ｑ
４が接続され、トランジスタＱ１、Ｑ４のゲートにはイ
ンバータの出力が接続されたたすきがけ構成とされてい
る。
【００１２】次に図１に示された本発明による第１の実
施例の動作について説明する。
施例の動作について説明する。
【００１３】まず、信号ＩＮが“Ｌ”レベルの場合の状
態を考える。信号ＩＮが“Ｌ”の場合にはＣ点は“Ｈ”
となり、トランジスタＱ６が“オン”するためにＢ点の
電位が“Ｌ”となり、トランジスタＱ１が“オン”し、
トランジスタＱ２も“オン”状態にあるために、Ａ点は
“Ｈ”レベルとなる。Ａ点が“Ｈ”の時にはトランジス
タＱ４は“オフ”状態であり、定常状態となる。
態を考える。信号ＩＮが“Ｌ”の場合にはＣ点は“Ｈ”
となり、トランジスタＱ６が“オン”するためにＢ点の
電位が“Ｌ”となり、トランジスタＱ１が“オン”し、
トランジスタＱ２も“オン”状態にあるために、Ａ点は
“Ｈ”レベルとなる。Ａ点が“Ｈ”の時にはトランジス
タＱ４は“オフ”状態であり、定常状態となる。
【００１４】次に信号ＩＮが“Ｈ”に変化した場合につ
いて考える。信号ＩＮが“Ｈ”になると、トランジスタ
Ｑ３が“オン”するために、Ａ点は“Ｌ”になる。この
時トランジスタＱ１のゲート電圧（Ｂ点）はまだ“Ｌ”
レベルにあるために、トランジスタＱ１、Ｑ２、Ｑ３に
貫通電流が流れるが、トランジスタＱ２のゲート電位Ｉ
Ｎは“Ｈ”レベルとなっているために、トランジスタＱ
２は高抵抗化しているので貫通電流が制限される。また
、貫通電流が少なくなるために、Ａ点の電位が急速に“
Ｌ”レベルになり、トランジスタＱ４を“オフ”状態に
する。従って、出力ＯＵＴの電位の安定が速い。
いて考える。信号ＩＮが“Ｈ”になると、トランジスタ
Ｑ３が“オン”するために、Ａ点は“Ｌ”になる。この
時トランジスタＱ１のゲート電圧（Ｂ点）はまだ“Ｌ”
レベルにあるために、トランジスタＱ１、Ｑ２、Ｑ３に
貫通電流が流れるが、トランジスタＱ２のゲート電位Ｉ
Ｎは“Ｈ”レベルとなっているために、トランジスタＱ
２は高抵抗化しているので貫通電流が制限される。また
、貫通電流が少なくなるために、Ａ点の電位が急速に“
Ｌ”レベルになり、トランジスタＱ４を“オフ”状態に
する。従って、出力ＯＵＴの電位の安定が速い。
【００１５】信号ＩＮが“Ｌ”に変化した場合には、逆
の動作となり、トランジスタＱ４、Ｑ５、Ｑ６に流れる
貫通電流がトランジスタＱ５により制限されるために、
出力ＯＵＴの電位安定が速くなる。
の動作となり、トランジスタＱ４、Ｑ５、Ｑ６に流れる
貫通電流がトランジスタＱ５により制限されるために、
出力ＯＵＴの電位安定が速くなる。
【００１６】トランジスタＱ２、Ｑ５の動作は、電源電
位ＶＤＤ２ とＶＤＤ１ の差が小さい場合に特に有効
となり、スレッシホルド電位が１．０Ｖ程度とした場合
に、ＶＤＤ１ ＝３．０Ｖ、ＶＤＤ２ ＝５．０Ｖで動
作させた時には、ほぼ貫通電流をＣＭＯＳ構成のインバ
ータレベルにまで低減させることができる。
位ＶＤＤ２ とＶＤＤ１ の差が小さい場合に特に有効
となり、スレッシホルド電位が１．０Ｖ程度とした場合
に、ＶＤＤ１ ＝３．０Ｖ、ＶＤＤ２ ＝５．０Ｖで動
作させた時には、ほぼ貫通電流をＣＭＯＳ構成のインバ
ータレベルにまで低減させることができる。
【００１７】図４は、従来回路と本発明のタイミングチ
ャート及び消費電流を示したものである。
ャート及び消費電流を示したものである。
【００１８】図２は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１９】図２を参照するに、本第２の実施例による
回路は、第１の実施例の極性を全て逆にし、電源電圧を
負レベルとしたものである。
回路は、第１の実施例の極性を全て逆にし、電源電圧を
負レベルとしたものである。
【００２０】動作は、前記した第１の実施例と同様であ
るが、負電圧へのレベルシフトとなる。一般に、Ｐ型ト
ランジスタはＮ型トランジスタに比べて駆動能力が小さ
いために、Ｐ型トランジスタＱ３、Ｑ６をＮ型トランジ
スタに対して大きく作らなければならず、レベルシフト
回路は面積的に大きくなる。また、第１の実施例の電流
制限トランジスタＱ２、Ｑ５がＰ型トランジスタである
のに対し、本第２の実施例による回路はＮ型トランジス
タであるために、トランジスタサイズを小さくすること
が可能となる。
るが、負電圧へのレベルシフトとなる。一般に、Ｐ型ト
ランジスタはＮ型トランジスタに比べて駆動能力が小さ
いために、Ｐ型トランジスタＱ３、Ｑ６をＮ型トランジ
スタに対して大きく作らなければならず、レベルシフト
回路は面積的に大きくなる。また、第１の実施例の電流
制限トランジスタＱ２、Ｑ５がＰ型トランジスタである
のに対し、本第２の実施例による回路はＮ型トランジス
タであるために、トランジスタサイズを小さくすること
が可能となる。
【００２１】従って、第２の実施例は第１の実施例に比
べ、回路の占有面積の増加率を最小限におさえることが
可能である。
べ、回路の占有面積の増加率を最小限におさえることが
可能である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
従来のレベルシフト回路でトランジスタのチャネル抵抗
を利用することにより、貫通電流を小さくし、応答スピ
ードを速くできるという効果が得られ、電池駆動の機器
等に利用可能である。
従来のレベルシフト回路でトランジスタのチャネル抵抗
を利用することにより、貫通電流を小さくし、応答スピ
ードを速くできるという効果が得られ、電池駆動の機器
等に利用可能である。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図３】従来における回路図である。
【図４】本発明及び従来回路の各部における信号波形及
び貫通電流波形を示す図である。
び貫通電流波形を示す図である。
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６…ＭＯＳトランジ
スタ ＩＮ…入力 ＯＵＴ…出力 ＩＮＶ…インバータ ＶＤＤ１ 、ＶＤＤ２ …電源電圧 Ａ、Ｂ、Ｃ、Ｄ、Ｅ…回路内接点
スタ ＩＮ…入力 ＯＵＴ…出力 ＩＮＶ…インバータ ＶＤＤ１ 、ＶＤＤ２ …電源電圧 Ａ、Ｂ、Ｃ、Ｄ、Ｅ…回路内接点
Claims (1)
- 【請求項１】 第１導電型のトランジスタと第２導電
型の第１のトランジスタのドレイン及びゲートがそれぞ
れ接続された２組のトランジスタ対を有し、前記第１導
電型の各トランジスタのソースはグランドに接続され、
前記第２導電型の各第１のトランジスタの各ソースには
各ゲートが前記対をなすトランジスタの各ドレイン接続
点と接続され各ソースが第１の電源に接続された第２導
電型の第２のトランジスタ対の各ドレインが接続された
構成とし、前記第１導電型のトランジスタ及び前記第２
導電型の第１のトランジスタのゲート対には第２の電源
レベル信号と該第２の電源レベル信号の反転信号がそれ
ぞれ入力されることを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028904A JPH04268818A (ja) | 1991-02-22 | 1991-02-22 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028904A JPH04268818A (ja) | 1991-02-22 | 1991-02-22 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268818A true JPH04268818A (ja) | 1992-09-24 |
Family
ID=12261401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028904A Pending JPH04268818A (ja) | 1991-02-22 | 1991-02-22 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268818A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359243A (en) * | 1993-04-16 | 1994-10-25 | Altera Corporation | Fast TTL to CMOS level converting buffer with low standby power |
| JP2000285406A (ja) * | 1999-03-31 | 2000-10-13 | Sanyo Electric Co Ltd | 磁気ヘッド駆動回路および磁気記録装置 |
| US6249145B1 (en) | 1997-12-26 | 2001-06-19 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6542143B1 (en) | 1996-02-28 | 2003-04-01 | Seiko Epson Corporation | Method and apparatus for driving the display device, display system, and data processing device |
| US6873312B2 (en) | 1995-02-21 | 2005-03-29 | Seiko Epson Corporation | Liquid crystal display apparatus, driving method therefor, and display system |
| US7006068B2 (en) | 2001-10-03 | 2006-02-28 | Nec Corporation | Sampling level converter circuit, 2-phase and multiphase expanding circuit, and display device |
| WO2006126728A1 (en) * | 2005-05-27 | 2006-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2008152845A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | 半導体記憶装置 |
| JP2009060676A (ja) * | 2001-12-13 | 2009-03-19 | Xilinx Inc | 低電圧での能力を備えた高速出力回路 |
-
1991
- 1991-02-22 JP JP3028904A patent/JPH04268818A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359243A (en) * | 1993-04-16 | 1994-10-25 | Altera Corporation | Fast TTL to CMOS level converting buffer with low standby power |
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| US6392439B2 (en) | 1997-12-26 | 2002-05-21 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6504400B2 (en) | 1997-12-26 | 2003-01-07 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6677780B2 (en) | 1997-12-26 | 2004-01-13 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6853217B2 (en) | 1997-12-26 | 2005-02-08 | Renesas Technology Corp. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US6249145B1 (en) | 1997-12-26 | 2001-06-19 | Hitachi, Ltd. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US8674745B2 (en) | 1997-12-26 | 2014-03-18 | Renesas Electronics Corporation | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US7091767B2 (en) | 1997-12-26 | 2006-08-15 | Renesas Technology Corp. | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US8139332B2 (en) | 1997-12-26 | 2012-03-20 | Renesas Electronics Corporation | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US7944656B2 (en) | 1997-12-26 | 2011-05-17 | Renesas Electronics Corporation | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| US7403361B2 (en) | 1997-12-26 | 2008-07-22 | Renesas Technology | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit |
| JP2000285406A (ja) * | 1999-03-31 | 2000-10-13 | Sanyo Electric Co Ltd | 磁気ヘッド駆動回路および磁気記録装置 |
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| US7978787B2 (en) | 2005-05-27 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006126728A1 (en) * | 2005-05-27 | 2006-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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