JP3701942B2 - レベル変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，異なる電源電圧によって動作するデジタル回路のインタフェースをとるためのレベル変換回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化がすすむにつれて許容されるゲート酸化膜耐圧は下がってきており，０．３５μｍ程度の微細プロセスでは３．３Ｖ程度の電源電圧で動作し，さらに最先端の０．１８μｍ程度の微細プロセスでは１．８Ｖ程度の電源電圧が用いられる。従来，この０．１８μｍの微細プロセスでは３．３Ｖ動作の回路とインタフェースをするために１．８Ｖ程度の電源電圧が許容されるトランジスタと３．３Ｖ程度の電源電圧が許容されるトランジスタの両方を形成して１．８Ｖから３．３Ｖへの信号レベル変換を行っている。
【０００３】
（第１の従来技術）
図１０は第１の従来技術として，特開平４−１５０４１１号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路は，同図に示すように，高電圧電源ＶＤＤ（３．３Ｖ）によって動作するラッチ回路２００を備え，このラッチ回路２００のノードＮ１１，Ｎ１２とグランドの間にはＮＭＯＳ２１１，ＮＭＯＳ２１２がそれぞれ接続されている。ＮＭＯＳ２１１のゲートには，低電圧電源ＶＣＣ（１．８Ｖ）で動作する回路からの信号ＩＮが印加され，ＮＭＯＳ２１２のゲートには低電圧電源ＶＣＣで動作するインバータ２１３により駆動された信号ＩＮの反転信号が印加される。ラッチ回路２００のノードＮ１１，Ｎ１２が各々３．３Ｖ，０Ｖのとき，信号ＩＮが３．３ＶになるとＮＭＯＳ２１１がオンしてＮＭＯＳ２１２はオフする。その結果，ノードＮ１１は０Ｖに，ノードＮ１２は３．３Ｖになり，入力信号ＩＮは１．８Ｖから３．３Ｖへ変換されラッチ回路２００のＮ１２からラッチされた出力信号が得られる。
【０００４】
（第２の従来技術）
図１１は第２の従来技術として，特開平６−２１６７５２に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路はゲート酸化膜耐圧が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，このレベル変換回路はＭＯＳトランジスタ３００〜３１３からなるレベル変換部と，ＭＯＳトランジスタ３１４〜３１７からなる出力部とで構成されている。レベル変換部は低電圧（ＶＣＣ：３Ｖ）電源系の信号ＩＮを入力してノードＮ２１，Ｎ２２にレベル変換用信号を出力する。出力部は前記レベル変換部からの制御信号を受けて高電圧（ＶＤＤ：５Ｖ）電源系の信号として０Ｖ〜５Ｖの振幅を有する出力信号ＯＵＴ１と，中間電位〜５Ｖの振幅を有する出力信号ＯＵＴ２と，０Ｖ〜中間電位の振幅を有する出力信号ＯＵＴ３とを出力するようになっている。
【０００５】
出力イネーブル信号ＯＥ，およびその反転信号ＯＥＢに，各々Ｈレベル，Ｌレベルが入力されている場合について説明する。入力信号ＩＮがＬレベルになるとＰＭＯＳ３０６，３０７がオンし，ＮＭＯＳ３０５，３１２がオフする。その結果，ノードＮ２３，Ｎ２４はＨレベルになり，ＮＭＯＳ３０４がオンし，ＮＭＯＳ３０２のソース電位が下がり，ＮＭＯＳ３０２，ＰＭＯＳ３０１の電流経路が形成される。ノードＮ２５はプルダウンされ，ＰＭＯＳ３０８がオンする。ＰＭＯＳ３０８がオンするとノードＮ２１がＨレベルになるとともに，ＰＭＯＳ３０９はオンしＮＭＯＳ３１０のソース電位を高電位ＶＤＤまでプルアップする。また，ノードＮ２４がＨレベルになると，ＮＭＯＳ３１１は出力イネーブル信号ＥＢがＨレベルであるから，オンしており，ノードＮ２２はＨレベルになり，出力信号ＯＵＴ３は０Ｖになる。ノードＮ２１がＨレベルになるとＰＭＯＳ３１４はオフして出力信号ＯＵＴ２は中間電位となる。出力信号ＯＵＴ１は，出力信号ＯＵＴ３が０ＶなのでＮＭＯＳ３１６がオンして，０Ｖになる。
【０００６】
一方，入力信号ＩＮがＨレベルになると，ＮＭＯＳ３０５，３１２がオンし，ＰＭＯＳ３０６，３０７がオフして，ノードＮ２２，Ｎ２３の電位はプルダウンされ，ＮＭＯＳ３１７がオフする。ノードＮ２４はＮＭＯＳ３１１がオンなのでプルダウンされ，ＰＭＯＳ３０９，ＮＭＯＳ３１０の電流経路がされる。そうしてノードＮ２１がプルダウンされるとＰＭＯＳ３１４がオンするとともに，ＰＭＯＳ３００がオンしてノードＮ２５がプルアップされる。そうして出力信号ＯＵＴ１には５Ｖ，出力信号ＯＵＴ２には５Ｖ，出力信号ＯＵＴ３には中間電位が出力される。
【０００７】
（第３の従来技術）
図１２は第３の従来技術として，特許第３２５８２２９号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路もゲート酸化膜耐性が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，高電圧が印加される高電圧電源（ＶＤＤ：５Ｖ）と出力ノードＮ１の間に直列接続されたＰＭＯＳ１１，１２，ならびに出力ノードＮ１とグランドの間に直列接続されたＮＭＯＳ１３，１４を有し，プルアップ用として機能するＰＭＯＳ１１のゲートはノードＮ４に接続され，プルダウン用として機能するＮＭＯＳ１４のゲートに前記高電圧よりも低い低電圧（ＶＣＣ：３Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１２，およびＮＭＯＳ１３の各ゲートに低電圧が共通して印加されるＣＭＯＳ回路１０と，前記高電圧電源ＶＤＤと出力ノードＮ３の間に接続されゲートがノードＮ４に接続されたＰＭＯＳ３１，および出力ノードＮ３と低電源電圧ＶＣＣとの間に接続され，ＣＭＯＳ回路１０の出力ノードＮ１にゲートが接続されるＰＭＯＳ３２を有する中間回路３０と，前記高電圧電源ＶＤＤと出力ノードＮ４の間に接続されゲートがノードＮ３に接続されたＰＭＯＳ４１，および出力ノードＮ４と低電源電圧ＶＣＣとの間に接続され，出力信号ＯＵＴ１がゲートに印加されるＰＭＯＳ４２を有する中間回路４０と，前記高電圧電源ＶＤＤと出力ノードＮ２の間に直列接続されたＰＭＯＳ２１，２２，ならびに出力ノードＮ２とグランドの間に直列接続されたＮＭＯＳ２３，２４を有し，プルアップ用として機能するＰＭＯＳ２１のゲートはノードＮ３に接続され，プルダウン用として機能するＮＭＯＳ２４のゲートに前記入力信号ＩＮの反転信号が印加され，ＰＭＯＳ２２，およびＮＭＯＳ２３の各ゲートに低電圧ＶＣＣが共通して印加されるＣＭＯＳ回路２０とを備えた回路である。
【０００８】
この回路の動作を以下に説明する。入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，これによって，ＰＭＯＳ３２がオンする結果，ＰＭＯＳ４１，２１もオンする。一方，入力信号の反転信号によりＮＭＯＳ２４がオフし，これによってＰＭＯＳ４２もオフする。したがって，高電圧レベル（ＶＤＤ）の出力信号が出力される。この状態では，ＰＭＯＳ１１，３１，４２とＮＭＯＳ２４がオフ状態なので直流電流パスは存在しない。一方，入力信号ＩＮが低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖレベル）へ変化した場合は，ＮＭＯＳ２４がオンし，これによってＰＭＯＳ４２がオンする結果，ＰＭＯＳ１１，３１もオンする。そして入力信号の反転信号によりＮＭＯＳ１４がオフし，これによってＰＭＯＳ３２もオフする。したがって，グランドレベル（０Ｖレベル）の出力信号が出力される。この状態では，ＰＭＯＳ２１，４１，３２とＮＭＯＳ１４がオフ状態なので直流電流パスは存在しない。
【０００９】
【特許文献１】
特開平４−１５０４１１号公報
【特許文献２】
特開平６−２１６７５２号公報
【特許文献３】
特許第３２５８２２９号公報
【００１０】
【発明が解決しようとする課題】
しかしながら，上記従来のレベル変換回路では次のような問題点があった。
すなわち，第１の従来技術（図１０）ではラッチ回路２００を構成する２個のインバータの各トランジスタ，およびＮＭＯＳ２１１，ＮＭＯＳ２１２をともに高電圧電源の電圧レベルよりも高いゲート酸化膜耐圧を有するトランジスタとする必要があった。このため，ゲート酸化膜を厚くして，ゲート長を長くして高電圧に耐えるＭＯＳトランジスタを，レベル変換回路に用いるために集積回路のチップ上に部分的に形成することになり，製造プロセスが複雑になるという問題点があった。
【００１１】
一方，第２の従来技術（図１１）ではゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけでレベル変換回路を構成できる。しかし，ＰＭＯＳ３１４のゲート酸化膜耐圧を高電圧レベル（ＶＤＤ）よりも低く抑えるためにＰＭＯＳ３０９がオフしていく効果を利用してＰＭＯＳ３１４のゲート電圧（ノードＮ２１）の振幅を制限している。つまりＰＭＯＳ３０９のゲート電圧には電位ＶＢが加えられているため，ノードＮ２１の論理はＬレベルであるが，電位は（ＶＢ＋Ｖｔｈ）までしか下がらない。ただし，ＶｔｈはＰＭＯＳのしきい値電圧である。このＰＭＯＳ３０９がオフしていきノードＮ２１の電位が（ＶＢ＋Ｖｔｈ）へ自然と安定する減少を用いるため高速な動作ができないという問題点がある。
【００１２】
また，ＰＭＯＳ３１４のゲート電圧（ノードＮ２１の電位）はＶＤＤ−（ＶＢ＋Ｖｔｈ）となり，（ＶＢ＋Ｖｔｈ）が３Ｖよりも高いとするとゲート電圧は低い値となる。したがって，出力部の負荷駆動能力が低下するという問題点もあった。また，出力信号ＯＵＴ１が０Ｖから５Ｖに立ち上がる場合，つまり，ＮＭＯＳ３１７がオフし，ＰＭＯＳ３１４がオンしたとき，ＰＭＯＳ３１５のソース電位は急峻にプルアップされるため，ＰＭＯＳ３１５のゲート−ソース間電圧ＶｇｓはＰＭＯＳ３１４に流れる電流に等しくなるような電圧になり，ＰＭＯＳ３１４のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。同様に，出力信号ＯＵＴ１が５Ｖから０Ｖに立ち下がる場合，つまり，ＰＭＯＳ３１４がオフし，ＮＭＯＳ３１７がオンしたとき，ＮＭＯＳ３１６のソース電位は急峻にプルダウンされるため，ＮＭＯＳ３１６のゲート−ソース間電圧ＶｇｓはＮＭＯＳ３１７に流れる電流に等しくなるような電圧になり，ＮＭＯＳ３１６のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題もあった。
【００１３】
また，第３の従来技術（図１２）でもゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけでレベル変換回路を構成できる。しかしながら，ＣＭＯＳ回路１０のＰＭＯＳ１１，１２のオン抵抗をＮＭＯＳ１３，１４のオン抵抗よりも大きく設定し，ＣＭＯＳ回路２０のＰＭＯＳ２１，２２のオン抵抗をＮＭＯＳ２３，２４のオン抵抗よりも大きく設定するとともに，中間回路３０のＰＭＯＳ３１のオン抵抗をＰＭＯＳ３２のオン抵抗よりも大きく設定し，中間回路４０のＰＭＯＳ４１のオン抵抗をＰＭＯＳ４２のオン抵抗よりも大きく設定するようにしているため，以下のような問題点がある。
【００１４】
入力信号ＩＮがグランドレベルから低電圧レベル（ＶＣＣ）になると，ＮＭＯＳ１３，１４のオン抵抗がＰＭＯＳ１１，１２のオン抵抗よりも小さいので出力ノードＮ１の電位は急峻に立ち下がり，ＰＭＯＳ１２のソース−ドレイン間電圧は，ＰＭＯＳ１１に流れる電流と等しい電流がＰＭＯＳ１２に流れるようなゲート−ソース電圧をＶｇｓとして，ＶＣＣ＋Ｖｇｓとなり，ソース−ドレイン間電圧は過渡的にＶＣＣ以上になる。同様にＰＭＯＳ３２のゲート−ソース間電圧は，ＰＭＯＳ３１に流れる電流と等しい電流がＰＭＯＳ３２に流れるようなゲート−ソース電圧をＶｇｓとして，（ＶＣＣ＋Ｖｇｓ）程度となり，ゲート−ソース間電圧は過渡的にＶＣＣ以上になる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加され，また低電圧電源系において推奨される電圧を超える電圧が過渡的にゲート−ソース間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題があった。
【００１５】
また，出力ノードＮ３が立ち下がることにより，ＰＭＯＳ２１のオン電流でＰＭＯＳ２２を経由して出力ノードＮ２をプルアップするので２つのＰＭＯＳ（第１のＰＭＯＳ，第２のＰＭＯＳとする）を高電圧電源ＶＤＤと低電圧電源ＶＣＣの間に直列に接続して高電圧電源ＶＤＤにソースが接続される第１のＰＭＯＳのゲートを出力ノードＮ３に，低電圧電源ＶＣＣにドレインが接続される第２のＰＭＯＳのゲートを出力ノードＮ２に接続して後続の出力段を駆動するバッファを構成した場合，第２のＰＭＯＳがまだオン状態のときに第１のＰＭＯＳがオン状態に入るので貫通電流が高電圧電源ＶＤＤから低電圧電源ＶＣＣに流れ，無駄な消費電力が増加するという問題点があった。
【００１６】
また，上記特許文献３（特許第３２５８２２９号公報）では，半導体集積回路の出力段を駆動する場合，出力段の各トランジスタは通常，数１００μｍのゲート幅を有しており，これを駆動するバッファの各トランジスタのゲート幅を小さくして貫通電流を小さくすると高速性が損なわれるという問題点もあった。
【００１７】
本発明は，従来のレベル変換回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，高速に動作し，加えて負荷駆動能力の低下も抑えることの可能な，新規かつ改良されたレベル変換回路を提供することである。
【００１８】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，レベル変換回路であって，第１のＣＭＯＳ回路（１０）と，第１の中間回路（３０）と，第２の中間回路（４０）と，第２のＣＭＯＳ回路（２０）と，第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）と，第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）とを備えたことを特徴とするレベル変換回路が提供される（請求項１）。
【００１９】
第１のＣＭＯＳ回路（１０）は，高電圧が印加される高電圧電源と第１の出力ノードとの間に直列接続された第１および第２のＰチャネル型ＭＯＳトランジスタ（１１，１２），ならびに第１の出力ノードとグランドとの間に直列接続された第１および第２のＮチャネル型ＭＯＳトランジスタ（１３，１４）を備え，プルアップ用として機能する第１のＰチャネル型ＭＯＳトランジスタのゲートに第１の信号が印加され，プルダウン用として機能する第２のＮチャネル型ＭＯＳトランジスタのゲートに高電圧よりも低い低電圧とグランド電圧との間の振幅を有する入力信号が印加され，第２のＰチャネル型ＭＯＳトランジスタ，および第１のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加される。
【００２０】
第１の中間回路（３０）は，高電圧電源と第２の出力ノードとの間に接続され第１の信号がゲートに印加される第３のＰチャネル型ＭＯＳトランジスタ（３１），および第２の出力ノードと低電圧が印加される低電圧電源との間に接続され第１の信号がゲートに印加される第３のＮチャネル型ＭＯＳトランジスタ（３２）を有する。
【００２１】
第２の中間回路（４０）は，高電圧電源と第３の出力ノードとの間に接続され第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＰチャネル型ＭＯＳトランジスタ（４１），および第３の出力ノードと低電圧電源との間に接続され第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＮチャネル型ＭＯＳトランジスタ（４２）を有し，第３の出力ノードより第１の信号を出力する。
【００２２】
第２のＣＭＯＳ回路（２０）は，高電圧電源と第４の出力ノードとの間に直列接続された第５および第６のＰチャネル型ＭＯＳトランジスタ（２１，２２），ならびに第４の出力ノードとグランドとの間に直列接続された第５および第６のＮチャネル型ＭＯＳトランジスタ（２３，２４）を備え，プルアップ用として機能する第５のＰチャネル型ＭＯＳトランジスタのゲートに第１の中間回路の第２の出力ノードの電位を有する信号が印加され，プルダウン用として機能する第６のＮチャネル型ＭＯＳトランジスタのゲートに入力信号の反転信号が印加され，第６のＰチャネル型ＭＯＳトランジスタ，および第５のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され第４の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【００２３】
第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）は，直列接続された第１，第２のＰチャネル型ＭＯＳトランジスタの共通ノードと第１の中間回路の第２の出力ノードとの間に接続され第１のＣＭＯＳ回路の第１の出力ノードの電位がゲートに印加される。
【００２４】
第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）は，直列接続された第５，第６のＰチャネル型ＭＯＳトランジスタの共通ノードと第２の中間回路の第３の出力ノードとの間に接続され第２のＣＭＯＳ回路の第４の出力ノードの電位がゲートに印加される。
【００２５】
かかる構成によれば，各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにラッチ回路をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第２の従来技術（図１１）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。特に，完全空乏型ＳＯＩデバイスでは構造上ソース−ドレイン間耐圧が低いという課題があり，ソース−ドレイン間に過電圧がかからない本発明は，極めて有用である。
【００２６】
本発明の第２の観点にかかるレベル変換回路は，以下の構成を採用する。
上記第１の観点にかかるレベル変換回路においては，第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）のゲートには，第１の出力ノードの電位が印加され，第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のゲートには，第４の出力ノードの電位が印加されている。この点，本発明の第２の観点にかかるレベル変換回路は，第７のＰチャネル型ＭＯＳトランジスタのゲート（５１ｐ）および第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のゲートに低電圧の電位が印加されることを特徴とするものである（請求項７）。
【００２７】
かかる構成によれば，第７のＰチャネル型ＭＯＳトランジスタおよび第８のＰチャネル型ＭＯＳトランジスタのゲート酸化膜への負荷がさらに軽減されるという効果が得られる。
【００２８】
上記第１または第２の観点にかかるレベル変換回路において，以下のような応用が可能である。
【００２９】
各ＭＯＳトランジスタのオン抵抗を以下のように設定することが可能である（請求項２，８）。
▲１▼第１のＣＭＯＳ回路（１０）における第１のＰチャネル型ＭＯＳトランジスタ（１１）のオン抵抗は第２のＰチャネル型ＭＯＳトランジスタ（１２）のオン抵抗よりも大きく設定し，第２のＮチャネル型ＭＯＳトランジスタ（１４）のオン抵抗は第１のＮチャネル型ＭＯＳトランジスタ（１３）のオン抵抗よりも大きく設定する。
▲２▼第２のＣＭＯＳ回路（２０）における第５のＰチャネル型ＭＯＳトランジスタ（２１）のオン抵抗は第６のＰチャネル型ＭＯＳトランジスタ（２２）のオン抵抗よりも大きく設定し，第６のＮチャネル型ＭＯＳトランジスタ（２４）のオン抵抗は第５のＮチャネル型ＭＯＳトランジスタ（２５）のオン抵抗よりも大きく設定する。
▲３▼第１の中間回路（３０）の第３のＰチャネル型ＭＯＳトランジスタ（３１）のオン抵抗は第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）のオン抵抗よりも大きく設定する。
▲４▼第２の中間回路（４０）の第４のＰチャネル型ＭＯＳトランジスタ（４１）のオン抵抗は第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のオン抵抗よりも大きく設定する。
【００３０】
かかる構成によれば，各トランジスタのソース−ドレイン間に，過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高いレベル変換回路が構成できる。
【００３１】
また，第１の中間回路の第３のＮチャネル型ＭＯＳトランジスタ（３２），および第２の中間回路の第４のＮチャネル型ＭＯＳトランジスタ（４２）のサブストレートをそれぞれのソース側に接続して，他のＮチャネル型ＭＯＳトランジスタのサブストレートと分離することも可能である（請求項３，９）。
また，第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ），および第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のサブストレートをソース，またはドレイン側に接続して，他のＰチャネル型ＭＯＳトランジスタのサブストレートと分離することが可能である（請求項４，１０）。
【００３２】
かかる構成によれば，第３のＮチャネル型ＭＯＳトランジスタ（３２），および第４のＮチャネル型ＭＯＳトランジスタ（４２）を基板から電気的に分離されたＰウエル領域に形成し，また，第７，第８のＰチャネル型ＭＯＳトランジスタ（５１ｐ，５２ｐ）を他のＰＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２），および第７，第８のＰチャネル型ＭＯＳトランジスタ（５１ｐ，５２ｐ）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００３３】
また，各Ｐチャネル型ＭＯＳトランジスタ，および各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成された構成とすることも可能である（請求項５，１１）。かかる構成によれば，貫通電流が少なく，かつ高速な出力回路を実現できるという効果が得られる。
【００３４】
また，第１の信号は高電圧と低電圧の間の振幅を有する信号であり，該第１の信号を出力信号と独立して外部へ出力する構成とすることも可能である（請求項６，１２）。かかる構成によれば，高速に動作し，加えて負荷駆動能力の低下も抑えられる。また，レベル変換回路の応用範囲を広くすることができる。
【００３５】
本発明の第３の観点にかかるレベル変換回路は，上記第１の観点にかかるレベル変換回路の第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）および第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）の代わりに，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）を備えたものである。そして，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）のゲートに高電圧の電位が印加されることを特徴とするものである（請求項１３）。
【００３６】
かかる構成によれば，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）の各ゲートを高電圧レベル（ＶＤＤ）に接続して，第１のＣＭＯＳ回路（１０）および第２のＣＭＯＳ回路（２０）にて構成されるラッチ回路への書き込みをする構成としたので，Ｐチャネル型ＭＯＳトランジスタで構成した場合よりもオン抵抗を小さくできるので，レイアウトに要する素子面積を削減できるという効果が得られる。
【００３７】
上記第３の観点にかかるレベル変換回路において，以下のような応用が可能である。
【００３８】
各ＭＯＳトランジスタのオン抵抗を以下のように設定することが可能である（請求項１４）。
▲１▼第１のＣＭＯＳ回路（１０）における第１のＰチャネル型ＭＯＳトランジスタ（１１）のオン抵抗は第２のＰチャネル型ＭＯＳトランジスタ（１２）のオン抵抗よりも大きく設定し，第２のＮチャネル型ＭＯＳトランジスタ（１４）のオン抵抗は第１のＮチャネル型ＭＯＳトランジスタ（１３）のオン抵抗よりも大きく設定する。
▲２▼第２のＣＭＯＳ回路（２０）における第５のＰチャネル型ＭＯＳトランジスタ（２１）のオン抵抗は第６のＰチャネル型ＭＯＳトランジスタ（２２）のオン抵抗よりも大きく設定し，第６のＮチャネル型ＭＯＳトランジスタ（２４）のオン抵抗は第５のＮチャネル型ＭＯＳトランジスタ（２５）のオン抵抗よりも大きく設定する。
▲３▼第１の中間回路（３０）の第３のＰチャネル型ＭＯＳトランジスタ（３１）のオン抵抗は第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）のオン抵抗よりも大きく設定する。
▲４▼第２の中間回路（４０）の第４のＰチャネル型ＭＯＳトランジスタ（４１）のオン抵抗は第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）のオン抵抗よりも大きく設定する。
【００３９】
かかる構成によれば，各トランジスタのソース−ドレイン間に，過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高いレベル変換回路が構成できる。
【００４０】
また，第１の中間回路の第３のＮチャネル型ＭＯＳトランジスタ（３２），および第２の中間回路の第４のＮチャネル型ＭＯＳトランジスタ（４２）のサブストレートをそれぞれのソース側に接続して，他のＮチャネル型ＭＯＳトランジスタのサブストレートと分離することも可能である（請求項１５）。
また，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ），および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）のサブストレートをソース，またはドレイン側に接続して，他のＰチャネル型ＭＯＳトランジスタのサブストレートと分離することが可能である（請求項１６）。
【００４１】
かかる構成によれば，第３のＮチャネル型ＭＯＳトランジスタ（３２），および第４のＮチャネル型ＭＯＳトランジスタ（４２）を基板から電気的に分離されたＰウエル領域に形成し，また，第７，第８のＮチャネル型ＭＯＳトランジスタ（５１ｎ，５２ｎ）を他のＮＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２），および第７，第８のＮチャネル型ＭＯＳトランジスタ（５１ｎ，５２ｎ）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００４２】
また，各Ｐチャネル型ＭＯＳトランジスタ，および各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成された構成とすることも可能である（請求項１７）。かかる構成によれば，貫通電流が少なく，かつ高速な出力回路を実現できるという効果が得られる。
【００４３】
また，第１の信号は高電圧と低電圧の間の振幅を有する信号であり，該第１の信号を出力信号と独立して外部へ出力する構成とすることも可能である（請求項１８）。かかる構成によれば，高速に動作し，加えて負荷駆動能力の低下も抑えられる。また，レベル変換回路の応用範囲を広くすることができる。
【００４４】
また，本発明の他の観点によれば，低電圧が印加される低電圧電源とグランドとの間に接続され，低電圧とグランド電圧との間の振幅を有する信号を出力する低電圧系回路と，低電圧系回路から出力された信号を低電圧よりも高い高電圧とグランド電圧との振幅を有する信号に変換するレベル変換回路とを備えた半導体集積回路において，レベル変換回路は，上記第１〜第３のいずれかの観点にかかるレベル変換回路で構成したことを特徴とする半導体集積回路が提供される。
【００４５】
なお上記において，括弧書きで記した構成要素は，理解を容易にするため，後述の実施形態における対応する構成要素を記したに過ぎず，本発明がこれに限定されるものではない。
【００４６】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるレベル変換回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００４７】
（第１の実施の形態）
図１は，第１の実施の形態にかかるレベル変換回路の構成を示す回路図である。
レベル変換回路は，図１に示したように，ＣＭＯＳ回路１０（本発明の第１のＣＭＯＳ回路の一例）と，中間回路インバータ３０（本発明の第１の中間回路の一例）と，中間回路インバータ４０（本発明の第２の中間回路の一例）と，ＣＭＯＳ回路２０（本発明の第２のＣＭＯＳ回路の一例）と，ＰＭＯＳ５１ｐ（本発明の第７のＰチャネル型ＭＯＳトランジスタの一例）と，ＰＭＯＳ５２ｐ（本発明の第８のＰチャネル型ＭＯＳトランジスタの一例）を備えて構成されている。以下，順に説明する。
【００４８】
（ＣＭＯＳ回路１０）
ＣＭＯＳ回路１０は，高電圧が印加される高電圧電源ＶＤＤ（例えば３．３Ｖ）と出力ノードＮ１との間に直列接続されたＰＭＯＳ１１，１２と，出力ノードＮ１とグランドの間に直列接続されたＮＭＯＳ１３，１４を有する。プルアップ用として機能するＰＭＯＳ１１のゲートはノードＮ４に接続され，プルダウン用として機能するＮＭＯＳ１４のゲートに高電圧ＶＤＤよりも低い低電圧ＶＣＣ（例えば１．８Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１２およびＮＭＯＳ１３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００４９】
（中間回路インバータ３０）
中間回路インバータ３０は，高電圧電源ＶＤＤと出力ノードＮ３の間に接続されゲートがノードＮ４に接続されたＰＭＯＳ３１と，出力ノードＮ３と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ４に接続されたＮＭＯＳ３２を有する。
【００５０】
（中間回路インバータ４０）
中間回路インバータ４０は，高電圧電源ＶＤＤと出力ノードＮ４の間に接続されゲートがノードＮ３に接続されたＰＭＯＳ４１と，出力ノードＮ４と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ３に接続されたＮＭＯＳ４２を有する。
【００５１】
（ＣＭＯＳ回路２０）
ＣＭＯＳ回路２０は，高電圧電源ＶＤＤと出力ノードＮ２の間に直列接続されたＰＭＯＳ２１，２２と，出力ノードＮ２とグランドの間に直列接続されたＮＭＯＳ２３，２４を有する。プルアップ用として機能するＰＭＯＳ２１のゲートはノードＮ３に接続され，プルダウン用として機能するＮＭＯＳ２４のゲートに入力信号ＩＮの反転信号ＩＮ２が印加され，ＰＭＯＳ２２，およびＮＭＯＳ２３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００５２】
（ＰＭＯＳ５１ｐ）
ＰＭＯＳ５１ｐは，ＣＭＯＳ回路１０の出力ノードＮ１にゲートが接続されドレインがＣＭＯＳ回路１０のＰＭＯＳ１２のソースに接続されソースがノードＮ３に接続される。
【００５３】
（ＰＭＯＳ５２ｐ）
ＰＭＯＳ５２ｐは，出力信号ＯＵＴ１がゲートに接続されドレインがＣＭＯＳ回路２０のＰＭＯＳ２２のソースに接続されソースがノードＮ４に接続される。
【００５４】
上記構成において，中間回路インバータ３０，４０はラッチ回路を形成し，ＰＭＯＳ５１ｐ，５２ｐを経由して書き込みが行われる。ＣＭＯＳ回路１０のＰＭＯＳ１２およびＮＭＯＳ１３は，それぞれＰＭＯＳ１１およびＮＭＯＳ１４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ１１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ１２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ１３のサブストレートはＮＭＯＳ１４のサブストレートと共通してグランドに接続される。
【００５５】
同様にＣＭＯＳ回路２０のＰＭＯＳ２２およびＮＭＯＳ２３は，それぞれＰＭＯＳ２１およびＮＭＯＳ２４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ２１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ２２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ２３のサブストレートはＮＭＯＳ２４のサブストレートと共通してグランドに接続される。
【００５６】
また，中間回路インバータ３０のＰＭＯＳ３１のサブストレートは高電圧電源に接続され，ＮＭＯＳ３２のサブストレートはグランドに接続される。
【００５７】
同様に，中間回路インバータ４０のＰＭＯＳ４１のサブストレートは高電圧電源に接続され，ＮＭＯＳ４２のサブストレートはグランドに接続される。
【００５８】
また，ＰＭＯＳ５１ｐ，およびＰＭＯＳ５２ｐのサブストレートはそれぞれ高電圧電源に接続される。
【００５９】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧ＶＣＣ以上であり，かつ電圧（ＶＤＤ−ＶＣＣ）以上であり，電圧ＶＤＤよりも小さい値となっている。以下の説明では，ＶＤＤ＞ＶＣＣ≧（ＶＤＤ−ＶＣＣ）の関係が成り立っているとして説明する。また，上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されている。
【００６０】
本実施の形態にかかるレベル変換回路は，以上のように構成されている。
次いで，レベル変換回路の動作について説明する。
【００６１】
（第１の実施の形態の動作）
入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＯＳ１３がオンし，出力ノードＮ１の電位はグランドレベルまで下がる。そしてＰＭＯＳ１２のソースが高電圧レベルにあればＰＭＯＳ１２はオンし，ＰＭＯＳ１２のソース電位は下がる。また，ＰＭＯＳ５１ｐはオンしノードＮ３の電位を下げる。これによって，ＰＭＯＳ４１，２１もオンする。
【００６２】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。また，ＰＭＯＳ５２ｐはオン状態からオフ状態に移行する。これによって出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。この状態では，ＰＭＯＳ１１，３１とＮＭＯＳ４２，２４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ低電圧レベル（ＶＣＣ），および高電圧レベル（ＶＤＤ）になる。
【００６３】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合は，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオンし，ＮＭＯＳ２３のソース電位が下がることによりＮＭＯＳ２３がオンし，出力ノードＮ２の電位はグランドレベルまで下がる。そしてＰＭＯＳ２２のソースは高電圧レベルにあるのでＰＭＯＳ２２はオンし，ＰＭＯＳ２２のソース電位は下がる。
また，ＰＭＯＳ５２ｐはオンしノードＮ４の電位を下げる。これによって，ＰＭＯＳ１１，３１もオンする。
【００６４】
一方，入力信号ＩＮによりＮＭＯＳ１４がオフし，ＰＭＯＳ１１からの電流により，ＰＭＯＳ１２のソース電位が上昇しＰＭＯＳ１２がオンし，出力ノードＮ１の電位は上昇する。また，ＰＭＯＳ５１ｐはオン状態からオフ状態に移行する。これによって出力ノードＮ３の電位が上昇し，ＮＭＯＳ４２がオンし，ＮＭＯＳ３２はオフする。したがって，グランドレベル（０Ｖ）が出力信号ＯＵＴ１に出力され，低電圧レベル（ＶＣＣ）が出力信号ＯＵＴ２に出力される。この状態では，ＰＭＯＳ２１，４１とＮＭＯＳ３２，１４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ，高電圧レベル（ＶＤＤ）および低電圧レベル（ＶＣＣ）になる。
【００６５】
また，中間回路インバータ３０，４０はラッチ回路を形成し，ＰＭＯＳ５１ｐ，５２ｐを経由して伝達された信号を各中間回路インバータ３０，４０のしきい値電圧を中心に増幅するように働き，書き込まれたデータをＰＭＯＳ５１ｐ，５２ｐを経由して電位を伝達するように動作する。
【００６６】
このような動作において，各ＭＯＳトランジスタのゲートとソースまたはドレインとの間に低電圧レベルＶＣＣ以上の電圧が印加されることはない。また，ゲートとサブストレートの間においても，上記ＮＭＯＳ３２，４２，およびＰＭＯＳ５１ｐ，５２ｐを除いて，低電圧レベルＶＣＣ以上の電圧が印加されることはない。ＭＯＳトランジスタがオンしてチャネルが形成されているときは，チャネルはソースと同電位になっているのでソース−サブストレート間電圧（ＶＣＣ）によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。
【００６７】
一方，ＭＯＳトランジスタがオフしてチャネルが形成されていないときには，ゲート−ソース間電圧Ｖｇｓとソース−サブストレート間電圧Ｖｓｂの和，Ｖｇｓ＋Ｖｓｂの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Ｖｓｂが増えると空乏層が広がり，ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からＶｓｂをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【００６８】
図２は，レベル変換回路の動作波形図である。（ａ）は図１に示した本実施の形態にかかるレベル変換回路の動作波形図であり，（ｂ）は図１１に示した第２の従来技術にかかるレベル変換回路の動作波形図である。図１のＯＵＴ２，Ｎ３はそれぞれ図１１のＮ２５，Ｎ２１に対応する。図１１のＶＢの電位は図１と同じ条件とするために低電圧レベルＶＣＣ（＝１．８Ｖ）としている。
【００６９】
図１１のＮ２５，Ｎ２１のＬｏｗレベルは低電圧レベルＶＣＣまでは下がらず，２．０Ｖになっている。Ｎ２１の立ち下がり波形は２．３Ｖ付近までは急峻に下がるが，それ以降はＰＭＯＳ３０１がオフしていくので緩やかになる。一方，Ｎ２１の立ち上がり波形はＰＭＯＳ３０７がオンして，ＰＭＯＳ３０８からの電流とともにノードＮ２４を充電するのでＮ２５の立ち上がり波形よりも急峻になり，図２（ａ）と比べても同程度である。
【００７０】
図１１のＰＭＯＳ３１４をオンさせるとき，Ｌｏｗレベルが下がりきらないこと，立ち下がりが２．３Ｖ付近から緩やかになってしまうことからＰＭＯＳ３１４が出力の負荷を十分に駆動できない。一方，図２（ａ）ではＯＵＴ２は高電圧ＶＤＤ−低電圧ＶＣＣ間の振幅を有しており，立ち下がり，立ち上がり波形も一瞬緩やかになるが問題とはならない。
【００７１】
（第１の実施の形態の効果）
以上のように，本実施の形態によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにラッチ回路をＣＭＯＳインバータで構成することにより，ＣＭＯＳインバータの各トランジスタにかかるゲート−ソース間電圧が過渡的にも低電圧レベル以下になるように構成できる。このようにして，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第２の従来技術（図１１）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。
【００７２】
また，第３の従来技術（図１２）の中間回路３０，４０のＰＭＯＳ３２，４２のソース−ゲート間電圧にはノードＮ３，またはＮ４が高電圧レベル（ＶＤＤ）から低電圧レベル（ＶＣＣ）になるとき過渡的に低電圧レベルＶＣＣを超える電圧がかかることがある。この点，本実施の形態では，ＭＯＳトランジスタとＣＭＯＳインバータとからなる中間回路により構成することにより，ＣＭＯＳインバータの各トランジスタにかかるゲート−ソース間電圧が過渡的にも低電圧レベル以下になるように構成できる。
【００７３】
（第２の実施の形態）
第２の実施の形態は上記第１の実施の形態において，ＣＭＯＳ回路１０のＰＭＯＳ１１のオン抵抗はＰＭＯＳ１２のオン抵抗よりも大きく設定し，ＮＭＯＳ１４のオン抵抗はＮＭＯＳ１３のオン抵抗よりも大きく設定し，同様にＣＭＯＳ回路２０のＰＭＯＳ２１のオン抵抗はＰＭＯＳ２２のオン抵抗よりも大きく設定し，ＮＭＯＳ２４のオン抵抗はＮＭＯＳ２３のオン抵抗よりも大きく設定するとともに，中間回路インバータ３０のＰＭＯＳ３１のオン抵抗はＰＭＯＳ５１ｐのオン抵抗よりも大きく設定し，中間回路インバータ４０のＰＭＯＳ４１のオン抵抗はＰＭＯＳ５２ｐのオン抵抗よりも大きく設定した回路である。
【００７４】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのソース−ドレイン間耐圧から制限される動作電圧は，各ＭＯＳトランジスタのしきい値電圧の絶対値の最大値をＶｔｈとして，電圧（ＶＣＣ＋Ｖｔｈ）よりも十分大きく，かつ電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈ）よりも十分大きく，電圧ＶＤＤよりも小さい値となっている。
【００７５】
（第２の実施の形態の動作）
まず，入力信号ＩＮがグランドレベルから低電圧レベル（ＶＣＣ）に変化する場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＳＯ１３がオンし，出力ノードＮ１の電位は高電圧レベル（ＶＤＤ）から下がってくる。このとき，ＮＭＯＳ１４のオン抵抗はＮＭＯＳ１３のオン抵抗よりも大きく設定したのでＮＭＯＳ１３のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度である。そしてＰＭＯＳ１２のソース電位は高電圧レベルにありゲートの電位は低電圧レベルＶＣＣであるのでＰＭＯＳ１２はオンしており，出力ノードＮ１の電位が低電圧レベルＶＣＣ程度になるまでＰＭＯＳ１２のドレイン−ソース間電圧は小さい電圧に保たれ，ＰＭＯＳ１２のソース電位は下がる。また，ＰＭＯＳ５１ｐはオンしノードＮ３の電位を下げる。
【００７６】
このとき，ＰＭＯＳ３１のオン抵抗はＰＭＯＳ５１ｐのオン抵抗よりも大きく設定したので，ＰＭＯＳ５１ｐのソース−ドレイン間に印加される電圧は小さく，また，ＰＭＯＳ１２のドレイン−ソース間電圧は小さい電圧に保たれているのでＰＭＯＳ５１ｐのゲート−ソース間電圧，およびゲート−ドレイン間電圧は低電圧レベルＶＣＣ程度以下に抑えられる。そして，ＰＭＯＳ４１，２１もオンする。
【００７７】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。このとき，ＮＭＯＳ２３はオン状態であり，出力ノードＮ２の電位が低電圧レベルＶＣＣ程度になるまでＮＭＯＳ２３のドレイン−ソース間電圧は小さい電圧に保たれ，そのときのＰＭＯＳ２２のゲート−ソース間電圧は，ＰＭＯＳ２１のオン抵抗をＰＭＯＳ２２のオン抵抗よりも大きく設定したので，ＰＭＯＳ２２のしきい値電圧を少し超える程度である。また，ＰＭＯＳ５２ｐはオン状態からオフ状態に移行する。
【００７８】
このとき，ＰＭＯＳ４１のオン抵抗はＰＭＯＳ５２ｐのオン抵抗よりも大きく設定したので，ＰＭＯＳ５２ｐのソース−ドレイン間に印加される電圧は小さく，また，ＰＭＯＳ２２のドレイン−ソース間電圧は小さい電圧に保たれているのでＰＭＯＳ５２ｐのゲート−ソース間電圧，およびゲート−ドレイン間電圧は，低電圧レベルＶＣＣ程度以下に抑えられる。そして出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。
【００７９】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合も，同様であるので重複説明を省略する。
【００８０】
上記のように，ＮＭＯＳ１３，２３のソース−ドレイン間には，そのしきい値電圧の最大値をＶｔｈｎとして，過渡状態であっても電圧（ＶＣＣ＋Ｖｔｈｎ）を少し超える程度の電圧が印加され，ＰＭＯＳ１２，２２のソース−ドレイン間には，そのしきい値電圧の絶対値の最大値をＶｔｈｐとして，電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈｐ）を少し超える程度の電圧が印加されるように構成した。
【００８１】
（第２の実施の形態の効果）
以上のように，第２の実施の形態によれば，上記各トランジスタのソース−ドレイン間に過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高いレベル変換回路が構成できる。
【００８２】
（第３の実施の形態）
図３は，第３の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第３の実施の形態は，上記第１の実施の形態，または第２の実施の形態において，中間回路インバータ３０のＮＭＯＳ３２，中間回路インバータ４０のＮＭＯＳ４２のサブストレートの接続構成をグランドから各ＮＭＯＳのソースに換え，ＰＭＯＳ５１ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ３に接続を換え，ＰＭＯＳ５２ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ４に接続を換えた構成にしたものである。上記ＮＭＯＳ３２，ＮＭＯＳ４２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【００８３】
（第３の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態において，ゲート−サブストレートの電圧が高電圧レベルＶＤＤであっても，ゲート酸化膜にかかる電圧は低電圧レベルＶＣＣ程度であることを説明した。
【００８４】
（第３の実施の形態の効果）
第３の実施の形態においてはＮＭＯＳ３２，およびＮＭＯＳ４２を基板から電気的に分離されたＰウエル領域に形成し，また，ＰＭＯＳ５１ｐ，５２ｐを他のＰＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，各ＮＭＯＳ３２，４２，およびＰＭＯＳ５１ｐ，５２ｐのゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，ＮＭＯＳ３２，およびＮＭＯＳ４２のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，ＮＭＯＳ３２，およびＮＭＯＳ４２の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００８５】
本実施の形態に用いた３重ウエル構造などの素子分離技術は，基板ノイズの低減やリーク電流の低減などを目的として，微細プロセスを用いたＬＳＩに採用されるようになってきており，数％のコスト高になるが，今後プロセスの微細化が進むにつれてますます採用されると期待され，本実施の形態の構造のためだけにプロセスが複雑になるようなことはない。
【００８６】
（第４の実施の形態）
図４は，第４の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第４の実施の形態は，上記第１の実施の形態，第２の実施の形態，または第３の実施の形態において，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを用いて構成される。図１におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図３に示した第３の実施の形態と同一に構成できる。
図４はボディはフローティング状態にして用いる場合を示す。
【００８７】
（第４の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態の説明において，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されていることを説明した。ＳＯＩ構造のウエハは表面のシリコン層の下に１００〜５００ｎｍ程度の厚さの酸化膜が埋め込み酸化膜として形成されて，各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも１０Ｖ以上の耐圧が確保されている。
【００８８】
（第４の実施の形態の効果）
第４の実施の形態においてはＳＯＩ構造のＭＯＳトランジスタを用いたことによって，ボブィ（サブストレート）をフローティング状態で使用でき，各ＭＯＳトランジスタのゲートとボディ（サブストレート）との電圧，ドレインと基板間の耐圧を考慮しなくて良い。また，ボディと基板の間の耐圧は先に説明したように，高電圧レベルＶＤＤに対し十分大きいので，最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。
【００８９】
また，素子領域を完全酸化膜分離としたので，各ＭＯＳトランジスタのソース，およびドレインの寄生容量が低減され，より高速な回路動作が期待できる。さらに本実施の形態に用いたＳＯＩ構造の素子分離により，基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【００９０】
（第５の実施の形態）
図５は，第５の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第５の実施の形態は，上記第１の実施の形態において，ＰＭＯＳ５１ｐのゲートの接続構成を出力ノードＮ１から低電圧電源に換え，ＰＭＯＳ５２ｐのゲートの接続構成を出力ノードＮ２から低電圧電源に換えた構成にしたものである。
【００９１】
（第５の実施の形態の動作）
入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＳＯ１３がオンし，出力ノードＮ１の電位はグランドレベルまで下がる。そしてＰＭＯＳ１２のソースが高電圧レベルにあればＰＭＯＳ１２はオンし，ＰＭＯＳ１２のソース電位は下がる。また，ＰＭＯＳ５１ｐはオンしているのでノードＮ３の電位を下がる。これによって，ＰＭＯＳ４１，２１もオンする。
【００９２】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。また，ＰＭＯＳ５２ｐはオフ状態からオン状態に移行する。これによって出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。この状態では，ＰＭＯＳ１１，３１とＮＭＯＳ４２，２４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ低電圧レベル（ＶＣＣ），および高電圧レベル（ＶＤＤ）になる。
【００９３】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合は，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオンし，ＮＭＯＳ２３のソース電位が下がることによりＮＭＯＳ２３がオンし，出力ノードＮ２の電位はグランドレベルまで下がる。そしてＰＭＯＳ２２のソースは高電圧レベルにあるのでＰＭＯＳ２２はオンし，ＰＭＯＳ２２のソース電位は下がる。また，ＰＭＯＳ５２ｐはオンしておりノードＮ４の電位を下げる。これによって，ＰＭＯＳ１１，３１もオンする。
【００９４】
一方，入力信号ＩＮによりＮＭＯＳ１４がオフし，ＰＭＯＳ１１からの電流により，ＰＭＯＳ１２のソース電位が上昇しＰＭＯＳ１２がオンし，出力ノードＮ１の電位は上昇する。また，ＰＭＯＳ５１ｐはオフ状態からオン状態に移行する。これによって出力ノードＮ３の電位が上昇し，ＮＭＯＳ４２がオンし，ＮＭＯＳ３２はオフする。したがって，グランドレベル（０Ｖ）が出力信号ＯＵＴ１に出力され，低電圧レベル（ＶＣＣ）が出力信号ＯＵＴ２に出力される。この状態では，ＰＭＯＳ２１，４１とＮＭＯＳ３２，１４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ，高電圧レベル（ＶＤＤ）および低電圧レベル（ＶＣＣ）になる。
【００９５】
このような動作において，ＰＭＯＳ５１ｐ，５２ｐを除いて，各ＭＯＳトランジスタに印加される電圧は第１の実施の形態と同様である。ＰＭＯＳ５１ｐ，５２ｐのゲートは低電圧レベルの電位に接続されたので，ゲートとソースまたはドレインとの間に印加される電圧は低電圧レベル以下であり，また，ゲートとサブストレートとの間の電圧も低電圧レベル以下である。
【００９６】
（第５の実施の形態の効果）
以上のように，第５の実施の形態によれば，ＰＭＯＳ５１ｐ，５２ｐのゲート電位を低電圧レベル（ＶＣＣ）で固定しているので，過渡応答においても低電圧レベルを超える電位が加わらないようになる。このようにして，ＰＭＯＳ５１ｐ，５２ｐのゲート酸化膜への負荷がさらに軽減されるという効果が得られる。
【００９７】
（第６の実施の形態）
図６は，第６の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第６の実施の形態は，上記第１の実施の形態において，ＰＭＯＳ５１ｐをＮＭＯＳ５１ｎに置換え，ＮＭＯＳ５１ｎのゲートの接続構成を出力ノードＮ１から高電圧電源に換え，ＰＭＯＳ５２ｐをＮＭＯＳ５２ｎに置換え，ＮＭＯＳ５２ｎのゲートの接続構成を出力ノードＮ２から高電圧電源に換えた構成にしたものである。また，上記第５の実施の形態に対しては，ＰＭＯＳ５１ｐをＮＭＯＳ５１ｎに置換え，ＮＭＯＳ５１ｎのゲートを高電圧電源に接続し，ＮＭＯＳ５１ｎのサブストレートをグランドレベルに接続し，ＰＭＯＳ５２ｐをＮＭＯＳ５２ｎに置換え，ＮＭＯＳ５２ｎのゲートを高電圧電源に接続し，ＮＭＯＳ５２ｎのサブストレートの接続構成を高電圧電源からグランドレベルに接続した構成にしたものである。
【００９８】
（第６の実施の形態の動作）
入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＳＯ１３がオンし，出力ノードＮ１の電位はグランドレベルまで下がる。そしてＰＭＯＳ１２のソースが高電圧レベルにあればＰＭＯＳ１２はオンし，ＰＭＯＳ１２のソース電位は下がる。また，ＮＭＯＳ５１ｎはオンしノードＮ３の電位を下げる。これによって，ＰＭＯＳ４１，２１もオンする。
【００９９】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。また，ＮＭＯＳ５２ｎはオン状態からオフ状態に移行する。これらによって出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。この状態では，ＰＭＯＳ１１，３１とＮＭＯＳ４２，２４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ低電圧レベル（ＶＣＣ），および高電圧レベル（ＶＤＤ）になる。
【０１００】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合は，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオンし，ＮＭＯＳ２３のソース電位が下がることによりＮＭＯＳ２３がオンし，出力ノードＮ２の電位はグランドレベルまで下がる。そしてＰＭＯＳ２２のソースは高電圧レベルにあるのでＰＭＯＳ２２はオンし，ＰＭＯＳ２２のソース電位は下がる。また，ＮＭＯＳ５２ｎはオンしノードＮ４の電位を下げる。これによって，ＰＭＯＳ１１，３１もオンする。
【０１０１】
一方，入力信号ＩＮによりＮＭＯＳ１４がオフし，ＰＭＯＳ１１からの電流により，ＰＭＯＳ１２のソース電位が上昇しＰＭＯＳ１２がオンし，出力ノードＮ１の電位は上昇する。また，ＮＭＯＳ５１ｎはオン状態からオフ状態に移行する。これらによって出力ノードＮ３の電位が上昇し，ＮＭＯＳ４２がオンし，ＮＭＯＳ３２はオフする。したがって，グランドレベル（０Ｖ）が出力信号ＯＵＴ１に出力され，低電圧レベル（ＶＣＣ）が出力信号ＯＵＴ２に出力される。この状態では，ＰＭＯＳ２１，４１とＮＭＯＳ３２，１４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ，高電圧レベル（ＶＤＤ）および低電圧レベル（ＶＣＣ）になる。
【０１０２】
このような動作において，ＮＭＯＳ５１ｎ，５２ｎを除いて，各ＭＯＳトランジスタに印加される電圧は第１の実施の形態と同様である。ＮＭＯＳ５１ｎ，５２ｎのゲートは高電圧レベルの電位に接続され，ソースまたはドレインの電位は低電圧レベル（ＶＣＣ）と高電圧レベル（ＶＤＤ）の間にあるので，ゲートとソースまたはドレインとの間に印加される電圧は低電圧レベル以下である。また，ゲートとサブストレートとの間の電圧は，第１の実施の形態にて説明したように問題とはならない。
【０１０３】
（第６の実施の形態の効果）
以上のように，第６の実施の形態では上記ＮＭＯＳ５１ｎ，５２ｎの各ゲートを高電圧レベル（ＶＤＤ）に接続して中間回路インバータ１０，および２０にて構成されるラッチ回路への書き込みをする構成としたので，ＰＭＯＳで構成した場合よりもオン抵抗を小さくできるのでレイアウトに要する素子面積を削減できるという効果が得られる。
【０１０４】
（第７の実施の形態）
図７は，第７の実施の形態を示す回路図であり，図１に示したレベル変換回路を集積回路の３ステートバッファ回路に適用したものである。この３ステートバッファ回路は低電圧電源にて動作する論理回路５０を備え，この論理回路５０の出力側が図１に示す構成のレベル変換回路に接続されている。
【０１０５】
（論理回路５０）
低電圧電源系の論理回路５０はデータ端子５１，およびイネーブル端子５２を有し，ＮＡＮＤゲート５３，インバータ５４，５５，およびＮＯＲゲート５６で構成されている。さらに，レベル変換回路の出力側にはプリバッファ回路６０を介してメインバッファ回路７０が接続されている。プリバッファ回路６０はＰＭＯＳ６１，ＮＭＯＳ６２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をＰＭＯＳ７１に供給し，メインバッファ回路７０は，ＰＭＯＳ７１，７２，およびＮＭＯＳ７３，７４で構成され，その出力に接続された出力パッド８０から集積回路の外部へ出力信号ＯＵＴを出力するようになっている。
【０１０６】
（第７の実施の形態の動作）
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，また，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴはハイインピーダンス状態になる。
【０１０７】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，ＰＭＯＳ７１のゲートには低電圧レベル（ＶＣＣ）が印加され，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）となる。
【０１０８】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，ＮＭＯＳ７４のゲートには低電圧レベル（ＶＣＣ）が印加され，出力信号ＯＵＴはグランドレベル（０Ｖ）となる。したがって，３ステートバッファとして機能する。
【０１０９】
（第７の実施の形態の効果）
以上のように，第７の実施の形態によれば，高電圧レベル（ＶＤＤ）と低電圧レベルの間の振幅を有する信号を，高電圧レベルと低電圧レベルの間で動作するインバータで上記メインバッファ回路７０を駆動するプリバッファ回路６０を構成したので，貫通電流が少なく，かつ高速な出力回路を実現できるという効果が得られる。
【０１１０】
以上，添付図面を参照しながら本発明にかかるレベル変換回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１１１】
例えば，上記第５の実施の形態では上記ＰＭＯＳ５１ｐ，５２ｐの各ゲートを低電圧レベル（ＶＣＣ）に接続して中間回路インバータ１０，および２０にて構成されるラッチ回路への書き込みをする構成について説明したが，上記第２〜第４の実施の形態にて説明した構成を上記第５の実施の形態に適用すれば，上記第２〜第４の実施の形態にて説明した各効果と同様の効果が得られる。また，ＰＭＯＳ５１ｐ，５２ｐの各ゲートをそれぞれドレインと接続してなるＭＯＳダイオード接続の構成にしても良い。
【０１１２】
図８に第５の実施の形態に対して，上記第３の実施の形態の発明を適用した例を示す。図９に第５の実施の形態に対して，上記第４の実施の形態の発明を適用した例を示す。
【０１１３】
また，上記第６の実施の形態では上記ＮＭＯＳ５１ｎ，５２ｎの各ゲートを高電圧レベル（ＶＤＤ）に接続して中間回路インバータ１０，および２０にて構成されるラッチ回路への書き込みをする構成について説明したが，上記第２〜第４の実施の形態にて説明した構成を上記第６の実施の形態に適用すれば，上記第２〜第４の実施の形態にて説明した各効果と同様の効果が得られる。また，ＮＭＯＳ５１ｎ，５２ｎの各ゲートをそれぞれドレインと接続してなるＭＯＳダイオード接続の構成にしても良い。
【０１１４】
また，第５の実施の形態，および第６の実施の形態の変形としたＭＯＳダイオードをｐｎ接合ダイオードとしても良い。
【０１１５】
また，第１の実施の形態ではＣＭＯＳ回路１０，２０のプルダウン用として機能するＮＭＯＳ１４，およびＮＭＯＳ２４による動作について説明したが，ＮＭＯＳ２４を省略して，ＮＭＯＳ２３のソースに直接入力信号ＩＮを印加しても動作が損なわれることはない。同様に第１の実施の形態においてＮＭＯＳ１４を省略して，ＮＭＯＳ１３のソースに直接入力信号ＩＮ２を印加しても動作が損なわれることはない。第１の実施の形態よりも回路が簡素化され，かつ入力信号を１種類にできる。また，同様に第１の実施の形態においてＮＭＯＳ１４を省略して，ＮＭＯＳ１３のソースに直接入力信号ＩＮ２を印加し，ＮＭＯＳ２４を省略して，ＮＭＯＳ２３のソースに直接入力信号ＩＮを印加する構成にすればさらに回路が簡素化される。
【０１１６】
また，第１の実施の形態ではＣＭＯＳ回路１０，２０のプルアップ用として機能するＰＭＯＳ１１，およびＰＭＯＳ２１による動作について説明したが，ＰＭＯＳ１１，およびＰＭＯＳ２１を省略しても同様の動作を実現でき，回路を簡素化できる。また，上記第１〜第７の実施の形態およびその変形回路に適用しても同様な効果が期待できる。
【０１１７】
さらに，上記第１〜第６の実施の形態にて説明した構成を上記第７の実施の形態に適用すれば，上記第１〜第６の実施の形態にて説明した各効果と同様の効果が得られる。
【０１１８】
また，上記第７の実施の形態においてプリバッファを追加，または省略してもよい。
【０１１９】
また，ＭＯＳトランジスタに接続される低電圧電源を個別に異なる低電圧電源，またはバイアス回路に接続することによりトランジスタのオン抵抗を調節することができ，ゲート幅，またはゲート長の設定に自由度を持たせることも可能である。
【０１２０】
以上，３Ｖと１．８Ｖの２電源を前提に説明したが，０．１μｍ世代のデバイスでは，ゲート酸化膜耐圧が１．３Ｖ程度になることが予想され，高電圧が１．８Ｖ，低電圧が１．０Ｖというような組み合わせで本発明を適用することも可能である。
【０１２１】
【発明の効果】
以上説明したように，本発明によれば，各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにラッチ回路をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第２の従来技術（図１１）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。
【０１２２】
さらに，本明細書で説明したさまざまな応用例を適用することにより，さらなる優れた効果を得ることが可能である。
【図面の簡単な説明】
【図１】第１，第２の実施の形態にかかるレベル変換回路の説明図である。
【図２】レベル変換回路の動作波形を示す説明図であり，（ａ）は図１のレベル変換回路，（ｂ）は図１１のレベル変換回路に対応するものである。
【図３】第３の実施の形態にかかるレベル変換回路の説明図である。
【図４】第４の実施の形態にかかるレベル変換回路の説明図である。
【図５】第５の実施の形態にかかるレベル変換回路の説明図である。
【図６】第６の実施の形態にかかるレベル変換回路の説明図である。
【図７】第７の実施の形態にかかるレベル変換回路の説明図である。
【図８】第５の実施の形態に対して，第３の実施の形態を適用したレベル変換回路の説明図である。
【図９】第５の実施の形態に対して，第４の実施の形態を適用したレベル変換回路の説明図である。
【図１０】第１の従来技術にかかるレベル変換回路の説明図である。
【図１１】第２の従来技術にかかるレベル変換回路の説明図である。
【図１２】第３の従来技術にかかるレベル変換回路の説明図である。
【符号の説明】
１０ ＣＭＯＳ回路（第１のＣＭＯＳ回路）
１１ ＰＭＯＳ（第１のＰチャネル型ＭＯＳトランジスタ）
１２ ＰＭＯＳ（第２のＰチャネル型ＭＯＳトランジスタ）
１３ ＮＭＯＳ（第１のＮチャネル型ＭＯＳトランジスタ）
１４ ＮＭＯＳ（第２のＮチャネル型ＭＯＳトランジスタ）
２０ ＣＭＯＳ回路（第２のＣＭＯＳ回路）
２１ ＰＭＯＳ（第５のＰチャネル型ＭＯＳトランジスタ）
２２ ＰＭＯＳ（第６のＰチャネル型ＭＯＳトランジスタ）
２３ ＮＭＯＳ（第５のＮチャネル型ＭＯＳトランジスタ）
２４ ＮＭＯＳ（第６のＮチャネル型ＭＯＳトランジスタ）
３０ 中間回路インバータ（第１の中間回路）
３１ ＰＭＯＳ（第３のＰチャネル型ＭＯＳトランジスタ）
３２ ＮＭＯＳ（第３のＮチャネル型ＭＯＳトランジスタ）
４０ 中間回路インバータ（第２の中間回路）
４１ ＰＭＯＳ（第４のＰチャネル型ＭＯＳトランジスタ）
４２ ＮＭＯＳ（第４のＮチャネル型ＭＯＳトランジスタ）
５１ｎ ＮＭＯＳ（第７のＮチャネル型ＭＯＳトランジスタ）
５１ｐ ＰＭＯＳ（第７のＰチャネル型ＭＯＳトランジスタ）
５２ｎ ＮＭＯＳ（第８のＮチャネル型ＭＯＳトランジスタ）
５２ｐ ＰＭＯＳ（第８のＰチャネル型ＭＯＳトランジスタ）
【発明の属する技術分野】
本発明は，異なる電源電圧によって動作するデジタル回路のインタフェースをとるためのレベル変換回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化がすすむにつれて許容されるゲート酸化膜耐圧は下がってきており，０．３５μｍ程度の微細プロセスでは３．３Ｖ程度の電源電圧で動作し，さらに最先端の０．１８μｍ程度の微細プロセスでは１．８Ｖ程度の電源電圧が用いられる。従来，この０．１８μｍの微細プロセスでは３．３Ｖ動作の回路とインタフェースをするために１．８Ｖ程度の電源電圧が許容されるトランジスタと３．３Ｖ程度の電源電圧が許容されるトランジスタの両方を形成して１．８Ｖから３．３Ｖへの信号レベル変換を行っている。
【０００３】
（第１の従来技術）
図１０は第１の従来技術として，特開平４−１５０４１１号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路は，同図に示すように，高電圧電源ＶＤＤ（３．３Ｖ）によって動作するラッチ回路２００を備え，このラッチ回路２００のノードＮ１１，Ｎ１２とグランドの間にはＮＭＯＳ２１１，ＮＭＯＳ２１２がそれぞれ接続されている。ＮＭＯＳ２１１のゲートには，低電圧電源ＶＣＣ（１．８Ｖ）で動作する回路からの信号ＩＮが印加され，ＮＭＯＳ２１２のゲートには低電圧電源ＶＣＣで動作するインバータ２１３により駆動された信号ＩＮの反転信号が印加される。ラッチ回路２００のノードＮ１１，Ｎ１２が各々３．３Ｖ，０Ｖのとき，信号ＩＮが３．３ＶになるとＮＭＯＳ２１１がオンしてＮＭＯＳ２１２はオフする。その結果，ノードＮ１１は０Ｖに，ノードＮ１２は３．３Ｖになり，入力信号ＩＮは１．８Ｖから３．３Ｖへ変換されラッチ回路２００のＮ１２からラッチされた出力信号が得られる。
【０００４】
（第２の従来技術）
図１１は第２の従来技術として，特開平６−２１６７５２に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路はゲート酸化膜耐圧が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，このレベル変換回路はＭＯＳトランジスタ３００〜３１３からなるレベル変換部と，ＭＯＳトランジスタ３１４〜３１７からなる出力部とで構成されている。レベル変換部は低電圧（ＶＣＣ：３Ｖ）電源系の信号ＩＮを入力してノードＮ２１，Ｎ２２にレベル変換用信号を出力する。出力部は前記レベル変換部からの制御信号を受けて高電圧（ＶＤＤ：５Ｖ）電源系の信号として０Ｖ〜５Ｖの振幅を有する出力信号ＯＵＴ１と，中間電位〜５Ｖの振幅を有する出力信号ＯＵＴ２と，０Ｖ〜中間電位の振幅を有する出力信号ＯＵＴ３とを出力するようになっている。
【０００５】
出力イネーブル信号ＯＥ，およびその反転信号ＯＥＢに，各々Ｈレベル，Ｌレベルが入力されている場合について説明する。入力信号ＩＮがＬレベルになるとＰＭＯＳ３０６，３０７がオンし，ＮＭＯＳ３０５，３１２がオフする。その結果，ノードＮ２３，Ｎ２４はＨレベルになり，ＮＭＯＳ３０４がオンし，ＮＭＯＳ３０２のソース電位が下がり，ＮＭＯＳ３０２，ＰＭＯＳ３０１の電流経路が形成される。ノードＮ２５はプルダウンされ，ＰＭＯＳ３０８がオンする。ＰＭＯＳ３０８がオンするとノードＮ２１がＨレベルになるとともに，ＰＭＯＳ３０９はオンしＮＭＯＳ３１０のソース電位を高電位ＶＤＤまでプルアップする。また，ノードＮ２４がＨレベルになると，ＮＭＯＳ３１１は出力イネーブル信号ＥＢがＨレベルであるから，オンしており，ノードＮ２２はＨレベルになり，出力信号ＯＵＴ３は０Ｖになる。ノードＮ２１がＨレベルになるとＰＭＯＳ３１４はオフして出力信号ＯＵＴ２は中間電位となる。出力信号ＯＵＴ１は，出力信号ＯＵＴ３が０ＶなのでＮＭＯＳ３１６がオンして，０Ｖになる。
【０００６】
一方，入力信号ＩＮがＨレベルになると，ＮＭＯＳ３０５，３１２がオンし，ＰＭＯＳ３０６，３０７がオフして，ノードＮ２２，Ｎ２３の電位はプルダウンされ，ＮＭＯＳ３１７がオフする。ノードＮ２４はＮＭＯＳ３１１がオンなのでプルダウンされ，ＰＭＯＳ３０９，ＮＭＯＳ３１０の電流経路がされる。そうしてノードＮ２１がプルダウンされるとＰＭＯＳ３１４がオンするとともに，ＰＭＯＳ３００がオンしてノードＮ２５がプルアップされる。そうして出力信号ＯＵＴ１には５Ｖ，出力信号ＯＵＴ２には５Ｖ，出力信号ＯＵＴ３には中間電位が出力される。
【０００７】
（第３の従来技術）
図１２は第３の従来技術として，特許第３２５８２２９号公報に開示されたレベル変換回路の構成を示す回路図である。このレベル変換回路もゲート酸化膜耐性が高電圧（５Ｖ）よりも低いＭＯＳトランジスタだけを用いて低電圧電源系から高電圧電源系へのレベル変換を行うものである。同図に示すように，高電圧が印加される高電圧電源（ＶＤＤ：５Ｖ）と出力ノードＮ１の間に直列接続されたＰＭＯＳ１１，１２，ならびに出力ノードＮ１とグランドの間に直列接続されたＮＭＯＳ１３，１４を有し，プルアップ用として機能するＰＭＯＳ１１のゲートはノードＮ４に接続され，プルダウン用として機能するＮＭＯＳ１４のゲートに前記高電圧よりも低い低電圧（ＶＣＣ：３Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１２，およびＮＭＯＳ１３の各ゲートに低電圧が共通して印加されるＣＭＯＳ回路１０と，前記高電圧電源ＶＤＤと出力ノードＮ３の間に接続されゲートがノードＮ４に接続されたＰＭＯＳ３１，および出力ノードＮ３と低電源電圧ＶＣＣとの間に接続され，ＣＭＯＳ回路１０の出力ノードＮ１にゲートが接続されるＰＭＯＳ３２を有する中間回路３０と，前記高電圧電源ＶＤＤと出力ノードＮ４の間に接続されゲートがノードＮ３に接続されたＰＭＯＳ４１，および出力ノードＮ４と低電源電圧ＶＣＣとの間に接続され，出力信号ＯＵＴ１がゲートに印加されるＰＭＯＳ４２を有する中間回路４０と，前記高電圧電源ＶＤＤと出力ノードＮ２の間に直列接続されたＰＭＯＳ２１，２２，ならびに出力ノードＮ２とグランドの間に直列接続されたＮＭＯＳ２３，２４を有し，プルアップ用として機能するＰＭＯＳ２１のゲートはノードＮ３に接続され，プルダウン用として機能するＮＭＯＳ２４のゲートに前記入力信号ＩＮの反転信号が印加され，ＰＭＯＳ２２，およびＮＭＯＳ２３の各ゲートに低電圧ＶＣＣが共通して印加されるＣＭＯＳ回路２０とを備えた回路である。
【０００８】
この回路の動作を以下に説明する。入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，これによって，ＰＭＯＳ３２がオンする結果，ＰＭＯＳ４１，２１もオンする。一方，入力信号の反転信号によりＮＭＯＳ２４がオフし，これによってＰＭＯＳ４２もオフする。したがって，高電圧レベル（ＶＤＤ）の出力信号が出力される。この状態では，ＰＭＯＳ１１，３１，４２とＮＭＯＳ２４がオフ状態なので直流電流パスは存在しない。一方，入力信号ＩＮが低電圧レベル（ＶＣＣ）からグランドレベル（０Ｖレベル）へ変化した場合は，ＮＭＯＳ２４がオンし，これによってＰＭＯＳ４２がオンする結果，ＰＭＯＳ１１，３１もオンする。そして入力信号の反転信号によりＮＭＯＳ１４がオフし，これによってＰＭＯＳ３２もオフする。したがって，グランドレベル（０Ｖレベル）の出力信号が出力される。この状態では，ＰＭＯＳ２１，４１，３２とＮＭＯＳ１４がオフ状態なので直流電流パスは存在しない。
【０００９】
【特許文献１】
特開平４−１５０４１１号公報
【特許文献２】
特開平６−２１６７５２号公報
【特許文献３】
特許第３２５８２２９号公報
【００１０】
【発明が解決しようとする課題】
しかしながら，上記従来のレベル変換回路では次のような問題点があった。
すなわち，第１の従来技術（図１０）ではラッチ回路２００を構成する２個のインバータの各トランジスタ，およびＮＭＯＳ２１１，ＮＭＯＳ２１２をともに高電圧電源の電圧レベルよりも高いゲート酸化膜耐圧を有するトランジスタとする必要があった。このため，ゲート酸化膜を厚くして，ゲート長を長くして高電圧に耐えるＭＯＳトランジスタを，レベル変換回路に用いるために集積回路のチップ上に部分的に形成することになり，製造プロセスが複雑になるという問題点があった。
【００１１】
一方，第２の従来技術（図１１）ではゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけでレベル変換回路を構成できる。しかし，ＰＭＯＳ３１４のゲート酸化膜耐圧を高電圧レベル（ＶＤＤ）よりも低く抑えるためにＰＭＯＳ３０９がオフしていく効果を利用してＰＭＯＳ３１４のゲート電圧（ノードＮ２１）の振幅を制限している。つまりＰＭＯＳ３０９のゲート電圧には電位ＶＢが加えられているため，ノードＮ２１の論理はＬレベルであるが，電位は（ＶＢ＋Ｖｔｈ）までしか下がらない。ただし，ＶｔｈはＰＭＯＳのしきい値電圧である。このＰＭＯＳ３０９がオフしていきノードＮ２１の電位が（ＶＢ＋Ｖｔｈ）へ自然と安定する減少を用いるため高速な動作ができないという問題点がある。
【００１２】
また，ＰＭＯＳ３１４のゲート電圧（ノードＮ２１の電位）はＶＤＤ−（ＶＢ＋Ｖｔｈ）となり，（ＶＢ＋Ｖｔｈ）が３Ｖよりも高いとするとゲート電圧は低い値となる。したがって，出力部の負荷駆動能力が低下するという問題点もあった。また，出力信号ＯＵＴ１が０Ｖから５Ｖに立ち上がる場合，つまり，ＮＭＯＳ３１７がオフし，ＰＭＯＳ３１４がオンしたとき，ＰＭＯＳ３１５のソース電位は急峻にプルアップされるため，ＰＭＯＳ３１５のゲート−ソース間電圧ＶｇｓはＰＭＯＳ３１４に流れる電流に等しくなるような電圧になり，ＰＭＯＳ３１４のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。同様に，出力信号ＯＵＴ１が５Ｖから０Ｖに立ち下がる場合，つまり，ＰＭＯＳ３１４がオフし，ＮＭＯＳ３１７がオンしたとき，ＮＭＯＳ３１６のソース電位は急峻にプルダウンされるため，ＮＭＯＳ３１６のゲート−ソース間電圧ＶｇｓはＮＭＯＳ３１７に流れる電流に等しくなるような電圧になり，ＮＭＯＳ３１６のソース−ドレイン間には，ＶＣＣ＋Ｖｇｓの電圧がかかる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題もあった。
【００１３】
また，第３の従来技術（図１２）でもゲート酸化膜耐圧が高電圧電源レベルよりも低いトランジスタだけでレベル変換回路を構成できる。しかしながら，ＣＭＯＳ回路１０のＰＭＯＳ１１，１２のオン抵抗をＮＭＯＳ１３，１４のオン抵抗よりも大きく設定し，ＣＭＯＳ回路２０のＰＭＯＳ２１，２２のオン抵抗をＮＭＯＳ２３，２４のオン抵抗よりも大きく設定するとともに，中間回路３０のＰＭＯＳ３１のオン抵抗をＰＭＯＳ３２のオン抵抗よりも大きく設定し，中間回路４０のＰＭＯＳ４１のオン抵抗をＰＭＯＳ４２のオン抵抗よりも大きく設定するようにしているため，以下のような問題点がある。
【００１４】
入力信号ＩＮがグランドレベルから低電圧レベル（ＶＣＣ）になると，ＮＭＯＳ１３，１４のオン抵抗がＰＭＯＳ１１，１２のオン抵抗よりも小さいので出力ノードＮ１の電位は急峻に立ち下がり，ＰＭＯＳ１２のソース−ドレイン間電圧は，ＰＭＯＳ１１に流れる電流と等しい電流がＰＭＯＳ１２に流れるようなゲート−ソース電圧をＶｇｓとして，ＶＣＣ＋Ｖｇｓとなり，ソース−ドレイン間電圧は過渡的にＶＣＣ以上になる。同様にＰＭＯＳ３２のゲート−ソース間電圧は，ＰＭＯＳ３１に流れる電流と等しい電流がＰＭＯＳ３２に流れるようなゲート−ソース電圧をＶｇｓとして，（ＶＣＣ＋Ｖｇｓ）程度となり，ゲート−ソース間電圧は過渡的にＶＣＣ以上になる。したがって，低電圧電源系において推奨される電圧を超える電圧が過渡的にソース−ドレイン間に印加され，また低電圧電源系において推奨される電圧を超える電圧が過渡的にゲート−ソース間に印加されるので，ホットキャリアによるデバイス性能劣化につながり，信頼性に劣るという問題があった。
【００１５】
また，出力ノードＮ３が立ち下がることにより，ＰＭＯＳ２１のオン電流でＰＭＯＳ２２を経由して出力ノードＮ２をプルアップするので２つのＰＭＯＳ（第１のＰＭＯＳ，第２のＰＭＯＳとする）を高電圧電源ＶＤＤと低電圧電源ＶＣＣの間に直列に接続して高電圧電源ＶＤＤにソースが接続される第１のＰＭＯＳのゲートを出力ノードＮ３に，低電圧電源ＶＣＣにドレインが接続される第２のＰＭＯＳのゲートを出力ノードＮ２に接続して後続の出力段を駆動するバッファを構成した場合，第２のＰＭＯＳがまだオン状態のときに第１のＰＭＯＳがオン状態に入るので貫通電流が高電圧電源ＶＤＤから低電圧電源ＶＣＣに流れ，無駄な消費電力が増加するという問題点があった。
【００１６】
また，上記特許文献３（特許第３２５８２２９号公報）では，半導体集積回路の出力段を駆動する場合，出力段の各トランジスタは通常，数１００μｍのゲート幅を有しており，これを駆動するバッファの各トランジスタのゲート幅を小さくして貫通電流を小さくすると高速性が損なわれるという問題点もあった。
【００１７】
本発明は，従来のレベル変換回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，高速に動作し，加えて負荷駆動能力の低下も抑えることの可能な，新規かつ改良されたレベル変換回路を提供することである。
【００１８】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，レベル変換回路であって，第１のＣＭＯＳ回路（１０）と，第１の中間回路（３０）と，第２の中間回路（４０）と，第２のＣＭＯＳ回路（２０）と，第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）と，第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）とを備えたことを特徴とするレベル変換回路が提供される（請求項１）。
【００１９】
第１のＣＭＯＳ回路（１０）は，高電圧が印加される高電圧電源と第１の出力ノードとの間に直列接続された第１および第２のＰチャネル型ＭＯＳトランジスタ（１１，１２），ならびに第１の出力ノードとグランドとの間に直列接続された第１および第２のＮチャネル型ＭＯＳトランジスタ（１３，１４）を備え，プルアップ用として機能する第１のＰチャネル型ＭＯＳトランジスタのゲートに第１の信号が印加され，プルダウン用として機能する第２のＮチャネル型ＭＯＳトランジスタのゲートに高電圧よりも低い低電圧とグランド電圧との間の振幅を有する入力信号が印加され，第２のＰチャネル型ＭＯＳトランジスタ，および第１のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加される。
【００２０】
第１の中間回路（３０）は，高電圧電源と第２の出力ノードとの間に接続され第１の信号がゲートに印加される第３のＰチャネル型ＭＯＳトランジスタ（３１），および第２の出力ノードと低電圧が印加される低電圧電源との間に接続され第１の信号がゲートに印加される第３のＮチャネル型ＭＯＳトランジスタ（３２）を有する。
【００２１】
第２の中間回路（４０）は，高電圧電源と第３の出力ノードとの間に接続され第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＰチャネル型ＭＯＳトランジスタ（４１），および第３の出力ノードと低電圧電源との間に接続され第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＮチャネル型ＭＯＳトランジスタ（４２）を有し，第３の出力ノードより第１の信号を出力する。
【００２２】
第２のＣＭＯＳ回路（２０）は，高電圧電源と第４の出力ノードとの間に直列接続された第５および第６のＰチャネル型ＭＯＳトランジスタ（２１，２２），ならびに第４の出力ノードとグランドとの間に直列接続された第５および第６のＮチャネル型ＭＯＳトランジスタ（２３，２４）を備え，プルアップ用として機能する第５のＰチャネル型ＭＯＳトランジスタのゲートに第１の中間回路の第２の出力ノードの電位を有する信号が印加され，プルダウン用として機能する第６のＮチャネル型ＭＯＳトランジスタのゲートに入力信号の反転信号が印加され，第６のＰチャネル型ＭＯＳトランジスタ，および第５のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され第４の出力ノードより高電圧とグランド電圧の振幅を有する信号を外部に出力する。
【００２３】
第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）は，直列接続された第１，第２のＰチャネル型ＭＯＳトランジスタの共通ノードと第１の中間回路の第２の出力ノードとの間に接続され第１のＣＭＯＳ回路の第１の出力ノードの電位がゲートに印加される。
【００２４】
第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）は，直列接続された第５，第６のＰチャネル型ＭＯＳトランジスタの共通ノードと第２の中間回路の第３の出力ノードとの間に接続され第２のＣＭＯＳ回路の第４の出力ノードの電位がゲートに印加される。
【００２５】
かかる構成によれば，各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにラッチ回路をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第２の従来技術（図１１）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。特に，完全空乏型ＳＯＩデバイスでは構造上ソース−ドレイン間耐圧が低いという課題があり，ソース−ドレイン間に過電圧がかからない本発明は，極めて有用である。
【００２６】
本発明の第２の観点にかかるレベル変換回路は，以下の構成を採用する。
上記第１の観点にかかるレベル変換回路においては，第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）のゲートには，第１の出力ノードの電位が印加され，第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のゲートには，第４の出力ノードの電位が印加されている。この点，本発明の第２の観点にかかるレベル変換回路は，第７のＰチャネル型ＭＯＳトランジスタのゲート（５１ｐ）および第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のゲートに低電圧の電位が印加されることを特徴とするものである（請求項７）。
【００２７】
かかる構成によれば，第７のＰチャネル型ＭＯＳトランジスタおよび第８のＰチャネル型ＭＯＳトランジスタのゲート酸化膜への負荷がさらに軽減されるという効果が得られる。
【００２８】
上記第１または第２の観点にかかるレベル変換回路において，以下のような応用が可能である。
【００２９】
各ＭＯＳトランジスタのオン抵抗を以下のように設定することが可能である（請求項２，８）。
▲１▼第１のＣＭＯＳ回路（１０）における第１のＰチャネル型ＭＯＳトランジスタ（１１）のオン抵抗は第２のＰチャネル型ＭＯＳトランジスタ（１２）のオン抵抗よりも大きく設定し，第２のＮチャネル型ＭＯＳトランジスタ（１４）のオン抵抗は第１のＮチャネル型ＭＯＳトランジスタ（１３）のオン抵抗よりも大きく設定する。
▲２▼第２のＣＭＯＳ回路（２０）における第５のＰチャネル型ＭＯＳトランジスタ（２１）のオン抵抗は第６のＰチャネル型ＭＯＳトランジスタ（２２）のオン抵抗よりも大きく設定し，第６のＮチャネル型ＭＯＳトランジスタ（２４）のオン抵抗は第５のＮチャネル型ＭＯＳトランジスタ（２５）のオン抵抗よりも大きく設定する。
▲３▼第１の中間回路（３０）の第３のＰチャネル型ＭＯＳトランジスタ（３１）のオン抵抗は第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）のオン抵抗よりも大きく設定する。
▲４▼第２の中間回路（４０）の第４のＰチャネル型ＭＯＳトランジスタ（４１）のオン抵抗は第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のオン抵抗よりも大きく設定する。
【００３０】
かかる構成によれば，各トランジスタのソース−ドレイン間に，過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高いレベル変換回路が構成できる。
【００３１】
また，第１の中間回路の第３のＮチャネル型ＭＯＳトランジスタ（３２），および第２の中間回路の第４のＮチャネル型ＭＯＳトランジスタ（４２）のサブストレートをそれぞれのソース側に接続して，他のＮチャネル型ＭＯＳトランジスタのサブストレートと分離することも可能である（請求項３，９）。
また，第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ），および第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）のサブストレートをソース，またはドレイン側に接続して，他のＰチャネル型ＭＯＳトランジスタのサブストレートと分離することが可能である（請求項４，１０）。
【００３２】
かかる構成によれば，第３のＮチャネル型ＭＯＳトランジスタ（３２），および第４のＮチャネル型ＭＯＳトランジスタ（４２）を基板から電気的に分離されたＰウエル領域に形成し，また，第７，第８のＰチャネル型ＭＯＳトランジスタ（５１ｐ，５２ｐ）を他のＰＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２），および第７，第８のＰチャネル型ＭＯＳトランジスタ（５１ｐ，５２ｐ）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００３３】
また，各Ｐチャネル型ＭＯＳトランジスタ，および各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成された構成とすることも可能である（請求項５，１１）。かかる構成によれば，貫通電流が少なく，かつ高速な出力回路を実現できるという効果が得られる。
【００３４】
また，第１の信号は高電圧と低電圧の間の振幅を有する信号であり，該第１の信号を出力信号と独立して外部へ出力する構成とすることも可能である（請求項６，１２）。かかる構成によれば，高速に動作し，加えて負荷駆動能力の低下も抑えられる。また，レベル変換回路の応用範囲を広くすることができる。
【００３５】
本発明の第３の観点にかかるレベル変換回路は，上記第１の観点にかかるレベル変換回路の第７のＰチャネル型ＭＯＳトランジスタ（５１ｐ）および第８のＰチャネル型ＭＯＳトランジスタ（５２ｐ）の代わりに，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）を備えたものである。そして，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）のゲートに高電圧の電位が印加されることを特徴とするものである（請求項１３）。
【００３６】
かかる構成によれば，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）の各ゲートを高電圧レベル（ＶＤＤ）に接続して，第１のＣＭＯＳ回路（１０）および第２のＣＭＯＳ回路（２０）にて構成されるラッチ回路への書き込みをする構成としたので，Ｐチャネル型ＭＯＳトランジスタで構成した場合よりもオン抵抗を小さくできるので，レイアウトに要する素子面積を削減できるという効果が得られる。
【００３７】
上記第３の観点にかかるレベル変換回路において，以下のような応用が可能である。
【００３８】
各ＭＯＳトランジスタのオン抵抗を以下のように設定することが可能である（請求項１４）。
▲１▼第１のＣＭＯＳ回路（１０）における第１のＰチャネル型ＭＯＳトランジスタ（１１）のオン抵抗は第２のＰチャネル型ＭＯＳトランジスタ（１２）のオン抵抗よりも大きく設定し，第２のＮチャネル型ＭＯＳトランジスタ（１４）のオン抵抗は第１のＮチャネル型ＭＯＳトランジスタ（１３）のオン抵抗よりも大きく設定する。
▲２▼第２のＣＭＯＳ回路（２０）における第５のＰチャネル型ＭＯＳトランジスタ（２１）のオン抵抗は第６のＰチャネル型ＭＯＳトランジスタ（２２）のオン抵抗よりも大きく設定し，第６のＮチャネル型ＭＯＳトランジスタ（２４）のオン抵抗は第５のＮチャネル型ＭＯＳトランジスタ（２５）のオン抵抗よりも大きく設定する。
▲３▼第１の中間回路（３０）の第３のＰチャネル型ＭＯＳトランジスタ（３１）のオン抵抗は第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ）のオン抵抗よりも大きく設定する。
▲４▼第２の中間回路（４０）の第４のＰチャネル型ＭＯＳトランジスタ（４１）のオン抵抗は第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）のオン抵抗よりも大きく設定する。
【００３９】
かかる構成によれば，各トランジスタのソース−ドレイン間に，過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高いレベル変換回路が構成できる。
【００４０】
また，第１の中間回路の第３のＮチャネル型ＭＯＳトランジスタ（３２），および第２の中間回路の第４のＮチャネル型ＭＯＳトランジスタ（４２）のサブストレートをそれぞれのソース側に接続して，他のＮチャネル型ＭＯＳトランジスタのサブストレートと分離することも可能である（請求項１５）。
また，第７のＮチャネル型ＭＯＳトランジスタ（５１ｎ），および第８のＮチャネル型ＭＯＳトランジスタ（５２ｎ）のサブストレートをソース，またはドレイン側に接続して，他のＰチャネル型ＭＯＳトランジスタのサブストレートと分離することが可能である（請求項１６）。
【００４１】
かかる構成によれば，第３のＮチャネル型ＭＯＳトランジスタ（３２），および第４のＮチャネル型ＭＯＳトランジスタ（４２）を基板から電気的に分離されたＰウエル領域に形成し，また，第７，第８のＮチャネル型ＭＯＳトランジスタ（５１ｎ，５２ｎ）を他のＮＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２），および第７，第８のＮチャネル型ＭＯＳトランジスタ（５１ｎ，５２ｎ）のゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，第３，第４のＮチャネル型ＭＯＳトランジスタ（３２，４２）の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００４２】
また，各Ｐチャネル型ＭＯＳトランジスタ，および各Ｎチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成された構成とすることも可能である（請求項１７）。かかる構成によれば，貫通電流が少なく，かつ高速な出力回路を実現できるという効果が得られる。
【００４３】
また，第１の信号は高電圧と低電圧の間の振幅を有する信号であり，該第１の信号を出力信号と独立して外部へ出力する構成とすることも可能である（請求項１８）。かかる構成によれば，高速に動作し，加えて負荷駆動能力の低下も抑えられる。また，レベル変換回路の応用範囲を広くすることができる。
【００４４】
また，本発明の他の観点によれば，低電圧が印加される低電圧電源とグランドとの間に接続され，低電圧とグランド電圧との間の振幅を有する信号を出力する低電圧系回路と，低電圧系回路から出力された信号を低電圧よりも高い高電圧とグランド電圧との振幅を有する信号に変換するレベル変換回路とを備えた半導体集積回路において，レベル変換回路は，上記第１〜第３のいずれかの観点にかかるレベル変換回路で構成したことを特徴とする半導体集積回路が提供される。
【００４５】
なお上記において，括弧書きで記した構成要素は，理解を容易にするため，後述の実施形態における対応する構成要素を記したに過ぎず，本発明がこれに限定されるものではない。
【００４６】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるレベル変換回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００４７】
（第１の実施の形態）
図１は，第１の実施の形態にかかるレベル変換回路の構成を示す回路図である。
レベル変換回路は，図１に示したように，ＣＭＯＳ回路１０（本発明の第１のＣＭＯＳ回路の一例）と，中間回路インバータ３０（本発明の第１の中間回路の一例）と，中間回路インバータ４０（本発明の第２の中間回路の一例）と，ＣＭＯＳ回路２０（本発明の第２のＣＭＯＳ回路の一例）と，ＰＭＯＳ５１ｐ（本発明の第７のＰチャネル型ＭＯＳトランジスタの一例）と，ＰＭＯＳ５２ｐ（本発明の第８のＰチャネル型ＭＯＳトランジスタの一例）を備えて構成されている。以下，順に説明する。
【００４８】
（ＣＭＯＳ回路１０）
ＣＭＯＳ回路１０は，高電圧が印加される高電圧電源ＶＤＤ（例えば３．３Ｖ）と出力ノードＮ１との間に直列接続されたＰＭＯＳ１１，１２と，出力ノードＮ１とグランドの間に直列接続されたＮＭＯＳ１３，１４を有する。プルアップ用として機能するＰＭＯＳ１１のゲートはノードＮ４に接続され，プルダウン用として機能するＮＭＯＳ１４のゲートに高電圧ＶＤＤよりも低い低電圧ＶＣＣ（例えば１．８Ｖ）とグランドとの間の振幅を有する入力信号ＩＮが印加され，ＰＭＯＳ１２およびＮＭＯＳ１３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００４９】
（中間回路インバータ３０）
中間回路インバータ３０は，高電圧電源ＶＤＤと出力ノードＮ３の間に接続されゲートがノードＮ４に接続されたＰＭＯＳ３１と，出力ノードＮ３と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ４に接続されたＮＭＯＳ３２を有する。
【００５０】
（中間回路インバータ４０）
中間回路インバータ４０は，高電圧電源ＶＤＤと出力ノードＮ４の間に接続されゲートがノードＮ３に接続されたＰＭＯＳ４１と，出力ノードＮ４と低電圧電源ＶＣＣとの間に接続され，ゲートがノードＮ３に接続されたＮＭＯＳ４２を有する。
【００５１】
（ＣＭＯＳ回路２０）
ＣＭＯＳ回路２０は，高電圧電源ＶＤＤと出力ノードＮ２の間に直列接続されたＰＭＯＳ２１，２２と，出力ノードＮ２とグランドの間に直列接続されたＮＭＯＳ２３，２４を有する。プルアップ用として機能するＰＭＯＳ２１のゲートはノードＮ３に接続され，プルダウン用として機能するＮＭＯＳ２４のゲートに入力信号ＩＮの反転信号ＩＮ２が印加され，ＰＭＯＳ２２，およびＮＭＯＳ２３の各ゲートに低電圧ＶＣＣが共通して印加される。
【００５２】
（ＰＭＯＳ５１ｐ）
ＰＭＯＳ５１ｐは，ＣＭＯＳ回路１０の出力ノードＮ１にゲートが接続されドレインがＣＭＯＳ回路１０のＰＭＯＳ１２のソースに接続されソースがノードＮ３に接続される。
【００５３】
（ＰＭＯＳ５２ｐ）
ＰＭＯＳ５２ｐは，出力信号ＯＵＴ１がゲートに接続されドレインがＣＭＯＳ回路２０のＰＭＯＳ２２のソースに接続されソースがノードＮ４に接続される。
【００５４】
上記構成において，中間回路インバータ３０，４０はラッチ回路を形成し，ＰＭＯＳ５１ｐ，５２ｐを経由して書き込みが行われる。ＣＭＯＳ回路１０のＰＭＯＳ１２およびＮＭＯＳ１３は，それぞれＰＭＯＳ１１およびＮＭＯＳ１４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ１１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ１２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ１３のサブストレートはＮＭＯＳ１４のサブストレートと共通してグランドに接続される。
【００５５】
同様にＣＭＯＳ回路２０のＰＭＯＳ２２およびＮＭＯＳ２３は，それぞれＰＭＯＳ２１およびＮＭＯＳ２４の過電圧保護用として設けられ，その各ゲートには低電圧電源が共通して印加される。ＰＭＯＳ２１のサブストレート（Ｎ型ウエル領域）はＰＭＯＳ２２のサブストレートと共通して高電圧電源に接続され，ＮＭＯＳ２３のサブストレートはＮＭＯＳ２４のサブストレートと共通してグランドに接続される。
【００５６】
また，中間回路インバータ３０のＰＭＯＳ３１のサブストレートは高電圧電源に接続され，ＮＭＯＳ３２のサブストレートはグランドに接続される。
【００５７】
同様に，中間回路インバータ４０のＰＭＯＳ４１のサブストレートは高電圧電源に接続され，ＮＭＯＳ４２のサブストレートはグランドに接続される。
【００５８】
また，ＰＭＯＳ５１ｐ，およびＰＭＯＳ５２ｐのサブストレートはそれぞれ高電圧電源に接続される。
【００５９】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのゲート酸化膜耐圧から制限される動作電圧は電圧ＶＣＣ以上であり，かつ電圧（ＶＤＤ−ＶＣＣ）以上であり，電圧ＶＤＤよりも小さい値となっている。以下の説明では，ＶＤＤ＞ＶＣＣ≧（ＶＤＤ−ＶＣＣ）の関係が成り立っているとして説明する。また，上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されている。
【００６０】
本実施の形態にかかるレベル変換回路は，以上のように構成されている。
次いで，レベル変換回路の動作について説明する。
【００６１】
（第１の実施の形態の動作）
入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＯＳ１３がオンし，出力ノードＮ１の電位はグランドレベルまで下がる。そしてＰＭＯＳ１２のソースが高電圧レベルにあればＰＭＯＳ１２はオンし，ＰＭＯＳ１２のソース電位は下がる。また，ＰＭＯＳ５１ｐはオンしノードＮ３の電位を下げる。これによって，ＰＭＯＳ４１，２１もオンする。
【００６２】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。また，ＰＭＯＳ５２ｐはオン状態からオフ状態に移行する。これによって出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。この状態では，ＰＭＯＳ１１，３１とＮＭＯＳ４２，２４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ低電圧レベル（ＶＣＣ），および高電圧レベル（ＶＤＤ）になる。
【００６３】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合は，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオンし，ＮＭＯＳ２３のソース電位が下がることによりＮＭＯＳ２３がオンし，出力ノードＮ２の電位はグランドレベルまで下がる。そしてＰＭＯＳ２２のソースは高電圧レベルにあるのでＰＭＯＳ２２はオンし，ＰＭＯＳ２２のソース電位は下がる。
また，ＰＭＯＳ５２ｐはオンしノードＮ４の電位を下げる。これによって，ＰＭＯＳ１１，３１もオンする。
【００６４】
一方，入力信号ＩＮによりＮＭＯＳ１４がオフし，ＰＭＯＳ１１からの電流により，ＰＭＯＳ１２のソース電位が上昇しＰＭＯＳ１２がオンし，出力ノードＮ１の電位は上昇する。また，ＰＭＯＳ５１ｐはオン状態からオフ状態に移行する。これによって出力ノードＮ３の電位が上昇し，ＮＭＯＳ４２がオンし，ＮＭＯＳ３２はオフする。したがって，グランドレベル（０Ｖ）が出力信号ＯＵＴ１に出力され，低電圧レベル（ＶＣＣ）が出力信号ＯＵＴ２に出力される。この状態では，ＰＭＯＳ２１，４１とＮＭＯＳ３２，１４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ，高電圧レベル（ＶＤＤ）および低電圧レベル（ＶＣＣ）になる。
【００６５】
また，中間回路インバータ３０，４０はラッチ回路を形成し，ＰＭＯＳ５１ｐ，５２ｐを経由して伝達された信号を各中間回路インバータ３０，４０のしきい値電圧を中心に増幅するように働き，書き込まれたデータをＰＭＯＳ５１ｐ，５２ｐを経由して電位を伝達するように動作する。
【００６６】
このような動作において，各ＭＯＳトランジスタのゲートとソースまたはドレインとの間に低電圧レベルＶＣＣ以上の電圧が印加されることはない。また，ゲートとサブストレートの間においても，上記ＮＭＯＳ３２，４２，およびＰＭＯＳ５１ｐ，５２ｐを除いて，低電圧レベルＶＣＣ以上の電圧が印加されることはない。ＭＯＳトランジスタがオンしてチャネルが形成されているときは，チャネルはソースと同電位になっているのでソース−サブストレート間電圧（ＶＣＣ）によらずゲート酸化膜にはゲート−ソース間電圧しかかからない。
【００６７】
一方，ＭＯＳトランジスタがオフしてチャネルが形成されていないときには，ゲート−ソース間電圧Ｖｇｓとソース−サブストレート間電圧Ｖｓｂの和，Ｖｇｓ＋Ｖｓｂの電圧がゲート酸化膜とゲート下の空乏層に分圧される。Ｖｓｂが増えると空乏層が広がり，ゲート酸化膜にかかる電圧はそれほど増加しない。以上の理由からＶｓｂをかけてもゲート酸化膜にかかる最大電圧は従来と変わらずゲート酸化膜の信頼性は損なわれない。
【００６８】
図２は，レベル変換回路の動作波形図である。（ａ）は図１に示した本実施の形態にかかるレベル変換回路の動作波形図であり，（ｂ）は図１１に示した第２の従来技術にかかるレベル変換回路の動作波形図である。図１のＯＵＴ２，Ｎ３はそれぞれ図１１のＮ２５，Ｎ２１に対応する。図１１のＶＢの電位は図１と同じ条件とするために低電圧レベルＶＣＣ（＝１．８Ｖ）としている。
【００６９】
図１１のＮ２５，Ｎ２１のＬｏｗレベルは低電圧レベルＶＣＣまでは下がらず，２．０Ｖになっている。Ｎ２１の立ち下がり波形は２．３Ｖ付近までは急峻に下がるが，それ以降はＰＭＯＳ３０１がオフしていくので緩やかになる。一方，Ｎ２１の立ち上がり波形はＰＭＯＳ３０７がオンして，ＰＭＯＳ３０８からの電流とともにノードＮ２４を充電するのでＮ２５の立ち上がり波形よりも急峻になり，図２（ａ）と比べても同程度である。
【００７０】
図１１のＰＭＯＳ３１４をオンさせるとき，Ｌｏｗレベルが下がりきらないこと，立ち下がりが２．３Ｖ付近から緩やかになってしまうことからＰＭＯＳ３１４が出力の負荷を十分に駆動できない。一方，図２（ａ）ではＯＵＴ２は高電圧ＶＤＤ−低電圧ＶＣＣ間の振幅を有しており，立ち下がり，立ち上がり波形も一瞬緩やかになるが問題とはならない。
【００７１】
（第１の実施の形態の効果）
以上のように，本実施の形態によれば，上記各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにラッチ回路をＣＭＯＳインバータで構成することにより，ＣＭＯＳインバータの各トランジスタにかかるゲート−ソース間電圧が過渡的にも低電圧レベル以下になるように構成できる。このようにして，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第２の従来技術（図１１）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。
【００７２】
また，第３の従来技術（図１２）の中間回路３０，４０のＰＭＯＳ３２，４２のソース−ゲート間電圧にはノードＮ３，またはＮ４が高電圧レベル（ＶＤＤ）から低電圧レベル（ＶＣＣ）になるとき過渡的に低電圧レベルＶＣＣを超える電圧がかかることがある。この点，本実施の形態では，ＭＯＳトランジスタとＣＭＯＳインバータとからなる中間回路により構成することにより，ＣＭＯＳインバータの各トランジスタにかかるゲート−ソース間電圧が過渡的にも低電圧レベル以下になるように構成できる。
【００７３】
（第２の実施の形態）
第２の実施の形態は上記第１の実施の形態において，ＣＭＯＳ回路１０のＰＭＯＳ１１のオン抵抗はＰＭＯＳ１２のオン抵抗よりも大きく設定し，ＮＭＯＳ１４のオン抵抗はＮＭＯＳ１３のオン抵抗よりも大きく設定し，同様にＣＭＯＳ回路２０のＰＭＯＳ２１のオン抵抗はＰＭＯＳ２２のオン抵抗よりも大きく設定し，ＮＭＯＳ２４のオン抵抗はＮＭＯＳ２３のオン抵抗よりも大きく設定するとともに，中間回路インバータ３０のＰＭＯＳ３１のオン抵抗はＰＭＯＳ５１ｐのオン抵抗よりも大きく設定し，中間回路インバータ４０のＰＭＯＳ４１のオン抵抗はＰＭＯＳ５２ｐのオン抵抗よりも大きく設定した回路である。
【００７４】
上記各ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタのソース−ドレイン間耐圧から制限される動作電圧は，各ＭＯＳトランジスタのしきい値電圧の絶対値の最大値をＶｔｈとして，電圧（ＶＣＣ＋Ｖｔｈ）よりも十分大きく，かつ電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈ）よりも十分大きく，電圧ＶＤＤよりも小さい値となっている。
【００７５】
（第２の実施の形態の動作）
まず，入力信号ＩＮがグランドレベルから低電圧レベル（ＶＣＣ）に変化する場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＳＯ１３がオンし，出力ノードＮ１の電位は高電圧レベル（ＶＤＤ）から下がってくる。このとき，ＮＭＯＳ１４のオン抵抗はＮＭＯＳ１３のオン抵抗よりも大きく設定したのでＮＭＯＳ１３のゲート−ソース間電圧はしきい値電圧Ｖｔｈを少し超える程度である。そしてＰＭＯＳ１２のソース電位は高電圧レベルにありゲートの電位は低電圧レベルＶＣＣであるのでＰＭＯＳ１２はオンしており，出力ノードＮ１の電位が低電圧レベルＶＣＣ程度になるまでＰＭＯＳ１２のドレイン−ソース間電圧は小さい電圧に保たれ，ＰＭＯＳ１２のソース電位は下がる。また，ＰＭＯＳ５１ｐはオンしノードＮ３の電位を下げる。
【００７６】
このとき，ＰＭＯＳ３１のオン抵抗はＰＭＯＳ５１ｐのオン抵抗よりも大きく設定したので，ＰＭＯＳ５１ｐのソース−ドレイン間に印加される電圧は小さく，また，ＰＭＯＳ１２のドレイン−ソース間電圧は小さい電圧に保たれているのでＰＭＯＳ５１ｐのゲート−ソース間電圧，およびゲート−ドレイン間電圧は低電圧レベルＶＣＣ程度以下に抑えられる。そして，ＰＭＯＳ４１，２１もオンする。
【００７７】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。このとき，ＮＭＯＳ２３はオン状態であり，出力ノードＮ２の電位が低電圧レベルＶＣＣ程度になるまでＮＭＯＳ２３のドレイン−ソース間電圧は小さい電圧に保たれ，そのときのＰＭＯＳ２２のゲート−ソース間電圧は，ＰＭＯＳ２１のオン抵抗をＰＭＯＳ２２のオン抵抗よりも大きく設定したので，ＰＭＯＳ２２のしきい値電圧を少し超える程度である。また，ＰＭＯＳ５２ｐはオン状態からオフ状態に移行する。
【００７８】
このとき，ＰＭＯＳ４１のオン抵抗はＰＭＯＳ５２ｐのオン抵抗よりも大きく設定したので，ＰＭＯＳ５２ｐのソース−ドレイン間に印加される電圧は小さく，また，ＰＭＯＳ２２のドレイン−ソース間電圧は小さい電圧に保たれているのでＰＭＯＳ５２ｐのゲート−ソース間電圧，およびゲート−ドレイン間電圧は，低電圧レベルＶＣＣ程度以下に抑えられる。そして出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。
【００７９】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合も，同様であるので重複説明を省略する。
【００８０】
上記のように，ＮＭＯＳ１３，２３のソース−ドレイン間には，そのしきい値電圧の最大値をＶｔｈｎとして，過渡状態であっても電圧（ＶＣＣ＋Ｖｔｈｎ）を少し超える程度の電圧が印加され，ＰＭＯＳ１２，２２のソース−ドレイン間には，そのしきい値電圧の絶対値の最大値をＶｔｈｐとして，電圧（ＶＤＤ−ＶＣＣ＋Ｖｔｈｐ）を少し超える程度の電圧が印加されるように構成した。
【００８１】
（第２の実施の形態の効果）
以上のように，第２の実施の形態によれば，上記各トランジスタのソース−ドレイン間に過渡状態であってもソース−ドレイン間耐圧を超える電圧が加わらないため，許容ソース−ドレイン間耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。また，上記各トランジスタのゲート酸化膜には過渡状態であっても低電圧レベルを超える電圧が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで，より信頼性の高いレベル変換回路が構成できる。
【００８２】
（第３の実施の形態）
図３は，第３の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第３の実施の形態は，上記第１の実施の形態，または第２の実施の形態において，中間回路インバータ３０のＮＭＯＳ３２，中間回路インバータ４０のＮＭＯＳ４２のサブストレートの接続構成をグランドから各ＮＭＯＳのソースに換え，ＰＭＯＳ５１ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ３に接続を換え，ＰＭＯＳ５２ｐのサブストレートの接続構成を高電圧電源ＶＤＤから出力ノードＮ４に接続を換えた構成にしたものである。上記ＮＭＯＳ３２，ＮＭＯＳ４２は，Ｐ型基板上に形成されたディープＮウエル領域に形成されたＰウエル領域に形成され，電気的に基板と分離されたＮＭＯＳトランジスタとする。
【００８３】
（第３の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態において，ゲート−サブストレートの電圧が高電圧レベルＶＤＤであっても，ゲート酸化膜にかかる電圧は低電圧レベルＶＣＣ程度であることを説明した。
【００８４】
（第３の実施の形態の効果）
第３の実施の形態においてはＮＭＯＳ３２，およびＮＭＯＳ４２を基板から電気的に分離されたＰウエル領域に形成し，また，ＰＭＯＳ５１ｐ，５２ｐを他のＰＭＯＳのＮウエルから分離して，各々ソースに接続したことによって，各ＮＭＯＳ３２，４２，およびＰＭＯＳ５１ｐ，５２ｐのゲート酸化膜への負荷がさらに軽減されるという効果が得られる。また，ＮＭＯＳ３２，およびＮＭＯＳ４２のドレインとサブストレートで形成されるｐｎ接合にかかる逆バイアス電圧を軽減できる。また，ＮＭＯＳ３２，およびＮＭＯＳ４２の基板バイアス効果の影響を無くしたので，より高速な回路動作が期待できる。
【００８５】
本実施の形態に用いた３重ウエル構造などの素子分離技術は，基板ノイズの低減やリーク電流の低減などを目的として，微細プロセスを用いたＬＳＩに採用されるようになってきており，数％のコスト高になるが，今後プロセスの微細化が進むにつれてますます採用されると期待され，本実施の形態の構造のためだけにプロセスが複雑になるようなことはない。
【００８６】
（第４の実施の形態）
図４は，第４の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第４の実施の形態は，上記第１の実施の形態，第２の実施の形態，または第３の実施の形態において，各ＭＯＳトランジスタを酸化膜で完全に分離されたシリコン領域に形成したものであって，ＳＯＩ（Ｓｉｌｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタを用いて構成される。図１におけるバルクＣＭＯＳでのウエル領域（サブストレート）は，ＳＯＩ構造ではボディ領域と呼ばれ，完全空乏型ＳＯＩでは，通常ボディはフローティング状態にして，３端子トランジスタとして表現される。また，部分空乏型ＳＯＩではボディはフローティング状態にして用いる場合と，バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合がある。バルクＣＭＯＳと同様にボディをソースまたは電源レベルと接続する場合は図３に示した第３の実施の形態と同一に構成できる。
図４はボディはフローティング状態にして用いる場合を示す。
【００８７】
（第４の実施の形態の動作）
回路動作は上記第１の実施の形態，および第２の実施の形態と同じである。
上記第１の実施の形態の説明において，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧は高電圧レベルＶＤＤよりも大きく設定されていることを説明した。ＳＯＩ構造のウエハは表面のシリコン層の下に１００〜５００ｎｍ程度の厚さの酸化膜が埋め込み酸化膜として形成されて，各トランジスタの形成領域は互いに同程度の平面寸法の酸化膜で分離されている。したがって，バルクＣＭＯＳの各ＰＭＯＳトランジスタ，および各ＮＭＯＳトランジスタを形成する拡散領域とサブストレート間のｐｎ接合の逆バイアス耐圧に相当する分離酸化膜の耐圧は少なくとも１０Ｖ以上の耐圧が確保されている。
【００８８】
（第４の実施の形態の効果）
第４の実施の形態においてはＳＯＩ構造のＭＯＳトランジスタを用いたことによって，ボブィ（サブストレート）をフローティング状態で使用でき，各ＭＯＳトランジスタのゲートとボディ（サブストレート）との電圧，ドレインと基板間の耐圧を考慮しなくて良い。また，ボディと基板の間の耐圧は先に説明したように，高電圧レベルＶＤＤに対し十分大きいので，最先端の微細プロセスにおいてもより信頼性が高い半導体集積回路を製造できる。
【００８９】
また，素子領域を完全酸化膜分離としたので，各ＭＯＳトランジスタのソース，およびドレインの寄生容量が低減され，より高速な回路動作が期待できる。さらに本実施の形態に用いたＳＯＩ構造の素子分離により，基板ノイズの低減や接合リーク電流の低減などにも効果がある。
【００９０】
（第５の実施の形態）
図５は，第５の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第５の実施の形態は，上記第１の実施の形態において，ＰＭＯＳ５１ｐのゲートの接続構成を出力ノードＮ１から低電圧電源に換え，ＰＭＯＳ５２ｐのゲートの接続構成を出力ノードＮ２から低電圧電源に換えた構成にしたものである。
【００９１】
（第５の実施の形態の動作）
入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＳＯ１３がオンし，出力ノードＮ１の電位はグランドレベルまで下がる。そしてＰＭＯＳ１２のソースが高電圧レベルにあればＰＭＯＳ１２はオンし，ＰＭＯＳ１２のソース電位は下がる。また，ＰＭＯＳ５１ｐはオンしているのでノードＮ３の電位を下がる。これによって，ＰＭＯＳ４１，２１もオンする。
【００９２】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。また，ＰＭＯＳ５２ｐはオフ状態からオン状態に移行する。これによって出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。この状態では，ＰＭＯＳ１１，３１とＮＭＯＳ４２，２４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ低電圧レベル（ＶＣＣ），および高電圧レベル（ＶＤＤ）になる。
【００９３】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合は，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオンし，ＮＭＯＳ２３のソース電位が下がることによりＮＭＯＳ２３がオンし，出力ノードＮ２の電位はグランドレベルまで下がる。そしてＰＭＯＳ２２のソースは高電圧レベルにあるのでＰＭＯＳ２２はオンし，ＰＭＯＳ２２のソース電位は下がる。また，ＰＭＯＳ５２ｐはオンしておりノードＮ４の電位を下げる。これによって，ＰＭＯＳ１１，３１もオンする。
【００９４】
一方，入力信号ＩＮによりＮＭＯＳ１４がオフし，ＰＭＯＳ１１からの電流により，ＰＭＯＳ１２のソース電位が上昇しＰＭＯＳ１２がオンし，出力ノードＮ１の電位は上昇する。また，ＰＭＯＳ５１ｐはオフ状態からオン状態に移行する。これによって出力ノードＮ３の電位が上昇し，ＮＭＯＳ４２がオンし，ＮＭＯＳ３２はオフする。したがって，グランドレベル（０Ｖ）が出力信号ＯＵＴ１に出力され，低電圧レベル（ＶＣＣ）が出力信号ＯＵＴ２に出力される。この状態では，ＰＭＯＳ２１，４１とＮＭＯＳ３２，１４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ，高電圧レベル（ＶＤＤ）および低電圧レベル（ＶＣＣ）になる。
【００９５】
このような動作において，ＰＭＯＳ５１ｐ，５２ｐを除いて，各ＭＯＳトランジスタに印加される電圧は第１の実施の形態と同様である。ＰＭＯＳ５１ｐ，５２ｐのゲートは低電圧レベルの電位に接続されたので，ゲートとソースまたはドレインとの間に印加される電圧は低電圧レベル以下であり，また，ゲートとサブストレートとの間の電圧も低電圧レベル以下である。
【００９６】
（第５の実施の形態の効果）
以上のように，第５の実施の形態によれば，ＰＭＯＳ５１ｐ，５２ｐのゲート電位を低電圧レベル（ＶＣＣ）で固定しているので，過渡応答においても低電圧レベルを超える電位が加わらないようになる。このようにして，ＰＭＯＳ５１ｐ，５２ｐのゲート酸化膜への負荷がさらに軽減されるという効果が得られる。
【００９７】
（第６の実施の形態）
図６は，第６の実施の形態にかかるレベル変換回路の構成を示す回路図であり，図１と共通の要素には同一の符号が付されている。
第６の実施の形態は，上記第１の実施の形態において，ＰＭＯＳ５１ｐをＮＭＯＳ５１ｎに置換え，ＮＭＯＳ５１ｎのゲートの接続構成を出力ノードＮ１から高電圧電源に換え，ＰＭＯＳ５２ｐをＮＭＯＳ５２ｎに置換え，ＮＭＯＳ５２ｎのゲートの接続構成を出力ノードＮ２から高電圧電源に換えた構成にしたものである。また，上記第５の実施の形態に対しては，ＰＭＯＳ５１ｐをＮＭＯＳ５１ｎに置換え，ＮＭＯＳ５１ｎのゲートを高電圧電源に接続し，ＮＭＯＳ５１ｎのサブストレートをグランドレベルに接続し，ＰＭＯＳ５２ｐをＮＭＯＳ５２ｎに置換え，ＮＭＯＳ５２ｎのゲートを高電圧電源に接続し，ＮＭＯＳ５２ｎのサブストレートの接続構成を高電圧電源からグランドレベルに接続した構成にしたものである。
【００９８】
（第６の実施の形態の動作）
入力信号ＩＮが低電圧レベル（ＶＣＣ）である場合は，ＮＭＯＳ１４がオンし，ＮＭＯＳ１３のソース電位が下がることによりＮＭＳＯ１３がオンし，出力ノードＮ１の電位はグランドレベルまで下がる。そしてＰＭＯＳ１２のソースが高電圧レベルにあればＰＭＯＳ１２はオンし，ＰＭＯＳ１２のソース電位は下がる。また，ＮＭＯＳ５１ｎはオンしノードＮ３の電位を下げる。これによって，ＰＭＯＳ４１，２１もオンする。
【００９９】
一方，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオフし，ＰＭＯＳ２１からの電流により，ＰＭＯＳ２２のソース電位が上昇しＰＭＯＳ２２がオンし，出力ノードＮ２の電位は上昇する。また，ＮＭＯＳ５２ｎはオン状態からオフ状態に移行する。これらによって出力ノードＮ４の電位が上昇し，ＮＭＯＳ３２がオンし，ＮＭＯＳ４２はオフする。したがって，高電圧レベル（ＶＤＤ）が出力信号ＯＵＴ１，およびＯＵＴ２に出力される。この状態では，ＰＭＯＳ１１，３１とＮＭＯＳ４２，２４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ低電圧レベル（ＶＣＣ），および高電圧レベル（ＶＤＤ）になる。
【０１００】
一方，入力信号ＩＮが低電圧レベルＶＣＣからグランドレベル（０Ｖレベル）へ変化した場合は，入力信号の反転信号ＩＮ２によりＮＭＯＳ２４がオンし，ＮＭＯＳ２３のソース電位が下がることによりＮＭＯＳ２３がオンし，出力ノードＮ２の電位はグランドレベルまで下がる。そしてＰＭＯＳ２２のソースは高電圧レベルにあるのでＰＭＯＳ２２はオンし，ＰＭＯＳ２２のソース電位は下がる。また，ＮＭＯＳ５２ｎはオンしノードＮ４の電位を下げる。これによって，ＰＭＯＳ１１，３１もオンする。
【０１０１】
一方，入力信号ＩＮによりＮＭＯＳ１４がオフし，ＰＭＯＳ１１からの電流により，ＰＭＯＳ１２のソース電位が上昇しＰＭＯＳ１２がオンし，出力ノードＮ１の電位は上昇する。また，ＮＭＯＳ５１ｎはオン状態からオフ状態に移行する。これらによって出力ノードＮ３の電位が上昇し，ＮＭＯＳ４２がオンし，ＮＭＯＳ３２はオフする。したがって，グランドレベル（０Ｖ）が出力信号ＯＵＴ１に出力され，低電圧レベル（ＶＣＣ）が出力信号ＯＵＴ２に出力される。この状態では，ＰＭＯＳ２１，４１とＮＭＯＳ３２，１４がオフ状態なので直流電流パスは存在しない。また，出力ノードＮ３，およびＮ４はそれぞれ，高電圧レベル（ＶＤＤ）および低電圧レベル（ＶＣＣ）になる。
【０１０２】
このような動作において，ＮＭＯＳ５１ｎ，５２ｎを除いて，各ＭＯＳトランジスタに印加される電圧は第１の実施の形態と同様である。ＮＭＯＳ５１ｎ，５２ｎのゲートは高電圧レベルの電位に接続され，ソースまたはドレインの電位は低電圧レベル（ＶＣＣ）と高電圧レベル（ＶＤＤ）の間にあるので，ゲートとソースまたはドレインとの間に印加される電圧は低電圧レベル以下である。また，ゲートとサブストレートとの間の電圧は，第１の実施の形態にて説明したように問題とはならない。
【０１０３】
（第６の実施の形態の効果）
以上のように，第６の実施の形態では上記ＮＭＯＳ５１ｎ，５２ｎの各ゲートを高電圧レベル（ＶＤＤ）に接続して中間回路インバータ１０，および２０にて構成されるラッチ回路への書き込みをする構成としたので，ＰＭＯＳで構成した場合よりもオン抵抗を小さくできるのでレイアウトに要する素子面積を削減できるという効果が得られる。
【０１０４】
（第７の実施の形態）
図７は，第７の実施の形態を示す回路図であり，図１に示したレベル変換回路を集積回路の３ステートバッファ回路に適用したものである。この３ステートバッファ回路は低電圧電源にて動作する論理回路５０を備え，この論理回路５０の出力側が図１に示す構成のレベル変換回路に接続されている。
【０１０５】
（論理回路５０）
低電圧電源系の論理回路５０はデータ端子５１，およびイネーブル端子５２を有し，ＮＡＮＤゲート５３，インバータ５４，５５，およびＮＯＲゲート５６で構成されている。さらに，レベル変換回路の出力側にはプリバッファ回路６０を介してメインバッファ回路７０が接続されている。プリバッファ回路６０はＰＭＯＳ６１，ＮＭＯＳ６２にて構成され，高電圧（ＶＤＤ）と低電圧（ＶＣＣ）の間の振幅の信号をＰＭＯＳ７１に供給し，メインバッファ回路７０は，ＰＭＯＳ７１，７２，およびＮＭＯＳ７３，７４で構成され，その出力に接続された出力パッド８０から集積回路の外部へ出力信号ＯＵＴを出力するようになっている。
【０１０６】
（第７の実施の形態の動作）
イネーブル端子５２にグランドレベル（０Ｖ）が入力されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，また，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴはハイインピーダンス状態になる。
【０１０７】
一方，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１に低電圧レベル（ＶＣＣ）が印加されると，ＰＭＯＳ７１のゲートには低電圧レベル（ＶＣＣ）が印加され，ＮＭＯＳ７４のゲートにはグランドレベル（０Ｖ）が印加され，出力信号ＯＵＴは高電圧レベル（ＶＤＤ）となる。
【０１０８】
また，イネーブル端子５２に低電圧レベル（ＶＣＣ）が印加され，かつデータ端子５１にグランドレベル（０Ｖ）が印加されると，ＰＭＯＳ７１のゲートには高電圧レベル（ＶＤＤ）が印加され，ＮＭＯＳ７４のゲートには低電圧レベル（ＶＣＣ）が印加され，出力信号ＯＵＴはグランドレベル（０Ｖ）となる。したがって，３ステートバッファとして機能する。
【０１０９】
（第７の実施の形態の効果）
以上のように，第７の実施の形態によれば，高電圧レベル（ＶＤＤ）と低電圧レベルの間の振幅を有する信号を，高電圧レベルと低電圧レベルの間で動作するインバータで上記メインバッファ回路７０を駆動するプリバッファ回路６０を構成したので，貫通電流が少なく，かつ高速な出力回路を実現できるという効果が得られる。
【０１１０】
以上，添付図面を参照しながら本発明にかかるレベル変換回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１１１】
例えば，上記第５の実施の形態では上記ＰＭＯＳ５１ｐ，５２ｐの各ゲートを低電圧レベル（ＶＣＣ）に接続して中間回路インバータ１０，および２０にて構成されるラッチ回路への書き込みをする構成について説明したが，上記第２〜第４の実施の形態にて説明した構成を上記第５の実施の形態に適用すれば，上記第２〜第４の実施の形態にて説明した各効果と同様の効果が得られる。また，ＰＭＯＳ５１ｐ，５２ｐの各ゲートをそれぞれドレインと接続してなるＭＯＳダイオード接続の構成にしても良い。
【０１１２】
図８に第５の実施の形態に対して，上記第３の実施の形態の発明を適用した例を示す。図９に第５の実施の形態に対して，上記第４の実施の形態の発明を適用した例を示す。
【０１１３】
また，上記第６の実施の形態では上記ＮＭＯＳ５１ｎ，５２ｎの各ゲートを高電圧レベル（ＶＤＤ）に接続して中間回路インバータ１０，および２０にて構成されるラッチ回路への書き込みをする構成について説明したが，上記第２〜第４の実施の形態にて説明した構成を上記第６の実施の形態に適用すれば，上記第２〜第４の実施の形態にて説明した各効果と同様の効果が得られる。また，ＮＭＯＳ５１ｎ，５２ｎの各ゲートをそれぞれドレインと接続してなるＭＯＳダイオード接続の構成にしても良い。
【０１１４】
また，第５の実施の形態，および第６の実施の形態の変形としたＭＯＳダイオードをｐｎ接合ダイオードとしても良い。
【０１１５】
また，第１の実施の形態ではＣＭＯＳ回路１０，２０のプルダウン用として機能するＮＭＯＳ１４，およびＮＭＯＳ２４による動作について説明したが，ＮＭＯＳ２４を省略して，ＮＭＯＳ２３のソースに直接入力信号ＩＮを印加しても動作が損なわれることはない。同様に第１の実施の形態においてＮＭＯＳ１４を省略して，ＮＭＯＳ１３のソースに直接入力信号ＩＮ２を印加しても動作が損なわれることはない。第１の実施の形態よりも回路が簡素化され，かつ入力信号を１種類にできる。また，同様に第１の実施の形態においてＮＭＯＳ１４を省略して，ＮＭＯＳ１３のソースに直接入力信号ＩＮ２を印加し，ＮＭＯＳ２４を省略して，ＮＭＯＳ２３のソースに直接入力信号ＩＮを印加する構成にすればさらに回路が簡素化される。
【０１１６】
また，第１の実施の形態ではＣＭＯＳ回路１０，２０のプルアップ用として機能するＰＭＯＳ１１，およびＰＭＯＳ２１による動作について説明したが，ＰＭＯＳ１１，およびＰＭＯＳ２１を省略しても同様の動作を実現でき，回路を簡素化できる。また，上記第１〜第７の実施の形態およびその変形回路に適用しても同様な効果が期待できる。
【０１１７】
さらに，上記第１〜第６の実施の形態にて説明した構成を上記第７の実施の形態に適用すれば，上記第１〜第６の実施の形態にて説明した各効果と同様の効果が得られる。
【０１１８】
また，上記第７の実施の形態においてプリバッファを追加，または省略してもよい。
【０１１９】
また，ＭＯＳトランジスタに接続される低電圧電源を個別に異なる低電圧電源，またはバイアス回路に接続することによりトランジスタのオン抵抗を調節することができ，ゲート幅，またはゲート長の設定に自由度を持たせることも可能である。
【０１２０】
以上，３Ｖと１．８Ｖの２電源を前提に説明したが，０．１μｍ世代のデバイスでは，ゲート酸化膜耐圧が１．３Ｖ程度になることが予想され，高電圧が１．８Ｖ，低電圧が１．０Ｖというような組み合わせで本発明を適用することも可能である。
【０１２１】
【発明の効果】
以上説明したように，本発明によれば，各トランジスタのゲート酸化膜には静的に低電圧レベルを超える電位が加わらないため，許容ゲート酸化膜耐圧が高電圧電源レベルよりも低いＭＯＳトランジスタのみで構成できる。さらにラッチ回路をＣＭＯＳインバータで構成したため，ゲート電圧の振幅の制限にソースフォロアトランジスタのオフする効果を利用した前述の第２の従来技術（図１１）よりも高速に動作し，加えて負荷駆動能力の低下も抑えられる。
【０１２２】
さらに，本明細書で説明したさまざまな応用例を適用することにより，さらなる優れた効果を得ることが可能である。
【図面の簡単な説明】
【図１】第１，第２の実施の形態にかかるレベル変換回路の説明図である。
【図２】レベル変換回路の動作波形を示す説明図であり，（ａ）は図１のレベル変換回路，（ｂ）は図１１のレベル変換回路に対応するものである。
【図３】第３の実施の形態にかかるレベル変換回路の説明図である。
【図４】第４の実施の形態にかかるレベル変換回路の説明図である。
【図５】第５の実施の形態にかかるレベル変換回路の説明図である。
【図６】第６の実施の形態にかかるレベル変換回路の説明図である。
【図７】第７の実施の形態にかかるレベル変換回路の説明図である。
【図８】第５の実施の形態に対して，第３の実施の形態を適用したレベル変換回路の説明図である。
【図９】第５の実施の形態に対して，第４の実施の形態を適用したレベル変換回路の説明図である。
【図１０】第１の従来技術にかかるレベル変換回路の説明図である。
【図１１】第２の従来技術にかかるレベル変換回路の説明図である。
【図１２】第３の従来技術にかかるレベル変換回路の説明図である。
【符号の説明】
１０ ＣＭＯＳ回路（第１のＣＭＯＳ回路）
１１ ＰＭＯＳ（第１のＰチャネル型ＭＯＳトランジスタ）
１２ ＰＭＯＳ（第２のＰチャネル型ＭＯＳトランジスタ）
１３ ＮＭＯＳ（第１のＮチャネル型ＭＯＳトランジスタ）
１４ ＮＭＯＳ（第２のＮチャネル型ＭＯＳトランジスタ）
２０ ＣＭＯＳ回路（第２のＣＭＯＳ回路）
２１ ＰＭＯＳ（第５のＰチャネル型ＭＯＳトランジスタ）
２２ ＰＭＯＳ（第６のＰチャネル型ＭＯＳトランジスタ）
２３ ＮＭＯＳ（第５のＮチャネル型ＭＯＳトランジスタ）
２４ ＮＭＯＳ（第６のＮチャネル型ＭＯＳトランジスタ）
３０ 中間回路インバータ（第１の中間回路）
３１ ＰＭＯＳ（第３のＰチャネル型ＭＯＳトランジスタ）
３２ ＮＭＯＳ（第３のＮチャネル型ＭＯＳトランジスタ）
４０ 中間回路インバータ（第２の中間回路）
４１ ＰＭＯＳ（第４のＰチャネル型ＭＯＳトランジスタ）
４２ ＮＭＯＳ（第４のＮチャネル型ＭＯＳトランジスタ）
５１ｎ ＮＭＯＳ（第７のＮチャネル型ＭＯＳトランジスタ）
５１ｐ ＰＭＯＳ（第７のＰチャネル型ＭＯＳトランジスタ）
５２ｎ ＮＭＯＳ（第８のＮチャネル型ＭＯＳトランジスタ）
５２ｐ ＰＭＯＳ（第８のＰチャネル型ＭＯＳトランジスタ）
Claims (18)
- レベル変換回路であって：
高電圧が印加される高電圧電源と第１の出力ノードとの間に直列接続された第１および第２のＰチャネル型ＭＯＳトランジスタ，ならびに前記第１の出力ノードとグランドとの間に直列接続された第１および第２のＮチャネル型ＭＯＳトランジスタを備え，プルアップ用として機能する前記第１のＰチャネル型ＭＯＳトランジスタのゲートに第１の信号が印加され，プルダウン用として機能する前記第２のＮチャネル型ＭＯＳトランジスタのゲートに前記高電圧よりも低い低電圧とグランド電圧との間の振幅を有する入力信号が印加され，前記第２のＰチャネル型ＭＯＳトランジスタ，および前記第１のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加される第１のＣＭＯＳ回路と；
前記高電圧電源と第２の出力ノードとの間に接続され前記第１の信号がゲートに印加される第３のＰチャネル型ＭＯＳトランジスタ，および前記第２の出力ノードと低電圧が印加される低電圧電源との間に接続され前記第１の信号がゲートに印加される第３のＮチャネル型ＭＯＳトランジスタを有する第１の中間回路と；
前記高電圧電源と第３の出力ノードとの間に接続され前記第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＰチャネル型ＭＯＳトランジスタ，および前記第３の出力ノードと前記低電圧電源との間に接続され前記第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＮチャネル型ＭＯＳトランジスタを有し，前記第３の出力ノードより前記第１の信号を出力する第２の中間回路と；
前記高電圧電源と第４の出力ノードとの間に直列接続された第５および第６のＰチャネル型ＭＯＳトランジスタ，ならびに前記第４の出力ノードとグランドとの間に直列接続された第５および第６のＮチャネル型ＭＯＳトランジスタを備え，プルアップ用として機能する前記第５のＰチャネル型ＭＯＳトランジスタのゲートに第１の中間回路の前記第２の出力ノードの電位を有する信号が印加され，プルダウン用として機能する前記第６のＮチャネル型ＭＯＳトランジスタのゲートに前記入力信号の反転信号が印加され，前記第６のＰチャネル型ＭＯＳトランジスタ，および前記第５のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され前記第４の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する第２のＣＭＯＳ回路と；
前記直列接続された第１，第２のＰチャネル型ＭＯＳトランジスタの共通ノードと前記第１の中間回路の第２の出力ノードとの間に接続され前記第１のＣＭＯＳ回路の前記第１の出力ノードの電位がゲートに印加される第７のＰチャネル型ＭＯＳトランジスタと；
前記直列接続された第５，第６のＰチャネル型ＭＯＳトランジスタの共通ノードと前記第２の中間回路の第３の出力ノードとの間に接続され前記第２のＣＭＯＳ回路の前記第４の出力ノードの電位がゲートに印加される第８のＰチャネル型ＭＯＳトランジスタと；
を備えたことを特徴とする，レベル変換回路。 - 前記第１のＣＭＯＳ回路における前記第１のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第２のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，前記第２のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記第１のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第２のＣＭＯＳ回路における前記第５のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第６のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，前記第６のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記第５のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第１の中間回路の第３のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第７のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第２の中間回路の第４のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第８のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定したことを特徴とする，請求項１に記載のレベル変換回路。 - 前記第１の中間回路の前記第３のＮチャネル型ＭＯＳトランジスタ，および前記第２の中間回路の前記第４のＮチャネル型ＭＯＳトランジスタのサブストレートをそれぞれのソース側に接続して，前記第１，第２，第５，第６のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項１または２に記載のレベル変換回路。
- 前記第７のＰチャネル型ＭＯＳトランジスタ，および前記第８のＰチャネル型ＭＯＳトランジスタのサブストレートをソース，またはドレイン側に接続して，前記第１〜第６のＰチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項１〜３のいずれかに記載のレベル変換回路。
- 前記第１〜第８のＰチャネル型ＭＯＳトランジスタ，および前記第１〜第６のＮチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成されたことを特徴とする，請求項１〜４のいずれかに記載のレベル変換回路。
- 前記第１の信号は前記高電圧と前記低電圧の間の振幅を有する信号であり，該第１の信号を前記出力信号と独立して外部へ出力する構成としたことを特徴とする，請求項１〜５のいずれかに記載のレベル変換回路。
- レベル変換回路であって：
高電圧が印加される高電圧電源と第１の出力ノードとの間に直列接続された第１および第２のＰチャネル型ＭＯＳトランジスタ，ならびに前記第１の出力ノードとグランドとの間に直列接続された第１および第２のＮチャネル型ＭＯＳトランジスタを備え，プルアップ用として機能する前記第１のＰチャネル型ＭＯＳトランジスタのゲートに第１の信号が印加され，プルダウン用として機能する前記第２のＮチャネル型ＭＯＳトランジスタのゲートに前記高電圧よりも低い低電圧とグランド電圧との間の振幅を有する入力信号が印加され，前記第２のＰチャネル型ＭＯＳトランジスタ，および前記第１のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加される第１のＣＭＯＳ回路と；
前記高電圧電源と第２の出力ノードとの間に接続され前記第１の信号がゲートに印加される第３のＰチャネル型ＭＯＳトランジスタ，および前記第２の出力ノードと低電圧が印加される低電圧電源との間に接続され前記第１の信号がゲートに印加される第３のＮチャネル型ＭＯＳトランジスタを有する第１の中間回路と；
前記高電圧電源と第３の出力ノードとの間に接続され前記第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＰチャネル型ＭＯＳトランジスタ，および前記第３の出力ノードと前記低電圧電源との間に接続され前記第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＮチャネル型ＭＯＳトランジスタを有し，前記第３の出力ノードより前記第１の信号を出力する第２の中間回路と；
前記高電圧電源と第４の出力ノードとの間に直列接続された第５および第６のＰチャネル型ＭＯＳトランジスタ，ならびに前記第４の出力ノードとグランドとの間に直列接続された第５および第６のＮチャネル型ＭＯＳトランジスタを備え，プルアップ用として機能する前記第５のＰチャネル型ＭＯＳトランジスタのゲートに第１の中間回路の前記第２の出力ノードの電位を有する信号が印加され，プルダウン用として機能する前記第６のＮチャネル型ＭＯＳトランジスタのゲートに前記入力信号の反転信号が印加され，前記第６のＰチャネル型ＭＯＳトランジスタ，および前記第５のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され前記第４の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する第２のＣＭＯＳ回路と；
前記直列接続された第１，第２のＰチャネル型ＭＯＳトランジスタの共通ノードと前記第１の中間回路の第２の出力ノードとの間に接続され前記低電圧の電位がゲートに印加される第７のＰチャネル型ＭＯＳトランジスタと；
前記直列接続された第５，第６のＰチャネル型ＭＯＳトランジスタの共通ノードと前記第２の中間回路の第３の出力ノードとの間に接続され前記低電圧の電位がゲートに印加される第８のＰチャネル型ＭＯＳトランジスタと；
を備えたことを特徴とする，レベル変換回路。 - 前記第１のＣＭＯＳ回路における前記第１のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第２のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，前記第２のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記第１のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第２のＣＭＯＳ回路における前記第５のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第６のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，前記第６のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記第５のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第１の中間回路の第３のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第７のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第２の中間回路の第４のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第８のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定したことを特徴とする，請求項７に記載のレベル変換回路。 - 前記第１の中間回路の前記第３のＮチャネル型ＭＯＳトランジスタ，および前記第２の中間回路の前記第４のＮチャネル型ＭＯＳトランジスタのサブストレートをそれぞれのソース側に接続して，前記第１，第２，第５，第６のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項７または８に記載のレベル変換回路。
- 前記第７のＰチャネル型ＭＯＳトランジスタ，および前記第８のＰチャネル型ＭＯＳトランジスタのサブストレートをソース，またはドレイン側に接続して，前記第１〜第６のＰチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項７〜９のいずれかに記載のレベル変換回路。
- 前記第１〜第８のＰチャネル型ＭＯＳトランジスタ，および前記第１〜第６のＮチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成されたことを特徴とする，請求項７〜１０のいずれかに記載のレベル変換回路。
- 前記第１の信号は前記高電圧と前記低電圧の間の振幅を有する信号であり，該第１の信号を前記出力信号と独立して外部へ出力する構成としたことを特徴とする，請求項７〜１１のいずれかに記載のレベル変換回路。
- レベル変換回路であって：
高電圧が印加される高電圧電源と第１の出力ノードとの間に直列接続された第１および第２のＰチャネル型ＭＯＳトランジスタ，ならびに前記第１の出力ノードとグランドとの間に直列接続された第１および第２のＮチャネル型ＭＯＳトランジスタを備え，プルアップ用として機能する前記第１のＰチャネル型ＭＯＳトランジスタのゲートに第１の信号が印加され，プルダウン用として機能する前記第２のＮチャネル型ＭＯＳトランジスタのゲートに前記高電圧よりも低い低電圧とグランド電圧との間の振幅を有する入力信号が印加され，前記第２のＰチャネル型ＭＯＳトランジスタ，および前記第１のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加される第１のＣＭＯＳ回路と；
前記高電圧電源と第２の出力ノードとの間に接続され前記第１の信号がゲートに印加される第３のＰチャネル型ＭＯＳトランジスタ，および前記第２の出力ノードと低電圧が印加される低電圧電源との間に接続され前記第１の信号がゲートに印加される第３のＮチャネル型ＭＯＳトランジスタを有する第１の中間回路と；
前記高電圧電源と第３の出力ノードとの間に接続され前記第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＰチャネル型ＭＯＳトランジスタ，および前記第３の出力ノードと前記低電圧電源との間に接続され前記第１の中間回路の第２の出力ノードの電位がゲートに印加される第４のＮチャネル型ＭＯＳトランジスタを有し，前記第３の出力ノードより前記第１の信号を出力する第２の中間回路と；
前記高電圧電源と第４の出力ノードとの間に直列接続された第５および第６のＰチャネル型ＭＯＳトランジスタ，ならびに前記第４の出力ノードとグランドとの間に直列接続された第５および第６のＮチャネル型ＭＯＳトランジスタを備え，プルアップ用として機能する前記第５のＰチャネル型ＭＯＳトランジスタのゲートに第１の中間回路の前記第２の出力ノードの電位を有する信号が印加され，プルダウン用として機能する前記第６のＮチャネル型ＭＯＳトランジスタのゲートに前記入力信号の反転信号が印加され，前記第６のＰチャネル型ＭＯＳトランジスタ，および前記第５のＮチャネル型ＭＯＳトランジスタの各ゲートに低電圧が共通に印加され前記第４の出力ノードより前記高電圧とグランド電圧の振幅を有する信号を外部に出力する第２のＣＭＯＳ回路と；
前記直列接続された第１，第２のＰチャネル型ＭＯＳトランジスタの共通ノードと前記第１の中間回路の第２の出力ノードとの間に接続され前記高電圧の電位がゲートに印加される第７のＮチャネル型ＭＯＳトランジスタと；
前記直列接続された第５，第６のＰチャネル型ＭＯＳトランジスタの共通ノードと前記第２の中間回路の第３の出力ノードとの間に接続され前記高電圧の電位がゲートに印加される第８のＮチャネル型ＭＯＳトランジスタと；
を備えたことを特徴とする，レベル変換回路。 - 前記第１のＣＭＯＳ回路における前記第１のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第２のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，前記第２のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記第１のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，
前記第２のＣＭＯＳ回路における前記第５のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第６のＰチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し，前記第６のＮチャネル型ＭＯＳトランジスタのオン抵抗は前記第５のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第１の中間回路の第３のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第７のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定し；
前記第２の中間回路の第４のＰチャネル型ＭＯＳトランジスタのオン抵抗は前記第８のＮチャネル型ＭＯＳトランジスタのオン抵抗よりも大きく設定したことを特徴とする，請求項１３に記載のレベル変換回路。 - 前記第１の中間回路の前記第３のＮチャネル型ＭＯＳトランジスタ，および前記第２の中間回路の前記第４のＮチャネル型ＭＯＳトランジスタのサブストレートをそれぞれのソース側に接続して，前記第１，第２，第５，第６のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項１３または１４に記載のレベル変換回路。
- 前記第７のＮチャネル型ＭＯＳトランジスタ，および前記第８のＮチャネル型ＭＯＳトランジスタのサブストレートをソース，またはドレイン側に接続して，前記第１〜第６のＮチャネル型ＭＯＳトランジスタのサブストレートと分離したことを特徴とする，請求項１３〜１５のいずれかに記載のレベル変換回路。
- 前記第１〜第６のＰチャネル型ＭＯＳトランジスタ，および前記第１〜第８のＮチャネル型ＭＯＳトランジスタは絶縁膜により分離された素子領域に形成されたことを特徴とする，請求項１３〜１６のいずれかに記載のレベル変換回路。
- 前記第１の信号は前記高電圧と前記低電圧の間の振幅を有する信号であり，該第１の信号を前記出力信号と独立して外部へ出力する構成としたことを特徴とする，請求項１３〜１７のいずれかに記載のレベル変換回路。
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