KR910020731A - 반도체장치 및 그 번인방법 - Google Patents

반도체장치 및 그 번인방법 Download PDF

Info

Publication number
KR910020731A
KR910020731A KR1019910007520A KR910007520A KR910020731A KR 910020731 A KR910020731 A KR 910020731A KR 1019910007520 A KR1019910007520 A KR 1019910007520A KR 910007520 A KR910007520 A KR 910007520A KR 910020731 A KR910020731 A KR 910020731A
Authority
KR
South Korea
Prior art keywords
semiconductor device
potential
potentials
selectively
word line
Prior art date
Application number
KR1019910007520A
Other languages
English (en)
Other versions
KR950014679B1 (ko
Inventor
도루 후루야마
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR910020731A publication Critical patent/KR910020731A/ko
Application granted granted Critical
Publication of KR950014679B1 publication Critical patent/KR950014679B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4085Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46Test trigger logic
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50Marginal testing, e.g. race, voltage or current testing
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용 없음

Description

반도체장치 및 그 번인방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체장치의 제1실시예에 대한 주요부를 나타낸 회로도, 제3도 및 제4도는 본 발명에 따른 반도체장치의 제2실시예 및 제3실시예에 대한 주요부를 나타낸 회로도.

Claims (15)

  1. 내부에서 승압 또는 강압된 전위를 적어도 1종류는 포함하는 복수의 전위가 회로블럭에 따라 구별되어 사용되고 있는 반도체장치에 있어서, 상기 복수의 전위를 선택적이면서 가역적으로 변화시키는 수단을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 복수의 전위는 외부로부터 인가되는 전원전위와 이를 내부에서 승압시킨 전위를 포함하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 복수의 전위는 외부로부터 인가되는 전원전위와 이를 내부에서 강압시킨 전위를 포함하는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 복수의 전위는 외부로부터 인가되는 전원전위가 내부에서강압된 내부전원전위와 이를 내부에서 승압시킨 전위를 포함하는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 복수의 전위는 외부로부터 인가되는 전원전위가 내부에서 강압된 내부전원전위와 이를 내부에서 강압시킨 전위를 포함하는 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 복수의 전위를 선택적이면서 가역적으로 변화시키는 수단은, 통상 동작시에는 사용되지 않는 단자를 포함하는 회로를 구성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 복수의 전위를 선택적이면서 가역적으로 변화시키는 수단은, 통상 동작시에는 사용되지 않는 단자에 임의의 단자로 신호가 입력되고, 또는 통상 동작시에는 사용되지 않는 범위의 전압이 입력되며, 또는 통상 동작시에 사용되는 복수의 단자에 통상 동작시에는 사용되지 않는 순서관계로 신호가 입력됨으로써 기동되도록 된 것을 특징으로 하는 반도체장치.
  8. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 반도체장치는 다이나믹형 랜덤억세스메모리이고, 상기 복수의 전위중 제1전위는 워드선 및 워드선구동회로로 인가되며, 제2전위는 상기 워드선 이외의 회로로 인가되는 것을 특징으로 하는 반도체장치.
  9. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 반도체장치는 다이나믹형 랜덤억세스메모리이고, 상기 복수의 전위중 제1전위는 워드선과 워드선구동회로 및 출력버퍼회로로 인가되며, 제2전위는 상기 워드선 이외의 회로로 인가되도록 된 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 복수 전위를 선택적이면서 또한 가역적으로 변화시키는 수단, 제1전위를 선택저기이면서 가역적으로 제2전위와 동일하게 설정할 수 있도록 된 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 반도체장치는 다이나믹형 랜덤억세스메모리이고, 그 워드선을 워드선구동회로 또는 워드선구동회로로부터 전기적으로 분리할 수 있도록 된 수단을 구비하여 구서이된 것을 특징으로 하는 반도체장치.
  12. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 반도체장치는 다이나믹형 랜덤억세스메모리이고, 그 워드선에 선택적으로 전위를 인가하는 수단을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  13. 제8항에 있어서, 상기 복수의 전위를 선택적이면서 가역적으로 변화시키는 수단은, 제1전위를 선택적이면서 가역적으로 변화시키는 수단은, 제1전위를 선택적이면서 가역적으로 제2전위와 동일하게 설정할 수 있도록 된 것을 특징으로 하는 반도체장치.
  14. 내부에서 승압 또는 강압된 전위를 적어도 1종류는 포함하는 복수의 전위가 회로블럭에 의해 구별되어 사용되면서 상기 복수의 전위를 선택적이면서 가역적으로 변화시키는 수단을 구비한 반도체장치의 번인시에, 상기 복수의 전위중 몇개를 선택적으로 변화시켜 임의의 회로블럭에 그 이외의 회로블럭보다 높은 전압이 인가되지 않도록 해서 번인을 실행하도록 된 것을 특징으로 하는 반도체장치의 번인방법.
  15. 다이나믹형 랜덤억세스메모리의 번인시에, 워드선과 그이외의 회로에 대해 독립적으로 전압스트레스를 인가하여 번인을 실행하도록 된 것을 특징으로 하는 반도체장치의 번인방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910007520A 1990-05-11 1991-05-10 반도체장치 및 그 번인방법 KR950014679B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2119948A JP2533221B2 (ja) 1990-05-11 1990-05-11 ダイナミック型ランダムアクセスメモリ
JP02-119948 1990-05-11
JP2-119948 1990-05-11

Publications (2)

Publication Number Publication Date
KR910020731A true KR910020731A (ko) 1991-12-20
KR950014679B1 KR950014679B1 (ko) 1995-12-13

Family

ID=14774146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910007520A KR950014679B1 (ko) 1990-05-11 1991-05-10 반도체장치 및 그 번인방법

Country Status (5)

Country Link
US (2) US5428576A (ko)
EP (2) EP0456254B1 (ko)
JP (1) JP2533221B2 (ko)
KR (1) KR950014679B1 (ko)
DE (2) DE69131872T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JP3392497B2 (ja) * 1994-02-25 2003-03-31 株式会社東芝 テスト電位転送回路およびこれを用いた半導体記憶装置
US5724286A (en) * 1994-12-14 1998-03-03 Mosaid Technologies Incorporated Flexible DRAM array
US6551574B2 (en) * 1995-06-07 2003-04-22 Rhomed Incorporated Tuftsin metallopeptide analogs and uses thereof
KR0170286B1 (ko) * 1995-12-22 1999-03-30 김광호 반도체 메모리장치의 전압 승압회로
US5644258A (en) * 1996-01-04 1997-07-01 Winbond Electronics Corp. Driver circuit, with low idle power consumption, for an attachment unit interface
JP3601901B2 (ja) * 1996-03-26 2004-12-15 株式会社 沖マイクロデザイン 昇圧回路
US5917766A (en) * 1996-05-28 1999-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device that can carry out read disturb testing and burn-in testing reliably
US5999466A (en) * 1998-01-13 1999-12-07 Micron Technology, Inc. Method, apparatus and system for voltage screening of integrated circuits
JPH11260053A (ja) * 1998-03-12 1999-09-24 Nec Corp 半導体記憶装置の昇圧回路
JP2000339996A (ja) * 1999-05-31 2000-12-08 Nec Corp 半導体記憶装置およびそのバーンインテスト方法
US8611164B2 (en) 2011-08-01 2013-12-17 International Business Machines Corporation Device and method for detecting resistive defect
CN105827101B (zh) * 2016-05-06 2019-02-05 成都芯源***有限公司 电压转换集成电路、自举电路以及开关驱动方法
JP7175555B2 (ja) * 2018-03-09 2022-11-21 エイブリック株式会社 テスト回路及び半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4418403A (en) * 1981-02-02 1983-11-29 Mostek Corporation Semiconductor memory cell margin test circuit
JPS5891594A (ja) * 1981-11-27 1983-05-31 Fujitsu Ltd ダイナミツク型半導体記憶装置
JPS60157250A (ja) * 1984-01-25 1985-08-17 Mitsubishi Electric Corp Mosダイナミツクramのスクリ−ニング方法
JPS61219162A (ja) * 1985-03-25 1986-09-29 Nec Corp 半導体装置の配線パタ−ン
JPH0789433B2 (ja) * 1985-11-22 1995-09-27 株式会社日立製作所 ダイナミツク型ram
JPS6394499A (ja) * 1986-10-07 1988-04-25 Toshiba Corp 半導体記憶装置
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory
JPS63181196A (ja) * 1987-01-22 1988-07-26 Oki Electric Ind Co Ltd 半導体集積回路装置
JPS63183689A (ja) * 1987-01-26 1988-07-29 Hitachi Ltd 半導体集積回路装置
JP2684365B2 (ja) * 1987-04-24 1997-12-03 株式会社日立製作所 半導体記憶装置
JPS6455857A (en) * 1987-08-26 1989-03-02 Nec Corp Semiconductor integrated device
US4809231A (en) * 1987-11-12 1989-02-28 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
JPH01166391A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH0218779A (ja) * 1988-07-05 1990-01-23 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH0770620B2 (ja) * 1990-12-26 1995-07-31 株式会社東芝 半導体記憶装置
JPH04225182A (ja) * 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
JP2829134B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
JP3381929B2 (ja) * 1990-12-27 2003-03-04 株式会社東芝 半導体装置
JPH0756759B2 (ja) * 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
KR960007478B1 (ko) * 1990-12-27 1996-06-03 가부시키가이샤 도시바 반도체장치 및 반도체장치의 제조방법
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
JP2925337B2 (ja) * 1990-12-27 1999-07-28 株式会社東芝 半導体装置
JPH07123134B2 (ja) * 1990-12-27 1995-12-25 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
KR950014679B1 (ko) 1995-12-13
DE69131872D1 (de) 2000-01-27
EP0740308B1 (en) 1999-12-22
US5428576A (en) 1995-06-27
DE69126912D1 (de) 1997-08-28
JP2533221B2 (ja) 1996-09-11
EP0456254A2 (en) 1991-11-13
EP0456254B1 (en) 1997-07-23
US5568436A (en) 1996-10-22
JPH0417191A (ja) 1992-01-21
DE69131872T2 (de) 2000-05-18
DE69126912T2 (de) 1997-12-04
EP0740308A2 (en) 1996-10-30
EP0456254A3 (en) 1991-12-27
EP0740308A3 (en) 1996-12-27

Similar Documents

Publication Publication Date Title
KR920018759A (ko) 반도체 메모리장치에서의 워드라인 구동회로
KR910020731A (ko) 반도체장치 및 그 번인방법
KR930005013A (ko) 강유전성 회로를 위한 기준전압의 동적 조정
KR920008768A (ko) 반도체기억장치
KR970062910A (ko) "2모드" 리프레쉬 회로 및 이를 이용하여 대기 전류를 감소시키고 동적 메모리 제품의 수율을 향상시키는 방법
KR930024162A (ko) 반도체 기억 장치
KR850002637A (ko) 반도체 기억장치
KR880010423A (ko) 반도체 기억장치
KR900019019A (ko) 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
KR890010909A (ko) 반도체 메모리 회로
KR920013455A (ko) 반도체 장치
KR950015399A (ko) 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치
KR850003611A (ko) 반도체 기억장치의 메모리 셀(cell) 캐패시터 전압인가회로
KR920022293A (ko) 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치
KR920013457A (ko) 반도체 기억장치
KR920010622A (ko) 반도체집적회로장치
KR870008320A (ko) 상이형 메모리셀로 구성되는 반도체 메모리장치
KR950001766A (ko) 반도체 기억회로
KR860004380A (ko) 반도체 메모리 장치
KR880008336A (ko) 반도체 집적회로 장치
KR840005888A (ko) 반도체 기억장치(半導體記憶置裝)
KR920017115A (ko) 반도체기억장치
KR890013769A (ko) 중간전위생성회로
KR910020730A (ko) 다이나믹메모리장치 및 그 번인방법
KR930003150A (ko) 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051130

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee