DE69131872T2

DE69131872T2 - Dynamische Halbleiterspeicherschaltung

Info

Publication number: DE69131872T2
Application number: DE69131872T
Authority: DE
Inventors: Tohru Furuyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-11
Filing date: 1991-05-10
Publication date: 2000-05-18
Anticipated expiration: 2011-05-11
Also published as: KR950014679B1; DE69131872D1; EP0740308B1; US5428576A; DE69126912D1; JP2533221B2; EP0456254A2; EP0456254B1; US5568436A; JPH0417191A; KR910020731A; DE69126912T2; EP0740308A2; EP0456254A3; EP0740308A3

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1. Die vorliegende Erfindung betrifft auch ein Verfahren zum Sortierprüfen einer DRAM-Speichervorrichtung mit Speicherzellen, die über Übertragungstransistoren mit Wortleitungen verbunden sind, einer Spannungssenkungsschaltung, einer Wortleitungs- Treibereinrichtung und einem Schaltungsblock.
Normalerweise werden Halbleitervorrichtungen einem Test unterzogen, der allgemein als "Sortierprüfung" bekannt ist, bevor sie von der Fabrik zum Anwender versandt werden. Der Zweck der Sortierprüfung besteht im Finden von Vorrichtungen mit Defekten, die die Vorrichtungen möglicherweise nutzlos machen können, und im Wegwerfen dieser defekten Halbleitervorrichtungen. Das bekannte Verfahren zur Sortierprüfung besteht im Anlegen einer Spannung an die Halbleitervorrichtungen, wobei die Spannung höher als die Treiberspannung der Vorrichtungen ist, für eine Zeit, die viel kürzer als die Periode ist, während welcher die Vorrichtung zum ersten Mal Schwierigkeiten haben kann. Somit haben die Vorrichtungen innerhalb einer kurzen Zeit die Belastung, die ihnen dann auferlegt worden wäre, wenn sie etwas länger als die Periode bei ihrer Treiberspannung betrieben würden. Diejenigen der Vorrichtungen, die Schwierigkeiten haben, werden weggeworfen, und nur die übrigen zuverlässigen Halbleitervorrichtungen werden zu den Anwendern ausgeliefert.
Bislang werden paketierte DRAMS (Dynamic Random-Access Memories = dynamische Direktzugriffsspeicher) durch Zuführen von Adressensignalen zu ihren Adresseneingangsanschlüssen sortiergeprüft, um dadurch auf ihre Wortleitungen zuzugreifen. Dieses Sortierprüfungsverfahren ist nicht effizient, und zwar insbesondere zum Prüfen der Übertragungsgatter der Speicherzellen jedes DRAMs.
Zum Erhöhen der Sortierprüfungseffizienz haben die Erfinder hiervon den in der US-Patentveröffentlichung mit der Nr. 5 258 954 offenbarten DRAM erfunden, der so entworfen ist, daß eine Belastungsspannung gleichzeitig an alle Wortleitungen angelegt werden kann, oder an die Wortleitungen, deren Anzahl größer als diejenige der Wortleitungen ist, die für einen normalen Betrieb ausgewählt werden. Dieser DRAM kann einer Sortierprüfung unterzogen werden, bevor er aus einem Wafer ausgeschnitten wird. Anders ausgedrückt können die identischen DRAM-Chips, die auf demselben Wafer ausgebildet sind, innerhalb einer kurzen Zeit mittels einer Sonde und einer Nadelkarte einer Sortierprüfung unterzogen werden.
Wie es im Stand der Technik allgemein praktiziert wird, wird eine erhöhte Spannung an die Wortleitungen angelegt, die mit den Übertragungsgattern von DRAM-Speicherzellen verbunden sind, so daß eine Spannung, die so hoch wie das Leistungsversorgungspotential des DRAM ist, zu den Speicherknoten der Speicherzellen zugeführt wird. Genauer gesagt wird bei einem 4-M-Bit-DRAM oder einem DRAM mit einer geringeren Speicherkapazität ein Potential, das höher als das Leistungsversorgungspotential ist, welches die erhöhte Spannung ist, an die Wortleitungen angelegt, während das Leistungsversorgungspotential von außen direkt an die meisten Schaltungsblöcke des DRAM angelegt wird. Im Fall eines 16-M- Bit-DRAM werden die meisten Schaltungsblöcke mit einer internen erniedrigten bzw. abgesenkten Leistungsversorgungsspannung betrieben, und die Wortleitungen werden mit einem erhöhten internen Leistungsversorgungspotential betrieben, wie es in M. Horiguchi et al., DualOperating-Voltage Scheme for a Single 5 V, 16-Mbit DRAM, IEEE Journal of Solid-State Circuits, Vol. 23, No. 5, Oktober 1988, S. 1128-1132 offenbart ist. Alternativ dazu werden in einem 16-M-Bit-DRAM die meisten Schaltungsblöcke mit einer internen abgesenkten Leistungsversorgungsspannung betrieben, und die Wortleitungen werden mit einem externen Leistungsversorgungspotential betrieben, wie es in T. Takeshima et al., A 55 ns 16 Mb DRAM, 15500 89, S. 246-247 offenbart ist.
Es ist die Aufgabe der vorliegenden Erfindung, eine dynamische Speichervorrichtung zu schaffen, an welche eine relativ hohe Sortierprüfspannung mit minimalem Aufwand angelegt werden kann, was die Sortierprüfungszeit verkürzt, und auch ein Verfahren zum Sortierprüfen dieser dynamischen Halbleiterspeichervorrichtung.
Gemäß der Erfindung wird diese Aufgabe durch einen dynamische Halbleiterspeichervorrichtung nach Anspruch 1 gelöst.
Zusätzlich wird die Aufgabe durch ein Verfahren zum Sortierprüfen einer DRAM-Speichervorrichtung mit den Merkmalen des Anspruchs 6 gelöst.
Somit betrifft die vorliegende Erfindung eine Halbleitervorrichtung, die eine Vielzahl von Schaltungsblöcken aufweist, denen verschiedene Potentiale einschließlich wenigstens eines Potentials, das entweder erhöht oder abgesenkt ist, zugeordnet sind, und eine Einrichtung zum selektiven und reversiblen Ändern der Potentiale, die den Schaltungsblöcken zugeordnet sind.
Die Halbleitervorrichtung, die zur Erfindung gehört, wird auf einen DRAM angewendet, bei welchem eine erhöhte Spannung an die Wortleitungen angelegt wird, die höher als die Spannung ist, die an die anderen Schaltungselemente angelegt wird. Zum Unterziehen des DRAM einer Sortierprüfung wird keine Spannung, die höher als die an die anderen Schaltungselemente angelegte Spannung ist, an die Wortleitungen angelegt, die mit Übertragungsgattern der Speicherzellen verbunden sind. Somit muß die Sortierprüfspannung nicht niedrig genug sein, um die Übertragungsgatter der Speicherzellen nicht zu durchbrechen, an welche eine erhöhte Spannung angelegt wird, oder keinen Sperrschicht-Durchbruch der Knoten zu verursachen, an welche die erhöhte Spannung angelegt wird. Die Potentialdefekte des DRAM, wenn es welche gibt, können daher innerhalb einer kurzen Zeitperiode erfaßt werden. Anders ausgedrückt, ist die Sortierprüfzeit des DRAM sehr kurz.
Zu der oben beschriebenen Halbleitervorrichtung gehört ein Verfahren zum Sortierprüfen einer Halbleitervorrichtung, die eine Vielzahl von Schaltungsblöcken aufweist, denen verschiedene Potentiale einschließlich wenigstens eines Potentials, das entweder erhöht oder abgesenkt ist, zugeordnet sind. Bei dem Verfahren werden die den Schaltungsblöcken zugeordneten Potentiale selektiv und reversibel geändert, und eine spezifische Spannung wird an wenigstens einen der Schaltungsblöcke angelegt, wobei die spezifische Spannung nicht höher als die Spannungen ist, die an die anderen Schaltungsblöcke angelegt werden.
Das Sortierprüfverfahren wird auf einen DRAM angewendet, der eine Einrichtung zum elektrischen Trennen der Wortleitungen von der Wortleitungs-Pumpschaltung oder von der Wortleitungs- Treiberschaltung hat, oder auf einen DRAM, der eine Einrichtung zum selektiven Anlegen eines Potentials an die Wortleitungen hat. Dieses Verfahren ist dadurch charakterisiert, daß eine Belastungsspannung unabhängig von der an die anderen Schaltungselemente angelegten Belastungsspannung an die Wortleitungen angelegt wird.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
Fig. 1 ein Blockdiagramm ist, das einen DRAM gemäß einem Ausführungsbeispiel zeigt, das zur vorliegenden Erfindung gehört;
Fig. 2 ein Schaltungsdiagramm ist, das einen Teil des in Fig. 1 gezeigten DRAM darstellt;
Fig. 3 ein Zeitdiagramm ist, das erklärt, wie die Schaltung der Fig. 2 arbeitet;
Fig. 4 und 5 Schaltungsdiagramme sind, die jeweils eine Modifikation der in Fig. 2 dargestellten Schaltung zeigen;
Fig. 6 ein Schaltungsdiagramm ist, das einen Teil eines DRAM gemäß einem weiteren Ausführungsbeispiel zeigt, das zur Erfindung gehört;
Fig. 7 ein Schaltungsdiagramm ist, das eine Modifikation der in Fig. 6 gezeigten Schaltung darstellt;
Fig. 8 ein Schaltungsdiagramm ist, das einen Teil eines DRAM gemäß einem weiteren Ausführungsbeispiel zeigt, das zu dieser Erfindung gehört;
Fig. 9 ein Schaltungsdiagramm ist, das einen Teil eines DRAM gemäß einem weiteren Ausführungsbeispiel darstellt, das zur Erfindung gehört;
Fig. 10 ein Blockdiagramm ist, das einen DRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 11 ein Schaltungsdiagramm ist, das eine Schaltung zum Erzeugen und zum Zuführen eines Sortierprüfungssignals zu irgendeiner Halbleitervorrichtung gemäß dieser Erfindung darstellt.
Nun werden einige Halbleitervorrichtungen, die zur vorliegenden Erfindung gehören, unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In der Beschreibung, die folgt, werden die Komponenten eines Ausführungsbeispiels, die identisch oder ähnlich zu denjenigen irgendeines anderen Ausführungsbeispiels sind, mit denselben Bezugszeichen oder Symbolen bezeichnet und werden nicht wiederholt erklärt.
Fig. 1 ist eine schematische Darstellung des ersten DRAM, der zur Erfindung gehört. Dieser DRAM hat eine Vielzahl von Schaltungsblöcken. Verschiedene Potentiale sind den Schaltungsblöcken zugeordnet, und wenigstens eines dieser Potentiale wird intern erhöht, wie im DRAM, der in S. Fujii et al., A 45 ns 16-Mbit DRAM with Triple-Well Structure, IEEE Journal of Solid-State Circuits, Vol. 24, No. 5, S. 1170-1175 offenbart ist. Der in Fig. 1 gezeigte DRAM hat eine Einrichtung zum selektiven und reversiblen Ändern der Potentiale, die den Schaltungsblöcken zugeordnet sind.
Wie es in Fig. 1 gezeigt ist, weist der DRAM eine Wortleitungspotential-Pumpschaltung 11, eine Wortleitungs- Treiberschaltung 12 und einen weiteren Schaltungsblock auf. Das Ausgangspotential der Schaltung 11 wird an die Wortleitungs-Treiberschaltung 12 angelegt. Ein Leistungsversorgungspotential Vcc wird an den weiteren Schaltungsblock 13 angelegt. Ein Wortleitungs-Freigabe/Sperr- Signal wird von außen zur Wortleitungspotential-Pumpschaltung 11 eingegeben. Wenn dieses Signal auf einem hohen Pegel ist, wird die Schaltung 11 aktiviert, und sie erhöht das Leistungsversorgungspotential Vcc auf einen größeren Wert und gibt ein erhöhtes Potential aus. Gegensätzlich dazu wird dann, wenn das Steuersignal auf einem niedrigen Pegel ist, die Schaltung 11 nicht aktiviert, und sie gibt das Leistungsversorgungspotential Vcc aus. Somit wird das Ausgangspotential der Wortleitungspotential-Pumpschaltung 11 gemäß dem Pegel des Wortleitungs-Freigabe/Sperr-Signals vom Potential Vcc zu einem erhöhten Potential oder vom erhöhten Potential zum Potential Vcc reversibel geändert.
Der DRAM ist so aufgebaut, daß die Wortleitungspotential- Pumpschaltung 11 aktiviert wird, um einige der Wortleitungen auszuwählen, und das erhöhte Potential wird an die Wortleitungs-Treiberschaltung 12 angelegt, während die niedrigere Leistungsversorgungsspannung Vcc an den anderen Schaltungsblock 13 angelegt wird. Zum Durchführen einer Sortierprüfung am DRAM wird die Schaltung 11 durch ein Wortleitungs-Freigabe/Sperr-Signal gesperrt, wodurch das Leistungsversorgungspotential Vcc nicht nur an den weiteren Schaltungsblock 13 angelegt wird, sondern auch an die Wortleitungs-Treiberschaltung 12.
Fig. 2 stellt denjenen Abschnitt des DRAM dar, der die im DRAM enthaltenen Schaltungen 11 und 12 hat. Die Schaltungen 11 und 12 sind Verbesserungen der Wortleitungspotential- Pumpschaltung und der Wortleitungs-Treiberschaltung, die beide in S. Fujii et al., A 45 ns 16-Mbit DRAM with Triple- Well Structure, IEEE Journal of Solid-State Circuits, Vol. 24, No. 5, S. 1170-4175 offenbart sind. Dieser Abschnitt des DRAM ist derart entworfen, daß, während der DRAM einer Sortierprüfung unterzogen wird, keine Wortleitungen während einer Sortierprüfung des DRAM ausgewählt werden, und die an die Schaltungen 11 und 12 angelegte Spannung auf demselben Wert wie das an den weiteren Schaltungsblock 13 angelegte Leistungsversorgungspotential Vcc gehalten wird.
Wie es aus Fig. 2 offensichtlich ist, weist der Abschnitt eine NAND-Schaltung mit zwei Eingängen NA1, drei Inverter IV1 bis IV3, einen Spannungsverstärkungs-CMOS-Kondensator C, drei Vorlade-N-Kanal-MOS-Transistoren PT1 bis PT3, eine NAND- Schaltung mit vier Eingängen NA2, eine CMOS-Flip-Flop- Schaltung FF und eine Anschlußstelle 21 auf.
Ein Wortleitungs-Sperrsignal wird von außen zur Anschlußstelle 21 zugeführt. Das Signal und ein Wortleitungs-Freigabesignal XVLD werden zur NAND-Schaltung NA1 eingegeben. Der Ausgang der NAND-Schaltung NA1 ist mit dem ersten Inverter IV1 gekoppelt. Der erste Vorlade- Transistor PT1 und der Spannungs-Pumpkondensator C sind miteinander gekoppelt und bilden eine Reihenschaltung. Diese Reihenschaltung ist zwischen einem Leistungsversorgungsknoten (d. h. dem Vcc-Knoten) und dem Ausgangsanschluß des ersten Inverters IV1 angeschlossen. Der zweite Inverter IV2 ist zwischen dem Erdpotential Vss und dem Knoten des Transistors PT1 und dem Kondensator C angeschlossen. Die Flip-Flop- Schaltung FF und der zweite Inverter IV2 sind zwischen dem Erdpotential Vss und dem Knoten (d. h. dem Spannungs- Pumpknoten BN) angeschlossen.
Der zweite Vorlade-Transistor PT2 ist zwischen dem Erdknoten (d. h. dem Vss-Knoten) und dem ersten Ausgangsanschluß der Flip-Flop-Schaltung FF angeschlossen. Der dritte Vorlade- Transistor PT3 ist zwischen dem Erdpotential Vss und dem Ausgangsanschluß des zweiten Inverters IV2 angeschlossen. Die Gate-Anschlüsse der Vorlade-Transistoren PT1 bis PT3 sind angeschlossen, um ein Vorladesignal PRE zu empfangen.
Das Wortleitungs-Freigabesignal XVLD, ein Adressensignal AiR, ein Adressensignal AjR und das Wortleitungs-Sperrsignal werden zur NAND-Schaltung mit vier Eingängen NA2 zugeführt. Der Ausgang dieser NAND-Schaltung NA2 ist mit dem dritten Inverter IV3 gekoppelt. Der Ausgang der NAND-Schaltung NA2 und der Ausgang des dritten Inverters IV3 sind jeweils mit den zwei Eingängen der Flip-Flop-Schaltungen FF verbunden.
Fig. 3 ist ein Zeitdiagramm, das darstellt, wann das Vorladesignal PRE, die Adressensignale AiR und AjR, das Wortleitungs-Freigabesignal XVLD, ein Wortleitungs- Treibersignal WDRVk und das Wortleitungs-Sperrsignal zur Schaltung zugeführt werden, die in Fig. 2 dargestellt ist. Gemäß Fig. 3 wird nun der Betrieb der in Fig. 2 gezeigten Schaltung erklärt.
Zuerst werden dann, wenn das Vorladesignal PRE gesperrt ist, oder auf einen niedrigen (L) Pegel eingestellt ist, die Vorlade-Transistoren PT1 bis PT3 ausgeschaltet. Dann werden beide Adressensignale AiR und AjR gesetzt, wodurch das Wortleitungs-Freigabesignal XVLD freigegeben wird oder auf einen hohen (H) Pegel gesetzt wird.
Bei einem normalen Betriebszustand bleibt das Wortleitungs- Sperrsignal gesperrt oder auf dem hohen Pegel gesetzt. Wenn die Adressensignale AiR und AjR gesetzt sind und das Wortleitungs-Freigabesignal XVLD freigegeben wird, werden die Ausgabe der NAND-Schaltung NA2 und diejenige des dritten Inverters IV3 gesetzt oder definiert. Gleichzeitig steigt die Ausgabe des ersten Inverters IV1 auf den hohen Pegel an, wodurch eine erhöhte Spannung, die höher als das Leistungsversorgungspotential Vcc ist, beim Spannungs- Pumpknoten BN erzeugt wird. Die erhöhte Spannung wird an die Flip-Flop-Schaltung FF und auch an den zweiten Inverter IV2 angelegt. Der zweite Inverter IV2 erzeugt ein Wortleitungs- Treibersignal WDRVk aus der erhöhten Spannung. Das so erzeugte Signal WDRVk wird zu einer Wortleitung WLk (nicht gezeigt) zugeführt.
Während der Sortierprüfung des DRAM bleibt das Wortleitungs- Sperrsignal WLD freigegeben oder auf dem niedrigen Pegel gesetzt. Die Ausgabe des ersten Inverters IV1 ist daher auf dem niedrigen Pegel. Somit bleibt der Spannungs-Pumpknoten BN auf dem Leistungsversorgungspotential Vcc. Die Flip-Flop- Schaltung FF und der zweite Inverter IV2 arbeiten unter Verwendung des Leistungsversorgungspotentials als Betriebsspannung. Die Ausgabe der Flip-Flop-Schaltung FF, d. h. die Eingabe des zweiten Inverters IV2, steigt auf den hohen Pegel an, da die NAND-Schaltung mit vier Eingängen NA2 das Ausgangssignal mit hohem Pegel zur Flip-Flop-Schaltung FF zuführt. Als Ergebnis fällt die Ausgabe des zweiten Inverters IV2, d. h. das Wortleitungs-Treibersignal WDRVk, auf den niedrigen Pegel ab, und die Wortleitung WLk wird nicht ausgewählt.
Der Abschnitt des DRAM, der in Fig. 2 gezeigt ist, hat eine Einrichtung zum selektiven und reversiblen Ändern des Potentials, das der Wortleitungs-Treiberschaltung 12 zugeordnet ist. Die Potential-Änderungseinrichtung arbeitet derart, daß während der Sortierprüfung des DRAM keine Wortleitungen während der Sortierprüfung des DRAM ausgewählt werden und die an die Wortleitungs-Treiberschaltung 12 angelegte Spannung dieselbe wie das Leistungsversorgungspotential Vcc bleibt, das an den weiteren Schaltungsblock 13 angelegt ist. Anders ausgedrückt bleibt die an die Wortleitungen angelegte Spannung nicht höher als die an alle anderen Schaltungselemente angelegte Spannung. Daher muß die Sortierprüfungsspannung nicht niedrig genug sein, um die Übertragungsgatter der Speicherzellen nicht zu zerstören bzw. zu durchbrechen, an welche eine erhöhte Spannung angelegt ist, oder um keinen Sperrschichtdurchbruch der Knoten zu veranlassen, an die die erhöhte Spannung angelegt ist. Die Schaltungselemente, die andere als die Übertragungsgatter sind, können daher mit einer Spannung einer Sortierprüfung unterzogen werden, die höher als für herkömmliche DRAMs ist. Somit können die Defekte, wenn es welche in den Schaltungselementen gibt, die andere als die Übertragungsgatter sind, innerhalb einer kurzen Zeitperiode erfaßt werden, was die Sortierprüfungszeit des DRAM auf sehr kurz verkürzt.
Wenn der in Fig. 1 gezeigte DRAM einen derartigen Aufbau hat, daß das zur Sortierprüfung der Gate-Isolierfilme der MOS- Transistoren angelegte elektrische Feld beispielsweise um 1 MV/cm intensiviert wird und daß die Gate-Isolierfilme eine Dicke von 200 Å haben, ist das Leistungsversorgungspotential Vcc um 2 V höher als das im herkömmlichen DRAM verwendete Leistungsversorgungspotential, der MOS-Transistoren aufweist, deren Gate-Isolierfilme dieselbe Dicke haben.
Gemäß 1985 IRPS, 23rd Annual Proceedings, S. 1-5 wird dann, wenn das an die Gate-Isolierfilme mit der Dicke (200 Å) bei einer Temperatur von etwa 125ºC angelegte elektrische Feld um 1 MV/cm intensiviert wird, die Sortierprüfungszeit um etwa das 1000-fache reduziert. Es dauert normalerweise etwa 24 Stunden bis 48 Stunden, die Sortierprüfung von DRAMs zu beenden, wohingegen nur etwa 1,5 bis 3 Minuten ausreichen, um den DRAM der Fig. 1 einer Sortierprüfung zu unterziehen, wobei ein um 1 MV/cm intensiviertes elektrisches Feld an die Gate-Isolierfilme der MOS-Transistoren angelegt werden kann. Offensichtlich kann der DRAM der Fig. 1 etwa 1000 mal schneller als die herkömmlichen DRAMs einer Sortierprüfung unterzogen werden.
Die Fig. 4 und 5 sind Schaltungsdiagramme, die jeweils eine Modifikation der in Fig. 2 dargestellten Schaltung zeigen. Jede Schaltung ist derart aufgebaut, daß die Wortleitungspotential-Pumpschaltung 11 (die in Fig. 1 gezeigt ist) gesperrt ist, während der DRAM gerade einer Sortierprüfung unterzogen wird, und die an die Wortleitungs- Treiberschaltung 12 (die auch in Fig. 1 gezeigt ist) daher während der Sortierprüfung des DRAM auf demselben Leistungsversorgungspotential Vcc bleibt, das an den anderen Schaltungsblock 13 (der in Fig. 1 gezeigt ist) angelegt ist. Die Schaltung der Fig. 4 ist außer vier Aspekten identisch zu der Schaltung der Fig. 2. Als erstes wird ein Inverter IV4 anstelle der NAND-Schaltung mit zwei Eingängen NA1 zum Empfangen des Wortleitungs-Freigabesteuersignals XVLD verwendet. Als zweites ist eine NAND-Schaltung mit drei Eingängen NA3 anstelle der NAND-Schaltung mit vier Eingängen NA2 zum Empfangen des Wortleitungs-Freigabesignals XVLD, des Adressensignals AiR und des Adressensignals AjR eingebaut. Als drittes ist ein N-Kanal-MOS-Schalttransistor ST1 zwischen dem Vcc-Knoten und dem Spannungs-Pumpknoten BN gekoppelt. Als viertes wird ein Wortleitungs-Pumpsperrsignal WLBD zum Gate- Anschluß des Schalttransistors ST1 zugeführt.
Nun wird der Betrieb der in Fig. 4 gezeigten Schaltung erklärt. Wenn das Vorladesignal PRE auf den niedrigen Pegel abfällt, werden die Vorlade-Transistoren PT1 bis PT3 ausgeschaltet. Dann werden beide Adressensignale AiR und AjR gesetzt, wodurch das Wortleitungs-Freigabesignal XVLD freigegeben oder auf einen hohen (H) Pegel gesetzt wird.
Bei einem normalen Betriebszustand bleibt das Wortleitungs- Pumpsperrsignal WLBD gesperrt oder auf den niedrigen Pegel gesetzt. Somit ist der Schalttransistor ST1 im Auszustand. Wenn beide Adressensignale AiR und AjR gesetzt sind, und das Wortleitungs-Freigabesignal XVLD freigegeben wird, steigen die Ausgabe der NAND-Schaltung mit drei Eingängen NA3 und diejenige des Inverters IV3 auf den hohen Pegel an. Als Ergebnis wird eine erhöhte Spannung, die höher als das Leistungsversorgungspotential Vcc ist, beim Spannungs- Pumpknoten BN erzeugt. Die erhöhte Spannung wird an die Flip- Flop-Schaltung FF und auch an den zweiten Inverter IV2 angelegt.
Während der Sortierprüfung des DRAM bleibt das Wortleitungs- Pumpsperrsignal WLBD aktiviert oder auf einen Pegel gesetzt, der höher als Vcc + Vth ist, wobei Vth die Schwellenspannung des Schalttransistors ST1 ist. Somit wird der Schalttransistor ST1 eingeschaltet, und der Spannungs- Pumpknoten BN wird auf das Leistungsversorgungspotential Vcc gesetzt. Somit wird selbst dann, wenn die Ausgabe des ersten Inverters IV1 auf den hohen Pegel ansteigt, die gesamte Ladung zurück zum Vcc-Anschluß geführt. Die Flip-Flop- Schaltung FF und der zweite Inverter IV2 arbeiten unter Verwendung des Leistungsversorgungspotentials Vcc als Betriebsspannung. Die Flip-Flop-Schaltung FF wird durch die Ausgabe der NAND-Schaltung mit drei Eingängen NA3 und die Ausgabe des dritten Inverters IV3 betrieben. Die Ausgabe der Flip-Flop-Schaltung FF wird durch den zweiten Inverter IV2 invertiert. Die Ausgabe des zweiten Inverters IV2 treibt die Wortleitung WL (die in Fig. 1 gezeigt ist).
Die Schaltung der Fig. 5 ist außer nur zweier Aspekte identisch zur Schaltung der Fig. 4. Als erstes wird ein Schalt-N-Kanal-MOS-Transistor ST2 anstelle des Schalttransistors ST1 (Fig. 4) verwendet und ist zum Spannungspumpkondensator C parallel gekoppelt. Als zweites wird das Wortleitungs-Pumpsperrsignal WLBD zum Gate-Anschluß des Schalttransistors ST2 zugeführt.
Die Schaltung der Fig. 5 arbeitet nahezu auf dieselbe Weise wie die in Fig. 4 gezeigte Schaltung, und ihr Betrieb wird hierin nicht beschrieben.
Der DRAM mit der in Fig. 4 oder der Fig. 5 gezeigten Schaltung hat auch eine Einrichtung zum selektiven und reversiblen Ändern des zur Wortleitungs-Treiberschaltung 12 zugeordneten Potentials. Die Potentialänderungseinrichtung sperrt die Wortleitungs-Potentialpumpschaltung 11 (Fig. 1), während der DRAM gerade einer Sortierprüfung unterzogen wird, so daß die an die Wortleitungs-Treiberschaltung 12 angelegte Spannung dieselbe wie das an den anderen Schaltungsblock 13 angelegte Leistungsversorgungspotential Vcc bleibt, obwohl die Wortleitungen ausgewählt werden. Anders ausgedrückt bleibt die an die Wortleitungen angelegte Spannung während der Sortierprüfung des DRAM nicht höher als die an alle anderen Schaltungselemente angelegte Spannung. Genauer gesagt werden die Wortleitungen WL während der Sortierprüfung des DRAM auf ein Potential von Vcc - Vth (wobei Vth die Schwellenspannung der MOS-Transistoren ist) gesetzt. Daher kann der DRAM mit der Schaltung der Fig. 4 oder der Fig. 5 innerhalb einer kurzen Zeit einer Sortierprüfung unterzogen werden.
Die vorliegende Erfindung kann auf einen weiteren Typ eines DRAM angewendet werden, wobei ein spezifischen Elementen zugeordnetes Potential, die andere als die Wortleitungen sind, selektiv und reversibel geändert werden kann, wobei das Potential völlig anders als die Potentiale ist, die den anderen Schaltungselementen zugeordnet sind, und selektiv und reversibel geändert werden kann. Fig. 6 stellt einen Ausgangspuffer des bekannten Typs dar, und eine Spannungspumpschaltung zum Anlegen einer erhöhten Spannung an den Ausgangspuffer, die beide in einem, DRAM enthalten sind, der zu der Erfindung gehört. Während des normalen Betriebs dieses DRAM werden die Wortleitungen und der Ausgangspuffer mit der erhöhten Spannung betrieben, wohingegen die anderen Schaltungselemente mit einem Potential betrieben werden, das niedriger als die erhöhte Spannung ist, so daß die Wortleitungen ausgewählt werden.
Die in Fig. 6 gezeigte Schaltung hat eine Einrichtung zum selektiven und reversiblen Ändern des Potentials, das dem Ausgangspuffer zugeordnet ist. Wie es in Fig. 6 gezeigt ist, weist die Schaltung P-Kanal-MOS-Transistoren P1 und P2, N- Kanal-MOS-Transistoren Nl bis N13 und einen Spannungspumpkondensator C auf. Der N-Kanal-MOS-Transistor N13, der ein Pumpsperrtransistor ist, ist zum N-Kanal-MOS- Transistor N7 parallelgeschaltet, der mit einem Ende des Kondensators C gekoppelt ist, der im Ausgangspuffer enthalten ist und als Spannungspumpelement verwendet wird. Ein Pumpsperrsignal BD wird zum Gate-Anschluß des N-Kanal-MOS- Transistors N13 zugeführt. Das beim Spannungspumpknoten BN der Spannungspumpschaltung erhaltene Ausgangssignal wird zum Ausgangspuffer zugeführt, der vom bekannten Typ ist.
Nun wird der Betrieb der in Fig. 6 gezeigten Schaltung erklärt.
Bei einem normalen Betriebszustand bleibt das Signal BD auf dem niedrigen Pegel, und der Transistor N13 ist im Aus- Zustand. Somit kann die Spannungspumpschaltung ihre Funktion durchführen. Wenn das Eingangssignal H auf dem niedrigen Pegel ist, und das Ausgangssignal φH auf dem niedrigen Pegel ist, ist das Eingangssignal φL des Ausgangspuffers auch auf dem niedrigen Pegel. In diesem Fall sind die Daten Dout, die durch den Ausgangspuffer ausgegeben werden, "1H". Wenn das Eingangssignal H auf dem hohen Pegel ist und das Ausgangssignal φH auf dem niedrigen Pegel ist, ist das Eingangssignal φL des Ausgangspuffers auf dem hohen Pegel. In diesem Fall sind die Daten Dout, die durch den Ausgangspuffer ausgegeben werden "0H". Weiterhin ist dann, wenn das Eingangssignal H auf dem hohen Pegel ist und das Ausgangssignal φH auf dem niedrigen Pegel ist, das Eingangssignal φL des Ausgangspuffer auch auf dem niedrigen Pegel. In diesem Fall sind die Daten Dout, die durch den Ausgangspuffer ausgegeben werden, bei einer hohen Impedanz.
Andererseits wird während der Sortierprüfung des DRAM das Signal BD auf einen Pegel erhöht, der höher als Vcc + Vth ist, wobei Vth die Schwellenspannung des Transistors N13 ist. Somit wird der Transistor N13 eingeschaltet. Somit wird dann, wenn die Spannung beim Spannungspumpknoten BN mittels des Spannungspumpkondensators C erhöht wird, die Ladung vom Knoten BN durch den Transistor N13 und den P-Kanal-Transistor P1 bei der Eingangsstufe zum Vcc-Knoten übertragen. Das Signal φH kann nicht mehr erhöht werden.
Die Fig. 7 zeigt eine Modifikation der in Fig. 6 gezeigten Schaltung. Diese Schaltung ist durch die Verwendung eines P- Kanal-MOS-Transistors P3 charakterisiert, der als Pumpsperrtransistor funktioniert. Der Transistor P3 ist zwischen dem Vcc-Knoten und dem N-Kanal-Transistor N9 angeschlossen, der mit dem anderen Ende des Spannungspumpkondensators C gekoppelt ist. Ein Pumpsperrsignal BD wird zum Gate-Anschluß des P-Kanal-MOS- Transistors P3 zugeführt. Das beim Spannungspumpknoten BN der Spannungspumpschaltung erhaltene Ausgangssignal wird zum Ausgangspuffer zugeführt, der vom bekannten Typ ist.
Nun wird der Betrieb der in Fig. 7 dargestellten Schaltung erklärt.
Bei einem normalen Betriebszustand ist das Signal BD auf dem niedrigen Pegel, wodurch der Transistor P3 im Ein-Zustand bleibt. Somit kann die Spannungspumpschaltung die Spannung auf dieselbe Weise erhöhen, wie es ihr Äquivalent in der in Fig. 6 dargestellten Schaltung tut. Während der Sortierprüfung des DRAM wird das Signal BD auf den Vcc-Pegel gesetzt, wodurch der Transistor P3 im Aus-Zustand bleibt. Der Spannungspumpkondensator kann nicht länger Ladung akkumulieren, und das Signal φH kann schließlich nicht gepumpt bzw. erhöht bzw. verstärkt werden.
Wie es aus dem Obigen verstanden werden kann, wird, während der DRAM mit entweder der Schaltung der Fig. 6 oder der Schaltung der Fig. 7 gerade einer Sortierprüfung unterzogen wird, die Spannungserhöhungsschaltung gesperrt, so daß die an den Ausgangspuffer angelegte Treiberspannung gleich dem an die anderen Schaltungen des DRAM angelegten Leistungsversorgungspotentials Vcc ist. Anders ausgedrückt können keine Spannungen, die höher als das Leistungsversorgungspotential Vcc sind, während der Sortierprüfung des DRAM an den Ausgangspuffer angelegt werden.
Fig. 8 zeigt einen Teil eines weiteren DRAM, der zu dieser Erfindung gehört. Dieser DRAM ist ähnlich dem Halbleiterspeicher, der in der US-Patentanmeldung mit der NR. 544,614 offenbart ist. Er hat eine Einrichtung zum elektrischen Trennen der Wortleitungen von einer Wortleitungs-Erhöhungsschaltung oder von einer Wortleitungs- Treiberschaltung. Während der Sortierprüfung des DRAM wird eine Belastungsspannung unabhängig von der Belastungsspannung, die an die anderen Schaltungselemente angelegt wird, an die Wortleitungen angelegt.
Wie es aus Fig. 8 klar wird, weist die Schaltung folgendes auf: einen MOS-Transistor 51, einen Kondensator 52, eine Bitleitung BL1, einen Bitleitungs-Vorlade-MOS-Transistor 53, eine Bitleitungs-Vorlade-Leistungsversorgungsleitung 54, einen Anschlußflecken 55, Wortleitungen WL1, WL2, ..., Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ..., einen Anschlußflecken 57, eine Wortleitungs- Potentialerhöhungsschaltung 58 und einen Übertragungsgatter- MOS-Transistor 59.
Die Transistor 51 und der Kondensator 52 bilden eine Speicherzelle. Der Anschlußflecken 55 ist mit der Bitleitungs-Vorlade-Leistungsversorgungsleitung 54 gekoppelt und wird im normalen Betriebszustand des DRAM nicht verwendet. Die Wortleitungs-Auswahl-MOS-Transistoren 561, 562,.., sind jeweils an einem ersten Ende der Wortleitungen WL1, WL2, ... angeschlossen und am zweiten Ende miteinander verbunden. Die Gate-Anschlüsse dieser Transistoren 561, 562, ... sind angeschlossen, um decodierte Adressensignale zu empfangen. Der Anschlußflecken 57 ist mit dem zweiten Ende jedes Wortleitungs-Auswahl-MOS-Transistors 561, 562, ... verbunden und wird im normalen Betriebszustand des DRAM nicht verwendet. Der Übertragungsgatter-MOS-Transistor 59 ist einerseits zwischen der Wortleitungs- Potentialerhöhungsschaltung 58 und andererseits den zweiten Enden der MOS-Transistoren 561, 562, ... angeschlossen.
Im Betrieb wird das Kondensatorplattenpotential VPL an die erste Elektrode des Kondensators 52 angelegt, ein Vorladesignal φPRE wird zum Gate-Anschluß des Bitleitungs- Vorlade-MOS-Transistors 53 zugeführt, ein Spannungserhöhungssignal BOOT wird zum Drain-Anschluß des Übertragungsgatter-MOS-Transistors 59 durch einen Kondensator zugeführt, und ein Übertragungsgatter-Steuersignal φON wird zum Gate-Anschluß des Übertragungsgatter-MOS-Transistors 59 zugeführt.
Nun wird der Betrieb der in Fig. 8 gezeigten Schaltung erklärt.
Im normalen Betriebszustand des DRAM ist der Übertragungsgatter-MOS-Transistor 59 eingeschaltet, und die Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ... werden gemäß den decodierten Adressensignalen selektiv eingeschaltet. Zur Sortierprüfung des DRAM, der noch auf einem Wafer ist, zusammen mit vielen identischen DRAMs, wird der MOS-Transistor 59 ausgeschaltet, und die Wortleitungen werden von der Wortleitungs-Potentialerhöhungsschaltung 58 getrennt, alle Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ... werden eingeschaltet, und eine gewünschte Belastungsspannung wird von außen an den Anschlußflecken 57 angelegt. Somit können alle Wortleitungen WL1, WL2, ... mittels den Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ... getrieben werden. Während die Wortleitungen WL1, WL2, ... gerade getrieben werden, kann der MOS-Transistor 53 eingeschaltet werden, um dadurch eine erwünschte Spannung (z. B. das Erdpotential Vss) an den Anschlußflecken 55 anzulegen, um eine erwünschte Spannung an die Bitleitung BL1 anzulegen.
Fig. 9 stellt einen Teil eines weiteren DRAM dar, der zu der Erfindung gehört. Dieser DRAM ist ähnlich einem der Ausführungsbeispiele des Halbleiterspeichers, der in der US- Patentanmeldung mit der Nr. 544,614 offenbart ist. Die in Fig. 9 gezeigte Schaltung ist durch zwei Aspekte charakterisiert. Als erstes hat sie eine Einrichtung zum selektiven Anlegen eines Potentials an die Wortleitungen. Als zweites wird während dem Sortierprüfen des DRAM eine Belastungsspannung unabhängig von der Belastungsspannung, die an die anderen Schaltungselemente angelegt wird, an die Wortleitungen angelegt.
Die Schaltung der Fig. 9 weist folgendes auf: einen MOS- Transistor 51, einen Kondensator 52, eine Bitleitung BLl, einen Bitleitungs-Vorlade-MOS-Transistor 53, eine Bitleitungs-Vorlade-Leistungsversorgungsleitung 54, einen Anschlußflecken 55, Wortleitungen WL1, WL2, einen MOS- Transistor 811, 812, ..., einen Anschlußflecken 82, einen Anschlußflecken 83.
Der Transistor 51 und der Kondensator 52 bilden eine Speicherzelle. Der Anschlußflecken 55 ist mit der Leitung 54 verbunden und wird in einem normalen Betriebszustand des DRAM nicht verwendet. Die MOS-Transistoren 811, 812, ... haben ihre Source-Anschlüsse jeweils mit den Wortleitungen WL1, WL2, ... verbunden, ihre Gate-Anschlüsse miteinander verbunden und mit dem Anschlußflecken 82, und ihre Drain- Anschlüsse miteinander verbunden und mit dem Anschlußflecken 83. Der Anschlußflecken 82 wird in einem normalen Betriebszustand des DRAM nicht verwendet. Gleichermäßen wird der Anschlußflecken 83 in einem normalen Betriebszustand des DRAM nicht verwendet. Der Anschlußflecken 83 ist zum Anlegen einer Belastungsspannung an die Wortleitungen WL1, WL2, ... vorgesehen.
Nun wird der Betrieb der in Fig. 9 gezeigten Schaltung erklärt.
In einem normalen Betriebszustand des DRAM treibt eine Wortleitungs-Auswahlschaltung (nicht gezeigt) ein Übertragungsgatter (auch nicht gezeigt) gemäß den durch Decodieren eines Adressensignals erzeugten Wortleitungs- Auswahlsignalen. Als Ergebnis werden einige der Übertragungsgatter 811, 812, ... getrieben, um dadurch die mit den so getriebenen Übertragungsgattern verbundenen Wortleitungen auszuwählen.
Zur Sortierprüfung des DRAM, der zusammen mit vielen identischen DRAMs noch auf einem Wafer ist, werden alle Schaltungselemente außer den Wortleitungen WL1, WL2, ... gesperrt und eine erwünschte Belastungsspannung wird von außen über den Anschlußflecken 83 an die Wortleitungen WL1, WL2, ... angelegt. Anders ausgedrückt wird eine Belastungsspannung VST an den Anschlußflecken 83 angelegt, und eine Gate-Steuerspannung VG, die höher als VST + Vth (wobei Vth die Schwellenspannung der MOS-Transistoren 811, 812, ... ist), während keine Betriebsleistung zum DRAM zugeführt wird, um dadurch die MOS-Transistoren 811, 812, ... einzuschalten.
Mit dem DRAM mit der Schaltung der Fig. 8 oder der Schaltung der Fig. 9 ist es möglich zu verhindern, daß die Wortleitungen auf ein Potential gesetzt werden, das höher als die Spannung ist, die an irgendwelche anderen Schaltungselemente angelegt ist. Somit können die Schaltungselemente, die andere als die Wortleitungen sind, durch Verwenden einer Spannung einer Sortierprüfung unterzogen werden, die höher als der herkömmliche DRAM ist. Die Wortleitungen können unabhängig von den anderen Schaltungselementen einer Sortierprüfung unterzogen werden. Eine Belastungs-Gleichspannung kann daher gleichzeitig an alle Wortleitungen angelegt werden (d. h. an mehr Wortleitungen, als während dem normalen DRAM-Betrieb ausgewählt werden). Es dauert nur 1,5 bis 3 Minuten, die Wortleitungen einer Sortierprüfung zu unterziehen. Es dauert ebenso nur 1,5 bis 3 Minuten, alle anderen Schaltungselemente einer Sortierprüfung zu unterziehen, wie beim DRAM mit der in Fig. 2 gezeigten Schaltung.
Somit dauert eine Sortierprüfung des DRAM mit der Schaltung der Fig. 8 oder der Fig. 9 etwa 3 bis 6 Minuten.
Offensichtlich kann der DRAM viel schneller als die herkömmlichen DRAMs einer Sortierprüfung unterzogen werden, die für 24 bis 48 Stunden einer Sortierprüfung unterzogen werden müssen. Da die Sortierprüfungszeit für den DRAM mit der Schaltung der Fig. 8 oder der Fig. 9 nur 3 bis 6 Minuten ist, kann der DRAM zusammen mit anderen identischen DRAMs einer Sortierprüfung unterzogen werden, die auf demselben Wafer ausgebildet sind, und zwar mittels einer Sonde und einer Nadelkarte.
Halbleitervorrichtungen, die in den Schutzumfang der Erfindung fallen, können gemäß den Potentialen, die den Schaltungsblöcken jeder Vorrichtung zugeordnet sind, in die folgenden Typen klassifiziert werden. Der erste Typ ist einer, bei welchem einigen der Schaltungsblöcke ein externes Leistungsversorgungspotential zugeordnet ist, und ein höheres Potential, das durch ein internes Erhöhen des Leistungsversorgungspotentials erhalten wird, den übrigen Schaltungsblöcken zugeordnet ist. Der zweite Typ ist einer, bei welchem einigen der Schaltungsblöcke ein externes Leistungsversorgungspotential zugeordnet ist, und ein niedrigeres Potential, das durch internes Absenken des Leistungsversorgungspotentials erhalten wird, den anderen Schaltungsblöcken zugeordnet ist. Der dritte Typ ist einer, bei welchem einigen der Schaltungsblöcke ein internes Leistungsversorgungspotential, das durch internes Absenken eines von außen angelegten Leistungsversorgungspotentials erhalten wird, zugeordnet ist, und ein höheres Potential, das durch Erhöhen des internen Leistungsversorgungspotentials erhalten wird, den anderen Schaltungsblöcken zugeordnet ist. Der vierte Typ ist einer, bei welchem einigen der Schaltungsblöcke ein internes Leistungsversorgungspotential, das durch internes Absenken eines von außen angelegten Leistungsversorgungspotentials erhalten wird, zugeordnet ist, und eine niedrigere Spannung, die durch internes Absenken des internen Leistungsversorgungspotentials erhalten wird, der anderen Schaltung zugeordnet ist.
Fig. 10 zeigt schematisch einen DRAM gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, der vom oben definierten zweiten Halbleitervorrichtungstyp ist. Dieser DRAM weist folgendes auf: eine Vielzahl von Schaltungsblöcken, welchen verschiedene Potentiale einschließlich wenigstens eines Potentials, das intern abgesenkt ist, zugeordnet sind, und eine Einrichtung zum selektiven und reversiblen Ändern der Potentiale, die den Schaltungsblöcken zugeordnet sind. Wie es in Fig. 10 gezeigt ist, weist dieser DRAM eine Spannungssenkungsschaltung 101, eine Wortleitungs-Treiberschaltung 102, einen Schaltungsblock 103 und eine Wortleitung WL auf. Ein Leistungsversorgungspotential Vcc wird an die Spannungssenkungsschaltung 101 angelegt, und auch an die Wortleitungs-Treiberschaltung 102. Die Ausgabe der Spannungssenkungsschaltung 101 wird dem Schaltungsblock 103 zugeführt. Ein Spannungssenkungs-Freigabe/Sperr-Signal wird zur Spannungssenkungsschaltung 101 eingegeben. Gemäß diesem Signal legt die Schaltung 101 entweder das Potential Vcc oder eine Spannung, die niedriger als das Potential Vcc ist, an den Schaltungsblock 103 an.
In einem normalen Betriebszustand des in Fig. 10 gezeigten DRAM ist das Spannungssenkungs-Freigabe/Sperr-Signal auf einem hohen Pegel, wodurch die Schaltung 101 das Leistungsversorgungspotential Vcc an die Wortleitungs- Treiberschaltung 102 und die niedrigere Spannung an den Schaltungsblock 103 anlegt. Während der Sortierprüfung des DRAM ist das Signal auf einem niedrigen Pegel, wodurch die Schaltung 102 das Leistungsversorgungspotential Vcc an sowohl die Wortleitungs-Treiberschaltung 102 als auch den Schaltungsblock 103 anlegt.
Bei der vorliegenden Erfindung können vier Einrichtungen zum Versorgen des DRAM mit Sortierprüfungssignalen verwendet werden, wie beispielsweise ein Wortleitungs-Sperrsignal WLD, ein Wortleitungs-Erhöhungssperrsignal WLBD und ein Erhöhungssperrsignal BD. Die Signalzuführeinrichtung wird beschrieben.
Die erste Signalzuführeinrichtung führt die Sortierprüfungssignale zu dem DRAM, der zusammen mit vielen anderen identischen DRAMs noch auf einem Wafer ausgebildet ist, über einen Sortierprüfungssignal-Anschlußflecken zu, der auf dem DRAM-Chip ausgebildet ist, oder zu dem DRAM, der bereits von einem Wafer abgeschnitten ist und paketiert ist, über Sortierprüfungssignal-Anschlußstellen.
Die zweite Signalzuführeinrichtung wird auf einen 4 Mb-DRAM angewendet. Sie erzeugt Sortierprüfungssignale auf dem DRAM- Chip in Antwort auf den Adressenschlüsselcode, der den WCBR (WE und CAS vor RAS)-Mode bestimmt, der durch JEDEC (Joint Electron Devices Engineering Council) definiert ist. Genauer gesagt führt diese Signalzuführeinrichtung die Sortierprüfungssignale zum DRAM zu, wenn das RAS- (Zeilenadressen-Hinweis-)-Signal freigegeben wird, nachdem das WE-(Schreibfreigabe-)-Signal und das CAS- (Spaltenadressenhinweis-)-Signal freigegeben worden sind, so daß der DRAM getestet werden kann.
Die dritte Signalzuführeinrichtung weist eine Schaltung zum Erfassen auf, ob Signale von außen zu den Anschlußstellen eines DRAM eingegeben worden sind oder nicht, in der Reihenfolge, in welcher diese Signale in einem normalen Betriebszustand des DRAM nicht eingegeben werden sollten. Das durch diese Erfassungsschaltung ausgegebene Signal wird als Sortierprüfungssignal verwendet.
Die vierte Signalzuführeinrichtung weist eine Schaltung zum Erfassen auf, ob Signale, die in einem normalen Betrieb eines DRAM nicht verwendet werden, (z. B. ein 7 V-Signal in dem Fall, in welchem das Leistungsversorgungspotential Vcc 5 V ist) von außen zu den Anschlußstellen des DRAM zugeführt worden sind oder nicht. Das durch diese Erfassungsschaltung ausgegebene Signal wird als Sortierprüfungssignal verwendet.
Fig. 11 stellt ein Beispiel der vierten Signalzuführeinrichtung dar, und zwar genauer eine Dreiwerte- Steuerschaltung zum Erfassen, daß eine Spannung, die höher als ein vorbestimmter Wert ist, an eine Adressenanschlußstelle 111 für das signifikanteste Bit angelegt worden ist.
Wie es in Fig. 11 gezeigt ist, weist diese Steuerschaltung zwei P-Kanal-MOS-Transistoren P1 und P2 auf, und einen N- Kanal-MOS-Transistor N1, die in Reihe gekoppelt sind, um dadurch eine Reihenschaltung zu bilden, die zwischen der Adressenanschlußstelle 111 und dem Erdpotential Vss angeschlossen ist. Der Gate-Anschluß und der Drain-Anschluß des Transistors P1 sind miteinander gekoppelt. Ein Leistungsversorgungspotential Vcc wird an die Gate-Anschlüsse der Transistoren P2 und N1 angelegt. Die Steuerschaltung weist weiterhin einen Inverter IV auf, der mit dem Knoten der Transistoren P2 und N1 verbunden ist.
Wenn ein Potential hohen Pegels (Vcc) oder ein Potential niedrigen Pegels (Vss) an die Adressenanschlußstelle 111 angelegt wird, werden die Transistoren P1 und N1 jeweils aus- und eingeschaltet. Nun ist dann, wenn der Transistor N1 eingeschaltet ist, das Potential am Eingangsknoten des Inverters IV auf dem niedrigen Pegel. Das durch den Inverter IV ausgegebene Sortierprüfungssignal ist daher auf den hohen Pegel gesetzt (d. h. den Sperrpegel).
Wenn eine Steuerspannung Vcc + 2 Vthp (Vthp: die Schwellenspannung des P-Kanal-MOS-Transistors P1), d. h. eine Spannung, die höher als Vcc ist, an die Adressenanschlußstelle 111 angelegt wird, wird der Transistor P1 eingeschaltet, wodurch das Potential am Eingangsknoten des Inverters IV über Vcc ansteigt. Als Ergebnis davon wird das durch den Inverter IV ausgegebene Sortierprüfungssignal auf den niedrigen Pegel gesetzt (d. h. den Freigabepegel).
Verschiedene Ausführungsbeispiele der Erfindung sind unter Bezugnahme auf die beigefügten Zeichnungen beschrieben worden. Nichtsdestoweniger ist die vorliegende Erfindung nicht auf diese Ausführungsbeispiele beschränkt. Eher können verschiedene Änderungen und Modifikationen innerhalb des Schutzumfangs durchgeführt werden, wie er in den beigefügten Ansprüchen definiert ist.

Claims

1. Dynamische Halbleiterspeichereinrichtung, enthaltend:

a) mindestens einen Schaltungsblock (103) mit Speicherzellen, deren Wortleitungen (WL) über Transfertransistoren angeschlossen ist;

b) eine Wortleitungstreibervorrichtung (102) zum Treiben der Wortleitungspotentiale,

c) eine Spannungsabsenkvorrichtung (101), die ein Energiequellenpotential (Vcc) empfängt und die dem mindestens einen Schaltungsblock (103) ein abgesenktes Versorgungspotential während einem Normalbetrieb zuführt und durch ein Sperrsignal während einem Aussonderungsversuchsbetrieb gesperrt ist,

dadurch gekennzeichnet, daß

d) die Wortleitungspotentiale gleich dem Energiequellenpotential während dem Normalbetrieb sowie während dem Aussonderungsversuchsbetrieb ist und daß

e) ein Beanspruchungspotential (Vcc) gleich der Energiequellenspannung an dem mindestens einen Schaltungsblock (103) während dem Aussonderungsversuchsbetrieb anliegt.

2. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsabsenkvorrichtung (101) durch ein Signal aktiviert ist, das über einen externen Anschluß (21) empfangen ist.

3. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsabsenkvorrichtung (101) durch Signale aktiviert ist, die bei Anschlüssen (101) eingegeben sind, die während der normalen Betriebsbedingung eingesetzt sind, wodurch die Signale in einer Folge unterschiedlich zu der Folge empfangen sind, gemäß der Signale während der normalen Betriebsbedingung empfangen sind.

4. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsabsenkvorrichtung (101) dann aktiviert ist, wenn ein Signal gemäß einer Spannungsschwingung bei einem vorgegebenen Anschluß (111) eingegeben wird, die außerhalb eines während dem Normalbetrieb eingesetzten Signalbereichs liegt.

5. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine Ausgangspufferschaltung enthält und daß das Energiequellenpotential der Ausgangspufferschaltung zugeführt ist.

6. Verfahren für einen Aussonderungsversuch bei einer DRAM- Speichereinrichtung mit Speicherzellen, die an Wortleitungen (WL) über Transfertransistoren angeschlossen sind, sowie einer Spannungsabsenkvorrichtung (101), einer Wortleitungs- Treibervorrichtung (102) und einem Schaltungsblock (103), enthaltend die Schritte:

a) Zuführen eines Energieguellenpotentials (Vcc) der Wortleitung (WL) über die Wortleitungs- Treibervorrichtung (102) sowie einer Spannung niedriger als das Versorgungspotential zu dem Schaltungsblock (103) über die Spannungsabsenkvorrichtung während einem Normalbetrieb, und

b) Sperren der Spannungsabsenkvorrichtung (101) während einem Aussonderungsversuchsbetrieb zum Anlegen eines Beanspruchungspotentials, das gleich dem Energiequellenpotential (Vcc) ist, an den Schaltungsblock (103) und die Wortleitungen.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Beanspruchungsspannung den Wortleitungen (WL) dann zugeführt wird, wenn die Halbleitereinrichtung sich noch auf einem Wafer befindet.