KR950001766A - 반도체 기억회로 - Google Patents

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KR950001766A
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신야 다까하시
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진구지 준
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Abstract

외부입력단자와 카운터회로로부터 출력되는 리프레쉬 어드레스에 하등영향을 주는 일이 없는 테스트회로를 제공하는 것으로, 리프레쉬동작의 상태를 체크할 수 있는 반도체 기억회로에 있어서, 리프레쉬신호에 응답하여 제1 또는 제2의 어드레스 논리레벨을 갖는 어드레스 신호를 출력하는 어드레스 신호 출력회로(117)와, 제1 또는 제2의 모드 논리레벨을 갖는 모드제어신호를 출력하는 모드 제어회로(129)로서, 그 모드 제어신호가 제1의 모드 논리레벨을 갖는 경우, 제1모드를 정의하고, 그의 모드 제어신호가 제2의 모드논리레벨을 갖는 경우, 제2모드를 정의하는 모드 제어회로와 어드레스신호 및 모드 제어신호에 의해 제어되는 모드 선택회로(131)로서 제1모드가 정의된 경우에서는 어드레스 신호의 논리레벨에 관계없이 제1의 노드를 제1의 상태로 규정하고 제2의 모드가 정의된 경우에서는 어드레스 신호가 제2의 어드레스 논리레벨일 때, 제1의 노드를 제2의 상태로 규정하는 모드선택회로를 설치하는 것이다.

Description

반도체 기억회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 기억회로의 요부를 나타내는 블록도, 제5도는 본 발명에 관한 모드선택회로의 다른 구성예를 나타내는 블록도이다.

Claims (3)

  1. 제1노드와 리프레쉬 신호에 의해 내부회로를 리프레쉬 동작시키는 리프레쉬 신호발생회로를 가지며, 상기 제1노드의 전위상태를 검출함으로써 상기 리프레쉬 동작의 상태를 체크할 수 있는 반도체기억회로에 있어서, 상기 리프레쉬 신호에 응답하여 제1 또는 제2의 어드레스 논리레벨을 갖는 어드레스 신호를 출력하는 어드레스 신호출력회로와, 제1 또는 제2의 모드논리레벨을 갖는 모드제어신호를 출력하는 모드 제어회로로서 상기 모드제어신호가 상기 제1의 모드 논리레벨을 갖는 경우, 제1모드를 정의하고, 상기 모드 제어신호가 상기 제2의 모드 논리레벨을 갖는 경우, 제2모드를 정의하는 상기 모드 제어회로와 상기 어드레스 신호 및 상기 모드제어신호에 의해 제어되는 모드 선택회로로서 상기 제1모드가 정의된 경우에서는 상기 어드레스 신호의 논리레벨에 관계없이 상기 제1의 노드를 제1의 상태로 규정하고 상기 제2모드가 정의된 경우에서 상기 어드레스 신호가 상기 제2의 어드레스 논리레벨일 때, 상기 제1의 노드를 제2의 상태로 규정하는 상기 모드 선택회로를 갖는 것을 특징으로 하는 반도체 기억회로.
  2. 제1항에 있어서, 상기 제1의 상태는 고임피던스 상태이며, 상기 제2의 상태는 저임피던스 상태인 것을 특징으로 하는 반도체 기억회로.
  3. 제1항에 있어서, 상기 모드선택회로는 상기 어드레스 신호가 부여되는 제의 게이트 전극과, 상기 제1의 노드에 접속되는 제1의 전극과, 제2의 전극을 갖는 제1의 MOS트랜지스터와, 상기 모드제어신호가 부여되는 제2의 게이트전극과, 상기 제2의 전극에 접속되는 제3의 전극과 접지전위를 갖는 접지전원에 접속되는 제4의 전극을 갖는 제2의 MOS트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940011713A 1993-06-15 1994-05-27 반도체 기억회로 KR100227395B1 (ko)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142795B1 (ko) * 1994-12-01 1998-08-17 문정환 디램 리프레쉬 회로
JP3260583B2 (ja) * 1995-04-04 2002-02-25 株式会社東芝 ダイナミック型半導体メモリおよびそのテスト方法
JP3664777B2 (ja) * 1995-08-18 2005-06-29 株式会社ルネサステクノロジ 半導体記憶装置
KR100372245B1 (ko) * 1995-08-24 2004-02-25 삼성전자주식회사 워드라인순차제어반도체메모리장치
JP2760333B2 (ja) * 1995-11-17 1998-05-28 日本電気株式会社 半導体装置
KR100206600B1 (ko) * 1996-06-03 1999-07-01 김영환 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치
DE19711097C2 (de) * 1997-03-17 2000-04-06 Siemens Ag Integrierte Schaltung mit einem Speicher und einer Prüfschaltung
US6161204A (en) 1998-02-17 2000-12-12 Micron Technology, Inc. Method and apparatus for testing SRAM memory cells
JPH11345486A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ
US6694463B2 (en) * 2001-01-16 2004-02-17 Atmel Corporation Input/output continuity test mode circuit
US10426578B2 (en) 2006-10-16 2019-10-01 Natural Dental Implants, Ag Customized dental prosthesis for periodontal or osseointegration and related systems
US8602780B2 (en) 2006-10-16 2013-12-10 Natural Dental Implants, Ag Customized dental prosthesis for periodontal or osseointegration and related systems and methods
KR101752154B1 (ko) * 2010-11-02 2017-06-30 삼성전자주식회사 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법
KR102194791B1 (ko) * 2013-08-09 2020-12-28 에스케이하이닉스 주식회사 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63148493A (ja) * 1986-12-11 1988-06-21 Nec Ic Microcomput Syst Ltd 擬似スタチツクメモリ
JPH02131010A (ja) * 1988-11-10 1990-05-18 Fujitsu Ltd アドレス変化検出回路
JP2928263B2 (ja) * 1989-03-20 1999-08-03 株式会社日立製作所 半導体装置
KR940003408B1 (ko) * 1991-07-31 1994-04-21 삼성전자 주식회사 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치
JPH05166396A (ja) * 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置

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