JPH04225182A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH04225182A
JPH04225182A JP2418371A JP41837190A JPH04225182A JP H04225182 A JPH04225182 A JP H04225182A JP 2418371 A JP2418371 A JP 2418371A JP 41837190 A JP41837190 A JP 41837190A JP H04225182 A JPH04225182 A JP H04225182A
Authority
JP
Japan
Prior art keywords
word line
semiconductor memory
memory device
circuit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2418371A
Other languages
English (en)
Inventor
Junichi Okamura
淳一 岡村
Toru Furuyama
古山　透
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2418371A priority Critical patent/JPH04225182A/ja
Priority to US07/813,492 priority patent/US5287312A/en
Priority to KR1019910024342A priority patent/KR960000888B1/ko
Publication of JPH04225182A publication Critical patent/JPH04225182A/ja
Priority to US08/612,759 priority patent/US5673229A/en
Priority to US08/907,019 priority patent/US6101148A/en
Priority to US09/468,314 priority patent/US6166975A/en
Priority to US09/630,585 priority patent/US6317366B1/en
Priority to US09/688,083 priority patent/US6307796B1/en
Priority to US09/939,586 priority patent/US6381186B1/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係り
、特にダイナミックＲＡＭ（以下、ＤＲＡＭという。）
の例えばウェハー状態での不良のスクリーニングに際し
て、メモリセルのトランスファゲートのスクリーニング
を行うために通常使用時よりも加速して電圧ストレスを
かけるための回路に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
【０００３】従来、ＤＲＡＭのバーンインに際しては、
アドレス順にスキャンしてワード線を順々にアクセスす
る方法が用いられている。この場合、ワード線にゲート
が接続されたメモリセルのトランスファゲート用のトラ
ンジスタ（以下、セルトランジスタという。）について
みると、周辺回路のトランジスタよりずっと少ない頻度
でしか電圧ストレスが印加されないことになる。例えば
、４メガＤＲＡＭについてみると、ワード線は４０９６
本あるが、これらのうち１サイクルに選択される本数は
４本のみであり、セルトランジスタの試験は、１０２４
サイクル行うことにより完了することになる。従って、
セルトランジスタのゲートは、周辺回路のトランジスタ
に比べ１０２４分の１の時間しか電圧ストレスを受けな
いことになり、最大電界が印加されている実質時間が短
かいので、バーンインに長時間を必要とする。
【０００４】さらに、近年のＤＲＡＭは、メモリセルの
容量の電極に電源電圧の半分（Ｖｃｃ／２）を印加する
のが一般的となっている。このため、容量の絶縁膜は、
膜厚が薄くても電界の面で緩和されるため、信頼性上問
題となることが少ない。これに対して、セルトランジス
タのゲート酸化膜は、セルトランジスタの選択時に昇圧
された電位（例えば、１．５×Ｖｃｃ近傍）が印加され
るので、膜厚が厚くても厳しい電界が加わり、信頼性上
問題となる可能性が大きい。そこで、ＤＲＡＭのバーン
インに際しては、特に昇圧電位がゲートに印加されるセ
ルトランジスタを積極的にスクリーニングの対象にした
いところである。
【０００５】上記したように、積極的にスクリーニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願発明者の一人により、不良のスクリーニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（本願出願人の
出願に係る特願平１−１６９６３１号）。これにより、
ＤＲＡＭの場合、メモリセルのトランスファゲートの不
良のスクリーニングについては不良が十分に収束するレ
ベルになり、１ＭのＤＲＡＭや４ＭのＤＲＡＭにおける
不良の大半を占めるビット不良を高速に収束することが
可能になり、スクリーニングの効率を著しく向上するこ
とが可能になる。
【０００６】上記提案に係る半導体メモリ装置において
は、ＤＲＡＭのワード線に一斉に電圧ストレスを印加す
る手段の具体例として、（ａ）図８に示すように、不良
のスクリーニング時に、デコーダ２０の出力によりワー
ド線駆動用のＮチャネル型のＭＯＳトランジスタ（以下
、ＮＭＯＳトランジスタという。）１２をオン状態に制
御し、パッド１８に外部からＤＣ（直流）的あるいはＡ
Ｃ（交流）的に与えた所望の電圧ストレスを上記ＮＭＯ
Ｓトランジスタ１２およびワード線ＷＬを介してセルト
ランジスタ１５のゲートに印加する構成、（ｂ）図９に
示すように、一端にワード線駆動回路が接続されたワー
ド線ＷＬの他端側に、不良のスクリーニング時にパッド
２６から与えられるゲート電圧によりオン状態となるよ
うに制御されるスイッチ用のＮＭＯＳトランジスタ２５
を接続し、パッド２７に外部から与えた所望の電圧スト
レスを上記スイッチ用トランジスタ２５およびワード線
ＷＬを介してセルトランジスタ１５のゲートに印加する
構成などを示している。
【０００７】
【発明が解決しようとする課題】上記したように現在提
案中の半導体メモリ装置において、ＤＲＡＭの不良のス
クリーニング時に、パッドに所望のストレス電圧をＤＣ
的に印加してワード線駆動用ＮＭＯＳトランジスタおよ
びワード線を介してセルトランジスタのゲートに印加す
る場合には、ワード線駆動用のＮＭＯＳトランジスタの
ゲートノードが浮遊状態になってリークによってレベル
が下がると、ワード線部分のＤＣ的な電圧ストレスが下
がっていくおそれがある。また、電圧ストレスをＡＣ的
に印加する場合には、ストレスを加えていない時間が存
在し、ストレス印加時間の効率が低下する。
【０００８】また、パッドに所望のストレス電圧を印加
してワード線の他端側に接続されたスイッチ用のＮＭＯ
Ｓトランジスタおよびワード線を介してセルトランジス
タのゲートに印加する場合には、ワード線駆動回路を介
することなく電圧ストレスを印加するので、セルトラン
ジスタとワード線駆動回路とに対して同時に電圧ストレ
ス試験を行なうことができず、ワード線毎にスイッチ用
のＮＭＯＳトランジスタを付加するので、記憶装置のチ
ップ面積の増大を招く。
【０００９】そこで、ＤＲＡＭの電圧ストレス試験時に
ワード線に一斉に電圧ストレスを印加するために、現在
提案中の具体例よりも現実性がある提案が望まれるとこ
ろである。
【００１０】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験制御信号に基ずいてワード線駆動
回路を介して全てのワード線あるいは通常動作時に選択
される本数以上のワード線に一斉に電圧ストレスを印加
でき、特に昇圧電位がゲートに印加されるセルトランジ
スタを積極的にスクリーニングの対象にしたいというＤ
ＲＡＭ特有の要求を満足しつつスクリーニングの効率を
著しく向上することが可能になる半導体記憶装置を提供
することを目的とする。
【００１１】また、ワード線駆動用トランジスタのゲー
トノードを固定することにより、ワード線部分にＤＣ的
な電圧ストレスを安定に印加することが可能になる半導
体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、行列状に配置
された複数個のダイナミック型メモリセルと、同一行の
メモリセルに接続されるワード線と、同一列のメモリセ
ルに接続されるビット線と、外部から入力されるアドレ
ス信号を受けて内部アドレス信号を発生するアドレス増
幅回路と、前記内部アドレス信号に応じて任意の行を選
択するワード線選択機能を有するワード線選択回路と、
ワード線駆動用電圧源と前記ワード線との間に接続され
た少なくとも１つの駆動用ＭＯＳトランジスタを有し、
上記ワード線選択回路の出力信号に応じて前記ワード線
を駆動するワード線駆動回路とを具備するＤＲＡＭにお
いて、外部から入力する電圧ストレス試験制御信号に基
ずいて、前記ワード線駆動回路が通常動作時に前記外部
アドレス信号入力に応じて選択される行より多くの行を
選択するように制御する制御回路を具備することを特徴
とする。
【００１３】上記制御回路は、アドレス増幅回路あるい
はワード線選択回路に接続されたゲート回路群を有し、
ストレス試験時には、通常動作時に外部アドレス信号に
応じて選択される行より多くの行を選択するように内部
アドレス信号あるいはワード線選択信号を制御する。
【００１４】また、ワード線駆動用電圧源とワード線と
の間に接続されたワード線駆動用トランジスタとして、
セルトランジスタとは逆導電型のトランジスタ（例えば
Ｐチャネル型のＭＯＳトランジスタ、以下、ＰＭＯＳト
ランジスタという。）を用いることが望ましい。
【００１５】
【作用】外部から入力する電圧ストレス試験制御信号に
基ずいて、ワード線駆動回路が通常動作時に外部アドレ
ス信号入力に応じて選択される行より多くの行を選択す
るように制御する制御回路を具備するので、不良のスク
リーニング時にワード線駆動回路を介して全てのワード
線あるいは通常動作時に選択される本数以上のワード線
に一斉にＤＣ的な電圧ストレスを印加することができ、
スクリーニングの効率を著しく向上することが可能にな
る。
【００１６】また、セルトランジスタがＮＭＯＳトラン
ジスタである場合に、ワード線駆動用電圧源とワード線
との間に接続されたワード線駆動用トランジスタとして
ＰＭＯＳトランジスタを用い、電圧ストレス試験時に上
記ＰＭＯＳトランジスタのゲートを接地電位に固定して
そのゲートノードを安定に維持することにより、ＰＭＯ
Ｓトランジスタを介してワード線にＤＣ的な電圧ストレ
スを安定に加えることが可能になる。しかも、上記制御
回路は、比較的簡単な回路構成で実現可能であり、制御
回路の付加による記憶装置のチップ面積の増大分は少な
くて済む。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、第１実施例に係るＤＲＡＭの一部を示し
ている。３１…はチップ外部からアドレス信号が入力さ
れるアドレス用ボンディングパッド、３２は通常動作時
は使用されないが、電圧ストレス試験時に外部から電圧
ストレス試験制御信号が入力するストレス試験信号用パ
ッドである。
【００１８】アドレス増幅回路３３…は、上記アドレス
用パッド３１…からのアドレス信号がそれぞれ対応して
入力し、それぞれ相補型の内部アドレス信号を出力する
。
【００１９】制御回路３４は、上記アドレス増幅回路３
３…の出力側にそれぞれ接続されたゲート回路群を有し
、通常動作時には上記アドレス増幅回路３３…から出力
する相補型の内部アドレス信号を出力し、電圧ストレス
試験時には通常動作時に外部アドレス信号に応じて選択
される行より多くの行を選択するように内部アドレス信
号を制御するものである。この制御回路３４の構成例と
しては、上記アドレス増幅回路３３…から出力する相補
型の内部アドレス信号がそれぞれ入力するインバータ３
５、３６群と、前記ストレス試験信号用パッドからの信
号が共通に入力するインバータ３７群と、このインバー
タ３７群の各出力と前記インバータ３５、３６群の各出
力とのナンドをそれぞれとる２入力ナンドゲート３８、
３９群とからなる。
【００２０】ワード線選択回路４０…は、ナンドゲート
群で構成され、上記制御回路３４からの内部アドレス信
号に応じてワード線選択信号を出力する。ワード線駆動
回路４１は、ワード線駆動用電圧源４２とワード線ＷＬ
との間に接続された少なくとも１つの駆動用ＭＯＳトラ
ンジスタ４３を有し、上記ワード線選択回路４０の出力
信号に応じてワード線ＷＬを駆動する。
【００２１】上記ワード線駆動回路４１の一例としては
、ワード線選択回路４０の出力端に一端が接続され、ゲ
ートに電源電位Ｖｃｃが与えられるバリア用のＮＭＯＳ
トランジスタ４４と、このトランジスタ４４の他端にゲ
ートが接続され、ソース・基板相互が接続され、前記ワ
ード線駆動用電圧源４２とワード線ＷＬとの間に接続さ
れた駆動用のＰＭＯＳトランジスタ４３と、ワード線Ｗ
Ｌと接地電位Ｖｓｓとの間に接続されたプルダウン用（
ノイズキャンセル用）のＮＭＯＳトランジスタ４５と、
ゲートがワード線ＷＬに接続され、ソース・基板相互が
接続され、ワード線駆動用電圧源４２と駆動用のＰＭＯ
Ｓトランジスタ４３のゲートと間に接続されたプルアッ
プ用のＰＭＯＳトランジスタ４６とからなる。
【００２２】前記ワード線駆動用電圧源４２は、本例で
は記憶装置内部（ＤＲＡＭチップ上）で生成される、例
えば、通常はチップ外部から与えられる電源電圧を昇圧
する昇圧回路からなり、この昇圧出力をワード線駆動用
電圧として複数個のワード線駆動回路４１に共通に供給
するものとする。
【００２３】なお、上記ＤＲＡＭにおいては、通常通り
、リフレッシュ動作を必要とする複数個のダイナミック
型メモリセルが行列状に配置され、同一行のメモリセル
にワード線が接続され、同一列のメモリセルにビット線
が接続されている。このメモリセルは、後出の図３に示
すように、ＮＭＯＳトランジスタ１５のゲートがワード
線ＷＬに接続され、そのドレインがビット線ＢＬに接続
され、そのソースが情報蓄積用の容量素子１６の一端に
接続され、この容量素子１６の他端がキャパシタプレー
ト電位に接続されている。
【００２４】次に、図１の回路の動作を説明する。通常
動作時には、外部からアドレス信号がアドレス増幅回路
３３…に入力すると、相補型の内部アドレス信号が出力
し、この内部アドレス信号のロジック・レベルの組み合
わせに応じて任意の本数のワード線ＷＬ分のワード線選
択信号が出力してワード線ＷＬが選択される。この場合
、ワード線選択信号の活性レベル“Ｌ”が入力する選択
状態のワード線駆動回路４１においては、ＮＭＯＳトラ
ンジスタ４５がオフ状態になると共にバリア用のＮＭＯ
Ｓトランジスタ４４がオン状態になるので、駆動用のＰ
ＭＯＳトランジスタ４３はゲート電位が接地電位Ｖｓｓ
に固定されてオン状態になってワード線ＷＬを“Ｈ”レ
ベル状態に駆動し、プルアップ用のＰＭＯＳトランジス
タ４６はゲート電位（ワード線電位）が“Ｈ”レベルで
あるのでオフ状態になる。
【００２５】また、ワード線選択信号の非活性レベル“
Ｈ”が入力する非選択状態のワード線駆動回路４１にお
いては、ＮＭＯＳトランジスタ４５がオン状態になると
共にバリア用のＮＭＯＳトランジスタ４４がオフ状態に
なり、プルアップ用のＰＭＯＳトランジスタ４６はゲー
ト電位（ワード線電位）が“Ｌ”レベルであるのでオン
状態になり、駆動用のＰＭＯＳトランジスタ４３はゲー
ト電位が“Ｈ”レベルになるのでオフ状態になる。
【００２６】これに対して、上記ＤＲＡＭのバーンイン
を行なう場合には、動作電源を供給してＤＲＡＭを動作
可能状態にし、パッド３２に“Ｈ”レベルの電圧ストレ
ス試験制御信号を入力すると、制御回路３４は相補型の
内部アドレス信号を全て“Ｈ”レベルにし、ワード線選
択回路４０の出力信号が全て“Ｌ”レベルになり、全て
のワード線ＷＬが駆動される。
【００２７】上記したように第１実施例のＤＲＡＭによ
れば、制御回路３４は、外部から通常動作時には使用さ
れないパッド３２を介して入力する電圧ストレス試験制
御信号に基ずいて、通常動作時に外部アドレス信号に応
じて選択される行より多くの行を選択するように内部ア
ドレス信号を制御するので、ワード線駆動回路４１が通
常動作時に外部アドレス信号入力に応じて選択される行
より多くの行を駆動するようになる。
【００２８】これにより、バーンイン時にワード線駆動
回路４１を介して全てのワード線ＷＬあるいは通常動作
時に選択される本数以上のワード線ＷＬに一斉にＤＣ的
な電圧ストレスを印加することができ、バーンインの効
率を著しく向上することが可能になる。
【００２９】また、セルトランジスタ１５がＮＭＯＳト
ランジスタである場合に、ワード線駆動用トランジスタ
としてＰＭＯＳトランジスタ４３を用い、電圧ストレス
試験時に上記ＰＭＯＳトランジスタ４３のゲート・ノー
ドを接地電位Ｖｓｓに固定してそのゲートノードを安定
に維持しているので、このゲート・ノードのリークによ
るワード線電位の降下がなく、ＰＭＯＳトランジスタ４
３を介してワード線ＷＬにＤＣ的な電圧ストレスを安定
に加えることが可能になる。
【００３０】しかも、前記制御回路３４は、比較的簡単
な回路構成で実現可能であり、制御回路の付加による記
憶装置のチップ面積の増大分は少なくて済む。
【００３１】図２は、前記した図１のＤＲＡＭの変形例
として、プリチャージ型のナンドゲートからなるワード
線選択回路５０を用い、ワード線駆動回路５１としてＰ
ＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４
５からなるＣＭＯＳインバータを用いた場合を示してお
り、その他は図１中と同じであるので同一符号を付して
いる。
【００３２】上記プリチャージ型のナンドゲートは、前
記ワード線駆動用電圧源４２と接地電位Ｖｓｓとの間に
、プリチャージ用のＰＭＯＳトランジスタ５２と内部ア
ドレス信号デコード用のＮＭＯＳトランジスタ群５３と
が直列に接続され、ＰＭＯＳトランジスタ５２とＮＭＯ
Ｓトランジスタ群５３との直列接続点が出力ノード５４
となっている。
【００３３】その動作は、プリチャージ信号が活性レベ
ル“Ｌ”になって出力ノード５４を“Ｈ”レベルにプリ
チャージした後に、入力される内部アドレス信号が全て
“Ｈ”レベルになった場合に出力ノード５４の信号（ワ
ード線選択信号）を“Ｌ”レベルに引き落とす。ワード
線駆動回路５１は、ワード線選択信号の“Ｌ”／“Ｈ”
レベルに対応して、ＰＭＯＳトランジスタ４３／ＮＭＯ
Ｓトランジスタ４５がオン状態になる。
【００３４】図２のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られる。
【００３５】図３は、第２実施例のＤＲＡＭを示してお
り、前記した図１のＤＲＡＭに、さらに、電圧ストレス
試験時に各ビット線を所望の固定電位に接続するビット
線電位制御手段が付加されており、図１中と同一部分に
は同一符号を付している。
【００３６】このビット線電位制御手段の一例としては
、各ビット線の一端側にそれぞれスイッチ用ＮＭＯＳト
ランジスタ４７を挿入接続し、前記ストレス試験制御信
号用パッド３２からの信号入力時に上記各スイッチ用ト
ランジスタ４７をオン状態に制御するようにし、上記各
スイッチ用トランジスタ４７の一端側に所望の電圧を印
加するビット線電圧印加回路４８を接続する。
【００３７】この場合、上記各スイッチ用トランジスタ
４７を通常動作時に使用されるビット線プリチャージ用
トランジスタと兼用するようにするために、ストレス試
験制御信号用パッド３２からの信号入力とビット線プリ
チャージ・イコライズ用信号ＥＱＬとの論理和をとって
上記各スイッチ用トランジスタ４７のゲートに印加する
ためのロジック回路４９を付加し、前記ビット線電圧印
加回路４８として、通常動作時にはビット線ＢＬにビッ
ト線プリチャージ電位ＶＢＬ（電源電位Ｖｃｃと接地電
位Ｖｓｓとの中間の電位、通常はＶｃｃ／２）を印加す
るプリチャージ電圧発生回路を用い、電圧ストレス試験
制御信号入力により上記プリチャージ電圧発生回路の出
力を所望の電圧（例えば接地電位Ｖｓｓ）に切換えるよ
うに制御する切換回路を付加し、この切換回路を電圧ス
トレス試験時に動作させるように構成すればよい。
【００３８】図３のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られるほか、電圧ストレス試
験時に各ビット線ＢＬが各スイッチ用トランジスタ４７
を介して例えば接地電位Ｖｓｓに設定することが可能に
なるので、各セルトランジスタ１５のゲート・ドレイン
間に大きな電圧ストレスを加えることができる。
【００３９】図４は、第３実施例のＤＲＡＭを示してお
り、前記した図１のＤＲＡＭと比べて、通常動作時は使
用されないワード線駆動電圧印加用パッド６１と、通常
動作時には記憶装置内部で生成されるワード線駆動用電
圧源４２を選択し、電圧ストレス試験時には外部の電圧
源から上記パッド６１を介して加えられる所望のストレ
ス電圧を選択してワード線駆動用電圧を供給する切換回
路６２とが付設されている点が異なり、その他は同じで
あるので同一符号を付している。
【００４０】図４のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られるほか、前記ワード線駆
動用電圧源４２を記憶装置内部（ＤＲＡＭチップ上）で
生成する場合に通常動作時に選択されるワード線数を駆
動する能力しかないと、全てのワード線ＷＬを駆動する
時には過渡的に電圧降下が生じるという問題を避けるこ
とが可能になる。これにより、ワード線駆動回路４１を
介してワード線ＷＬにＤＣ的なストレスを直ちに印加す
ることが可能となる。
【００４１】なお、前記切換回路６２を省略し、前記ワ
ード線駆動電圧印加用パッド６１をワード線駆動用電圧
源４２の出力ノードに接続しておき、電圧ストレス試験
時に外部の電圧源から上記パッド６１を介してワード線
駆動用電圧を供給するようにしても、図３のＤＲＡＭと
同様の効果が得られる。
【００４２】図５は、図４のＤＲＡＭの変形例として、
図２のＤＲＡＭと同様に、プリチャージ型のナンドゲー
トからなるワード線選択回路５０を用い、ワード線駆動
回路５１としてＣＭＯＳインバータを用いた場合を示し
ており、その他は図４中と同じであるので同一符号を付
している。図５のＤＲＡＭも、図４のＤＲＡＭと同様の
効果が得られる。
【００４３】図６は、第４実施例のＤＲＡＭを示してお
り、前記した図２のＤＲＡＭと比べて、アドレス増幅回
路３３…の出力側の制御回路３４に代えて、ワード線選
択回路５０の出力側に制御回路７０が設けられている点
が異なり、その他は同じであるので同一符号を付してい
る。この制御回路７０は、ワード線選択回路５０の出力
側にそれぞれ接続されるゲート回路を有し、通常動作時
には上記ワード線選択回路５０から出力するワード線選
択信号を出力し、電圧ストレス試験時には通常動作時に
外部アドレス信号に応じて選択される行より多くの行を
選択するようにワード線選択信号を制御するものである
。
【００４４】この制御回路７０の構成例としては、ワー
ド線選択回路５０の出力側にそれぞれ接続され、ストレ
ス試験信号用パッド３２から“Ｈ”レベルのストレス試
験制御信号が共通に入力することによりそれぞれワード
線選択信号を選択状態（“Ｌ”レベル）にするＮＭＯＳ
トランジスタ７１群からなる。この制御回路７０の動作
は、通常動作時にはＮＭＯＳトランジスタ７１群がオフ
状態であり、ワード線選択信号をそのまま出力し、スト
レス試験信号用パッド３２に“Ｈ”レベルの電圧ストレ
ス試験制御信号が入力すると、ＮＭＯＳトランジスタ７
１群がオン状態になり、ワード線選択信号を全て“Ｌ”
レベルにし、全てのワード線ＷＬを駆動する。
【００４５】図６のＤＲＡＭによれば、基本的には前記
した図２のＤＲＡＭと同様の動作が可能であり、図２の
ＤＲＡＭと同様の効果が得られる。
【００４６】図７は、図５のＤＲＡＭの変形例として、
図６のＤＲＡＭと同様に、ワード線選択回路５０の出力
側に制御回路７０が設けられている点が異なり、その他
は図５中と同じであるので同一符号を付している。この
図７のＤＲＡＭも、図５のＤＲＡＭと同様の効果が得ら
れる。
【００４７】なお、図３に示したようなビット線電位制
御手段は、図２、図４〜図７のＤＲＡＭにも採用するこ
とができる。
【００４８】また、前記各実施例においては、通常動作
時に使用することがないパッドから所定の電圧を印加し
たが、通常動作モードとストレス試験モードとでパッド
の役割を切換える手段を設けることにより、通常動作時
に使用するようなパッドで兼用することも可能である。
【００４９】また、前記各実施例において、前記ストレ
ス試験制御信号用パッド３２とかワード線駆動電圧印加
用パッド６１としては、ボンディング・パッドでもよい
が、これに限らず、ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、テスターのプローブカードの触
針に接触して電圧を印加可能な構造であればよく、ウェ
ーハからＤＲＡＭチップを分離した後にパッケージング
した状態でバーンインを行なう場合には、パッケージン
グに際してチップ外部の配線と接続可能な構造であれば
よい。
【００５０】また、上記ＤＲＡＭをウェーハ状態のまま
でバーンインする場合には、前記ストレス試験制御信号
用パッド３２とかワード線駆動電圧印加用パッド６１を
それぞれ複数個のチップで共用し、この共用パッドと複
数個のチップとの間を接続するための配線をウェーハの
例えばダイシングライン領域上に形成するようにしても
よい。
【００５１】ここで、上記ＤＲＡＭをウェーハ状態のま
までバーンインする場合の利点を述べる。前記各実施例
で説明したように、バーンインの効率が著しく向上し、
バーンインに要する時間を著しく短縮できることから、
ウェーハ状態のままで複数個のＤＲＡＭチップに対して
同時にバーンインを行うことにより、高温仕様のプロー
バとプローブカードを用いて電圧ストレスを印加するこ
とが可能になり、ウェーハプロセス直後のダイソートの
前や後に簡便にバーンインすることが可能になる。
【００５２】従って、現在行われているようにアセンブ
リが済んでパッケージに収納された最終製品の形態での
長時間のバーンインが必要なくなる、あるいは、その時
間を大幅に短縮することが可能になる。換言すれば、バ
ーンイン装置を大規模に縮小することができ、バーンイ
ン装置の設備投資とその設置場所およびテスト時間を節
約し、半導体集積回路の製造コストの大幅な低減を図る
ことができる。
【００５３】勿論、ウェーハ状態で電気的、熱的なスト
レスをかけることができる新規なバーンイン装置は必要
になるが、この装置は従来のバーンイン装置よりもはる
かに簡便かつ小型で済み、省スペースも可能になる。ま
た、ウェーハ段階で不良品となったものを不良として処
理できることは、従来のアセンブリされた段階でバーン
インする方法においては、アセンブリまで進んで製造費
のかさんだ段階で不良品となったものを不良として処理
しなければならず、ダイソート時に不良として処理され
る不良チップと比べて著しく損失が大きいという問題を
解決できる。
【００５４】また、ダイソートとは別に、一定時間スト
レスを印加する過程を挿入して弱いトランジスタを予め
弾き出した後にダイソートを行うようにすれば、ダイソ
ート中にはストレスを印加しないで済み、テスタを止め
る必要がなくなり、設備の有効な活用を図ることができ
る。
【００５５】さらに、冗長回路を備えたＤＲＡＭの場合
は、ウェーハ状態でのバーンインをダイソート前に行え
ば、従来は不良品となっていたバーンインでのスクリー
ニング分を救済することが可能になり、チップの歩留り
向上を期待でき、工程の後の方での不良を削減できると
いう面からも大幅なコストダウンの効果も期待できる。
【００５６】なお、前記したような電圧ストレス試験制
御信号の供給方法としては、（ａ）前記実施例のように
ウェーハ状態の時に専用のパッドを通して外部から入力
する、あるいは、パッケージング後に通常動作時には使
用されない専用端子を通して外部から入力する方法のほ
か、（ｂ）４ＭのＤＲＡＭでＪＥＤＥＣ（ＪｏｉｎｔＥ
ｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ　　Ｅｎｇｉｎｅｅ
ｒｉｎｇ　　Ｃｏｕｎｃｉｌ；共同電子機器技術委員会
）で標準化されたＷＣＢＲモード（ＷＥ　　ａｎｄＣＡ
Ｓ　　ｂｅｆｏｒｅ　　ＲＡＳ　　モード）、つまり、
ＲＡＳ（Ｒｏｗ　　Ａｄｄｒｅｓｓ　　Ｓｔｏｒｏｂｅ
）信号が活性化した時にＷＥ（Ｗｒｉｔｅ　　Ｅｎａｂ
ｌｅ）信号とＣＡＳ（Ｃｏｌｕｍｎ　　Ａｄｄｒｅｓｓ
　　Ｓｔｏｒｏｂｅ）信号とが活性化状態になっている
とテストモードに入るモード（日経マイクロデバイス別
冊　　１９８７，ＮＯ．１，ｐｐ，１８３−１９６参照
）のオプションとしてアドレスキーコード入力に基ずい
てチップ上で生成する方法、（ｃ）任意の端子（通常動
作時に使用されるものでもよい。）に通常動作時には使
用されない範囲の電圧を外部から入力する（例えば電源
電位Ｖｃｃが５Ｖの場合に７Ｖを入力する）方法、（ｄ
）通常動作時に使用される複数の端子に通常動作時には
使用されない順序関係で信号を入力する方法などが考え
られる。
【００５７】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
【００５８】
【発明の効果】上述したように本発明によれば、電圧ス
トレス試験に基づいてワード線駆動回路を介して全ての
ワード線あるいは通常動作時に選択される本数以上のワ
ード線に一斉に電圧ストレスを印加でき、特に昇圧電位
がゲートに印加されるセルトランジスタを積極的にスク
リーニングの対象にしたいというＤＲＡＭ特有の要求を
満足しつつ、不良のスクリーニングの効率を著しく向上
させることができる半導体記憶装置を提供することがで
きる。
【００５９】また、ワード線駆動用トランジスタのゲー
トノードを固定することにより、ワード線部分にＤＣ的
な電圧ストレスを安定に印加することが可能になる半導
体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体記憶装置の一
部を示す回路図。
【図２】図１の変形例を示す回路図。
【図３】本発明の第２実施例に係る半導体記憶装置の一
部を示す図。
【図４】本発明の第３実施例に係る半導体記憶装置の一
部を示す回路図。
【図５】図４の変形例を示す回路図。
【図６】本発明の第４実施例に係る半導体記憶装置の一
部を示す回路図。
【図７】図５の変形例を示す回路図。
【図８】現在提案中の半導体メモリ装置の一部を示す回
路図。
【図９】同じく現在提案中の半導体メモリ装置の一部を
示す回路図。
【符号の説明】
１５…セルトランジスタ（ＮＭＯＳトランジスタ）、Ｗ
Ｌ…ワード線、ＢＬ…ビット線、３１…アドレス用ボン
ディングパッド、３２…ストレス試験信号用パッド、３
３…アドレス増幅回路、３４…制御回路、４０、５０…
ワード線選択回路、４１、５１…ワード線駆動回路、４
２…ワード線駆動用電圧源、４３…ワード線駆動用ＭＯ
Ｓトランジスタ（ＰＭＯＳトランジスタ）、４８…ビッ
ト線電圧印加回路、６１…ワード線駆動電圧印加用パッ
ド、６２…切換回路、７０…制御回路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　行列状に配置された複数個のダイナミ
    ック型メモリセルと、同一行のメモリセルに接続される
    ワード線と、同一列のメモリセルに接続されるビット線
    と、外部から入力されるアドレス信号を受けて内部アド
    レス信号を発生するアドレス増幅回路と、前記内部アド
    レス信号に応じて任意の行を選択するワード線選択機能
    を有するワード線選択回路と、ワード線駆動用電圧源と
    前記ワード線との間に接続された少なくとも１つの駆動
    用ＭＯＳトランジスタを有し、上記ワード線選択回路の
    出力信号に応じて前記ワード線を駆動するワード線駆動
    回路と、外部から入力する電圧ストレス試験制御信号に
    基ずいて、前記ワード線駆動回路が通常動作時に前記外
    部アドレス信号入力に応じて選択される行より多くの行
    を駆動するように制御する制御回路とを具備することを
    特徴とする半導体記憶装置。
  2. 【請求項２】　　請求項１記載の半導体記憶装置におい
    て、前記ダイナミック型メモリセルのトランスファゲー
    トは第１導電型のＭＯＳトランジスタが用いられ、前記
    ワード線駆動回路は、前記ワード線駆動用電圧源と前記
    ワード線との間に前記第１導電型とは逆導電型である第
    ２導電型の駆動用ＭＯＳトランジスタが接続されている
    ことを特徴とする半導体記憶装置。
  3. 【請求項３】　　請求項１または２記載の半導体記憶装
    置において、前記制御回路は、前記アドレス増幅回路に
    接続されたゲート回路群を有し、通常動作時に外部アド
    レス信号に応じて選択される行より多くの行を選択する
    ように前記内部アドレス信号を制御することを特徴とす
    る半導体記憶装置。
  4. 【請求項４】　　請求項１または２記載の半導体記憶装
    置において、前記制御回路は、前記ワード線選択回路に
    接続されたゲート回路群を有し、通常動作時に外部アド
    レス信号に応じて選択される行より多くの行を選択する
    ように前記ワード線選択信号を制御することを特徴とす
    る半導体記憶装置。
  5. 【請求項５】　　請求項１乃至４のいずれか１項記載の
    半導体記憶装置において、前記ワード線駆動用電圧源は
    、半導体記憶装置内部で生成されることを特徴とする半
    導体記憶装置。
  6. 【請求項６】　　請求項５記載の半導体記憶装置におい
    て、前記ワード線駆動用電圧源は、外部から与えられる
    電源電圧を昇圧する昇圧回路であり、この昇圧回路から
    出力するワード線駆動用電圧を複数行のワード線駆動回
    路に共通に供給することを特徴とする半導体記憶装置。
  7. 【請求項７】　　請求項１乃至４のいずれか１項記載の
    半導体記憶装置において、通常動作時は半導体記憶装置
    内部で生成されるワード線駆動用電圧源を選択し、電圧
    ストレス試験時には外部から供給されるワード線駆動用
    電圧を選択して、ワード線駆動用電圧を供給する切換回
    路を具備することを特徴とする半導体記憶装置。
  8. 【請求項８】　　請求項１乃至４のいずれか１項記載の
    半導体記憶装置において、前記ワード線駆動用電圧源は
    、電圧ストレス試験時に外部からワード線駆動用電圧を
    供給する電圧源に接続されることを特徴とする半導体記
    憶装置。
  9. 【請求項９】　　請求項１乃至８のいずれか１項記載の
    半導体記憶装置において、前記電圧ストレス試験制御信
    号入力時に、前記ビット線を所望の固定電位に接続する
    ビット線電位制御手段を具備することを特徴とする半導
    体記憶装置。
  10. 【請求項１０】　　請求項９記載の半導体記憶装置にお
    いて、前記ビット線電位制御手段は、前記ビット線に所
    望の電圧を印加するビット線電圧印加回路であることを
    特徴とする半導体記憶装置。
  11. 【請求項１１】　　請求項１０記載の半導体記憶装置に
    おいて、前記ビット線電圧印加回路は、通常動作時には
    前記ビット線に電源電位と接地電位との中間の電位を印
    加し、前記電圧ストレス試験制御信号入力時には前記ビ
    ット線に接地電位を印加することを特徴とする半導体記
    憶装置。
JP2418371A 1990-12-26 1990-12-26 半導体記憶装置 Pending JPH04225182A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2418371A JPH04225182A (ja) 1990-12-26 1990-12-26 半導体記憶装置
US07/813,492 US5287312A (en) 1990-12-26 1991-12-26 Dynamic random access memory
KR1019910024342A KR960000888B1 (ko) 1990-12-26 1991-12-26 반도체 기억 장치
US08/612,759 US5673229A (en) 1990-12-26 1996-03-08 Dynamic random access memory
US08/907,019 US6101148A (en) 1990-12-26 1997-08-06 Dynamic random access memory
US09/468,314 US6166975A (en) 1990-12-26 1999-12-21 Dynamic random access memory
US09/630,585 US6317366B1 (en) 1990-12-26 2000-08-01 Dynamic random access memory
US09/688,083 US6307796B1 (en) 1990-12-26 2000-10-16 Dynamic random access memory
US09/939,586 US6381186B1 (en) 1990-12-26 2001-08-28 Dynamic random access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2418371A JPH04225182A (ja) 1990-12-26 1990-12-26 半導体記憶装置

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP7017858A Division JP2965881B2 (ja) 1995-02-06 1995-02-06 半導体記憶装置
JP11267196A Division JP2000090695A (ja) 1999-09-21 1999-09-21 半導体記憶装置
JP2000057239A Division JP2000243097A (ja) 2000-01-01 2000-03-02 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH04225182A true JPH04225182A (ja) 1992-08-14

Family

ID=18526216

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2418371A Pending JPH04225182A (ja) 1990-12-26 1990-12-26 半導体記憶装置

Country Status (3)

Country Link
US (7) US5287312A (ja)
JP (1) JPH04225182A (ja)
KR (1) KR960000888B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373472A (en) * 1992-05-25 1994-12-13 Kabushiki Kaisha Toshiba Semiconductor memory apparatus
JPH0793995A (ja) * 1993-09-24 1995-04-07 Nec Corp 半導体記憶装置
JPH1050097A (ja) * 1996-05-28 1998-02-20 Mitsubishi Electric Corp 半導体記憶装置
US5949731A (en) * 1997-03-27 1999-09-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having burn-in mode operation stably accelerated
US6657459B2 (en) 1994-04-20 2003-12-02 Hitachi, Ltd. Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them
JP2009121835A (ja) * 2007-11-12 2009-06-04 Keithley Instruments Inc 多チャンネル・パルス試験方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JP2557594B2 (ja) * 1992-04-16 1996-11-27 株式会社東芝 半導体記憶装置
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JP2967021B2 (ja) * 1993-01-25 1999-10-25 株式会社東芝 半導体メモリ装置
US5519659A (en) * 1993-10-01 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test
KR0141432B1 (ko) * 1993-10-01 1998-07-15 기다오까 다까시 반도체 기억장치
JP3090833B2 (ja) * 1993-12-28 2000-09-25 株式会社東芝 半導体記憶装置
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
JP3080829B2 (ja) * 1994-02-17 2000-08-28 株式会社東芝 カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム
JP3015652B2 (ja) * 1994-03-03 2000-03-06 株式会社東芝 半導体メモリ装置
US5627787A (en) * 1995-01-03 1997-05-06 Sgs-Thomson Microelectronics, Inc. Periphery stress test for synchronous RAMs
JP3734853B2 (ja) * 1995-06-27 2006-01-11 株式会社ルネサステクノロジ 半導体記憶装置
JPH10241364A (ja) * 1997-02-28 1998-09-11 Toshiba Corp Ｄｒａｍ装置及びロジック混載ｌｓｉ
US6079037A (en) * 1997-08-20 2000-06-20 Micron Technology, Inc. Method and apparatus for detecting intercell defects in a memory device
US6023434A (en) 1998-09-02 2000-02-08 Micron Technology, Inc. Method and apparatus for multiple row activation in memory devices
JP2000285672A (ja) * 1999-03-26 2000-10-13 Fujitsu Ltd メモリデバイス
JP2001067898A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
US6638831B1 (en) 2000-08-31 2003-10-28 Micron Technology, Inc. Use of a reference fiducial on a semiconductor package to monitor and control a singulation method
JP2003109398A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体記憶装置
US6738301B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Method and system for accelerating coupling of digital signals
KR100575882B1 (ko) * 2003-11-26 2006-05-03 주식회사 하이닉스반도체 번인 테스트용 내부 전압 발생 장치
JP2007157282A (ja) * 2005-12-07 2007-06-21 Elpida Memory Inc ウェハ・バーンイン・テスト方法、ウェハ・バーンイン・テスト装置及び半導体記憶装置
KR100725380B1 (ko) * 2005-07-28 2007-06-07 삼성전자주식회사 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법
US7555659B2 (en) * 2006-02-28 2009-06-30 Mosaid Technologies Incorporated Low power memory architecture
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置
JP2008090989A (ja) * 2006-10-05 2008-04-17 Elpida Memory Inc 半導体記憶装置
KR100853486B1 (ko) * 2007-04-06 2008-08-21 주식회사 하이닉스반도체 비트라인 쌍의 프리차지 제어를 위한 반도체메모리소자
KR20100125099A (ko) * 2009-05-20 2010-11-30 삼성전자주식회사 반도체 장치
KR101143472B1 (ko) 2010-07-28 2012-05-08 에스케이하이닉스 주식회사 반도체 장치 및 제어전압 전달방법
US8611164B2 (en) 2011-08-01 2013-12-17 International Business Machines Corporation Device and method for detecting resistive defect

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5622278A (en) * 1979-07-27 1981-03-02 Fujitsu Ltd Decoder selection system
JPS6169420A (ja) * 1984-09-14 1986-04-10 Hitachi Ltd 多段ホツトプレス
JPS63207000A (ja) * 1987-02-24 1988-08-26 Oki Electric Ind Co Ltd 半導体装置
JPS63258000A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
JPS6452300A (en) * 1987-08-24 1989-02-28 Hitachi Ltd Semiconductor memory device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344005A (en) * 1978-07-18 1982-08-10 Rca Corporation Power gated decoding
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
JPS59135690A (ja) * 1982-12-27 1984-08-03 Fujitsu Ltd デコ−ダ回路
US4782247A (en) * 1984-08-08 1988-11-01 Fujitsu Limited Decoder circuit having a variable power supply
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPS6220198A (ja) 1985-07-19 1987-01-28 Toshiba Corp 半導体記憶装置
US5157629A (en) * 1985-11-22 1992-10-20 Hitachi, Ltd. Selective application of voltages for testing storage cells in semiconductor memory arrangements
JPS62150600A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 記憶装置
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPS63133391A (ja) * 1986-11-21 1988-06-06 Mitsubishi Electric Corp 半導体記憶装置
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory
JPS63292485A (ja) * 1987-05-25 1988-11-29 Mitsubishi Electric Corp 半導体メモリの行デコ−ダ回路
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路
US4969124A (en) * 1989-03-07 1990-11-06 National Semiconductor Corporation Method for vertical fuse testing
US5258954A (en) * 1989-06-30 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory including circuitry for driving plural word lines in a test mode
JP2737293B2 (ja) * 1989-08-30 1998-04-08 日本電気株式会社 Ｍｏｓ型半導体記憶装置
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
JP3107556B2 (ja) * 1990-06-01 2000-11-13 株式会社東芝 ダイナミック型半導体記憶装置
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
JPH0770620B2 (ja) * 1990-12-26 1995-07-31 株式会社東芝 半導体記憶装置
KR960007478B1 (ko) * 1990-12-27 1996-06-03 가부시키가이샤 도시바 반도체장치 및 반도체장치의 제조방법
JPH0756759B2 (ja) * 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
JP2829134B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
US5245583A (en) * 1991-04-02 1993-09-14 Vitelic Corporation Integrated circuit memory with decoded address sustain circuitry for multiplexed address architecture and method
JPH06220198A (ja) * 1993-01-25 1994-08-09 Asahi Denka Kogyo Kk 新規有機珪素化合物及びこれを使用した界面活性剤

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5622278A (en) * 1979-07-27 1981-03-02 Fujitsu Ltd Decoder selection system
JPS6169420A (ja) * 1984-09-14 1986-04-10 Hitachi Ltd 多段ホツトプレス
JPS63207000A (ja) * 1987-02-24 1988-08-26 Oki Electric Ind Co Ltd 半導体装置
JPS63258000A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
JPS6452300A (en) * 1987-08-24 1989-02-28 Hitachi Ltd Semiconductor memory device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373472A (en) * 1992-05-25 1994-12-13 Kabushiki Kaisha Toshiba Semiconductor memory apparatus
JPH0793995A (ja) * 1993-09-24 1995-04-07 Nec Corp 半導体記憶装置
US6657459B2 (en) 1994-04-20 2003-12-02 Hitachi, Ltd. Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them
JPH1050097A (ja) * 1996-05-28 1998-02-20 Mitsubishi Electric Corp 半導体記憶装置
US5949731A (en) * 1997-03-27 1999-09-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having burn-in mode operation stably accelerated
US6038183A (en) * 1997-03-27 2000-03-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having burn-in mode operation stably accelerated
US6205067B1 (en) 1997-03-27 2001-03-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having burn-in mode operation stably accelerated
JP2009121835A (ja) * 2007-11-12 2009-06-04 Keithley Instruments Inc 多チャンネル・パルス試験方法

Also Published As

Publication number Publication date
US6307796B1 (en) 2001-10-23
US6381186B1 (en) 2002-04-30
US6317366B1 (en) 2001-11-13
US5673229A (en) 1997-09-30
US5287312A (en) 1994-02-15
KR920013456A (ko) 1992-07-29
US6101148A (en) 2000-08-08
US6166975A (en) 2000-12-26
US20020048205A1 (en) 2002-04-25
KR960000888B1 (ko) 1996-01-13

Similar Documents

Publication Publication Date Title
JPH04225182A (ja) 半導体記憶装置
JPH04293247A (ja) 半導体記憶装置
US5212442A (en) Forced substrate test mode for packaged integrated circuits
US7099224B2 (en) Memory device and method for burn-in test
JP2977385B2 (ja) ダイナミックメモリ装置
JPH04232693A (ja) スタティック型半導体記憶装置
KR960000721B1 (ko) 반도체 기억장치
JP2829135B2 (ja) 半導体記憶装置
EP0492609B1 (en) Semiconductor device with voltage stress testing pads
JP2829134B2 (ja) 半導体記憶装置
KR950014679B1 (ko) 반도체장치 및 그 번인방법
JP2005101466A (ja) 半導体記憶装置
US6314035B1 (en) Semiconductor memory device capable of manifesting a short-circuit failure associated with column select line
JPH04230046A (ja) 半導体装置
US6704231B1 (en) Semiconductor memory device with circuit executing burn-in testing
JP2965881B2 (ja) 半導体記憶装置
JP3105078B2 (ja) 半導体記憶装置
JPH11317097A (ja) 半導体記憶装置
JP2000090695A (ja) 半導体記憶装置
JP2000243097A (ja) 半導体記憶装置
JPH05342858A (ja) 半導体記憶装置
JPH0963269A (ja) 半導体記憶装置
JPH05274866A (ja) 半導体装置