KR0170286B1 - 반도체 메모리장치의 전압 승압회로 - Google Patents

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Abstract

반도체 메모리장치의 전압 승압회로가 포함되어 있다. 본 발명은 외부에서 인가되는 외부 공급전압(Vext)을 일정한 정전압으로 강하하는 내부전압 발생회로의 출력전압인 내부 공급전압(Vint)을 인가받아, 상기 내부 공급전압(Vint)보다 높은 전압을 출력하는 반도체 메모리장치의 전압 승압회로에 있어서, 상기 전압 승압회로의 출력단에 접속되며, 상기 내부 공급전압(Vint)이 인가되는 제1프리차지 수단과, 상기 전압 승압회로의 출력단에 접속되며, 상기 외부 공급전압(Vext)이 인가되는 제2프리차지 수단을 구비하는 것을 특징으로 한다.
따라서 본 발명은 전압 승압회로의 셋업(Set-up) 특성을 향상시키고, 또한 상기 제2프리차지 수단의 턴온 전압이 높기 때문에 종래기술에 비해 프리차지 레벨이 상대적으로 낮아짐으로써 상기 전압 승압회로가 동작할 때 상기 전압 승압회로의 출력인 승압전압(Vpp)이 지나치게 높아지지 않으며, 이에 따라 상기 승압전압이 인가되는 트랜지스터의 게이트 산화막의 신뢰도 특성저하를 방지할 수 있다.

Description

반도체 메모리장치의 전압 승압회로
제1도는 종래기술에 따른 프리차지 구성도를 나타내는 도면이다.
제2도는 제1도의 승압전압(Vpp)프리차지 전압레벨을 나타내는 도면이다.
제3도는 또 다른 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로의 구성도를 나타내는 도면이다.
제4도는 제3도의 승압전압(Vpp) 프리차지 전압레벨을 나타내는 도면이다.
제5도는 본 발명에 따른 프리차지 수단을 구비하는 전압 승압회로의 구성도를 나타내는 도면이다.
제6도는 제5도의 승압전압(Vpp) 프리차지 전압레벨을 나타내는 도면이다.
본 발명은 반도체 메모리장치의 전압 승압회로에 관한 것으로, 특히 전압 승압회로의 셋업(Set-up) 특성을 향상시키고, 지나치게 높은 승압전압이 트랜지스터의 게이트에 인가됨으로써 발생되는 게이트 산화막의 신뢰도 특성저하를 방지할 수 있는 새로운 프리차지 수단을 구비하는 반도체 메모리장치의 전압 승압회로에 관한 것이다.
반도체장치에서 신호가 NMOS 트랜지스터(Transistor)를 통과할 때, 상기 신호의 전압레벨(Level)(VCC/VSS 레벨)은 상기 NMOS 트잰지스터의 문턱전압(Threshold Voltage, 이하 Vth라 칭함) 만큼 전압강하되어 전달된다.
이는 NMOS 트랜지스터의 소오스(Source) 단자와 게이트(Gate) 단자 사이의 전압차이가 문턱전압 미만이 되면, 상기 NMOS 트랜지스터가 턴오프( Turn-off )되기 때문이다.
따라서 상기한 전압강하를 방지하기 위해, 상기 NMOS 트랜지스터의 게이트에 적어도 VCC+Vth 이상의 승압된 전압이 인가되도록 하여, 신호가 NMOS 트랜지스터를 통과할 때 Vth 만큼 전압강하 되더라도 VCC 전압레벨이 완전히 전달될 수 있게 하는 방법이 사용되고 있으며, 이에 따라 승압전압을 발생하기 위해 전압 승압회로가 사용되고 있다.
상기 전압 승압회로는 원하는 전압레벨로 셋업(Set-up)이 빨리되도록 하기 위해 출력단에 프리차지(Precharge) 수단을 사용하며, 상기 프리차지 수단에 의한 프리차지 전압이 높을 수록 상기 전압 승압회로가 동작할 때 원하는 승압전압 레벨에 빨리 도달하게 되고, 또한 전압 승압회로의 전류소모량도 감소하게 된다.
이하 첨부도면을 참조하여 종래기술에 대하여 상세히 설명한다.
제1도는 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로의 구성도를 나타내는 도면이다.
제1도를 참조하면, 상기 전압 승압회로의 구성도는, 반도체 메모리장치에 인가되는 외부 공급전압(Vext)을 일정한 정전압으로 강하하는 내부전압 발생회로(도시되지 않았음)의 출력전압인 내부 공급전압(Vint)을 인가받아 상기 내부 공급전압(Vint)보다 높은 승압전압(Vpp)을 출력하는 전압 승압회로(10)와, 상기 전압 승압회로(10)의 출력단과 상기 내부 공급전압(Vint) 사이에 접속되며 게이트와 소오스 또는 드레인이 서로 접속된 다이오드 구조의 트랜지스터(M1)로 구성되는 프리차지 수단(20)을 포함한다.
제2도는 제1도의 승압전압(Vpp) 프리차지 전압레벨을 나타내는 도면이다.
제1도에 보여진 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로의 동작을 제2도를 참조하여 설명하면, 내부 공급전압(Vint)이 상기 프리차지 수단(20)에 공급되면 프리차지 수단(20)이 턴온됨으로써, 상기 전압 승압회로(20)의 출력단이 Vint-Vth로 프리차지된다.
이후 상기 전압 승압회로(10)가 동작하면, 전압 승압회로(10)의 출력단은 승압전압(Vpp)을 출력시키게 된다.
따라서 상술한 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로는, 프리차지 레벨이 내부 공급전압(Vint)보다 낮은 Vint-Vth가 되므로 셋업 특성이 좋지 않다.
제3도는 또 다른 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로의 구성도를 나타내는 도면이다.
제3도를 참조하면, 상기 전압 승압회로의 구성도는, 내부 공급전압(Vint)을 인가받아 상기 내부 공급전압(Vint)보다 높은 승압전압(Vpp)을 출력하는 전압 승압회로(10)와, 상기 전압 승압회로(10)의 출력단과 외부 공급전압(Vext) 사이에 접속되며 게이트와 소오스 또는 드레인이 서로 접속된 다이오드 구조의 트랜지스터(M1)로 구성되는 프리차지 수단(30)을 포함한다.
제4도는 제3도의 승압전압(Vpp) 프리차지 전압레벨을 나타내는 도면이다.
제3도에 보여진 또다른 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로의 동작을 제4도를 참조하여 설명하면, 외부 공급전압(Vext)이 상기 프리차지 수단(30)에 공급되면 프리차지 수단(30)이 턴온됨으로써, 상기 전압 승압회로(10)의 출력단이 상기 외부 공급전압(Vext)에 비례해서 프리차지된다.
이때 상기 프리차지 수단(30)에 다이오드를 1개 사용하는 경우에는 Vext-Vth로 프리차지되고, 2개의 다이오드를 직렬접속하여 사용하는 경우에는 Vext-2Vth로 프리차지된다.
이후 상기 전압 승압회로(10)가 동작하면, 전압 승압회로(10)의 출력단은 승압전압(Vpp)을 출력시키게 된다.
따라서 상술한 또다른 종래기술에 따른 프리차지 수단을 구비하는 전압 승압회로는, 프리차지 레벨이 내부 공급전압(Vint)보다 높은 Vext-Vth 또는 Vext-2Vth가 되므로 셋업 특성은 양호하지만, 상기 외부 공급전압(Vext)이 높은 영역에서는 상기 전압 승압회로의 출력전압인 승압전압(Vpp)이 지나치게 높아지므로, 상기 지나치게 높은 승압전압이 직접 게이트(Gate)에 인가되는 트랜지스터의 게이트 산화막의 신뢰도 특성을 저하시키는 문제점이 있다
따라서 본 발명의 목적은 전압 승압회로의 셋업 특성을 향상시키고, 또한 상기한 게이트 산화막의 신뢰도 특성저하를 방지할 수 있는 새로운 프리차지 수단을 구비하는 반도체 메모리장치의 전압 승압회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 전압 승압회로는, 외부에서 인가되는 외부 공급전압(Vext)을 일정한 정전압으로 강하하는 내부전압 발생회로의 출력전압인 내부 공급전압(Vint)을 인가받아, 상기 내부 공급전압(Vint)보다 높은 전압을 출력하는 반도체 메모리장치의 전압 승압회로에 있어서, 상기 전압 승압회로의 출력단에 접속되며, 상기 내부 공급전압(Vint)이 인가되는 제1프리차지 수단과;
상기 전압 승압회로의 출력단에 접속되며, 상기 외부 공급전압(Vext)이 인가되는 제2프리차지 수단을 구비하는 것을 특징으로 한다.
또한 상기 제1프리차지 수단이 게이트와 소오스 또는 드레인이 서로 접속되어 있는 다이오드 구조의 트랜지스터로 구성되며, 상기 다이오드 구조의 트랜지스터가 상기 내부 공급전압(Vint)과 상기 전압 승압회로의 출력단 사이에 적어도 1개 이상 직렬접속된다.
상기 제2프리차지 수단이 게이트와 소오스 또는 드레인이 서로 접속되어 있는 다이오드 구조의 트랜지스터로 구성되며, 상기 다이오드 구조의 트랜지스터가 상기 외부 공급전압(Vext)과 상기 전압 승압회로의 출력단 사이에 적어도 2개 이상 직렬접속되며, 상기 제1프리차지 수단의 트랜지스터의 갯수보다 적어도 1개 이상 많은 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제5도는 본 발명에 따른 프리차지 수단을 구비하는 전압 승압회로의 구성도를 나타내는 도면이다.
제5도를 참조하면, 상기 전압 숭앙회로의 구성도는, 반도체 메모리장치에 인가되는 외부 공급전압(Vext)을 일정한 정전압으로 강하하는 내부전압 발생회로(도시되지 않았음)의 출력전압인 내부 공급전압(Vint)을 인가받아 상기 내부 공급전압(Vint)보다 높은 승압전압(Vpp)을 출력하는 전압 승압회로(10)와, 상기 전압 승압회로(10)의 출력단과 상기 내부 공급전압(Vint) 사이에 접속되며 게이트와 소오스 또는 드레인이 서로 접속된 다이오드 구조의 트랜지스터(Ml)가 적어도 1개 이상 직렬접속되어 구성되는 제1프리차지 수단(20)과; 상기 전압 승압회로(10)의 출력단과 상기 외부 공급전압(Vext) 사이에 접속되며 게이트와 소오스 또는 드레인이 서로 접속된 다이오드 구조의 트랜지스터(M2 내지 Mn)가 적어도 2개 이상 직렬접속되어 구성되는 제2프리차지 수단(40)을 포함한다.
여기에서 상기 제2프리차지 수단의 트랜지스터의 갯수는 상기 제1프리차지 수단의 트랜지스터의 갯수보다 적어도 1개 이상 많고, 상기 제2프리차지 수단의 턴온(Turn on) 전압(tTtext)은 상기 제1프리차지 수단의 턴온 전압(Vint)보다 높은 것을 특징으로 한다.
제6도는 제5도의 승압전압(Vpp) 프리차지 전압레벨을 나타내는 도면이다.
제5도에 보여진 본 발명에 따른 프리차지 수단을 구비하는 전압 승압회로의 동작을 제6도를 참조하여 설명한다.
먼저 외부 공급전압(Vext)과 내부 공급전압(Vint)이 제1구간에서는 턴온됨으로써, 턴온전압이 낮은 상기 제1프리차지 수단(20)이 먼저 턴온됨으로써, 상기 제1프리차지 수단(20)에 의하여 상기 전압 승압회로(20)의 출력단이 Vint-Vth로 프리차지된다.
상기 외부 공급전압(Vext )은 계속 증가하지 만 내부발생회로(도시되지 않았음)에 의해 상기 내부 공급전압(Vint)이 일정한 제2구간에서는 초기에는 상기 제1프리차지 수단(20)에 의해 프리차지되다가, 턴온전압이 높은 상기 제2프리차지 수단(40)이 턴온됨으로써 상기 제2프리차지 수단(40)에 의해 외부 공급전압(Vext)에 비례하여 프리차지레벨이 상승된다.
상기 외부 공급전압(Vext)에 따라서 상기 내부 공급전압(Vint)이 다시 상승하는 제3구간에서는, 상기 제2프리차지 수단(40)에 의해서 계속 Vext-nVth(n은 제2프리차지 수단의 트랜지스터의 갯수)로 프리차지되어 상기 외부 공급전압(Vext)에 비례해서 역시 상승된다.
이후 전압 승압회로(10)가 동작하면, 상기 전압 승압회로(10)의 출력단은 승압전압(Vpp)을 출력시키게 된다.
상술한 본 발명에 따른 반도체 메모리장치의 전압 승압회로는,
외부 공급전압(Vext)과 내부 공급전압(Vint)이 동일한 제1구간에서는, 턴온전압이 낮은 제1프리차지 수단(20)에 의해서 프리차지가 빨리 이루어지므로 전압 승압회로의 셋업 특성이 양호하고,
외부 공급전압(Vext)은 계속 증가하지만 내부 공급전압(Vint)이 일정한 제2구간에서도, 상기 제2프리차지 수단(40)에 의해서 프리차지 레벨이 상승하므로 역시 상기 전압 승압회로의 셋업 특성이 우수해진다.
또한 외부 공급전압(Vext)에 따라서 상기 내부 공급전압(Vint)이 다시 상승하는 제3구간에서는, 상기 제2프리차지 수단(40)에 의해서 Vext-nVth(n은 제2프리차지 수단의 트랜지스터의 갯수)로 프리차지되어 상기 외부 공급전압(Vext)에 비례해서 역시 상승하게 되지만, 상기 제2프리차지 수단(40)의 턴온 전압이 높기 때문에 종래기술에 비해 프리차지 레벨이 상대적으로 낮아지게 된다.
이에 따라 상기 전압 승압회로(10)가 동작할 때 상기 전압 승압회로(10)의 출력인 승압전압(Vpp)이 지나치게 높아지지 않으며, 따라서 상기 승압전압이 인가되는 트랜지스터의 게이트 산화막의 신뢰도 특성저하를 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (4)

  1. 외부에서 인가되는 외부 공급전압(Vext)을 일정한 정전압으로 강하하는 내부전압 발생회로의 출력전압인 내부 공급전압(Vint)을 인가받아, 상기 내부 공급전압(Vint)보다 높은 전압을 출력하는 반도체 메모리장치의 전압 승압회로에 있어서, 상기 전압 승압회로의 출력단에 접속되며, 상기 내부 공급전압(Vint)이 인가되는 제1프리차지 수단과; 상기 전알 승압회로의 출력단에 접속되며, 상기 외부 공급전압(Vext)이 인가되는 제2프리차지 수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 전압 승압회로.
  2. 제1항에 있어서, 상기 제1프리차지 수단이 게이트와 소오스 또는 드레인이 서로 접속되어 있는 다이오드 구조의 트랜지스터로 구성되며, 상기 다이오드 구조의 트랜지스터가 상기 내부 공급전압(Vint)과 상기 전압 승합회로의 출력단 사이에 적어도 1개 이상 직렬접속되어 있는 것을 특징으로 하는 반도체 메모리장치의 전압 승압회로.
  3. 제1항에 있어서, 상기 제2프리차지 수단이 게이트와 소오스 또는 드레인이 서로 접속되어 있는 다이오드 구조의 트랜지스터로 구성되며, 상기 다이오드 구조의 트랜지스터가 상기 외부 공급전압(Vext)과 상기 전압 승압회로의 출력단 사이에 적어도 2개 이상 직렬접속되어 있으며, 상기 제1프리차지 수단의 트랜지스터의 갯수보다 적어도 1개 이상 많은 것을 특징으로 하는 반도체 메모리장치의 전압 승압회로.
  4. 제1항에 있어서, 상기 제2프리차지 수단의 턴온 전압이 상기 제1프리차지 수단의 턴온 전압보다 높은 것을 특징으로 하는 반도체 메모리장치의전압 승압회로.
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