JP2829135B2

JP2829135B2 - 半導体記憶装置

Info

Publication number: JP2829135B2
Application number: JP2418765A
Authority: JP
Inventors: 宏明田中; 勝小柳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-12-27
Filing date: 1990-12-27
Publication date: 1998-11-25
Anticipated expiration: 2013-11-25
Also published as: US5282167A; KR960000889B1; JPH04230048A; KR920013457A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭという。）の例えばウェハー状態での不良
のスクリーニングに際して、メモリセルのトランスファ
ゲートのスクリーニングを行うために通常使用時よりも
加速して電圧ストレスをかけるための回路に関する。

【０００２】

【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。

【０００３】従来の半導体装置の製造工程では、ウェー
ハ製造プロセスを終了してからダイソートテストによっ
て良品を選別し、不良品をマークし、その後、良品をパ
ッケージに収納して最終製品の形態に仕上げている。そ
して、パッケージ完了後の半導体装置を対象としてバー
ンインを行っている。

【０００４】しかし、従来のバーンイン方法は、バーン
イン装置の設備投資と設置場所の確保のための費用が高
く、半導体集積回路の製造コストを押し上げる大きな要
因になっている。しかも、バーンインで発生した不良は
救済できない上、アセンブリまで進んで製造費のかさん
だものを不良品として処理しなければならず、同じ１チ
ップでもダイソート時に不良として処理されるものと比
べて著しく損失が大きいという問題がある。さらに、リ
ダンダンシー回路を備えた集積回路（メモリなど）であ
っても、バーンイン時の不良については救済することが
できず、チップの歩留りの向上が難しいという問題もあ
った。

【０００５】一方、従来、ＤＲＡＭの不良のスクリーニ
ングに際しては、アドレス順にスキャンしてワード線を
順々にアクセスする方法が用いられている。この場合、
ワード線にゲートが接続されたメモリセルのトランスフ
ァゲート用のトランジスタ（セルトランジスタ）につい
てみると、周辺回路のトランジスタよりずっと少ない頻
度でしか電圧ストレスが印加されないことになる。例え
ば、４メガＤＲＡＭについてみると、ワード線は４０９
６本あるが、これらのうち１サイクルに選択される本数
は４本のみであり、セルトランジスタの試験は、１０２
４サイクル行うことにより完了することになる。従っ
て、セルトランジスタのゲートは、周辺回路のトランジ
スタに比べ１０２４分の１の時間しか電圧ストレスを受
けないことになり、最大電界が印加されている実質時間
が短かいので、不良のスクリーニングに長時間を必要と
する。

【０００６】さらに、近年のＤＲＡＭは、メモリセルの
キャパシタの電極に電源電圧の半分（Ｖｃｃ／２）を印
加するのが一般的となっている。このため、キャパシタ
の絶縁膜は、膜厚が薄くても電界の面で緩和されるた
め、信頼性上問題となることが少ない。これに対して、
セルトランジスタのゲート酸化膜は、セルトランジスタ
の選択時に昇圧された電位（例えば、１．５×Ｖｃｃ近
傍）が印加されるので、膜厚が厚くても厳しい電界が加
わり、信頼性上問題となる可能性が大きい。そこで、Ｄ
ＲＡＭの不良のスクリーニングに際しては、特に昇圧電
位がゲートに印加されるセルトランジスタを積極的にス
クリーニングの対象にしたいところである。

【０００７】上記したように、積極的にスクリーニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願出願人の出願により、不良のスクリーニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（特願平１−１
６９６３１号）。これにより、ＤＲＡＭの場合、メモリ
セルのトランスファゲートの不良のスクリーニングにつ
いては不良が十分に収束するレベルになり、１ＭのＤＲ
ＡＭや４ＭのＤＲＡＭにおける不良の大半を占めるビッ
ト不良を高速に収束することが可能になり、不良のスク
リーニングの効率を著しく向上することが可能になる。

【０００８】また、上記提案に係る半導体メモリ装置
は、ウェーハ状態でダイソートの前にプローブカードと
プローバとを用いて不良をスクリーニングする方法を採
用する場合に適しているので、ウェハ状態で不良のスク
リーニングを行うことによる多大な利点が得られると共
に電圧ストレス試験の効率向上による試験時間の大幅な
短縮が可能となる。

【０００９】上記提案に係る半導体メモリ装置において
は、ＤＲＡＭチップ領域のワード線に一斉に電圧ストレ
スを印加する手段の一具体例として、図７に示すような
構成が提案されている。ここで、５１はメモリセルのト
ランスファゲート用のＮチャネル型のＭＯＳトランジス
タ、５２はメモリセルのキャパシタ、ＶＰＬはキャパシ
タプレート電位、（ＢＬ、／ＢＬ）はビット線対、ＷＬ
１〜ＷＬ３…はワード線である。各ワード線ＷＬ１〜Ｗ
Ｌ３…の他端側には、それぞれＭＯＳトランジスタ５
３、５４、５５…の一端が接続され、このＭＯＳトラン
ジスタ５３、５４、５５の各他端は通常動作時に使用さ
れることがないストレス試験用の第１のパッド５６に共
通に接続され、上記ＭＯＳトランジスタ５３、５４、５
５の各ゲートはストレス試験用の第２のパッド５７に共
通に接続されている。また、５８および５９はビット線
プリチャージ用ＭＯＳトランジスタ、６０はビット線イ
コライズ用ＭＯＳトランジスタ、ＶＥＱはビット線プリ
チャージ・イコライズ信号、６１はビット線プリチャー
ジ電源線であり、このビット線プリチャージ電源線６１
に第３のパッド６２が接続されている。

【００１０】上記構成によれば、ウェハ状態での不良の
スクリーニングに際して、ＤＲＡＭ領域に設けられたス
トレス試験専用パッド５６、５７、６２にテスターのプ
ローブカードの針を接触させてワード線ＷＬ１〜ＷＬ３
…に電圧ストレスを印加することにより、メモリセルの
トランスファゲートについてウェハプロセス上の潜在不
良をスクリーニングすることが可能になる。この場合、
ＤＲＡＭに動作電源を供給しない（Ｖｃｃ＝Ｖｓｓ＝０
Ｖにする。）で全てのトランジスタがオフした状態で電
圧ストレスを与えてもよいが、この状態では各ビット線
がフローティング状態であるので、ワード線とビット線
との電位差によって生じる電界ストレスが不十分になる
おそれがある。そこで、ＤＲＡＭに通常の動作電源（例
えばＶｃｃ＝５Ｖ）を供給し、データの読み出し／書込
みを行っていない待機状態にし、ビット線プリチャージ
信号発生回路（図示せず）を活性化してプリチャージ・
イコライズ信号ＶＥＱを発生させ、前記ビット線プリチ
ャージ用トランジスタ５８、５９をオン状態にし、ビッ
ト線に所望の電位を与えられるようにした方が一層効果
的である。このようにすると、従来のビット線周りの回
路を殆んど修正することなく、全てのビット線に所望の
電圧を一斉に印加することが可能となる。

【００１１】そこで、前記第１のパッド５６にはストレ
ス電圧ＶＳを与え、前記第２のパッド５７にはＶＳ＋Ｖ
ｔｈ（ＶｔｈはＭＯＳトランジスタ５３〜５５の閾値電
圧）以上のゲート制御電圧ＶＧを与えることにより、Ｍ
ＯＳトランジスタ５３〜５５をオンさせ、全てのワード
線ＷＬ１〜ＷＬ３…に所望の電圧ストレスを加える。ま
た、前記第３のパッド６２に所望の電圧（例えば接地電
圧Ｖｓｓ）を与えることにより、ワード線とビット線と
の間、つまり、メモリセルのトランスファゲートのゲー
ト絶縁膜に所望の電圧ストレスを与えることができる。
この場合、メモリセルのトランスファゲート５１は三極
管動作状態となり、ゲート電極下の全面にチャネル領域
が形成され、ゲート絶縁膜の全面に電圧ストレスが直接
に印加されるようになる。

【００１２】また、上記構成によれば、ストレス試験専
用パッド５６、５７にストレス試験用電圧が印加される
ことにより、完成品状態での通常使用時よりもワード線
の活性化率が高くなるので、ウェハ状態での電圧ストレ
ス試験の効率を著しく向上させることが可能になる。例
えば４ＭビットのＤＲＡＭの場合、従来のバーンイン時
には４０９６本あるワード線のうち４本しか同時に選択
されないことに比べると、上記実施例のバーンイン時に
は例えば全てのワード線を同時に選択するものとすれ
ば、ワード線のストレス印加効率を１０００〜２０００
倍に向上させることができる。これにより、ストレス時
間が１０００〜２０００分の１になり、昇圧電位が印加
されるメモリセルのトランスファトランジスタのスクリ
ーニングの効率を飛躍的に向上させることができる。

【００１３】しかし、上記したように現在提案中の半導
体メモリ装置においては、例えばウェハ状態での不良の
スクリーニングに際して全てのワード線を選択して電圧
ストレスを印加した時におけるワード線の接続ノードと
接地ノードとの間に接続されているノイズキラー用のＭ
ＯＳトランジスタの制御について具体的に言及されてい
ない。このノイズキラー用トランジスタは、通常動作に
際して、プリチャージ期間あるいはアクティブ期間の非
選択ワード線がフローティングになるのを防ぎ、これら
の期間にノイズ等によってワード線のレベルがメモリセ
ルのトランスファゲート用トランジスタの閾値電圧を越
えてメモリセルのデータ破壊を起こしてしまうのを防ぐ
ためのものである。従って、不良のスクリーニングに際
して全てのワード線を選択して電圧ストレスを印加した
時に、仮に、上記ノイズキラー用トランジスタがオン状
態になっていると、電圧ストレス印加電源からワード線
およびノイズキラー用トランジスタを介して接地ノード
に貫通電流が流れることになる。

【００１４】

【発明が解決しようとする課題】そこで、ＤＲＡＭの電
圧ストレス試験時にワード線に一斉に電圧ストレスを印
加するために、ノイズキラー用トランジスタに対する実
使用可能な制御手段の提案が望まれるところである。ま
た、各ワード線の他端側に電圧ストレス試験用のＭＯＳ
トランジスタを付加することに伴ってチップ面積が増大
するが、電圧ストレス試験に伴うチップ面積の増大をな
るべく抑制することが望まれる。

【００１５】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験時に全てのワード線あるいは通常
動作時に選択される本数以上のワード線に一斉に電圧ス
トレスを印加でき、かつ、電圧ストレス印加電源からノ
イズキラー回路を介して接地ノードに貫通電流が流れる
ことを防止でき、しかも、電圧ストレス試験に伴うチッ
プ面積の増大をなるべく抑制し得る半導体記憶装置を提
供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、ＤＲＡＭにお
いて、ワード線の一端側に一端側が接続され、電圧スト
レス試験時にはオン状態に制御されて他端側から入力す
る電圧ストレスをワード線に伝達し、通常動作時には他
端側が接地ノードに接続され、前記ワード線選択回路の
出力信号あるいはワード線のレベルに応じてオフ／オン
制御されるノイズキラー回路を具備することを特徴とす
る。

【００１７】

【作用】ノイズキラー回路は、電圧ストレス試験時には
オン状態に制御されて他端側から入力する電圧ストレス
をワード線に伝達し、通常動作時には他端側が接地ノー
ドに接続され、前記ワード線選択回路の出力信号あるい
はワード線のレベルに応じてオフ／オン制御されるの
で、電圧ストレス試験時と通常動作時とで兼用されてい
る。そして、例えばウェハ状態での不良のスクリーニン
グに際しての電圧ストレス試験時には、全てのワード線
あるいは通常動作時に選択される本数以上のワード線に
一斉に例えばＤＣ（直流）的な電圧ストレスを印加する
ことができ、不良のスクリーニングの効率を著しく向上
することが可能になる。この場合、ノイズキラー回路を
電圧ストレス伝達手段として用いているので、このノイ
ズキラー回路を介して接地ノードに貫通電流が流れるこ
とはない。

【００１８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１９】図１は、第１実施例に係るＤＲＡＭの一部
を示している。１１および１２は行列状に配置されてメ
モリセルアレイを形成しているダイナミック型メモリセ
ルのトランスファゲート用のＭＯＳトランジスタおよび
キャパシタ、ＷＬはメモリセルアレイの同一行のメモリ
セルのトランスファゲート用トランジスタ１１のゲート
に接続されるワード線、ＢＬ、／ＢＬはメモリセルアレ
イの同一列のメモリセルのトランスファゲート用トラン
ジスタ１１のドレインに接続されるビット線、１３は外
部あるいは内部から入力されるアドレス信号に応じてワ
ード線選択信号を出力するワード線選択回路（ロウデコ
ーダ）、１４はワード線駆動回路、１５は前記各ビット
線とビット線プリチャージ電源線１６との間に接続さ
れ、ビット線プリチャージ・イコライズ信号ＶＥＱによ
り制御されるビット線プリチャージ回路、１７は相補的
なビット線対（ＢＬ、／ＢＬ）間に接続され、ビット線
イコライズ信号（プリチャージ信号）ＶＥＱにより制御
されるビット線イコライズ回路、１８はビット線プリチ
ャージ電圧ＶＢＬ（通常はＶｃｃ／２）を発生して全て
のビット線プリチャージ電源線１６に供給するためのビ
ット線プリチャージ電圧発生回路、１９はキャパシタプ
レート電位ＶＰＬ（通常はＶｃｃ／２）を発生して全て
のメモリセルのキャパシタプレートに供給するためのプ
レート電位発生回路、２０は電圧ストレス試験時に前記
ビット線プリチャージ電源線の電位および前記キャパシ
タプレートの電位をそれぞれ制御するために設けられた
ビット線電位・キャパシタプレート電位制御手段（ビッ
ト線電位制御手段とキャパシタプレート電位制御手段と
を独立に設けてもよい。）、２１は電圧ストレス試験時
に外部からストレス電圧ＶＳが与えられ、通常動作時に
は接地電位Ｖｓｓノードに接続される電圧ストレス試験
用の第１のパッド（例えばボンディングパッド）、２２
は電圧ストレス試験時に外部からゲート制御電圧ＶＧが
与えられ、通常動作時には電源電位Ｖｃｃノードに接続
されるる電圧ストレス試験用の第２のパッドである。

【００２０】前記ワード線選択回路１３は、本例では、
プリチャージ型のナンドゲートが用いられている。この
プリチャージ型のナンドゲートは、電源電位Ｖｃｃと接
地電位Ｖｓｓとの間に、プリチャージ用のＰＭＯＳトラ
ンジスタＰ１と内部アドレス信号（例えばＸ０〜Ｘ２）
デコード用のＮＭＯＳトランジスタＮ１群とが直列に接
続され、上記ＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１群との直列接続点が出力ノードとなってい
る。その動作は、アドレス信号Ｘ０〜Ｘ２が“Ｌ”レベ
ルの状態でプリチャージ信号ＰＲＣＨが活性レベル
“Ｌ”になって出力ノードを“Ｈ”レベルにプリチャー
ジした後に、アドレス信号Ｘ０〜Ｘ２が全て“Ｈ”レベ
ルになった場合に出力ノードの信号（ワード線選択信
号）を“Ｌ”レベルに引き落とす。

【００２１】前記ワード線駆動回路１４は、本例では、
ワード線駆動用電圧ＷＤＲＶ（電源電位Ｖｃｃを昇圧し
た電位）源と前記ワード線ＷＬとの間に接続され、ワー
ド線選択回路１３の出力信号に応じて前記ワード線ＷＬ
を駆動するワード線駆動用の例えばＮＭＯＳトランジス
タＮ２と、上記ワード線ＷＬの一端側（ここでは、上記
ワード線駆動用トランジスタＮ２側）に一端側が接続さ
れたノイズキラー用ＮＭＯＳトランジスタＮ３と、前記
ワード線選択回路１３の出力側に接続されたＰＭＯＳト
ランジスタＰ２およびＮＭＯＳトランジスタＮ４からな
る第１のＣＭＯＳインバータＩＶ１と、電源電位Ｖｃｃ
と上記ワード線選択回路１３の出力端との間に接続さ
れ、ゲートが前記第１のＣＭＯＳインバータＩＶ１の出
力端に接続されたプルアップ用のＰＭＯＳトランジスタ
Ｐ３と、上記第１のＣＭＯＳインバータＩＶ１の出力端
と前記ワード線駆動用のＭＯＳトランジスタＮ２のゲー
トとの間に接続され、ゲートに電源電位Ｖｃｃが与えら
れるＮＭＯＳトランジスタＮ４と、上記第１のＣＭＯＳ
インバータＩＶ１の出力端と前記ノイズキラー用のＮＭ
ＯＳトランジスタＮ３のゲートとの間に接続されたＰＭ
ＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５
からなる第２のＣＭＯＳインバータＩＶ２とを有する。

【００２２】この場合、本例では、上記ノイズキラー用
トランジスタＮ３の他端側は他の内部Ｖｓｓ線とは分離
して前記第１のパッド２１に引き出されている。これに
より、このノイズキラー用トランジスタＮ３は、通常動
作時には他端側の第１のパッド２１が接地ノードに接続
されると共に前記ワード線選択回路１３の出力信号に応
じてオフ／オン制御され、電圧ストレス試験時には全て
のワード線あるいは通常動作時に選択される本数より多
くのワード線に対応するものがオン状態に制御されて他
端側の第１のパッド２１に外部から入力する電圧ストレ
スをワード線に伝達するように動作する。

【００２３】さらに、上記ノイズキラー用トランジスタ
Ｎ３を電圧ストレス試験時にオン状態に制御する手段と
して、前記第２のＣＭＯＳインバータＩＶ２のＰＭＯＳ
トランジスタＰ４および前記第２のパッド２２が用いら
れている。その場合、このＰＭＯＳトランジスタＰ４の
基板（Ｎウェル）・ソースと第２のパッド２２とが接続
されており、このＰＭＯＳトランジスタＰ４の基板（Ｎ
ウェル）は他のＮウェルとは独立に分離されて形成さ
れ、このＰＭＯＳトランジスタＰ４のソースは他の内部
Ｖｃｃ線とは分離して前記第２のパッド２２に引き出さ
れている。

【００２４】なお、本実施例では、図７に示したような
ワード線の他端側の電圧ストレス印加用のＭＯＳトラン
ジスタ５３〜５５…が省略されている。

【００２５】前記ビット線電位・プレート電位制御手段
２０は、電圧ストレス試験時に、ビット線プリチャージ
電圧発生回路１８の出力をオフ状態に制御して外部から
第３のパッド２３に入力するビット線電位ＶＢＬをビッ
ト線プリチャージ電源線１６に伝える、あるいは、ビッ
ト線プリチャージ電圧発生回路１８の出力電位を変化さ
せる、あるいは、ビット線プリチャージ電圧発生回路１
８の出力をオフ状態に制御してビット線プリチャージ電
源線１６を所定の固定電位端に接続するように構成され
る。本例では、第４のパッド２４、抵抗３１、二段のＣ
ＭＯＳインバータ３２、３３および出力スイッチ回路３
４が用いられている。

【００２６】また、上記ビット線電位・プレート電位制
御手段２０は、電圧ストレス試験時に、プレート電位発
生回路１９の出力をオフ状態に制御して外部から第５の
パッド２５に入力するプレート電位をキャパシタプレー
トに伝える、あるいは、プレート電位発生回路１９の出
力電位を変化させる、あるいは、プレート電位発生回路
１９の出力をオフ状態に制御してキャパシタプレートを
所定の固定電位端に接続するように構成される。本例で
は、前記第４のパッド２４、前記抵抗３１、前記二段の
ＣＭＯＳインバータ３２、３３および出力スイッチ回路
３５が用いられている。

【００２７】次に、図１のＤＲＡＭの動作を説明する。
図１のＤＲＡＭを例えばウェハ状態でのバーンインに際
しての電圧ストレス試験時には、動作電源を供給（Ｖｃ
ｃとして例えば５Ｖ、Ｖｓｓ＝０Ｖ）し、さらに、ロー
・ストローブ・アドレス（／ＲＡＳ）信号入力を非活性
化（“Ｈ”レベル）してＤＲＡＭを待機状態にし、ビッ
ト線プリチャージ・イコライズ信号発生回路（図示せ
ず）を活性化させてプリチャージ信号ＶＥＱを発生させ
（あるいは、制御信号入力によりプリチャージ信号ＶＥ
Ｑを活性化してもよい。）、ビット線プリチャージ用ト
ランジスタ１５をオン状態にする。この待機状態では、
ワード線選択信号は非活性レベル“Ｈ”であり、ワード
線駆動回路１４の第１のＣＭＯＳインバータＩＶ１の出
力電位Ｖ１は“Ｌ”、ＭＯＳトランジスタＮ４の一方の
ドレイン端子とＮＭＯＳトランジスタＮ２のゲート端子
との接続ノードは“Ｌ”、駆動用のＮＭＯＳトランジス
タＮ２はオフになってワード線ＷＬを非選択の状態であ
り、第２のＣＭＯＳインバータＩＶ２のＰＭＯＳトラン
ジスタＰ４のゲートには“Ｌ”レベルが与えられる。従
って、第１のパッド２１にストレス電圧ＶＳを与え、第
２のパッド２２にＶＳ＋Ｖｔｈ１（Ｖｔｈ１はＮＭＯＳ
トランジスタＮ３の閾値電圧）以上のゲート制御電圧Ｖ
Ｇを与えることにより、ノイズキラー用トランジスタＮ
３をオンさせ、このノイズキラー用トランジスタＮ３を
介して全てのワード線ＷＬ（あるいは通常動作時に選択
される本数以上のワード線ＷＬ）に所望の電圧ストレス
を加えることが可能になる。

【００２８】この場合、ビット線電位・プレート電位制
御手段２０によりプリチャージ電位発生回路１８の出力
スイッチ回路３４をオフ状態にし、第３のパッド２３に
所望の電圧（例えば接地電圧Ｖｓｓ）を与えるようにす
れば、ワード線ＷＬと各ビット線との間、つまり、メモ
リセルトランジスタ１１のゲート絶縁膜に所望の電圧を
与えることができる。

【００２９】また、ビット線電位・プレート電位制御手
段２０により前記プレート電位発生回路１９の出力スイ
ッチ回路３５をオフ状態に制御し、第５のパッド２５に
外部から所望のプレート電位、例えばＶｃｃ電位を与
え、メモリセルに“０”データを書込んでキャパシタ１
２のストレージノードをほぼＶｓｓ電位に設定すること
により、キャパシタ絶縁膜にほぼ（Ｖｃｃ−Ｖｓｓ）電
位のストレスを印加できる。または、プレート電位とし
てＶｓｓ電位を与え、メモリセルに“１”データを書込
んでキャパシタ１２のストレージノードをほぼＶｃｃ電
位に設定することにより、キャパシタ絶縁膜にほぼ（Ｖ
ｃｃ−Ｖｓｓ）電位のストレスを印加できる。

【００３０】一方、図１のＤＲＡＭの通常動作時には、
ビット線プリチャージ電位発生回路１８の出力がビット
線プリチャージ電源線１６に供給されており、／ＲＡＳ
信号入力が非活性化（“Ｈ”レベル）するとビット線プ
リチャージ信号発生回路（図示せず）が活性化してプリ
チャージ信号ＶＥＱが発生し、ビット線プリチャージ用
トランジスタ１５がオン状態になり、全てのビット線対
（ＢＬ、／ＢＬ）が所定のビット線電位にプリチャージ
される。また、第１のパッド２１にはＶｓｓ電位が与え
られ、第２のパッド２２にはＶｃｃ電位が与えられる。
／ＲＡＳ信号入力が活性化（“Ｌ”レベル）すると、ア
ドレス信号Ｘ０〜Ｘ２により選択されるメモリセルブロ
ック（メモリセルアレイ）のビット線に供給されるプリ
チャージ信号ＶＥＱが非活性状態になると共にアドレス
信号のロジック・レベルの組み合わせに応じて任意の本
数のワード線分のワード線選択信号が出力してワード線
ＷＬが選択される。この場合、ワード線選択信号の活性
レベル“Ｌ”が入力する選択状態のワード線駆動回路１
４においては、第１のＣＭＯＳインバータＩＶ１の出力
電位Ｖ１が“Ｈ”になり、ＭＯＳトランジスタＮ４の一
方のドレイン端子とＮＭＯＳトランジスタＮ２のゲート
端子との接続ノードは“Ｈ”になるので、駆動用のＮＭ
ＯＳトランジスタＮ２がオン状態になってワード線ＷＬ
を“Ｈ”レベル状態に駆動する。この時、第２のＣＭＯ
ＳインバータＩＶ２の出力は“Ｌ”になり、ノイズキラ
ー用トランジスタＮ３はオフ状態になる。また、プルア
ップ用のＰＭＯＳトランジスタＰ３はゲート電位（第１
のＣＭＯＳインバータＩＶ１の出力電位）が“Ｈ”レベ
ルであるのでオフ状態になる。これに対して、ワード線
選択信号の非活性レベル“Ｈ”が入力する非選択状態の
ワード線駆動回路１４においては、第１のＣＭＯＳイン
バータＩＶ１の出力が“Ｌ”になり、ＭＯＳトランジス
タＮ４の一方のドレイン端子とＮＭＯＳトランジスタＮ
２のゲート端子との接続ノードは“Ｌ”になるので、駆
動用のＮＭＯＳトランジスタＮ２はオフ状態になってワ
ード線ＷＬを非選択の状態になる。この時、第２のＣＭ
ＯＳインバータＩＶ２の出力は“Ｈ”になり、ノイズキ
ラー用トランジスタＮ３はオン状態になる。また、プル
アップ用のＰＭＯＳトランジスタＰ３はゲート電位（第
１のＣＭＯＳインバータＩＶ１の出力電位）が“Ｌ”レ
ベルであるのでオン状態になる。

【００３１】なお、ウェハ状態でのダイソートテストに
際して通常動作を行わせる時には、テスターの接触端子
（例えばプローブカードの針）を前記パッドに接触させ
て所望の電圧を印加すればよい。また、ウェハ状態での
バーンイン試験により不良がスクリーニングされたメモ
リセルを冗長回路により救済した後、ウェハからチップ
をダイシングしてチップのパッドをデバイスの外部端子
に接続する時、前記第１のパッド２１、第２のパッド２
２を対応してＶｓｓノード、Ｖｃｃノードに接続する
（例えばＶｓｓ用、Ｖｃｃ用のリードフレームにボンデ
ィングする）ことにより、パッケージ後でも従来と同様
に通常動作を行わせることが可能となる。

【００３２】上記第１実施例のＤＲＡＭによれば、例え
ばウェハ状態でのバーンインに際しての電圧ストレス試
験時には、全てのワード線ＷＬあるいは通常動作時に選
択される本数以上のワード線ＷＬに一斉に例えばＤＣ的
な電圧ストレスを印加することができ、バーンインの効
率を著しく向上することが可能になる。この場合、ノイ
ズキラー用トランジスタＮ３を電圧ストレス伝達手段と
して用いているので、このノイズキラー用トランジスタ
Ｎ３を介して接地ノードに貫通電流が流れることはな
い。

【００３３】また、ノイズキラー用トランジスタＮ３
は、電圧ストレス試験時にはオン状態に制御されて他端
側から入力する電圧ストレスをワード線に伝達し、通常
動作時には他端側が接地ノードに接続され、前記ワード
線駆動用トランジスタＮ２と相補的に制御され、電圧ス
トレス試験時と通常動作時とで兼用されている。従っ
て、図７に示したように各ワード線の他端側に電圧スト
レス試験用のＭＯＳトランジスタを付加する場合に比べ
て、電圧ストレス試験に伴うチップ面積の増大を抑制す
ることが可能になる。

【００３４】図２は、図１の変形例を示しており、第１
のパッド２１とＶｓｓノードとの間に抵抗Ｒ２を接続
し、第２のパッド２２とＶｃｃノードとの間に抵抗Ｒ１
を接続している。このようにすれば、ウェハ状態でのバ
ーンインに際しての電圧ストレス試験時に、ストレス電
圧源・Ｖｓｓノード間、制御電圧源・Ｖｃｃノード間に
抵抗Ｒ２、Ｒ１を介して電流が流れるが、通常動作時に
第１のパッド２１がＶｓｓ電位、第２のパッド２２がＶ
ｃｃ電位になるので、ダイソートテスト時に上記パッド
にプローブカード針を接触させる必要がなくなり、例え
ばリードフレームとのワイヤーボンディング工程に際し
て上記パッドのボンディングが不要になる。なお、図１
中と同一部分には同一符号を付している。また、上記抵
抗Ｒ２、Ｒ１のどちらかー方のみを設けるようにしても
よい。

【００３５】また、図１の別の変形例として、ＰＭＯＳ
トランジスタＰ４のソースだけでなく、ワード線選択回
路１３およびワード線駆動回路１４の他のＰＭＯＳトラ
ンジスタＰ１〜Ｐ３のソースも他の内部Ｖｃｃ線から分
離して第２のパッド２２に接続し、これらのＰＭＯＳト
ランジスタＰ１〜Ｐ４のＮウェルを共通にして他のＮウ
ェルとは分離して上記ＰＭＯＳトランジスタＰ１〜Ｐ４
の共通ソースに接続してもよい。電圧ストレス試験時の
待機状態では、プリチャージ信号ＰＲＣＨおよびアドレ
ス信号Ｘ０〜Ｘ２は全て“Ｌ”レベルになっているの
で、回路動作上の問題はない。

【００３６】ところで、前記第１実施例では、電圧スト
レス試験時に、第２のＣＭＯＳインバータＩＶ２のＰＭ
ＯＳトランジスタＰ４は、ゲートに“Ｌ”レベル、ソー
スに高電圧（制御電圧ＶＧ）が与えられるので、そのゲ
ート酸化膜に必要以上の電界が印加されてしまう。ま
た、第１実施例の変形例で述べたように、ＰＭＯＳトラ
ンジスタＰ１〜Ｐ４のソースを他の内部Ｖｃｃ線から分
離して第２のパッド２２に接続し、これらのＮウェルを
共通にして他のＮウェルとは分離して上記ＰＭＯＳトラ
ンジスタＰ１〜Ｐ４の共通ソースに接続した場合にも、
必要以上の電界がゲート酸化膜に印加されてしまうＭＯ
Ｓトランジスタが発生する。

【００３７】図３は、このような問題を改善し得る第２
実施例に係るＤＲＡＭ回路の一部を示している。図３の
ＤＲＡＭ回路は、図１に示したＤＲＡＭ回路と比べて、
次の点が異なり、その他は同じであるので同一符号を付
している。即ち、ＰＭＯＳトランジスタＰ４のソース・
基板が第２のパッド２２からＶｃｃノードに接続変更さ
れ、第２のＣＭＯＳインバータＩＶ２とノイズキラー用
トランジスタＮ３のゲートとの間にＣＭＯＳトランスフ
ァゲート３６が挿入されている。このＣＭＯＳトランス
ファゲート３６のＮＭＯＳトランジスタＮ６のゲートは
Ｖｃｃノードに接続され、ＰＭＯＳトランジスタＰ５の
基板は第２のパッド２２に接続されている。そして、ゲ
ートがＶｃｃノードに接続されたＮＭＯＳトランジスタ
Ｎ７が上記ＰＭＯＳトランジスタＰ５のゲートと第１の
パッド２１との間に挿入されている。また、ゲートがＶ
ｃｃノードに接続され、ソース・基板が上記第２のパッ
ド２２に接続され、ドレインが前記ノイズキラー用トラ
ンジスタＮ３のゲートに接続されたＰＭＯＳトランジス
タＰ６が付加されている。また、ゲートがＶｃｃノード
に接続され、ソース・基板が上記第２のパッド２２に接
続され、ドレインが前記ＰＭＯＳトランジスタＰ５のゲ
ートに接続されたＰＭＯＳトランジスタＰ７が付加され
ている。

【００３８】図３のＤＲＡＭの動作は、基本的には前述
した図１のＤＲＡＭの動作と同様であり、以下に動作の
特徴部分を述べる。即ち、ウェハ状態でのバーンインに
際しての電圧ストレス試験時には、第１のパッド２１に
は図１と同様にストレス電圧ＶＳを与えるが、第２のパ
ッド２２に与えるゲート制御電圧ＶＧとしてＶＧ＞ＶＳ
＋Ｖｔｈ１（Ｖｔｈ１はＮＭＯＳトランジスタＮ３の閾
値電圧）、かつ、ＶＧ＞Ｖｃｃ＋│Ｖｔｈ２│（Ｖｔｈ
２はＰＭＯＳトランジスタＰ６の閾値電圧）を与える必
要がある。また、この時、ＤＲＡＭに動作電源を供給し
て待機状態にして電圧ストレス試験を行うと、第２のＣ
ＭＯＳインバータＩＶ２の出力電位Ｖ１はＶｃｃ電位で
あり、前記ゲート制御電圧ＶＧおよびストレス電圧ＶＳ
は上記Ｖｃｃ電位よりも高電位であるので、ノイズキラ
ー用トランジスタＮ３のゲート電位Ｖ２およびＰＭＯＳ
トランジスタＰ５のゲート電位Ｖ３はそれぞれＶＧ電位
になり、ＣＭＯＳトランスファゲート３６はオフ状態に
なる。上記ゲート電位Ｖ３とストレス電圧ＶＳとはＮＭ
ＯＳトランジスタＮ７により分離されている。従って、
トランジスタＰ５〜Ｐ７、Ｎ６、Ｎ７には、必要以上の
電圧ストレスは印加されない。

【００３９】これに対して、通常動作時には、図１の同
様、第１のパッド２１にはＶｓｓ電位、第２のパッド２
２にはＶｃｃ電位を与えると、ＣＭＯＳトランスファゲ
ート３６はオン状態になり、前記ＰＭＯＳトランジスタ
Ｐ６およびＰ７はオフ状態になるので、回路動作的には
図１と同様になる。

【００４０】なお、トランジスタＰ５、Ｐ７、Ｎ７は、
基本的には、ウェハ状態での電圧ストレス試験時および
通常動作時にはなくてもよいが、通常動作時に第２のＣ
ＭＯＳインバータＩＶ２の出力電位Ｖ１がＶｃｃ電位の
時に、Ｖｃｃ電位が低下してノイズキラー用トランジス
タＮ３のゲートがフローティングになってゲート電位Ｖ
２に“Ｈ”レベルが残ってしまうことを防ぐために設け
られている。

【００４１】なお、上記トランジスタＰ６、Ｐ７、Ｎ７
は、全てのワード線に対応する各ワード線駆動回路に対
して共通に設けることができる。

【００４２】また、図３のＤＲＡＭも、図２に示したよ
うに、第１のパッド２１とＶｓｓノードとの間に抵抗Ｒ
２を接続し、第２のパッド２２とＶｃｃノードとの間に
抵抗Ｒ１を接続することにより、前述した効果が得られ
る。

【００４３】図４は、第３実施例に係るＤＲＡＭ回路の
一部を示している。図４のＤＲＡＭ回路は、ワード線Ｗ
Ｌの他端側（ワード線駆動回路側と反対側）で接地ノー
ドとの間にノイズキラー用トランジスタＮ３が接続され
ている形式のものである。即ち、ワード線ＷＬの他端側
にノイズキラー用トランジスタＮ３を介して第１のパッ
ド２１が接続されており、このノイズキラー用トランジ
スタＮ３に対してＮＭＯＳトランジスタＮ１１のソース
が共通接続されると共にゲートおよびドレインが交差接
続されており、ゲートに反転プリチャージ信号／ＰＲＣ
Ｈが印加されるＮＭＯＳトランジスタＮ１２がＶｃｃノ
ードと上記ＮＭＯＳトランジスタＮ１１のドレインとの
間に接続されており、ソース・基板が接続されたＰＭＯ
ＳトランジスタＰ１１が第２のパッド２２と上記ＮＭＯ
ＳトランジスタＮ１１のドレインとの間に接続されてい
る。また、上記ＰＭＯＳトランジスタＰ１１のゲートに
は第１のパッド２１が接続されている。なお、図１に示
したＤＲＡＭ回路と同一部分は同一符号を付している。

【００４４】図４のＤＲＡＭの動作は、基本的には前述
した図１のＤＲＡＭの動作と同様であり、以下に動作の
特徴部分を述べる。即ち、ウェハ状態でのバーンインに
際しての電圧ストレス試験時には、第１のパッド２１に
は図１と同様にストレス電圧ＶＳを与えるが、第２のパ
ッド２２に与えるゲート制御電圧ＶＧとしてＶＧ＞ＶＳ
＋Ｖｔｈ１（Ｖｔｈ１はＮＭＯＳトランジスタＮ３の閾
値電圧）、かつ、ＶＧ＞ＶＳ＋│Ｖｔｈ２│（Ｖｔｈ２
はＰＭＯＳトランジスタＰ１１の閾値電圧）を与える必
要がある。また、この時、ＤＲＡＭに動作電源を供給し
て待機状態にして電圧ストレス試験を行うものとする
と、ワード線駆動トランジスタＮ２は図１のＤＲＡＭと
同様にオフ状態であり、ＰＭＯＳトランジスタＰ１１は
オン状態であり、ＮＭＯＳトランジスタＮ１１のドレイ
ン電位Ｖ１がＶｃｃ電位よりも高く、反転プリチャージ
信号／ＰＲＣＨがＶｃｃ電位であるのでＮＭＯＳトラン
ジスタＮ１２はオフ状態、ノイズキラー用トランジスタ
Ｎ３はオン状態（電圧ストレス伝達状態）、ＮＭＯＳト
ランジスタＮ１１はオフ状態である。なお、上記ＰＭＯ
ＳトランジスタＰ１１は、その基板（Ｎウェル、通常は
Ｖｃｃ電位にバイアスされている。）がソースに接続さ
れているので、そのソースにＶｃｃ電位より高いＶＧ電
位が印加されても、ソース・基板間のＰＮ接合が順バイ
アスになることはない。

【００４５】これに対して、通常動作時には、図１のＤ
ＲＡＭと同様に、第１のパッド２１にはＶｓｓ電位、第
２のパッド２２にはＶｃｃ電位を与えると、回路動作的
には図１のＤＲＡＭと同様になる。即ち、プリチャージ
状態では全ワード線が非選択、反転プリチャージ信号／
ＰＲＣＨがＶｃｃ電位、ＮＭＯＳトランジスタＮ１１の
ドレイン電位が“Ｈ”レベル（Ｖｃｃ）、ノイズキラー
用トランジスタＮ３がオン状態、ＮＭＯＳトランジスタ
Ｎ１１がオフ状態になる。アクティブ状態の選択された
メモリセルプロック（メモリセルアレイ）においては、
反転プリチャージ信号／ＰＲＣＨが“Ｌ”レベル、ＮＭ
ＯＳトランジスタＮ１２がオフ状態になり、選択ワード
線については、ＮＭＯＳトランジスタＮ１１のドレイン
電位が“Ｌ”レベル、ＮＭＯＳトランジスタＮ１１がオ
ン状態、ノイズキラー用トランジスタＮ３がオフ状態に
なり、非選択ワード線については、ＮＭＯＳトランジス
タＮ１１のドレイン電位が“Ｈ”レベル（Ｖｃｃ）、ノ
イズキラー用トランジスタＮ３がオン状態、ＮＭＯＳト
ランジスタＮ１１がオフ状態になる。

【００４６】なお、ＰＭＯＳトランジスタＰ１１は、ア
クティブ状態の選択されたメモリセルプロックにおける
非選択状態のワード線に対して、反転プリチャージ信号
／ＰＲＣＨが“Ｌ”レベル、ＮＭＯＳトランジスタＮ１
２がオフ状態になった時、ＮＭＯＳトランジスタＮ１１
のドレインがフローティングであると、一旦、リークや
カップリング等によりＮＭＯＳトランジスタＮ１１のド
レイン電位Ｖ１がノイズキラー用トランジスタＮ３の閾
値電圧より低くなってノイズキラー用トランジスタＮ３
がオフになってしまうことを防止するために、ＮＭＯＳ
トランジスタＮ１１のドレイン電位をプルアップするよ
うに設けられている。また、上記ＰＭＯＳトランジスタ
Ｐ１１は、プリチャージ状態等において、Ｖｃｃ電位が
低下して“Ｈ”レベルから低下した時に、ＮＭＯＳトラ
ンジスタＮ１１のドレイン電位Ｖ１にそのまま“Ｈ”レ
ベルが残ってしまうことを防ぐために設けられている。

【００４７】このＰＭＯＳトランジスタＰ１１のサイズ
の設定は、ワード線が昇圧された時に、ＮＭＯＳトラン
ジスタＮ１１がオンになってそのドレイン電位Ｖ１がＶ
ｓｓ電位近傍まで低下するようにしなければならない。
即ち、このＮＭＯＳトランジスタＮ１１のオン抵抗に対
して、ＰＭＯＳトランジスタＰ１１のゲート長さを十分
長くするなどしてそのオン抵抗を十分に大きくし、ワー
ド線が昇圧された時のＮＭＯＳトランジスタＮ１１のド
レイン電位Ｖ１がノイズキラー用トランジスタＮ３の閾
値電圧より低いレベルになるようにする必要がある。こ
うしないと、ワード線の電荷がノイズキラー用トランジ
スタＮ３を介して接地ノードへ抜けてしまうからであ
る。

【００４８】また、上記ＰＭＯＳトランジスタＰ１１を
高抵抗に置き換えてもよい。

【００４９】また、図４のＤＲＡＭも、図２の構成に準
じて、第１のパッド２１とＶｓｓノードとの間に抵抗Ｒ
２を接続し、第２のパッド２２とＶｃｃノードとの間に
抵抗Ｒ１を接続することにより、前述した効果が得られ
る。

【００５０】図５は、図４の変形例を示しており、図４
のＤＲＡＭに対して、ソース・基板が第２のパッド２２
に接続され、ドレインがＶｃｃノードに接続されたＰＭ
ＯＳトランジスタＰ１２と、ソース・基板が第２のパッ
ド２２に接続され、ドレインが上記ＰＭＯＳトランジス
タＰ１２のゲートに接続され、ゲートがＶｃｃノードに
接続されたＰＭＯＳトランジスタＰ１３と、このＰＭＯ
ＳトランジスタＰ１３のドレインと第１のパッド２１と
の間に接続され、ゲートがＶｃｃノードに接続されたＮ
ＭＯＳトランジスタＮ１２とが付加されている。なお、
図４中と同一部分には同一符号を付している。

【００５１】図５のＤＲＡＭの動作は、基本的には前述
した図４のＤＲＡＭの動作と同様であり、動作の特徴部
分を以下に述べる。即ち、ウェハ状態でのバーンインに
際しての電圧ストレス試験時には、図４と同様に、第１
のパッド２１にはストレス電圧ＶＳを与え、第２のパッ
ド２２に与えるゲート制御電圧ＶＧとしてＶＧ＞ＶＳ＋
Ｖｔｈ１（Ｖｔｈ１はＮＭＯＳトランジスタＮ３の閾値
電圧）、かつ、ＶＧ＞ＶＳ＋│Ｖｔｈ２│（Ｖｔｈ２は
ＰＭＯＳトランジスタＰ１１の閾値電圧）を与える必要
がある。また、この時、ＤＲＡＭに動作電源を供給して
待機状態にして電圧ストレス試験を行うものとすると、
ワード線駆動トランジスタＮ２は図４と同様にオフ状態
であり、ＰＭＯＳトランジスタＰ１１はオン状態であ
り、ＮＭＯＳトランジスタＮ１１のドレイン電位Ｖ１が
Ｖｃｃ電位よりも高く、反転プリチャージ信号／ＰＲＣ
ＨがＶｃｃ電位であるのでＮＭＯＳトランジスタＮ１２
はオフ状態、ＰＭＯＳトランジスタＰ１２およびＮＭＯ
ＳトランジスタＮ１１およびＮ１２もオフ状態、ＰＭＯ
ＳトランジスタＰ１３はオン状態、ノイズキラー用トラ
ンジスタＮ３はオン状態（電圧ストレス伝達状態）であ
る。

【００５２】これに対して、通常動作時には、図４のＤ
ＲＡＭとは異なり、第１のパッド２１にはＶｓｓ電位を
与える（ウェハ状態の場合にはテスターから与え、ま
た、組み立て時にはボンディング接続しておく。）が、
第２のパッド２２には何も電位を与えなくても、ＰＭＯ
ＳトランジスタＰ１３がオフ状態、ＮＭＯＳトランジス
タＮ１２はオン状態になり、ＶｃｃノードからＰＭＯＳ
トランジスタＰ１２、Ｐ１１を介して“Ｈ”レベルの電
位が供給され、回路動作的には図４のＤＲＡＭと同様に
なる。

【００５３】なお、ワード線が昇圧された時に、ＮＭＯ
ＳトランジスタＮ１１がオンになってそのドレイン電位
Ｖ１がＶｓｓ電位近傍まで低下するように、ＮＭＯＳト
ランジスタＮ１１のオン抵抗に対してＰＭＯＳトランジ
スタＰ１１のオン抵抗を大きくする必要がある。また、
ＰＭＯＳトランジスタＰ１２の基板（Ｎウェル）とドレ
インとのＰＮ接合が順方向にならないように、ＰＭＯＳ
トランジスタＰ１２のオン抵抗をＰＭＯＳトランジスタ
Ｐ１１のオン抵抗より小さくする必要がある。

【００５４】なお、上記トランジスタＰ１２、Ｐ１３、
Ｎ１２は、全てのワード線に対応する各ノイズキラー回
路に対して共通に設けることができる。

【００５５】図６は、図４の別の変形例を示しており、
図４のプリチャージ用のＮＭＯＳトランジスタＮ１２が
省略され、アクティブ状態の選択されたメモリセルプロ
ック（メモリセルアレイ）における非選択ワード線につ
いてＮＭＯＳトランジスタＮ１１のドレイン電位Ｖ１が
フローティングになる形式のものである。即ち、図４の
ＤＲＡＭと比べて、第１のパッド２１とＶｓｓノードと
の間に分圧回路（例えば抵抗Ｒ１、Ｒ２）が接続され、
この分圧出力Ｖ２とプリチャージ信号ＰＲＣＨが二入力
ノア回路３７に入力し、この二入力ノア回路３７の出力
がＣＭＯＳインバータ３８に入力し、このＣＭＯＳイン
バータ３８の出力電位Ｖ３が前記ＰＭＯＳトランジスタ
Ｐ１１のゲートに接続されている点が異なり、その他は
同じであるので図４中と同一部分には同一符号を付して
いる。

【００５６】図６のＤＲＡＭの動作は、基本的には前述
した図４のＤＲＡＭの動作と同様であり、動作の特徴部
分を以下に述べる。即ち、ウェハ状態でのバーンインに
際しての電圧ストレス試験時には、図４と同様に、第１
のパッド２１にはストレス電圧ＶＳを与え、第２のパッ
ド２２に与えるゲート制御電圧ＶＧとしてＶＧ＞ＶＳ＋
Ｖｔｈ１（Ｖｔｈ１はＮＭＯＳトランジスタＮ３の閾値
電圧）、かつ、ＶＧ＞Ｖｃｃ＋│Ｖｔｈ２│（Ｖｔｈ２
はＰＭＯＳトランジスタＰ１１の閾値電圧）を与える必
要がある。また、この時、ＤＲＡＭに動作電源を供給し
て電圧ストレス試験を行うものとすると、分圧出力Ｖ２
が得られる。この場合、分圧抵抗Ｒ１、Ｒ２は、第１の
バッド２１に高電圧Ｖｓを印加しても、分圧出力Ｖ２が
入力する二入力ノア回路３７のＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタに必要以上の電圧がかからな
いように、かつ、“Ｈ”レベルの入力となるように値が
設定される。これにより、二入力ノア回路３７の出力が
“Ｌ”、ＣＭＯＳインバータ３８の出力が“Ｈ”にな
り、ＰＭＯＳトランジスタＰ１１にも必要以上の電圧が
かからなくなる。

【００５７】これに対して、通常動作時には、図４のＤ
ＲＡＭと同様に、第１のパッド２１にはＶｓｓ電位、第
２のパッド２２にはＶｃｃ電位を与えると、ＰＭＯＳト
ランジスタＰ１１を介してＶｃｃ電位が供給され、回路
動作的には図１のＤＲＡＭと同様になる。

【００５８】なお、上記抵抗Ｒ１、Ｒ２および二入力ノ
ア回路３７、ＣＭＯＳインバータ３８は、全てのワード
線に対応する各ノイズキラー回路に対して共通に設ける
ことができる。

【００５９】なお、上記実施例では、１つのワード線選
択回路１３により１本のワード線ＷＬを選択する例を示
したが、１つのワード線選択回路１３により複数本（例
えば４本）のワード線ＷＬを選択してそれぞれのワード
線駆動トランジスタＮ２にそれぞれワード線駆動電圧Ｗ
ＤＲＶを供給するようにしてもよい。

【００６０】また、上記実施例において、ストレス試験
用の各パッドとしては、ボンディング・パッドでもよい
が、これに限らず、ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、テスターの接触端子に接触して
電圧を印加可能な構造であればよく、ウェーハからＤＲ
ＡＭチップを分離した後にパッケージングした状態でバ
ーンインを行なう場合には、パッケージングに際してチ
ップ外部の配線と接続可能な構造であればよい。

【００６１】また、上記各実施例では、ストレス試験用
の各パッドをウェーハ状態の各チップ毎に設けておく場
合を示したが、上記ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、ストレス試験用の各パッドをそ
れぞれ複数個のチップで共用し、この共用パッドと各チ
ップとの間を接続するための配線をウェーハの例えばダ
イシングライン領域上に形成するようにしてもよい。

【００６２】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。

【００６３】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、例えばウェハ状態での不良のスクリーニング
に際しての電圧ストレス試験時に、電圧ストレス印加電
源からノイズキラー用トランジスタを介して全てのワー
ド線あるいは通常動作時に選択される本数以上のワード
線に一斉に電圧ストレスを印加でき、不良のスクリーニ
ングの効率を著しく向上することが可能になる。しか
も、ノイズキラー用トランジスタを通常動作と電圧スト
レス試験とに兼用できるので、電圧ストレス試験に伴う
チップ面積の増大をなるべく抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。

【図２】図１の変形例を示す回路図。

【図３】図１の別の変形例を示す回路図。

【図４】本発明の第２実施例に係るＤＲＡＭの一部を示
す回路図。

【図５】図４の変形例を示す回路図。

【図６】図４の別の変形例を示す回路図。

【図７】現在提案中の半導体メモリ装置の一部を示す回
路図。

【符号の説明】

１１…セルトランジスタ、１２…キャパシタ、ＷＬ…ワ
ード線、ＢＬ、／ＢＬ…ビット線、１３…ワード線選択
回路、１４…ワード線駆動回路、１５…ビット線プリチ
ャージ回路、１６…ビット線プリチャージ電源線、１７
…ビット線イコライズ回路、１８…ビット線プリチャー
ジ電位発生回路、１９…プレート電位発生回路、２０…
ビット線電位・プレート電位制御手段、２１…第１のパ
ッド、２２２…第２のパッド、２３…第３のパッド、２
４…第４のパッド、２５…第５のパッド、３４、３５…
出力スイッチ回路、３６…ＣＭＯＳトランスファゲー
ト、３７…二入力ノア回路、３８…ＣＭＯＳインバー
タ、Ｐ１〜Ｐ７、Ｐ１１〜Ｐ１３…ＰＭＯＳトランジス
タ、Ｎ１〜Ｎ７、Ｎ１１、Ｎ１２…ＮＭＯＳトランジス
タ、Ｎ２…ワード線駆動用トランジスタ、Ｎ３…ノイズ
キラー用トランジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】行列状に配置された複数個のダイナミッ
ク型メモリセルと、同一行のメモリセルに接続されるワ
ード線と、同一列のメモリセルに接続されるビット線
と、前記ワード線の一端側に一端側が接続され、電圧ス
トレス試験時には全てのワード線あるいは通常動作時に
選択される本数より多くのワード線に対応するものがオ
ン状態に制御されて他端側から入力する電圧ストレスを
ワード線に伝達し、通常動作時には他端側が接地ノード
に接続されるノイズキラー回路とを具備することを特徴
とする半導体記憶装置。
【請求項２】行列状に配置された複数個のダイナミッ
ク型メモリセルと、同一行のメモリセルに接続されるワ
ード線と、同一列のメモリセルに接続されるビット線
と、外部あるいは内部から入力されるアドレス信号に応
じてワード線選択信号を出力するワード線選択回路と、
ワード線駆動用電圧源と前記ワード線の一端側との間に
接続され、上記ワード線選択回路の出力信号に応じて前
記ワード線を駆動するワード線駆動回路と、前記ビット
線とビット線プリチャージ電源線との間に接続され、ビ
ット線プリチャージ信号により制御されるビット線プリ
チャージ回路と、上記ビット線プリチャージ電源線に供
給するためのビット線プリチャージ電圧を発生するビッ
ト線プリチャージ電圧発生回路と、前記ワード線の一端
側に一端側が接続され、電圧ストレス試験時には全ての
ワード線あるいは通常動作時に選択される本数より多く
のワード線に対応するものがオン状態に制御されて他端
側から入力する電圧ストレスをワード線に伝達し、通常
動作時には他端側が接地ノードに接続され、前記ワード
線駆動回路の出力信号あるいはワード線のレベルに応じ
て制御されるノイズキラー回路とを具備することを特徴
とする半導体記憶装置。
【請求項３】請求項１または２記載の半導体記憶装置
において、前記ノイズキラー回路は、電圧ストレス試験
時に外部からストレス電圧が与えられる第１の端子を具
備することを特徴とする半導体記憶装置。
【請求項４】請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、前記ノイズキラー回路は、前
記ワード線の一端側に一端側が接続されたノイズキラー
用トランジスタ回路と、このノイズキラー用トランジス
タ回路の他端側に接続され、電圧ストレス試験時に外部
からストレス電圧が与えられる第１の端子とを具備する
ことを特徴とする半導体記憶装置。
【請求項５】請求項１乃至４のいずれか１項に記載の
半導体記憶装置において、さらに、電圧ストレス試験時
に前記ノイズキラー回路をオン状態に制御するための制
御電圧が与えられる第２の端子を具備することを特徴と
する半導体記憶装置。
【請求項６】請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、さらに、前記第１の端子と接
地電位ノードとの間に接続された抵抗素子をを具備する
ことを特徴とする半導体記憶装置。
【請求項７】請求項１乃至６のいずれか１項に記載の
半導体記憶装置において、さらに、前記第２の端子と電
源電位ノードとの間に接続された抵抗素子をを具備する
ことを特徴とする半導体記憶装置。
【請求項８】請求項１乃至７のいずれか１項に記載の
半導体記憶装置において、さらに、電圧ストレス試験時
に前記ビット線プリチャージ電源線の電位を制御するビ
ット線電位制御手段を有することを特徴とする半導体記
憶装置。
【請求項９】請求項８記載の半導体記憶装置におい
て、前記ビット線電位制御手段は、電圧ストレス試験時
に、前記ビット線プリチャージ電圧発生回路の出力をオ
フ状態に制御して外部から入力するビット線電位を前記
ビット線プリチャージ電源線に伝える、あるいは、前記
ビット線プリチャージ電圧発生回路の出力電位を変化さ
せる、あるいは、前記ビット線プリチャージ電圧発生回
路の出力をオフ状態に制御して前記ビット線プリチャー
ジ電源線を所定の固定電位端に接続することを特徴とす
る半導体記憶装置。
【請求項１０】請求項１乃至９のいずれか１項に記載
の半導体記憶装置において、さらに、電圧ストレス試験
時に、前記ダイナミック型メモリセルのキャパシタプレ
ートに供給するためのプレート電位を発生するプレート
電位発生回路の出力を制御するプレート電位制御手段を
具備することを特徴とする半導体記憶装置。
【請求項１１】請求項１０記載の半導体記憶装置にお
いて、前記プレート電位制御手段は、電圧ストレス試験
時に、前記プレート電位発生回路の出力をオフ状態に制
御して外部から入力するプレート電位を前記ダイナミッ
ク型メモリセルのキャパシタプレートに伝える、あるい
は、前記プレート電位発生回路の出力電位を変化させ
る、あるいは、前記プレート電位発生回路の出力をオフ
状態に制御して前記ダイナミック型メモリセルのキャパ
シタプレートを所定の固定電位端に接続することを特徴
とする半導体記憶装置。