JP2533221B2 - ダイナミック型ランダムアクセスメモリ - Google Patents
ダイナミック型ランダムアクセスメモリInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型ランダムアクセスメモリに
係り、特に例えばダイナミック型ランダムアクセスメモ
リ（DRAM）のように内部で昇圧あるいは降圧された電位
を少なくとも１種類は含む複数の電位が回路ブロックに
よって使い分けられているダイナミック型ランダムアク
セスメモリに関する。
係り、特に例えばダイナミック型ランダムアクセスメモ
リ（DRAM）のように内部で昇圧あるいは降圧された電位
を少なくとも１種類は含む複数の電位が回路ブロックに
よって使い分けられているダイナミック型ランダムアク
セスメモリに関する。
（従来の技術） 半導体集積回路のバーンインには、２つの目的があ
る。その１つは、ウェーハプロセス上の潜在不良（欠陥
のある酸化膜など）を過酷な条件の下で試験（ストレス
の加速）することにより露呈させてスクリーニングする
ことである。もう１つは、組み立て工程での不良（封止
樹脂のクラックなど）をスクリーニングすることであ
る。
る。その１つは、ウェーハプロセス上の潜在不良（欠陥
のある酸化膜など）を過酷な条件の下で試験（ストレス
の加速）することにより露呈させてスクリーニングする
ことである。もう１つは、組み立て工程での不良（封止
樹脂のクラックなど）をスクリーニングすることであ
る。
このようなバーンインに必要とするバーンイン装置の
ための設備投資と設置場所の確保は集積回路の製造の上
で非常に大きな割合を占めている。
ための設備投資と設置場所の確保は集積回路の製造の上
で非常に大きな割合を占めている。
従来、半導体集積回路に対するバーンインは、個々の
集積回路として組み立てられたパッケージング状態で行
っている。このため、バーンイン装置の設備投資とその
設置場所の確保のための費用が高く、半導体集積回路の
製造コストを押し上げる大きな要因になっており、しか
も、冗長回路を備えた半導体集積回路（メモリなど）で
あっても、バーンイン時の不良については救済すること
ができず、チップの歩留りの向上が難しいという問題も
あった。
集積回路として組み立てられたパッケージング状態で行
っている。このため、バーンイン装置の設備投資とその
設置場所の確保のための費用が高く、半導体集積回路の
製造コストを押し上げる大きな要因になっており、しか
も、冗長回路を備えた半導体集積回路（メモリなど）で
あっても、バーンイン時の不良については救済すること
ができず、チップの歩留りの向上が難しいという問題も
あった。
即ち、従来のバーンイン方法は、バーンインで発生
した不良は救済できない上、アセンブリまで進んで製造
費のかさんだものを不良品として処理しなければなら
ず、同じ１チップでもダイソート時に不良として処理さ
れるものと比べて著しく損失が大きいという問題があ
る。
した不良は救済できない上、アセンブリまで進んで製造
費のかさんだものを不良品として処理しなければなら
ず、同じ１チップでもダイソート時に不良として処理さ
れるものと比べて著しく損失が大きいという問題があ
る。
さらに、内部で昇圧あるいは降圧された電位を少なく
とも１種類は含む複数の電位が回路ブロックによって使
い分けられている半導体装置、例えばワード線電圧が昇
圧されているDRAMの従来のバーンイン方法は、ワード
線（メモリセルのトランスファゲート）には通常の回路
より厳しい電界が加わるが、ワード線には例えば1024サ
イクルに１回というような割合でしか選択されないの
で、最大電界が印加されている実質時間は短かく、バー
ンインに長時間を必要とするという問題、昇圧されて
いるワード線電圧が加わるトランスファゲートの破壊
や、昇圧電圧が加わる拡散層のジャンクションブレーク
ダウンでバーンインの電圧の上限が決められており、昇
圧されていない通常の回路に対してはストレス条件が甘
くなっており、通常の回路の不良の収束に時間がかかる
という問題がある。
とも１種類は含む複数の電位が回路ブロックによって使
い分けられている半導体装置、例えばワード線電圧が昇
圧されているDRAMの従来のバーンイン方法は、ワード
線（メモリセルのトランスファゲート）には通常の回路
より厳しい電界が加わるが、ワード線には例えば1024サ
イクルに１回というような割合でしか選択されないの
で、最大電界が印加されている実質時間は短かく、バー
ンインに長時間を必要とするという問題、昇圧されて
いるワード線電圧が加わるトランスファゲートの破壊
や、昇圧電圧が加わる拡散層のジャンクションブレーク
ダウンでバーンインの電圧の上限が決められており、昇
圧されていない通常の回路に対してはストレス条件が甘
くなっており、通常の回路の不良の収束に時間がかかる
という問題がある。
上記の問題を解決するために、本願発明者は、ウェ
ーハ状態でバーンインを行ってウェーハプロセス上の潜
在不良をスクリーニングすることが可能になり、集積回
路の組み立て後の電気的なストレスをかけたバーンイン
を不要にする、あるいは、その時間を大幅に短縮するこ
とが可能となる半導体装置およびそのバーンイン方法を
提案した（本願出願人の出願に係る特願平１−169659
号）。
ーハ状態でバーンインを行ってウェーハプロセス上の潜
在不良をスクリーニングすることが可能になり、集積回
路の組み立て後の電気的なストレスをかけたバーンイン
を不要にする、あるいは、その時間を大幅に短縮するこ
とが可能となる半導体装置およびそのバーンイン方法を
提案した（本願出願人の出願に係る特願平１−169659
号）。
また、上記の問題を解決するために、本願発明者
は、バーンイン時には、全てのワード線あるいは通常動
作時に選択される本数以上のワード線に一斉に電圧スト
レスを印加し得るようにし、トランスファゲートに対す
るストレス印加の効率を向上させ、トランスファゲート
の不良を早く収束させ、バーンインの効率を著しく向上
し得る半導体メモリ装置を提案した（本願出願人の出願
に係る特願平１−169631号）。これにより、DRAMの場
合、トランスファゲートのバーンインについては不良が
十分に収束するレベルになり、1MのDRAMや4MのDRAMにお
ける不良の大半を占めるビット不良を高速に収束するこ
とが可能になるが、ワード線以外の回路の不良（例えば
メモリセルの不良）の収束については問題が残る。
は、バーンイン時には、全てのワード線あるいは通常動
作時に選択される本数以上のワード線に一斉に電圧スト
レスを印加し得るようにし、トランスファゲートに対す
るストレス印加の効率を向上させ、トランスファゲート
の不良を早く収束させ、バーンインの効率を著しく向上
し得る半導体メモリ装置を提案した（本願出願人の出願
に係る特願平１−169631号）。これにより、DRAMの場
合、トランスファゲートのバーンインについては不良が
十分に収束するレベルになり、1MのDRAMや4MのDRAMにお
ける不良の大半を占めるビット不良を高速に収束するこ
とが可能になるが、ワード線以外の回路の不良（例えば
メモリセルの不良）の収束については問題が残る。
以下、上記の問題について詳述する。DRAMにおいて
は、メモリセルの記憶ノードに電源電位までのレベルを
書込むことができるように、メモリセルのトランスファ
ゲートに接続されているワード線を電源電位より高い電
位まで昇圧する技術が広く用いられている。4M以下のDR
AMでは、RAM上の殆んどの回路ブロックには、外部から
与えられた電源電位Vccが直接に印加され、ワード線はV
cc電位以上に昇圧されているのが一般的である。16MのD
RAMでは、チップ上で降圧された内部電源で殆んどの回
路ブロックを動作させ、ワード線には上記内部電源を昇
圧した電位を印加する場合（文献;IEEE JOURNAL OF SOL
ID−STATE CIRCUITS,VOL.23,NO.5,OCTOBER 1988 pp.112
8−1132“Dual−Operating−Voltage Scheme for a Sin
gle 5−V 16−Mbit DRAM"）や、ワード線にはチップ外
部から与えられた電源を印加する場合（文献;ISSCC 89,
pp.246−247"A 55ns 19Mb DRAM"）が知られている。こ
のようにいずれの場合も、ワード線はそれ以外の回路の
大半に印加される電位よりも高い電位が印加されてい
る。
は、メモリセルの記憶ノードに電源電位までのレベルを
書込むことができるように、メモリセルのトランスファ
ゲートに接続されているワード線を電源電位より高い電
位まで昇圧する技術が広く用いられている。4M以下のDR
AMでは、RAM上の殆んどの回路ブロックには、外部から
与えられた電源電位Vccが直接に印加され、ワード線はV
cc電位以上に昇圧されているのが一般的である。16MのD
RAMでは、チップ上で降圧された内部電源で殆んどの回
路ブロックを動作させ、ワード線には上記内部電源を昇
圧した電位を印加する場合（文献;IEEE JOURNAL OF SOL
ID−STATE CIRCUITS,VOL.23,NO.5,OCTOBER 1988 pp.112
8−1132“Dual−Operating−Voltage Scheme for a Sin
gle 5−V 16−Mbit DRAM"）や、ワード線にはチップ外
部から与えられた電源を印加する場合（文献;ISSCC 89,
pp.246−247"A 55ns 19Mb DRAM"）が知られている。こ
のようにいずれの場合も、ワード線はそれ以外の回路の
大半に印加される電位よりも高い電位が印加されてい
る。
一方、メモリセルのトランスファゲートのMOSトラン
ジスタとそれ以外の周辺回路のMOSトランジスタとは同
じ膜厚のゲート絶縁膜が用いられているのが一般的であ
り、メモリセルのトランスファゲートだけ他のMOSトラ
ンジスタよりも厳しい電界がかかる。即ち、チップ外部
から与えられた電源Vccで動作するDRAMの場合、ワード
線の昇圧レベルは約1.5Vccに達し、バーンインを7Vで実
施すれば、ワード線の電位は10.5Vにもなる。ここで、
メモリセルのトランスファゲートのゲート絶縁膜厚が20
0Åだとすると、トランスファゲートにかかる電界は5MV
/cmを越える。
ジスタとそれ以外の周辺回路のMOSトランジスタとは同
じ膜厚のゲート絶縁膜が用いられているのが一般的であ
り、メモリセルのトランスファゲートだけ他のMOSトラ
ンジスタよりも厳しい電界がかかる。即ち、チップ外部
から与えられた電源Vccで動作するDRAMの場合、ワード
線の昇圧レベルは約1.5Vccに達し、バーンインを7Vで実
施すれば、ワード線の電位は10.5Vにもなる。ここで、
メモリセルのトランスファゲートのゲート絶縁膜厚が20
0Åだとすると、トランスファゲートにかかる電界は5MV
/cmを越える。
従って、バーンインを考えた場合、バーンイン電圧の
上限がメモリセルのトランスファゲートのゲート絶縁膜
の破壊で決まってしまい、それ以外の回路に関しては電
界の加速が不十分となり、バーンインで発生する不良が
なかなか収束せず、これを収束させるために長時間のバ
ーンインが必要となってしまう。
上限がメモリセルのトランスファゲートのゲート絶縁膜
の破壊で決まってしまい、それ以外の回路に関しては電
界の加速が不十分となり、バーンインで発生する不良が
なかなか収束せず、これを収束させるために長時間のバ
ーンインが必要となってしまう。
なお、1M以上のDRAMでは、メモリセルのキャパシタの
電極電位を電源電位Vccの1/2に設定することが一般的に
なり、キャパシタ絶縁膜の不良がなかなか収束しないと
いう問題もあるが、この問題を解決するために、バーン
イン時にはキャパシタの電極電位をVcc/2ではなくVccま
たは接地電位Vssに設定する技術が提案されている（昭
和63年電子情報通信学会春期全国大会、講演番号Ｃ−32
4）。
電極電位を電源電位Vccの1/2に設定することが一般的に
なり、キャパシタ絶縁膜の不良がなかなか収束しないと
いう問題もあるが、この問題を解決するために、バーン
イン時にはキャパシタの電極電位をVcc/2ではなくVccま
たは接地電位Vssに設定する技術が提案されている（昭
和63年電子情報通信学会春期全国大会、講演番号Ｃ−32
4）。
（発明が解決しようとする課題） 上記したように従来のDRAMは、バーンイン電圧の上限
がメモリセルのトランスファゲートのゲート絶縁膜の破
壊で決まってしまい、それ以外の回路に関しては電界の
加速が不十分となり、バーンインでの不良がなかなか収
束せず、これを収束させるために長時間のバーンインが
必要となってしまうという問題がある。
がメモリセルのトランスファゲートのゲート絶縁膜の破
壊で決まってしまい、それ以外の回路に関しては電界の
加速が不十分となり、バーンインでの不良がなかなか収
束せず、これを収束させるために長時間のバーンインが
必要となってしまうという問題がある。
本発明は、上記課題を解決すべくなされたもので、そ
の目的は、バーンイン電圧の上限がある回路ブロックの
破壊で決まることを防止し、上記回路ブロック以外の回
路ブロックを従来より高い電圧でバーンインすることが
可能になり、この回路ブロックの不良の収束時間を短縮
し、バーンイン時間を大幅に短縮することが可能になる
ダイナミック型ランダムアクセスメモリを提供すること
にある。
の目的は、バーンイン電圧の上限がある回路ブロックの
破壊で決まることを防止し、上記回路ブロック以外の回
路ブロックを従来より高い電圧でバーンインすることが
可能になり、この回路ブロックの不良の収束時間を短縮
し、バーンイン時間を大幅に短縮することが可能になる
ダイナミック型ランダムアクセスメモリを提供すること
にある。
［発明の構成］ （課題を解決するための手段） 本発明のダイナミック型ランダムアクセスメモリは、
電源端子と、昇圧された電圧を得るための回路ノード
と、上記電源端子と上記回路ノードとの間に挿入され、
プリチャージ信号に応じて導通制御されるプリチャージ
用トランジスタと、ワード線を活性化する際に高論理レ
ベルに設定されるワード線活性化制御信号及び通常動作
時には高論理レベルに設定され、バーンイン時には低論
理レベルに設定されるワード線非選択制御信号とが入力
され、両入力信号が共に高論理レベルに設定された時に
のみ出力信号が高論理レベルに設定される論理ゲート回
路と、上記論理ゲート回路の出力端と上記回路ノードと
の間に接続された昇圧用キャパシタと、上記回路ノード
の電圧が電源電圧として供給されるワード線駆動回路
と、上記ワード線駆動回路の出力によって駆動されるダ
イナミック型メモリのワード線と、上記電源端子に供給
される電圧が電源端子として供給されるワード線以外の
回路とを具備したことを特徴とする。
電源端子と、昇圧された電圧を得るための回路ノード
と、上記電源端子と上記回路ノードとの間に挿入され、
プリチャージ信号に応じて導通制御されるプリチャージ
用トランジスタと、ワード線を活性化する際に高論理レ
ベルに設定されるワード線活性化制御信号及び通常動作
時には高論理レベルに設定され、バーンイン時には低論
理レベルに設定されるワード線非選択制御信号とが入力
され、両入力信号が共に高論理レベルに設定された時に
のみ出力信号が高論理レベルに設定される論理ゲート回
路と、上記論理ゲート回路の出力端と上記回路ノードと
の間に接続された昇圧用キャパシタと、上記回路ノード
の電圧が電源電圧として供給されるワード線駆動回路
と、上記ワード線駆動回路の出力によって駆動されるダ
イナミック型メモリのワード線と、上記電源端子に供給
される電圧が電源端子として供給されるワード線以外の
回路とを具備したことを特徴とする。
また、本発明のダイナミック型ランダムアクセスメモ
リは、電源端子と、昇圧された電圧を得るための第１の
回路ノードと、上記電源端子と上記第１の回路ノードと
の間に挿入され、プリチャージ信号に応じて導通制御さ
れるプリチャージ用トランジスタと、ワード線を活性化
する際に高論理レベルに設定される第２の回路ノードと
上記第１の回路ノードとの間に接続された昇圧用キャパ
シタと、上記電源端子と上記第１の回路ノードとの間に
挿入され、ワード線非昇圧制御信号に基づいて通常動作
時には非導通状態に、バーンイン時には導通状態にそれ
ぞれ設定されるバーンインスイッチ用トランジスタと、
上記回路ノードの電圧が電源電圧として供給されるワー
ド線駆動回路と、上記ワード線駆動回路の出力によって
駆動されるダイナミック型メモリのワード線と、上記電
源端子に供給される電圧が電源端子として供給されるワ
ード線以外の回路とを具備したことを特徴とする。
リは、電源端子と、昇圧された電圧を得るための第１の
回路ノードと、上記電源端子と上記第１の回路ノードと
の間に挿入され、プリチャージ信号に応じて導通制御さ
れるプリチャージ用トランジスタと、ワード線を活性化
する際に高論理レベルに設定される第２の回路ノードと
上記第１の回路ノードとの間に接続された昇圧用キャパ
シタと、上記電源端子と上記第１の回路ノードとの間に
挿入され、ワード線非昇圧制御信号に基づいて通常動作
時には非導通状態に、バーンイン時には導通状態にそれ
ぞれ設定されるバーンインスイッチ用トランジスタと、
上記回路ノードの電圧が電源電圧として供給されるワー
ド線駆動回路と、上記ワード線駆動回路の出力によって
駆動されるダイナミック型メモリのワード線と、上記電
源端子に供給される電圧が電源端子として供給されるワ
ード線以外の回路とを具備したことを特徴とする。
さらに、本発明のダイナミック型ランダムアクセスメ
モリは、電源端子と、昇圧された電圧を得るための第１
の回路ノードと、上記電源端子と上記第１の回路ノード
との間に挿入され、プリチャージ信号に応じて導通制御
されるプリチャージ用トランジスタと、ワード線を活性
化する際に高論理レベルに設定される第２の回路ノード
と上記第１の回路ノードとの間に接続された昇圧用キャ
パシタと、上記第１の回路ノードと上記第２の回路ノー
ドとの間に挿入され、ワード線非昇圧制御信号に基づい
て通常動作時には非導通状態に、バーンイン時には導通
状態にそれぞれ設定されるバーンインスイッチ用トラン
ジスタと、上記回路ノードの電圧が電源電圧として供給
されるワード線駆動回路と、上記ワード線駆動回路の出
力によって駆動されるダイナミック型メモリのワード線
と、上記電源端子に供給される電圧が電源端子として供
給されるワード線以外の回路とを具備したことを特徴と
する。
モリは、電源端子と、昇圧された電圧を得るための第１
の回路ノードと、上記電源端子と上記第１の回路ノード
との間に挿入され、プリチャージ信号に応じて導通制御
されるプリチャージ用トランジスタと、ワード線を活性
化する際に高論理レベルに設定される第２の回路ノード
と上記第１の回路ノードとの間に接続された昇圧用キャ
パシタと、上記第１の回路ノードと上記第２の回路ノー
ドとの間に挿入され、ワード線非昇圧制御信号に基づい
て通常動作時には非導通状態に、バーンイン時には導通
状態にそれぞれ設定されるバーンインスイッチ用トラン
ジスタと、上記回路ノードの電圧が電源電圧として供給
されるワード線駆動回路と、上記ワード線駆動回路の出
力によって駆動されるダイナミック型メモリのワード線
と、上記電源端子に供給される電圧が電源端子として供
給されるワード線以外の回路とを具備したことを特徴と
する。
（作 用） 上記ダイナミック型ランダムアクセスメモリでは、バ
ーンイン時にワード線（メモリセルのトランスファゲー
ト）にそれ以外の回路よりも高い電圧が印加されること
がないようにし、上記トランスファゲート以外の回路を
従来より高い電圧でバーンインすることが可能になる。
これにより、バーンイン時の電圧の上限が、メモリセル
のトランスファゲートの破壊や、昇圧されているノード
のジャンクションブレークダウンなどで決められなくな
り、上記トランスファゲート以外の回路に従来よりも高
い電圧が印加されてその回路の破壊や、その回路のノー
ドのジャンクションブレークダウンで決まるようになる
ので、トランスファゲート以外の回路の不良の収束時間
を短縮し、バーンイン時間を大幅に短縮することが可能
になる。
ーンイン時にワード線（メモリセルのトランスファゲー
ト）にそれ以外の回路よりも高い電圧が印加されること
がないようにし、上記トランスファゲート以外の回路を
従来より高い電圧でバーンインすることが可能になる。
これにより、バーンイン時の電圧の上限が、メモリセル
のトランスファゲートの破壊や、昇圧されているノード
のジャンクションブレークダウンなどで決められなくな
り、上記トランスファゲート以外の回路に従来よりも高
い電圧が印加されてその回路の破壊や、その回路のノー
ドのジャンクションブレークダウンで決まるようになる
ので、トランスファゲート以外の回路の不良の収束時間
を短縮し、バーンイン時間を大幅に短縮することが可能
になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、通常動作時のワード線選択時にワード線に
それ以外の回路よりも高い昇圧電圧が印加されるDRAM、
例えば文献;IEEE JOURNAL OF SOLID−STATE CIRCUITS,V
OL.24,NO.5,pp.1170−1175″に記載されているようなDR
AMにおけるワード線電位昇圧回路およびワード線駆動回
路に対して、バーンイン時にワード線を選択しないよう
にすると共にワード線駆動回路に印加される電圧をその
他の回路に印加される電源電位Vccと同じにしてしまう
機能を追加した第１実施例の回路例を示している。第１
図において、NA1は二入力ナンド回路、IV1〜IV3は第１
〜第３のインバータ、ＣはMOS型の昇圧用キャパシタ、P
T1〜PT3はそれぞれＮチャネルMOSトランジスタからなる
第１〜第３のプリチャージ用トランジスタ、NA2は四入
力ナンド回路、FFはCMOS型のフリップフロップ回路であ
る。即ち、ワード線活性化制御信号XVLDおよびワード線
非選択制御信号▲▼ は二入力ナンド回路NA1に入力し、この二入力ナンド回
路NA1の後段に第１のインバータIV1が接続され、Vcc電
源ノードと上記第１のインバータIV1の出力端との間に
第１のプリチャージ用トランジスタPT1および昇圧用キ
ャパシタＣが直列に接続されている。上記第１のプリチ
ャージ用トランジスタPT1および昇圧用キャパシタＣの
直列接続点（昇圧ノードBN）と接地電位Vssとの間に前
記フリップフロップ回路FFおよび第２のインバータIV2
が接続されている。上記フリップフロップ回路FFの一方
の出力端と接地電位Vssとの間に第２のプリチャージ用
トランジスタPT2が接続され、第２のインバータIV2の出
力端と接地電位Vssとの間に第３のプリチャージ用トラ
ンジスタPT3が接続され、これらの各プリチャージ用ト
ランジスタPT1〜PT3のゲートに前記プリチャージ信号PR
Eが与えられる。一方、ワード線活性化制御信号XVLD、
アドレス信号AiRおよびAjR、ワード線非選択制御信号▲
▼は前記四入力ナンド回路NA2に入力し、この四
入力ナンド回路NA2の後段に第３のインバータIV3が接続
されている。そして、上記四入力ナンド回路NA2および
第３のインバータIV3の各出力が対応して前記フリップ
フロップ回路FFの一対の入力端に与えられる。
それ以外の回路よりも高い昇圧電圧が印加されるDRAM、
例えば文献;IEEE JOURNAL OF SOLID−STATE CIRCUITS,V
OL.24,NO.5,pp.1170−1175″に記載されているようなDR
AMにおけるワード線電位昇圧回路およびワード線駆動回
路に対して、バーンイン時にワード線を選択しないよう
にすると共にワード線駆動回路に印加される電圧をその
他の回路に印加される電源電位Vccと同じにしてしまう
機能を追加した第１実施例の回路例を示している。第１
図において、NA1は二入力ナンド回路、IV1〜IV3は第１
〜第３のインバータ、ＣはMOS型の昇圧用キャパシタ、P
T1〜PT3はそれぞれＮチャネルMOSトランジスタからなる
第１〜第３のプリチャージ用トランジスタ、NA2は四入
力ナンド回路、FFはCMOS型のフリップフロップ回路であ
る。即ち、ワード線活性化制御信号XVLDおよびワード線
非選択制御信号▲▼ は二入力ナンド回路NA1に入力し、この二入力ナンド回
路NA1の後段に第１のインバータIV1が接続され、Vcc電
源ノードと上記第１のインバータIV1の出力端との間に
第１のプリチャージ用トランジスタPT1および昇圧用キ
ャパシタＣが直列に接続されている。上記第１のプリチ
ャージ用トランジスタPT1および昇圧用キャパシタＣの
直列接続点（昇圧ノードBN）と接地電位Vssとの間に前
記フリップフロップ回路FFおよび第２のインバータIV2
が接続されている。上記フリップフロップ回路FFの一方
の出力端と接地電位Vssとの間に第２のプリチャージ用
トランジスタPT2が接続され、第２のインバータIV2の出
力端と接地電位Vssとの間に第３のプリチャージ用トラ
ンジスタPT3が接続され、これらの各プリチャージ用ト
ランジスタPT1〜PT3のゲートに前記プリチャージ信号PR
Eが与えられる。一方、ワード線活性化制御信号XVLD、
アドレス信号AiRおよびAjR、ワード線非選択制御信号▲
▼は前記四入力ナンド回路NA2に入力し、この四
入力ナンド回路NA2の後段に第３のインバータIV3が接続
されている。そして、上記四入力ナンド回路NA2および
第３のインバータIV3の各出力が対応して前記フリップ
フロップ回路FFの一対の入力端に与えられる。
第２図は、第１図中のプリチャージ信号PRE、アドレ
ス信号AiRおよびAjR、ワード線活性化制御信号XVLD、ワ
ード線駆動信号WDRVkのタイミング関係の一例を示して
いる。
ス信号AiRおよびAjR、ワード線活性化制御信号XVLD、ワ
ード線駆動信号WDRVkのタイミング関係の一例を示して
いる。
上記第１図の回路においては、まず、プリチャージ信
号PREが非活性状態（本例では“L"レベル）になって各
プリチャージ用トランジスタPT1〜PT3がオフ状態にな
り、アドレス信号AiRおよびAjRが確定し、ワード線活性
化制御信号XVLDが活性化状態（本例では“H"レベル）に
なる。通常の動作時には、ワード線非選択制御信号▲
▼が非活性状態（本例では“H"レベル）になってお
り、アドレス信号AiRおよびAjRが確定すると共にワード
線活性化制御信号XVLDが活性化すると、四入力ナンド回
路NA2および第３のインバータIV3の各出力が確定すると
共に第１のインバータIV1の出力が“H"レベルになり、
昇圧ノードBNには電源電位Vccよりも高い昇圧電圧が現
われる。これにより、この昇圧電圧を電源としてフリッ
プフロップ回路FFおよび第２のインバータIV2が動作
し、第２のインバータIV2から出力する昇圧されたワー
ド線駆動信号WDRVkがワード線に供給される。これに対
して、バーンイン時には、ワード線非選択制御信号▲
▼が活性状態（本例では“L"レベル）になるので、
第１のインバータIV1の出力が“L"レベルになり、昇圧
ノードBNは電源電位Vccになる。これにより、電源電位V
ccを電源としてフリップフロップ回路FFおよび第２のイ
ンバータIV2が動作するが、この時の四入力ナンド回路N
A2の出力レベル“H"によりフリップフロップ回路FFの出
力（第２のインバータIV2の入力）が“H"レベルにな
り、この第２のインバータIV2の出力（ワード線駆動信
号WDRVk）は“L"レベルになり、ワード線を選択しない
状態になる。
号PREが非活性状態（本例では“L"レベル）になって各
プリチャージ用トランジスタPT1〜PT3がオフ状態にな
り、アドレス信号AiRおよびAjRが確定し、ワード線活性
化制御信号XVLDが活性化状態（本例では“H"レベル）に
なる。通常の動作時には、ワード線非選択制御信号▲
▼が非活性状態（本例では“H"レベル）になってお
り、アドレス信号AiRおよびAjRが確定すると共にワード
線活性化制御信号XVLDが活性化すると、四入力ナンド回
路NA2および第３のインバータIV3の各出力が確定すると
共に第１のインバータIV1の出力が“H"レベルになり、
昇圧ノードBNには電源電位Vccよりも高い昇圧電圧が現
われる。これにより、この昇圧電圧を電源としてフリッ
プフロップ回路FFおよび第２のインバータIV2が動作
し、第２のインバータIV2から出力する昇圧されたワー
ド線駆動信号WDRVkがワード線に供給される。これに対
して、バーンイン時には、ワード線非選択制御信号▲
▼が活性状態（本例では“L"レベル）になるので、
第１のインバータIV1の出力が“L"レベルになり、昇圧
ノードBNは電源電位Vccになる。これにより、電源電位V
ccを電源としてフリップフロップ回路FFおよび第２のイ
ンバータIV2が動作するが、この時の四入力ナンド回路N
A2の出力レベル“H"によりフリップフロップ回路FFの出
力（第２のインバータIV2の入力）が“H"レベルにな
り、この第２のインバータIV2の出力（ワード線駆動信
号WDRVk）は“L"レベルになり、ワード線を選択しない
状態になる。
即ち、上記第１実施例においては、ワード線駆動回路
の電源を選択的かつ可逆的に変化させる手段を有してお
り、バーンイン時にワード線が選択されないようにし、
かつワード線駆動回路に印加される電圧をその他の回路
に印加される電源電圧Vccと同じにし、ワード線にそれ
以外の回路よりも高い電圧が印加されることがないよう
にしている。これにより、バーンイン時の電圧の上限
が、メモリセルのトランスファゲートの破壊や、昇圧ノ
ードのジャンクションブレークダウンで決められなくな
り、上記トランスファゲート以外の回路を従来よりも高
い電圧でバーンインすることが可能になり、トランスフ
ァゲート以外の回路の破壊やブレークダウンでバーンイ
ン時の電圧の上限が決まるようになるので、トランスフ
ァゲート以外の回路の不良の収束時間を短縮することが
可能になり、バーンインの時間短縮が可能になる。
の電源を選択的かつ可逆的に変化させる手段を有してお
り、バーンイン時にワード線が選択されないようにし、
かつワード線駆動回路に印加される電圧をその他の回路
に印加される電源電圧Vccと同じにし、ワード線にそれ
以外の回路よりも高い電圧が印加されることがないよう
にしている。これにより、バーンイン時の電圧の上限
が、メモリセルのトランスファゲートの破壊や、昇圧ノ
ードのジャンクションブレークダウンで決められなくな
り、上記トランスファゲート以外の回路を従来よりも高
い電圧でバーンインすることが可能になり、トランスフ
ァゲート以外の回路の破壊やブレークダウンでバーンイ
ン時の電圧の上限が決まるようになるので、トランスフ
ァゲート以外の回路の不良の収束時間を短縮することが
可能になり、バーンインの時間短縮が可能になる。
これにより、例えばゲート酸化膜のバーンイン時の電
界を1MV/cm強めることが可能になったとすると、ゲート
絶縁膜厚が200Åのトランジスタで構成される回路の場
合に電源電位Vccを2V上げることに相当する。ここで、
ゲート絶縁膜破壊のデータ（1985 IPRS,23rd.Annual Pr
oceedings,pp.1−５）によれば、125℃程度で電界を1MV
/cm強めることにより３桁の時間短縮が可能になること
が知られている。従って、従来のバーンインでは24時間
〜48時間も必要であったとすれば、1.5〜３分程度の非
常に短時間で同じ効果が得られるようになり（1000倍以
上の効率向上）、この時間短縮の効果は絶大なものであ
る。
界を1MV/cm強めることが可能になったとすると、ゲート
絶縁膜厚が200Åのトランジスタで構成される回路の場
合に電源電位Vccを2V上げることに相当する。ここで、
ゲート絶縁膜破壊のデータ（1985 IPRS,23rd.Annual Pr
oceedings,pp.1−５）によれば、125℃程度で電界を1MV
/cm強めることにより３桁の時間短縮が可能になること
が知られている。従って、従来のバーンインでは24時間
〜48時間も必要であったとすれば、1.5〜３分程度の非
常に短時間で同じ効果が得られるようになり（1000倍以
上の効率向上）、この時間短縮の効果は絶大なものであ
る。
第３図および第４図は、それぞれ前記文献;IEEE JOUR
NAL OF SOLID−STATE CIRCUITS,VOL.24,NO.5,pp.1170−
1175"に記載されているようなDRAMにおけるワード線昇
圧回路およびワード線駆動回路に対して、バーンイン時
に昇圧機能を非活性状態にすると共にワード線駆動回路
に印加される電圧をその他の回路に印加される電源電位
Vccと同じにしてしまう機能を追加した第２実施例、第
３実施例の回路例を示している。
NAL OF SOLID−STATE CIRCUITS,VOL.24,NO.5,pp.1170−
1175"に記載されているようなDRAMにおけるワード線昇
圧回路およびワード線駆動回路に対して、バーンイン時
に昇圧機能を非活性状態にすると共にワード線駆動回路
に印加される電圧をその他の回路に印加される電源電位
Vccと同じにしてしまう機能を追加した第２実施例、第
３実施例の回路例を示している。
第３図の回路は、第１図の回路と比べて、二入力ナン
ド回路NA1に代えてワード線活性化制御信号XVLDが入力
する第４のインバータIV4が用いられ、四入力ナンド回
路NA2に代えてワード線活性化制御信号XVLD、アドレス
信号AiRおよびAjRが入力する三入力ナンド回路NA3が用
いられ、Vcc電源ノードと昇圧ノードBNとの間にＮチャ
ネルMOSトランジスタからなるバーンインスイッチ用ト
ランジスタST1が接続され、このバーンインスイッチ用
トランジスタST1のゲートにワード線非昇圧制御信号WLB
D（word Line Boot Disable）が与えられている点が異
なり、その他は同じであるので同じ符号を付している。
ド回路NA1に代えてワード線活性化制御信号XVLDが入力
する第４のインバータIV4が用いられ、四入力ナンド回
路NA2に代えてワード線活性化制御信号XVLD、アドレス
信号AiRおよびAjRが入力する三入力ナンド回路NA3が用
いられ、Vcc電源ノードと昇圧ノードBNとの間にＮチャ
ネルMOSトランジスタからなるバーンインスイッチ用ト
ランジスタST1が接続され、このバーンインスイッチ用
トランジスタST1のゲートにワード線非昇圧制御信号WLB
D（word Line Boot Disable）が与えられている点が異
なり、その他は同じであるので同じ符号を付している。
上記第３図の回路においては、まず、プリチャージ信
号PREが“L"レベルになって各プリチャージ用トランジ
スタPT1〜PT3がオフ状態になり、アドレス信号AiRおよ
びAjRが確定し、ワード線活性化制御信号XVLDが“H"レ
ベルになる。通常の動作時には、ワード線非昇圧制御信
号WLBDが非活性状態（本例では"L"レベル）になってバ
ーンインスイッチ用トランジスタST1がオフ状態になっ
ており、アドレス信号AiRおよびAjRが確定すると共にワ
ード線活性化制御信号XVLDが活性化すると、三入力ナン
ド回路NA3および第３のインバータIV3の各出力が確定す
ると共に第１のインバータIV1の出力が“H"レベルにな
り、昇圧ノードBNには電源電位Vccよりも高い昇圧電圧
が現われ、この昇圧電圧を電源としてフリップフロップ
回路FFおよび第２のインバータIV2が動作する。これに
対して、バーンイン時には、ワード線非非昇圧制御信号
WLBDが活性状態（本例では、Vcc＋VTHレベル以上;VTHは
バーンインスイッチ用トランジスタST1の閾値電圧）に
なってバーンインスイッチ用トランジスタST1がオンに
なり、昇圧ノードBNは電源電位Vccに固定されるので、
第１のインバータIV1の出力が“H"レベルになっても電
荷は全て電源電位Vccに逆流する。そして、この電源電
位Vccを電源としてフリップフロップ回路FFおよび第２
のインバータIV2が動作し、この時の三入力ナンド回路N
A3および第３のインバータIV3の出力に応じてフリップ
フロップ回路FFが駆動され、このフリップフロップ回路
FFの出力が第２のインバータIV2で反転された出力によ
りワード線が駆動されるようになる。
号PREが“L"レベルになって各プリチャージ用トランジ
スタPT1〜PT3がオフ状態になり、アドレス信号AiRおよ
びAjRが確定し、ワード線活性化制御信号XVLDが“H"レ
ベルになる。通常の動作時には、ワード線非昇圧制御信
号WLBDが非活性状態（本例では"L"レベル）になってバ
ーンインスイッチ用トランジスタST1がオフ状態になっ
ており、アドレス信号AiRおよびAjRが確定すると共にワ
ード線活性化制御信号XVLDが活性化すると、三入力ナン
ド回路NA3および第３のインバータIV3の各出力が確定す
ると共に第１のインバータIV1の出力が“H"レベルにな
り、昇圧ノードBNには電源電位Vccよりも高い昇圧電圧
が現われ、この昇圧電圧を電源としてフリップフロップ
回路FFおよび第２のインバータIV2が動作する。これに
対して、バーンイン時には、ワード線非非昇圧制御信号
WLBDが活性状態（本例では、Vcc＋VTHレベル以上;VTHは
バーンインスイッチ用トランジスタST1の閾値電圧）に
なってバーンインスイッチ用トランジスタST1がオンに
なり、昇圧ノードBNは電源電位Vccに固定されるので、
第１のインバータIV1の出力が“H"レベルになっても電
荷は全て電源電位Vccに逆流する。そして、この電源電
位Vccを電源としてフリップフロップ回路FFおよび第２
のインバータIV2が動作し、この時の三入力ナンド回路N
A3および第３のインバータIV3の出力に応じてフリップ
フロップ回路FFが駆動され、このフリップフロップ回路
FFの出力が第２のインバータIV2で反転された出力によ
りワード線が駆動されるようになる。
第４図の回路は、第３図の回路と比べて、バーンイン
スイッチ用トランジスタST1に代えて昇圧用キャパシタ
Ｃに並列にＮチャネルMOSトランジスタからなるバーン
インスイッチ用トランジスタST2が接続され、このバー
ンインスイッチ用トランジスタST2のゲートにワード線
非昇圧制御信号WLBDが与えられている点が異なり、その
他は同じであるので同じ符号を付している。この第４図
の回路の動作は、前述した第３図の回路とほぼ同様であ
る。
スイッチ用トランジスタST1に代えて昇圧用キャパシタ
Ｃに並列にＮチャネルMOSトランジスタからなるバーン
インスイッチ用トランジスタST2が接続され、このバー
ンインスイッチ用トランジスタST2のゲートにワード線
非昇圧制御信号WLBDが与えられている点が異なり、その
他は同じであるので同じ符号を付している。この第４図
の回路の動作は、前述した第３図の回路とほぼ同様であ
る。
即ち、上記第２実施例、第３実施例においては、ワー
ド線駆動回路の電源を選択的かつ可逆的に変化させる手
段を有しており、バーンイン時に、ワード線は選択する
がワード線昇圧機能を非活性状態にしてワード線駆動回
路に印加される電圧をその他の回路に印加される電源電
位Vccと同じにしてしまうようにし、バーンイン時にワ
ード線にそれ以外の回路よりも高い電圧が印加されるこ
とがないようにしている。この場合、バーンイン時のワ
ード線は、VccあるいはVcc−VTH（MOSトランジスタの閾
値電圧）などの電位になり、前述した第１実施例とほぼ
同様の効果が得られる。
ド線駆動回路の電源を選択的かつ可逆的に変化させる手
段を有しており、バーンイン時に、ワード線は選択する
がワード線昇圧機能を非活性状態にしてワード線駆動回
路に印加される電圧をその他の回路に印加される電源電
位Vccと同じにしてしまうようにし、バーンイン時にワ
ード線にそれ以外の回路よりも高い電圧が印加されるこ
とがないようにしている。この場合、バーンイン時のワ
ード線は、VccあるいはVcc−VTH（MOSトランジスタの閾
値電圧）などの電位になり、前述した第１実施例とほぼ
同様の効果が得られる。
なお、DRAMによっては出力バッファも昇圧電圧で動作
させており、このようなDRAMに対しても、上記第２実施
例、第３実施例に準じた回路で対応することが容易であ
る。即ち、第５図および第６図は、DRAMの出力バッフゥ
用の昇圧回路の昇圧機能を可逆的に変化させる手段を有
し、バーンイン時に、出力バッファ昇圧機能を非活性状
態にして出力バッファに印加される駆動信号電圧をその
他の回路に印加される電源電位Vccと同じにしてしまう
ようにし、バーンイン時に出力バッファにそれ以外の回
路よりも高い電圧が印加されることがないようにする機
能を追加した第４実施例、第５実施例の回路例を示して
いる。
させており、このようなDRAMに対しても、上記第２実施
例、第３実施例に準じた回路で対応することが容易であ
る。即ち、第５図および第６図は、DRAMの出力バッフゥ
用の昇圧回路の昇圧機能を可逆的に変化させる手段を有
し、バーンイン時に、出力バッファ昇圧機能を非活性状
態にして出力バッファに印加される駆動信号電圧をその
他の回路に印加される電源電位Vccと同じにしてしまう
ようにし、バーンイン時に出力バッファにそれ以外の回
路よりも高い電圧が印加されることがないようにする機
能を追加した第４実施例、第５実施例の回路例を示して
いる。
第５図および第６図の回路において、P1〜P3はＰチャ
ネルMOSトランジスタ、N1〜N13はＮチャネルMOSトラン
ジスタ、Ｃは昇圧用キャパシタ、Vccは電源電位、ssは
接地電位、▲▼は昇圧回路入力、φＨ（昇圧回路出
力）およびφＬは出力バッファ入力、Doutは出力デー
タ、BD（Boot Disable）は非昇圧制御（ブートディセー
ブル）信号である。即ち、第５図の回路は、従来の出力
バッファ用の昇圧回路における昇圧用キャパシタ一端側
のＮチャネルトランジスタN7に並列にＮチャネルトラン
ジスタN13からなるブートディセーブル用トランジスタ
が接続され、このブートディセーブル用トランジスタの
ゲートにブートディセーブル信号BDが与えられており、
この出力バッファ用の昇圧回路の昇圧ノードBNの出力信
号が従来と同様の出力バッファに与えられている。ま
た、第６図の回路は、従来の出力バッファ用の昇圧回路
におけるVcc電源ノードと昇圧用キャパシタ他端側のＮ
チャネルトランジスタN9との間にＰチャネルトランジス
タP3からなるブートディセーブル用トランジスタが接続
され、このブートディセーブル用トランジスタのゲート
にブートディセーブル信号BDが与えられており、この出
力バッファ用の昇圧回路の昇圧ノードBNの出力信号が従
来と同様の出力バッファに与えられている。
ネルMOSトランジスタ、N1〜N13はＮチャネルMOSトラン
ジスタ、Ｃは昇圧用キャパシタ、Vccは電源電位、ssは
接地電位、▲▼は昇圧回路入力、φＨ（昇圧回路出
力）およびφＬは出力バッファ入力、Doutは出力デー
タ、BD（Boot Disable）は非昇圧制御（ブートディセー
ブル）信号である。即ち、第５図の回路は、従来の出力
バッファ用の昇圧回路における昇圧用キャパシタ一端側
のＮチャネルトランジスタN7に並列にＮチャネルトラン
ジスタN13からなるブートディセーブル用トランジスタ
が接続され、このブートディセーブル用トランジスタの
ゲートにブートディセーブル信号BDが与えられており、
この出力バッファ用の昇圧回路の昇圧ノードBNの出力信
号が従来と同様の出力バッファに与えられている。ま
た、第６図の回路は、従来の出力バッファ用の昇圧回路
におけるVcc電源ノードと昇圧用キャパシタ他端側のＮ
チャネルトランジスタN9との間にＰチャネルトランジス
タP3からなるブートディセーブル用トランジスタが接続
され、このブートディセーブル用トランジスタのゲート
にブートディセーブル信号BDが与えられており、この出
力バッファ用の昇圧回路の昇圧ノードBNの出力信号が従
来と同様の出力バッファに与えられている。
上記第５図の回路の通常の動作時には、ブートディセ
ーブル信号BDが“L"レベル状態にされてブートディセー
ブル用トランジスタN13がオフ状態になるので、従来通
り昇圧動作が可能になり、▲▼が“L"、φＨが昇圧
電圧、φＬが“L"）の場合にはDoutが“1"になり、（▲
▼が“H"、φＨが“L"、φＬが“H"）の場合にはDo
utが“0"になり、（▲▼が“H"、φＨが“L"、φＬ
が“L"）の場合にはDoutが高インピーダンス状態にな
る。すなわち、第５図の回路において、ブートディセー
ブル信号BDがゲートに供給されるトランジスタN13を除
いたものが従来回路に相当しており、この従来回路にお
いて▲▼が“L"のときはトランジスタN10がオフ
し、トランジスタN9がオンするために昇圧ノードBNがキ
ャパシタＣを介してVccよりも高い電圧に昇圧される。
従って、出力段のトランジスタN11のゲートにはこの昇
圧された信号φＨが供給されるので、トランジスタN11
は十分なオン状態となり、また、φＬが“L"なのでトラ
ンジスタN12がオフし、Doutとして“1"が出力される。
さらに、▲▼が“H"のときはトランジスタN10がオ
ンし、信号φＨが“L"になるのでトランジスタN11はオ
フする。このとき、φＬが“H"なのでトランジスタN12
がオンし、Doutとして“0"が出力される。これに対し
て、バーンイン時には、ブートディセーブル信号BDが
（Vcc＋VTHレベル以上;VTHはブートディセーブル用トラ
ンジスタN13の閾値電圧）にされてブートディセーブル
用トランジスタN13がオン状態になるので、昇圧用キャ
パシタＣによって昇圧ノードBNがブートされようとする
時にその電荷がブートディセーブル用トランジスタN13
を通って入力段のＰチャネルトランジスタP1を経由して
Vcc電源ノードへ逃げてしまうようになり、φＨ信号の
昇圧が不可能になる。
ーブル信号BDが“L"レベル状態にされてブートディセー
ブル用トランジスタN13がオフ状態になるので、従来通
り昇圧動作が可能になり、▲▼が“L"、φＨが昇圧
電圧、φＬが“L"）の場合にはDoutが“1"になり、（▲
▼が“H"、φＨが“L"、φＬが“H"）の場合にはDo
utが“0"になり、（▲▼が“H"、φＨが“L"、φＬ
が“L"）の場合にはDoutが高インピーダンス状態にな
る。すなわち、第５図の回路において、ブートディセー
ブル信号BDがゲートに供給されるトランジスタN13を除
いたものが従来回路に相当しており、この従来回路にお
いて▲▼が“L"のときはトランジスタN10がオフ
し、トランジスタN9がオンするために昇圧ノードBNがキ
ャパシタＣを介してVccよりも高い電圧に昇圧される。
従って、出力段のトランジスタN11のゲートにはこの昇
圧された信号φＨが供給されるので、トランジスタN11
は十分なオン状態となり、また、φＬが“L"なのでトラ
ンジスタN12がオフし、Doutとして“1"が出力される。
さらに、▲▼が“H"のときはトランジスタN10がオ
ンし、信号φＨが“L"になるのでトランジスタN11はオ
フする。このとき、φＬが“H"なのでトランジスタN12
がオンし、Doutとして“0"が出力される。これに対し
て、バーンイン時には、ブートディセーブル信号BDが
（Vcc＋VTHレベル以上;VTHはブートディセーブル用トラ
ンジスタN13の閾値電圧）にされてブートディセーブル
用トランジスタN13がオン状態になるので、昇圧用キャ
パシタＣによって昇圧ノードBNがブートされようとする
時にその電荷がブートディセーブル用トランジスタN13
を通って入力段のＰチャネルトランジスタP1を経由して
Vcc電源ノードへ逃げてしまうようになり、φＨ信号の
昇圧が不可能になる。
また、第６図を回路の通常の動作時は、ブートディセ
ーブル信号BDが“L"レベル状態にされてブートディセー
ブル用トランジスタP3がオン状態になるので、従来通り
昇圧動作が可能になり、前述した第５図の回路と同様の
動作が行われるが、バーンイン時には、ブートディセー
ブル信号BDがVccレベルにされてブートディセーブル用
トランジスタP3がオフ状態になるので、昇圧用キャパシ
タＣが昇圧されなくなり、φＨ信号の昇圧が不可能にな
る。
ーブル信号BDが“L"レベル状態にされてブートディセー
ブル用トランジスタP3がオン状態になるので、従来通り
昇圧動作が可能になり、前述した第５図の回路と同様の
動作が行われるが、バーンイン時には、ブートディセー
ブル信号BDがVccレベルにされてブートディセーブル用
トランジスタP3がオフ状態になるので、昇圧用キャパシ
タＣが昇圧されなくなり、φＨ信号の昇圧が不可能にな
る。
なお、上記各実施例におけるワード線非選択制御信号
▲▼やワード線非昇圧制御信号WLBDの供給方法と
しては、通常動作時には使用されない専用端子あるい
は専用パッドを通して外部から入力する、4MのDRAMで
JEDEC（Joint Electron Devices Engineering Council;
共同電子機器技術委員会）で標準化されたWCBRモード
（▲▼ and ▲▼ before ▲▼モー
ド）、つまり▲▼ 信号が活性化した時に▲▼ 信号と▲▼ 信号とが活性化状態になっているとテストモードに入る
モード（日経マイクロデバイス別冊 1987,NO.1,PP.183
−196参照）のオプションとしてアドレスキーコード入
力に基ずいてチップ上で生成する方法、任意の端子
（通常動作時に使用されるものでもよい。）に通常動作
時には使用されない範囲の電圧を外部から入力する（例
えば電源電位Vccが5Vの場合に7Vを入力する）方法、
通常動作時に使用される複数の端子に通常動作時には使
用されない順序関係で信号を入力する方法などが考えら
れる。
▲▼やワード線非昇圧制御信号WLBDの供給方法と
しては、通常動作時には使用されない専用端子あるい
は専用パッドを通して外部から入力する、4MのDRAMで
JEDEC（Joint Electron Devices Engineering Council;
共同電子機器技術委員会）で標準化されたWCBRモード
（▲▼ and ▲▼ before ▲▼モー
ド）、つまり▲▼ 信号が活性化した時に▲▼ 信号と▲▼ 信号とが活性化状態になっているとテストモードに入る
モード（日経マイクロデバイス別冊 1987,NO.1,PP.183
−196参照）のオプションとしてアドレスキーコード入
力に基ずいてチップ上で生成する方法、任意の端子
（通常動作時に使用されるものでもよい。）に通常動作
時には使用されない範囲の電圧を外部から入力する（例
えば電源電位Vccが5Vの場合に7Vを入力する）方法、
通常動作時に使用される複数の端子に通常動作時には使
用されない順序関係で信号を入力する方法などが考えら
れる。
さらに、第６実施例として、DRAMにワード線をワード
線以外のワード線昇圧回路あるいはワード線駆動回路か
ら電気的に分離し得る手段、または、そのワード線に選
択的に電位を与える手段を設け、バーンイン時にワード
線とそれ以外の回路とに対して独立に電圧ストレスを印
加するようにしても、ワード線にそれ以外の回路よりも
高い電圧が印加されることがないようにすることが可能
になり、ワード線以外の回路を従来より高い電圧でバー
ンインすることが可能になる。この場合、ワード線のバ
ーンインとそれ以外の回路のバーンインとを順次行うこ
とが可能になり、ワード線のバーンイン時には、全ての
ワード線（あるいは通常動作時に選択される本数以上の
ワード線）に一斉に例えば直流的な電圧ストレスを印加
する手段（前述した提案のもの）を併用することが可能
になる。ここで、従来のバーンインでは24時間〜48時間
も必要であったものが、前述した提案の方法によるワー
ド線のバーンインは1.5〜３分程度の非常に短時間で同
じ効果が得られるようになり、また、ワード線以外の回
路のバーンイン時には、前述した第１実施例で述べたよ
うに、1.5〜３分程度の非常に短時間で済む。従って、
第６実施例によれば、上記２種類のバーンインに要する
時間は３〜６分程度であり、従来のバーンインに要する
24時間〜48時間と比べて時間短縮の効果は絶大なもので
ある。また、上記した３〜６分程度のバーンイン時間で
あれば、ウェーハ状態で複数個のチップに対して同時に
バーンインを行うことにより、高温仕様のプローバとプ
ローブカードを用いて電圧ストレスを印加することが可
能になる。この場合、ウェーハ上には電圧ストレス印加
用の補助パッドを設けておくことが容易である。従っ
て、現在のようにアセンブリが済んでパッケージに収納
された最終製品の形態で長時間バーンインする必要がな
くなり、ウェーハプロセス直後のダイソートの前や後に
簡便にバーンインすることが可能になる。換言すれば、
バーンイン装置を大規模に縮小することができ、バーン
イン装置の設備投資とその設置場所およびテスト時間を
節約し、半導体集積回路の製造コストの大幅な低減を図
ることができる。勿論、ウェーハ状態で電気的、熱的な
ストレスをかけることができる新規なバーンイン装置は
必要になるが、この装置は従来のバーンイン装置よりも
はるかに簡便かつ小型で済み、省スペースも可能にな
る。さらに、冗長回路を備えた半導体集積回路（メモリ
など）では、ウェーハ状態でのバーンインをダイソート
前に行えば、従来は不良品となっていたバーンインでの
スクリーニング分を救済することが可能になり、チップ
の歩留り向上を期待でき、工程の後の方での不良を削減
できるという面からも大幅なコストダウンの効果も期待
できる。
線以外のワード線昇圧回路あるいはワード線駆動回路か
ら電気的に分離し得る手段、または、そのワード線に選
択的に電位を与える手段を設け、バーンイン時にワード
線とそれ以外の回路とに対して独立に電圧ストレスを印
加するようにしても、ワード線にそれ以外の回路よりも
高い電圧が印加されることがないようにすることが可能
になり、ワード線以外の回路を従来より高い電圧でバー
ンインすることが可能になる。この場合、ワード線のバ
ーンインとそれ以外の回路のバーンインとを順次行うこ
とが可能になり、ワード線のバーンイン時には、全ての
ワード線（あるいは通常動作時に選択される本数以上の
ワード線）に一斉に例えば直流的な電圧ストレスを印加
する手段（前述した提案のもの）を併用することが可能
になる。ここで、従来のバーンインでは24時間〜48時間
も必要であったものが、前述した提案の方法によるワー
ド線のバーンインは1.5〜３分程度の非常に短時間で同
じ効果が得られるようになり、また、ワード線以外の回
路のバーンイン時には、前述した第１実施例で述べたよ
うに、1.5〜３分程度の非常に短時間で済む。従って、
第６実施例によれば、上記２種類のバーンインに要する
時間は３〜６分程度であり、従来のバーンインに要する
24時間〜48時間と比べて時間短縮の効果は絶大なもので
ある。また、上記した３〜６分程度のバーンイン時間で
あれば、ウェーハ状態で複数個のチップに対して同時に
バーンインを行うことにより、高温仕様のプローバとプ
ローブカードを用いて電圧ストレスを印加することが可
能になる。この場合、ウェーハ上には電圧ストレス印加
用の補助パッドを設けておくことが容易である。従っ
て、現在のようにアセンブリが済んでパッケージに収納
された最終製品の形態で長時間バーンインする必要がな
くなり、ウェーハプロセス直後のダイソートの前や後に
簡便にバーンインすることが可能になる。換言すれば、
バーンイン装置を大規模に縮小することができ、バーン
イン装置の設備投資とその設置場所およびテスト時間を
節約し、半導体集積回路の製造コストの大幅な低減を図
ることができる。勿論、ウェーハ状態で電気的、熱的な
ストレスをかけることができる新規なバーンイン装置は
必要になるが、この装置は従来のバーンイン装置よりも
はるかに簡便かつ小型で済み、省スペースも可能にな
る。さらに、冗長回路を備えた半導体集積回路（メモリ
など）では、ウェーハ状態でのバーンインをダイソート
前に行えば、従来は不良品となっていたバーンインでの
スクリーニング分を救済することが可能になり、チップ
の歩留り向上を期待でき、工程の後の方での不良を削減
できるという面からも大幅なコストダウンの効果も期待
できる。
次に、バーンイン時に、全てのワード線（あるいは通
常動作時に選択される本数以上のワード線）に一斉に例
えば直流的な電圧ストレスを印加する手段（前述した提
案のもの）の回路構成の一例を第７図に示し、その動作
について簡単に説明する。
常動作時に選択される本数以上のワード線）に一斉に例
えば直流的な電圧ストレスを印加する手段（前述した提
案のもの）の回路構成の一例を第７図に示し、その動作
について簡単に説明する。
第７図において、51はメモリセルのMOSトランジス
タ、52はメモリセルのキャパシタ、BL1はビット線、53
はビット線プリチャージ用MOSトランジスタ、54はビッ
ト線プリチャージ電源線、55はこのビット線プリチャー
ジ電源線54に接続された通常動作時には使用されない第
１のパッド、WL1、WL2…はワード線、561、562…は複数
のワード線WL1、WL2…に各対応して一端側が接続され、
他端側が共通接続され、各ゲートにアドレスデコード信
号が与えられるワード線選択用MOSトランジスタ、57は
この各ワード線選択用MOSトランジスタ561、562…の他
端側に共通接続された通常動作時には使用されない第２
のパッド、58はワード線電位昇圧回路、59はこのワード
線電位昇圧回路58と前記各ワード線選択用MOSトランジ
スタ561、562…の他端側との間に接続されたトランスフ
ァゲート用MOSトランジスタ、VPLはキャパシタプレート
電位、ΦPREはプリチャージ信号、ΦBOOTは昇圧信号、
ΦONはトランスファゲート制御信号である。
タ、52はメモリセルのキャパシタ、BL1はビット線、53
はビット線プリチャージ用MOSトランジスタ、54はビッ
ト線プリチャージ電源線、55はこのビット線プリチャー
ジ電源線54に接続された通常動作時には使用されない第
１のパッド、WL1、WL2…はワード線、561、562…は複数
のワード線WL1、WL2…に各対応して一端側が接続され、
他端側が共通接続され、各ゲートにアドレスデコード信
号が与えられるワード線選択用MOSトランジスタ、57は
この各ワード線選択用MOSトランジスタ561、562…の他
端側に共通接続された通常動作時には使用されない第２
のパッド、58はワード線電位昇圧回路、59はこのワード
線電位昇圧回路58と前記各ワード線選択用MOSトランジ
スタ561、562…の他端側との間に接続されたトランスフ
ァゲート用MOSトランジスタ、VPLはキャパシタプレート
電位、ΦPREはプリチャージ信号、ΦBOOTは昇圧信号、
ΦONはトランスファゲート制御信号である。
通常動作時には、トランスファゲート用MOSトランジ
スタ59をオン状態に制御し、アドレスデコード信号に応
じてワード線選択用MOSトランジスタ561、562…を選択
的にオン状態にする。ワード線のバーンイン時には、ト
ランスファゲート用MOSトランジスタ59をオフ状態に制
御してワード線をワード線昇圧回路から電気的に分離
し、ワード線選択用MOSトランジスタ561、562…を全て
オン状態に制御し、外部から第２のパッド57に所望の電
圧ストレスを与える。これにより、各ワード線選択用MO
Sトランジスタ561、562…を介して全てのワード線を駆
動することが可能になる。また、ビット線プリチャージ
用MOSトランジスタ53をオン状態に制御し、外部から第
１のパッド55に例えば接地電位Vssを与える。
スタ59をオン状態に制御し、アドレスデコード信号に応
じてワード線選択用MOSトランジスタ561、562…を選択
的にオン状態にする。ワード線のバーンイン時には、ト
ランスファゲート用MOSトランジスタ59をオフ状態に制
御してワード線をワード線昇圧回路から電気的に分離
し、ワード線選択用MOSトランジスタ561、562…を全て
オン状態に制御し、外部から第２のパッド57に所望の電
圧ストレスを与える。これにより、各ワード線選択用MO
Sトランジスタ561、562…を介して全てのワード線を駆
動することが可能になる。また、ビット線プリチャージ
用MOSトランジスタ53をオン状態に制御し、外部から第
１のパッド55に例えば接地電位Vssを与える。
また、ワード線の他端側に第３のパッド（図示せず）
を接続して形成しておき、ワード線のバーンイン時に、
ワード線以外の回路は非動作状態に制御し、外部から第
３のパッドを通じてワード線に所望の電圧ストレスを与
える、つまり、ワード線に選択的に電圧ストレスを与え
るようにすれば、ワード線のバーンインを簡単に行うこ
とが可能になる。
を接続して形成しておき、ワード線のバーンイン時に、
ワード線以外の回路は非動作状態に制御し、外部から第
３のパッドを通じてワード線に所望の電圧ストレスを与
える、つまり、ワード線に選択的に電圧ストレスを与え
るようにすれば、ワード線のバーンインを簡単に行うこ
とが可能になる。
なお、本発明の半導体装置は、内部で昇圧あるいは降
圧された電位を少なくとも１種類は含む複数の電位が回
路ブロックによって使い分けられている半導体装置にお
いて、上記複数の電位を選択的かつ可逆的に変化させる
手段を有することを特徴とするものであり、上記各実施
例は、半導体装置がダイナミック型ランダムアクセスメ
モリである場合に、複数の電位のうち第１の電位がワー
ド線およびワード線駆動回路に印加され、第２の電位が
上記ワード線およびワード線駆動回路以外の回路に印加
される場合であり、かつ、第１の電位を選択的かつ可逆
的に第２の電位と等しく設定し得る手段を有する場合を
示している。
圧された電位を少なくとも１種類は含む複数の電位が回
路ブロックによって使い分けられている半導体装置にお
いて、上記複数の電位を選択的かつ可逆的に変化させる
手段を有することを特徴とするものであり、上記各実施
例は、半導体装置がダイナミック型ランダムアクセスメ
モリである場合に、複数の電位のうち第１の電位がワー
ド線およびワード線駆動回路に印加され、第２の電位が
上記ワード線およびワード線駆動回路以外の回路に印加
される場合であり、かつ、第１の電位を選択的かつ可逆
的に第２の電位と等しく設定し得る手段を有する場合を
示している。
また、上記複数の電位は、外部から与えられる電源
電位と、これを内部で昇圧した電位とを含む場合（第１
実施例〜第６実施例がこれに相当する。）、外部から
与えられる電源電位と、これを内部で降圧した電位とを
含む場合、外部から与えられる電源電位が内部で降圧
された内部電源電位と、これを内部で昇圧した電位とを
含む場合、外部から与えられる電源電位が内部で降圧
された内部電源電位と、これを内部で降圧した電位とを
含む場合などがある。上記の場合、例えば、通常動作
時のワード線選択時にワード線に電源電位Vccが印加さ
れ、それ以外の回路にはチップ内部で降圧された内部電
源が印加されるDRAMの場合には、バーンイン時にワード
線にそれ以外の回路よりも高い電圧が印加されることが
ないようにするために、バーンイン時に内部降圧機能を
非活性状態にしてワード線およびそれ以外の回路の全体
を電源電位Vccで動作させるようにすればよい。
電位と、これを内部で昇圧した電位とを含む場合（第１
実施例〜第６実施例がこれに相当する。）、外部から
与えられる電源電位と、これを内部で降圧した電位とを
含む場合、外部から与えられる電源電位が内部で降圧
された内部電源電位と、これを内部で昇圧した電位とを
含む場合、外部から与えられる電源電位が内部で降圧
された内部電源電位と、これを内部で降圧した電位とを
含む場合などがある。上記の場合、例えば、通常動作
時のワード線選択時にワード線に電源電位Vccが印加さ
れ、それ以外の回路にはチップ内部で降圧された内部電
源が印加されるDRAMの場合には、バーンイン時にワード
線にそれ以外の回路よりも高い電圧が印加されることが
ないようにするために、バーンイン時に内部降圧機能を
非活性状態にしてワード線およびそれ以外の回路の全体
を電源電位Vccで動作させるようにすればよい。
また、上記各実施例で述べたようなワード線以外で
も、他の回路の大半と異なる電圧が印加される部分につ
いて、上記ワード線と同様の取扱いが可能になる。
も、他の回路の大半と異なる電圧が印加される部分につ
いて、上記ワード線と同様の取扱いが可能になる。
［発明の効果］ 上述したように本発明によれば、バーンイン電圧の上
限がある回路ブロックの破壊や、あるノードのジャンク
ションブレークダウンで決まることを防止し、上記回路
ブロック以外の回路ブロックを従来より高い電圧でバー
ンインすることが可能になり、この回路ブロックの不良
の収束時間を短縮し、バーンイン時間を大幅に短縮する
ことが可能になるダイナミック型ランダムアクセスメモ
リを実現することができる。
限がある回路ブロックの破壊や、あるノードのジャンク
ションブレークダウンで決まることを防止し、上記回路
ブロック以外の回路ブロックを従来より高い電圧でバー
ンインすることが可能になり、この回路ブロックの不良
の収束時間を短縮し、バーンイン時間を大幅に短縮する
ことが可能になるダイナミック型ランダムアクセスメモ
リを実現することができる。
第１図は本発明の半導体装置の第１実施例の要部を示す
回路図、第２図は第１図の回路中の各信号のタイミング
関係の一例を示す図、第３図および第４図は本発明の半
導体装置の第２実施例および第３実施例の要部を示す回
路図、第５図および第６図は本発明の半導体装置の第４
実施例および第５実施例の要部を示す回路図、第７図は
本発明の半導体装置の第６実施例の一部を示す回路図で
ある。 NA1……二入力ナンド回路、NA2……四入力ナンド回路、
NA3……三入力ナンド回路、IV1〜IV4……第１〜第４の
インバータ、FF……フリップフロップ回路、Ｃ……昇圧
用キャパシタ、PT1〜PT3……第１〜第３のプリチャージ
用トランジスタ、ST1、ST2……バーンインスイッチ用ト
ランジスタ、BL1……ビット線、WL1、WL2……ワード
線、51……メモリセルのMOSトランジスタ、52……メモ
リセルのキャパシタ、53……ビット線プリチャージ用MO
Sトランジスタ、54……ビット線プリチャージ電源線、5
5……第１のパッド、561、562……ワード線選択用MOSト
ランジスタ、57……第２のパッド、58……ワード線電位
昇圧回路、59……トランスファゲート用MOSトランジス
タ、XVLD……ワード線活性化制御信号、▲▼……
ワード線非選択制御信号、PRE……プリチャージ信号、A
iR、AjR……アドレス信号、XVLD……ワード線活性化制
御信号、WDRVk……ワード線駆動信号、WLBD……ワード
線非昇圧制御信号、VPL……キャパシタプレート電位、
ΦPRE……プリチャージ信号、ΦBOOT……昇圧信号、Φ
ON……トランスファゲート制御信号、▲▼……昇圧
回路入力、φＨ……昇圧回路出力（出力バッファ入
力）、φＬ……出力バッファ入力、BD……ブートディセ
ーブル信号、N13……ブートディセーブル用Ｎチャネル
トランジスタ、P3……ブートディセーブル用Ｐチャネル
トランジスタ。
回路図、第２図は第１図の回路中の各信号のタイミング
関係の一例を示す図、第３図および第４図は本発明の半
導体装置の第２実施例および第３実施例の要部を示す回
路図、第５図および第６図は本発明の半導体装置の第４
実施例および第５実施例の要部を示す回路図、第７図は
本発明の半導体装置の第６実施例の一部を示す回路図で
ある。 NA1……二入力ナンド回路、NA2……四入力ナンド回路、
NA3……三入力ナンド回路、IV1〜IV4……第１〜第４の
インバータ、FF……フリップフロップ回路、Ｃ……昇圧
用キャパシタ、PT1〜PT3……第１〜第３のプリチャージ
用トランジスタ、ST1、ST2……バーンインスイッチ用ト
ランジスタ、BL1……ビット線、WL1、WL2……ワード
線、51……メモリセルのMOSトランジスタ、52……メモ
リセルのキャパシタ、53……ビット線プリチャージ用MO
Sトランジスタ、54……ビット線プリチャージ電源線、5
5……第１のパッド、561、562……ワード線選択用MOSト
ランジスタ、57……第２のパッド、58……ワード線電位
昇圧回路、59……トランスファゲート用MOSトランジス
タ、XVLD……ワード線活性化制御信号、▲▼……
ワード線非選択制御信号、PRE……プリチャージ信号、A
iR、AjR……アドレス信号、XVLD……ワード線活性化制
御信号、WDRVk……ワード線駆動信号、WLBD……ワード
線非昇圧制御信号、VPL……キャパシタプレート電位、
ΦPRE……プリチャージ信号、ΦBOOT……昇圧信号、Φ
ON……トランスファゲート制御信号、▲▼……昇圧
回路入力、φＨ……昇圧回路出力（出力バッファ入
力）、φＬ……出力バッファ入力、BD……ブートディセ
ーブル信号、N13……ブートディセーブル用Ｎチャネル
トランジスタ、P3……ブートディセーブル用Ｐチャネル
トランジスタ。
Claims (7)
- 【請求項１】電源端子と、 昇圧された電圧を得るための回路ノードと、 上記電源端子と上記回路ノードとの間に挿入され、プリ
チャージ信号に応じて導通制御されるプリチャージ用ト
ランジスタと、 ワード線を活性化する際に高論理レベルに設定されるワ
ード線活性化制御信号及び通常動作時には高論理レベル
に設定され、バーンイン時には低論理レベルに設定され
るワード線非選択制御信号とが入力され、両入力信号が
共に高論理レベルに設定された時にのみ出力信号が高論
理レベルに設定される論理ゲート回路と、 上記論理ゲート回路の出力端と上記回路ノードとの間に
接続された昇圧用キャパシタと、 上記回路ノードの電圧が電源電圧として供給されるワー
ド線駆動回路と、 上記ワード線駆動回路の出力によって駆動されるダイナ
ミック型メモリのワード線と、 上記電源端子に供給される電圧が電源電圧として供給さ
れるワード線以外の回路と を具備したことを特徴とするダイナミック型ランダムア
クセスメモリ。 - 【請求項２】前記ワード線非選択制御信号は、通常動作
時には使用されない端子を通して入力されることを特徴
とする請求項１記載のダイナミック型ランダムアクセス
メモリ。 - 【請求項３】前記ワード線非選択制御信号は、通常動作
時には使用されない端子に任意の信号が入力する、ある
いは、通常動作時には使用されない範囲の電圧が入力す
る、あるいは、通常動作時に使用される複数の端子に通
常動作時には使用されない順序関係で信号を入力するこ
とにより前記論理ゲート回路に入力されることを特徴と
する請求項１記載のダイナミック型ランダムアクセスメ
モリ。 - 【請求項４】電源端子と、 昇圧された電圧を得るための第１の回路ノードと、 上記電源端子と上記第１の回路ノードとの間に挿入さ
れ、プリチャージ信号に応じて導通制御されるプリチャ
ージ用トランジスタと、 ワード線を活性化する際に高論理レベルに設定される第
２の回路ノードと上記第１の回路ノードとの間に接続さ
れた昇圧用キャパシタと、 上記電源端子と上記第１の回路ノードとの間に挿入さ
れ、ワード線非昇圧制御信号に基づいて通常動作時には
非導通状態に、バーンイン時には導通状態にそれぞれ設
定されるバーンインスイッチ用トランジスタと、 上記回路ノードの電圧が電源電圧として供給されるワー
ド線駆動回路と、 上記ワード線駆動回路の出力によって駆動されるダイナ
ミック型メモリのワード線と、 上記電源端子に供給される電圧が電源電圧として供給さ
れるワード線以外の回路と を具備したことを特徴とするダイナミック型ランダムア
クセスメモリ。 - 【請求項５】電源端子と、 昇圧された電圧を得るための第１の回路ノードと、 上記電源端子と上記第１の回路ノードとの間に挿入さ
れ、プリチャージ信号に応じて導通制御されるプリチャ
ージ用トランジスタと、 ワード線を活性化する際に高論理レベルに設定される第
２の回路ノードと上記第１の回路ノードとの間に接続さ
れた昇圧用キャパシタと、 上記第１の回路ノードと上記第２の回路ノードとの間に
挿入され、ワード線非昇圧制御信号に基づいて通常動作
時には非導通状態に、バーンイン時には導通状態にそれ
ぞれ設定されるバーンインスイッチ用トランジスタと、 上記回路ノードの電圧が電源電圧として供給されるワー
ド線駆動回路と、 上記ワード線駆動回路の出力によって駆動されるダイナ
ミック型メモリのワード線と、 上記電源端子に供給される電圧が電源電圧として供給さ
れるワード線以外の回路と を具備したことを特徴とするダイナミック型ランダムア
クセスメモリ。 - 【請求項６】前記ワード線非昇圧制御信号は、通常動作
時には使用されない端子を通して入力されることを特徴
とする請求項４、又は５記載のダイナミック型ランダム
アクセスメモリ。 - 【請求項７】前記ワード線非昇圧制御信号は、通常動作
時には使用されない端子に任意の信号が入力する、ある
いは通常動作時には使用されない範囲の電圧が入力す
る、あるいは、通常動作時には使用される複数の端子に
通常動作時には使用されない順序関係で信号を入力する
ことにより前記論理ゲート回路に入力されることを特徴
とする請求項４、又は５記載のダイナミック型ランダム
アクセスメモリ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119948A JP2533221B2 (ja) | 1990-05-11 | 1990-05-11 | ダイナミック型ランダムアクセスメモリ |
| EP91107613A EP0456254B1 (en) | 1990-05-11 | 1991-05-10 | Semiconductor device and method of screening the same |
| EP96108851A EP0740308B1 (en) | 1990-05-11 | 1991-05-10 | Dynamic semiconductor memory device |
| DE69131872T DE69131872T2 (de) | 1990-05-11 | 1991-05-10 | Dynamische Halbleiterspeicherschaltung |
| DE69126912T DE69126912T2 (de) | 1990-05-11 | 1991-05-10 | Halbleiteranordnung und ihre Prüfungsverfahren |
| KR1019910007520A KR950014679B1 (ko) | 1990-05-11 | 1991-05-10 | 반도체장치 및 그 번인방법 |
| US08/325,636 US5428576A (en) | 1990-05-11 | 1994-10-19 | Semiconductor device and method of screening the same |
| US08/480,926 US5568436A (en) | 1990-05-11 | 1995-06-07 | Semiconductor device and method of screening the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119948A JP2533221B2 (ja) | 1990-05-11 | 1990-05-11 | ダイナミック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0417191A JPH0417191A (ja) | 1992-01-21 |
| JP2533221B2 true JP2533221B2 (ja) | 1996-09-11 |
Family
ID=14774146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119948A Expired - Fee Related JP2533221B2 (ja) | 1990-05-11 | 1990-05-11 | ダイナミック型ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5428576A (ja) |
| EP (2) | EP0740308B1 (ja) |
| JP (1) | JP2533221B2 (ja) |
| KR (1) | KR950014679B1 (ja) |
| DE (2) | DE69126912T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JP3392497B2 (ja) * | 1994-02-25 | 2003-03-31 | 株式会社東芝 | テスト電位転送回路およびこれを用いた半導体記憶装置 |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| US6551574B2 (en) * | 1995-06-07 | 2003-04-22 | Rhomed Incorporated | Tuftsin metallopeptide analogs and uses thereof |
| KR0170286B1 (ko) * | 1995-12-22 | 1999-03-30 | 김광호 | 반도체 메모리장치의 전압 승압회로 |
| US5644258A (en) * | 1996-01-04 | 1997-07-01 | Winbond Electronics Corp. | Driver circuit, with low idle power consumption, for an attachment unit interface |
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