JP2000339996A - 半導体記憶装置およびそのバーンインテスト方法 - Google Patents
半導体記憶装置およびそのバーンインテスト方法Info
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 通常時の動作を阻害することなくバーンイン
テスト時間を短縮すること。 【解決手段】 決定回路60は、バーンインテスト時の
み複数のメモリ部10,20を同時に動作させる動作制
御手段として働く。
テスト時間を短縮すること。 【解決手段】 決定回路60は、バーンインテスト時の
み複数のメモリ部10,20を同時に動作させる動作制
御手段として働く。
Description
【0001】
【発明の属する技術分野】本発明は、種類の異なる複数
のメモリ部を混載した半導体記憶装置に関するものであ
る。
のメモリ部を混載した半導体記憶装置に関するものであ
る。
【0002】
【従来の技術】周知のように、複数のメモリを混載した
半導体メモリの製造時には、バーンインテストが実施さ
れる。ここで、「バーンイン(burn-in)」とは、スク
リーニング(screening)のひとつの方法で、125℃
位の高温で動作させ、弱いものをわざと故障させる方法
をいう。
半導体メモリの製造時には、バーンインテストが実施さ
れる。ここで、「バーンイン(burn-in)」とは、スク
リーニング(screening)のひとつの方法で、125℃
位の高温で動作させ、弱いものをわざと故障させる方法
をいう。
【0003】従来、このバーンインテストは、通常動作
状態で行われているため、一つ一つのメモリ部にしかス
トレスをかけることができない。そのため、バーンイン
時にもおのおのそのメモリ部を切り替え、別個にストレ
スをかけねばならない。その結果、従来のバーンインテ
ストでは、存在するメモリ部が多いとその分時間がかか
る。
状態で行われているため、一つ一つのメモリ部にしかス
トレスをかけることができない。そのため、バーンイン
時にもおのおのそのメモリ部を切り替え、別個にストレ
スをかけねばならない。その結果、従来のバーンインテ
ストでは、存在するメモリ部が多いとその分時間がかか
る。
【0004】図5に従来の半導体記憶装置の構成例を示
す。図示の半導体記憶装置は、ROM部10とROM部
20の2種類のメモリ部を備えている。ここでは、RO
M部10を第1のメモリ部とも呼び、ROM20部を第
2のメモリ部とも呼ぶことにする。第1及び第2のメモ
リ部10及び20の各々は、アドレスによりデコードさ
れるメモリセルアレイ及びその周辺回路を備えている。
す。図示の半導体記憶装置は、ROM部10とROM部
20の2種類のメモリ部を備えている。ここでは、RO
M部10を第1のメモリ部とも呼び、ROM20部を第
2のメモリ部とも呼ぶことにする。第1及び第2のメモ
リ部10及び20の各々は、アドレスによりデコードさ
れるメモリセルアレイ及びその周辺回路を備えている。
【0005】詳述すると、第1のメモリ部(RAM部)
10は、第1のメモリセルアレイ11と、第1のアドレ
スバッファ12と、第1のアドレスデコーダ13と、第
1のXデコーダ14と、第1のYセレクタ15と、第1
のセンス増幅器16とを有する。同様に、第2のメモリ
部(RAM部)20は、第2のメモリセルアレイ21
と、第2のアドレスバッファ22と、第2のアドレスデ
コーダ23と、第2のXデコーダ24と、第2のYセレ
クタ25と、第2のセンス増幅器16とを有する。
10は、第1のメモリセルアレイ11と、第1のアドレ
スバッファ12と、第1のアドレスデコーダ13と、第
1のXデコーダ14と、第1のYセレクタ15と、第1
のセンス増幅器16とを有する。同様に、第2のメモリ
部(RAM部)20は、第2のメモリセルアレイ21
と、第2のアドレスバッファ22と、第2のアドレスデ
コーダ23と、第2のXデコーダ24と、第2のYセレ
クタ25と、第2のセンス増幅器16とを有する。
【0006】第1及び第2のアドレスバッファ12及び
22には、アドレスAD0,AD1,...が供給される。第1
及び第2のアドレスバッファ12及び22は、それぞ
れ、第1及び第2のアドレスデコーダ13及び23に接
続されている。第1のアドレスデコーダ13は第1のX
デコーダ14と第1のYセレクタ15に接続される一
方、第2のアドレスデコーダ23は第2のXデコーダ2
4と第2のYセレクタ25に接続されている。第1のX
デコーダ14と第1のYセレクタ15は第1のメモリセ
ルアレイ11に接続される一方、第2のXデコーダ24
と第2のYセレクタ25は第2のメモリセルアレイ21
に接続されている。第1のメモリセルアレイ11は第1
のセンス増幅器16に接続される一方、第2のメモリセ
ルアレイ21は第2のセンス増幅器26に接続されてい
る。
22には、アドレスAD0,AD1,...が供給される。第1
及び第2のアドレスバッファ12及び22は、それぞ
れ、第1及び第2のアドレスデコーダ13及び23に接
続されている。第1のアドレスデコーダ13は第1のX
デコーダ14と第1のYセレクタ15に接続される一
方、第2のアドレスデコーダ23は第2のXデコーダ2
4と第2のYセレクタ25に接続されている。第1のX
デコーダ14と第1のYセレクタ15は第1のメモリセ
ルアレイ11に接続される一方、第2のXデコーダ24
と第2のYセレクタ25は第2のメモリセルアレイ21
に接続されている。第1のメモリセルアレイ11は第1
のセンス増幅器16に接続される一方、第2のメモリセ
ルアレイ21は第2のセンス増幅器26に接続されてい
る。
【0007】半導体記憶装置は、更に、RAM部10を
書込モードにするための書込可能回路(W/E)30
と、第1のメモリ部選択信号pin0’によりRAM部1
0の第1のアドレスバッファ12につながり、第1のメ
モリセルアレイ11を動作、非動作状態にする第1の選
択回路41’と、第2のメモリ部選択信号pin1’によ
りROM部20の第2のアドレスバッファ22につなが
り、第2のメモリセルアレイ21を動作、非動作状態に
する第2の選択回路42’とを有する。
書込モードにするための書込可能回路(W/E)30
と、第1のメモリ部選択信号pin0’によりRAM部1
0の第1のアドレスバッファ12につながり、第1のメ
モリセルアレイ11を動作、非動作状態にする第1の選
択回路41’と、第2のメモリ部選択信号pin1’によ
りROM部20の第2のアドレスバッファ22につなが
り、第2のメモリセルアレイ21を動作、非動作状態に
する第2の選択回路42’とを有する。
【0008】書込可能回路30は第1のセンス増幅器1
6に接続されている。第1の選択回路41’は第1のイ
ンバータ46を介して第1のアドレスバッファ12へ第
1のチップ選択信号CE10を供給し、第2の選択回路4
2’は第2のインバータ47を介して第2のアドレスバ
ッファ22へ第2のチップ選択信号CE20を供給する。
6に接続されている。第1の選択回路41’は第1のイ
ンバータ46を介して第1のアドレスバッファ12へ第
1のチップ選択信号CE10を供給し、第2の選択回路4
2’は第2のインバータ47を介して第2のアドレスバ
ッファ22へ第2のチップ選択信号CE20を供給する。
【0009】また、入出力(I/O)ピンを少なくする
ために、これらのメモリ部の混載回路では共通のI/O
ピンを持ち、共通の入出力バッファ回路(I/O)50
を持ち、アドレスピン数を減らす為、共通のアドレスピ
ンを持つ。共通入出力バッファ回路50は、書込可能回
路30と第1及び第2の選択回路41’及び42’に接
続されている。
ために、これらのメモリ部の混載回路では共通のI/O
ピンを持ち、共通の入出力バッファ回路(I/O)50
を持ち、アドレスピン数を減らす為、共通のアドレスピ
ンを持つ。共通入出力バッファ回路50は、書込可能回
路30と第1及び第2の選択回路41’及び42’に接
続されている。
【0010】従来、このような種類の異なる複数のメモ
リ部を混載した半導体記憶装置の製造時において実施す
るバーンインテストは、通常動作状態と同じ状態で行わ
れている。
リ部を混載した半導体記憶装置の製造時において実施す
るバーンインテストは、通常動作状態と同じ状態で行わ
れている。
【0011】すなわち、図5に図示した半導体記憶装置
においては、第1及び第2の選択回路41’、42’の
どちらかに論理「L」信号が入った場合に、選択される
メモリ部が決定される。
においては、第1及び第2の選択回路41’、42’の
どちらかに論理「L」信号が入った場合に、選択される
メモリ部が決定される。
【0012】まず、第1の選択回路41’に第1のメモ
リ部選択信号pin0’として論理「L」信号が入ったと
しよう。この場合、第1の選択回路41’および第1の
インバータ46を通してRAM部(第1のメモリ部)1
0に論理「H」レベルの第1のチップ選択信号CE10が供
給され、RAM部10が選択状態となる。
リ部選択信号pin0’として論理「L」信号が入ったと
しよう。この場合、第1の選択回路41’および第1の
インバータ46を通してRAM部(第1のメモリ部)1
0に論理「H」レベルの第1のチップ選択信号CE10が供
給され、RAM部10が選択状態となる。
【0013】次に、第2の選択回路42’に第2のメモ
リ部選択信号pin1’として論理「L」信号が入ったと
しよう。この場合、第2の選択回路42’および第2の
インバータ47を通してROM部20に論理「H」レベ
ルの第2のチップ選択信号CE20が供給され、ROM部2
0が選択状態となる。
リ部選択信号pin1’として論理「L」信号が入ったと
しよう。この場合、第2の選択回路42’および第2の
インバータ47を通してROM部20に論理「H」レベ
ルの第2のチップ選択信号CE20が供給され、ROM部2
0が選択状態となる。
【0014】尚、第1及び第2の選択回路41’及び4
2’に供給される第1及び第2メモリ部選択信号pin
0’及びpin1’の両方とも論理「H」信号であった場
合は、RAM部10、ROM部20ともに非動作状態と
なる。
2’に供給される第1及び第2メモリ部選択信号pin
0’及びpin1’の両方とも論理「H」信号であった場
合は、RAM部10、ROM部20ともに非動作状態と
なる。
【0015】これに対して、第1及び第2メモリ部選択
信号pin0’及びpin1’の両方とも論理「L」信号の時
は、上記の理由により共通入出力バッファ回路50を持
っているため、ROM部20とRAM部10が同時に動
作状態になって出力が重なってしまうのを防ぐため、R
OM部20とRAM部10が両方とも動作状態とはなら
ないようにしなければならない。
信号pin0’及びpin1’の両方とも論理「L」信号の時
は、上記の理由により共通入出力バッファ回路50を持
っているため、ROM部20とRAM部10が同時に動
作状態になって出力が重なってしまうのを防ぐため、R
OM部20とRAM部10が両方とも動作状態とはなら
ないようにしなければならない。
【0016】本発明に関連する先行技術も種々知られて
いる。例えば、特開平6−84396号公報(以下、
「先行技術1」と呼ぶ)には、ダイナミック・バイアス
テスト(BT)時間を短縮し生産性の向上をはかるよう
にした「半導体記憶装置」が記載されている。この先行
技術1に記載された半導体記憶装置では、セクション選
択回路を、テスト信号が非能動レベルのときは第2のア
ドレス信号に従ってセクション選択信号のうちの1つを
選択レベルにし、能動レベルのときは全てのセクション
選択信号を選択レベルにする回路とする。テスト信号が
能動レベルのときは全セクションが並列に動作する。
いる。例えば、特開平6−84396号公報(以下、
「先行技術1」と呼ぶ)には、ダイナミック・バイアス
テスト(BT)時間を短縮し生産性の向上をはかるよう
にした「半導体記憶装置」が記載されている。この先行
技術1に記載された半導体記憶装置では、セクション選
択回路を、テスト信号が非能動レベルのときは第2のア
ドレス信号に従ってセクション選択信号のうちの1つを
選択レベルにし、能動レベルのときは全てのセクション
選択信号を選択レベルにする回路とする。テスト信号が
能動レベルのときは全セクションが並列に動作する。
【0017】また、特開平4−298900号公報(以
下、「先行技術2」と呼ぶ)には、動作ストレス加速試
験(BT試験)装置の回路構成を簡単にし、同時にBT
試験が実施できる数を増加させることができ、BT試験
装置の価格を低減すると共に信頼性及び汎用性を向上さ
せることができる「半導体メモリ装置」が記載されてい
る。この先行技術2では、特定の端子に基準電圧より高
いレベルの電圧が印加されたときに能動レベルとなる電
圧検視信号を発生する電圧検知回路を設けている。ま
た、電圧検知信号が能動レベルのときクロック信号を発
生するクロック発生回路を設けている。このクロック信
号によりテスト用の各信号を発生するテスト信号発生回
路を設けている。そして、電圧検知信号が能動レベルの
ときテスト用の各信号を内部回路へ供給する切換回路を
設けている。
下、「先行技術2」と呼ぶ)には、動作ストレス加速試
験(BT試験)装置の回路構成を簡単にし、同時にBT
試験が実施できる数を増加させることができ、BT試験
装置の価格を低減すると共に信頼性及び汎用性を向上さ
せることができる「半導体メモリ装置」が記載されてい
る。この先行技術2では、特定の端子に基準電圧より高
いレベルの電圧が印加されたときに能動レベルとなる電
圧検視信号を発生する電圧検知回路を設けている。ま
た、電圧検知信号が能動レベルのときクロック信号を発
生するクロック発生回路を設けている。このクロック信
号によりテスト用の各信号を発生するテスト信号発生回
路を設けている。そして、電圧検知信号が能動レベルの
ときテスト用の各信号を内部回路へ供給する切換回路を
設けている。
【0018】更に、特開平6−60697号公報(以
下、「先行技術3」と呼ぶ)には、バーンインテスト時
間を短縮するようにした「半導体メモリ装置」が開示さ
れている。先行技術3では、バーンインテストモードを
検出するバーンインテストモード検出回路を設けてい
る。また、バーンインテストモード時にはメモリセルア
レイのメモリセル行を通常動作時の複数倍同時に選択す
るように動作する切換回路を設けている。
下、「先行技術3」と呼ぶ)には、バーンインテスト時
間を短縮するようにした「半導体メモリ装置」が開示さ
れている。先行技術3では、バーンインテストモードを
検出するバーンインテストモード検出回路を設けてい
る。また、バーンインテストモード時にはメモリセルア
レイのメモリセル行を通常動作時の複数倍同時に選択す
るように動作する切換回路を設けている。
【0019】また、特開平6−76599号公報(以
下、「先行技術4」と呼ぶ)には、全ワード線を選択す
る時間を短縮し、バーンインテスト時間を短縮するよう
にした「半導体記憶装置」が開示されている。この先行
技術4では、行選択回路を、テスト行選択信号が非活性
化状態のときはアドレス信号に従って複数のワード線の
うちの1本を選択する通常の動作を行い、テスト行選択
信号が活性化状態のときは全ワード線から切離される回
路とする。テスト行選択信号に従って複数のワード線の
うちの少なくとも2本を同時に選択し、非活性化状態の
ときは全ワード線から切離されるテスト行選択回路を設
けている。
下、「先行技術4」と呼ぶ)には、全ワード線を選択す
る時間を短縮し、バーンインテスト時間を短縮するよう
にした「半導体記憶装置」が開示されている。この先行
技術4では、行選択回路を、テスト行選択信号が非活性
化状態のときはアドレス信号に従って複数のワード線の
うちの1本を選択する通常の動作を行い、テスト行選択
信号が活性化状態のときは全ワード線から切離される回
路とする。テスト行選択信号に従って複数のワード線の
うちの少なくとも2本を同時に選択し、非活性化状態の
ときは全ワード線から切離されるテスト行選択回路を設
けている。
【0020】更に、特開平7−244998号公報(以
下、「先行技術5」と呼ぶ)には、通常動作時における
動作速度を阻害することなる、バーンイン試験時に全メ
モリセルを同時に選択状態とすることができ、バーンイ
ン試験に要する時間を短縮することが可能な「半導体メ
モリ装置」が開示されている。先行技術5では、行デコ
ーダの最終段にはインバータ回路によって構成された電
位供給回路が設けられている。これらの電位供給回路に
は電源Vddと電源Vxxが供給されている。電源Vxxは通
常動作時にVss、バーンイン試験時に電源Vdd以上のレ
ベルとされる。バーンイン試験において、電位供給回路
のうち、選択されたワード線に接続された電位供給回路
には電圧Vddが供給され、非選択のワード線に接続され
た電位供給回路には電源Vxxが供給される。したがっ
て、全ワード線がハイレベルとされる。
下、「先行技術5」と呼ぶ)には、通常動作時における
動作速度を阻害することなる、バーンイン試験時に全メ
モリセルを同時に選択状態とすることができ、バーンイ
ン試験に要する時間を短縮することが可能な「半導体メ
モリ装置」が開示されている。先行技術5では、行デコ
ーダの最終段にはインバータ回路によって構成された電
位供給回路が設けられている。これらの電位供給回路に
は電源Vddと電源Vxxが供給されている。電源Vxxは通
常動作時にVss、バーンイン試験時に電源Vdd以上のレ
ベルとされる。バーンイン試験において、電位供給回路
のうち、選択されたワード線に接続された電位供給回路
には電圧Vddが供給され、非選択のワード線に接続され
た電位供給回路には電源Vxxが供給される。したがっ
て、全ワード線がハイレベルとされる。
【0021】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置では、ROM部とRAM部が同時に動
作状態になることは無く、一つ一つのメモリ部にしかア
クセスすることができない。そのため、バーンインテス
ト時には、図6(A)に示す如く、おのおのそのメモリ
部が存在する分だけ、バーンインテストをしなくてはな
らない。
の半導体記憶装置では、ROM部とRAM部が同時に動
作状態になることは無く、一つ一つのメモリ部にしかア
クセスすることができない。そのため、バーンインテス
ト時には、図6(A)に示す如く、おのおのそのメモリ
部が存在する分だけ、バーンインテストをしなくてはな
らない。
【0022】したがって、本発明の課題は、スタティッ
ク・ランダムアクセスメモリ(SRAM)、ダイナミック・
ランダムアクセスメモリ(DRAM)、フラッシュ・メモ
リ、マスクROMなど、種類の異なるメモリ部を混載した
半導体記憶装置において、通常時の動作を阻害すること
なくバーンインテスト時間を短縮するために、バーンイ
ンテスト時のみ複数のメモリ部が動作状態になるように
し、短いバーンインテスト時間で、長時間バーンインテ
ストを行うのと同等の効果を得ることにある。
ク・ランダムアクセスメモリ(SRAM)、ダイナミック・
ランダムアクセスメモリ(DRAM)、フラッシュ・メモ
リ、マスクROMなど、種類の異なるメモリ部を混載した
半導体記憶装置において、通常時の動作を阻害すること
なくバーンインテスト時間を短縮するために、バーンイ
ンテスト時のみ複数のメモリ部が動作状態になるように
し、短いバーンインテスト時間で、長時間バーンインテ
ストを行うのと同等の効果を得ることにある。
【0023】上述した先行技術1〜5は、いずれも、同
種の複数のメモリ部を持つ半導体記憶装置を前提として
いると考えられ、本発明のように種類の異なる複数のメ
モリ部を混載した半導体記憶装置とは対象とするものが
異なる。又、先行技術1は、出力系が制御されていなの
で、セル部よりの出力が出力部でぶつかったときに貫通
電流が流れるという問題がある。特に、ROMの場合、
データが固定されているので、そういった状況が起こり
得る。先行技術2は、半導体記憶装置に係る発明という
よりも、BT試験装置自身の発明であるといえる。
種の複数のメモリ部を持つ半導体記憶装置を前提として
いると考えられ、本発明のように種類の異なる複数のメ
モリ部を混載した半導体記憶装置とは対象とするものが
異なる。又、先行技術1は、出力系が制御されていなの
で、セル部よりの出力が出力部でぶつかったときに貫通
電流が流れるという問題がある。特に、ROMの場合、
データが固定されているので、そういった状況が起こり
得る。先行技術2は、半導体記憶装置に係る発明という
よりも、BT試験装置自身の発明であるといえる。
【0024】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような技術的構成を採用する。すな
わち、本発明によれば、種類の異なる複数のメモリ部を
持つ半導体記憶装置において、バーンインテスト時のみ
前記複数のメモリ部を同時に動作させる動作制御手段を
有することを特徴とする半導体記憶装置が得られる。
達成するために次のような技術的構成を採用する。すな
わち、本発明によれば、種類の異なる複数のメモリ部を
持つ半導体記憶装置において、バーンインテスト時のみ
前記複数のメモリ部を同時に動作させる動作制御手段を
有することを特徴とする半導体記憶装置が得られる。
【0025】
【作用】バーンインテスト時のみ外部より信号を入れ、
複数のメモリ部を同時に動作状態にすることにより、複
数のメモリ部に同時にストレスをかけることができる。
その結果、別々にバーンインテストをする場合に比べる
と、メモリ部の中でもっとも大きいメモリ部のみをバー
ンインテストするのと同じ時間だけで済むようにでき
る。図6(B)に各セルを1回分アクセスする時のタイ
ミングチャートを示す。
複数のメモリ部を同時に動作状態にすることにより、複
数のメモリ部に同時にストレスをかけることができる。
その結果、別々にバーンインテストをする場合に比べる
と、メモリ部の中でもっとも大きいメモリ部のみをバー
ンインテストするのと同じ時間だけで済むようにでき
る。図6(B)に各セルを1回分アクセスする時のタイ
ミングチャートを示す。
【0026】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【0027】図1を参照すると、本発明の一実施の形態
による半導体記憶装置は、第1及び第2の選択回路4
1’及び42’と第1及び第2のインバータ46及び4
7の代わりに、第1及び第2の選択回路41及び42と
決定回路60とを備えている点を除いて、図5に示した
ものと同様の構成を有する。従って、図5に示されたも
のと同様の構成要素には同一の参照符号を付し、重複説
明を避けるために、これらの説明を省略する。
による半導体記憶装置は、第1及び第2の選択回路4
1’及び42’と第1及び第2のインバータ46及び4
7の代わりに、第1及び第2の選択回路41及び42と
決定回路60とを備えている点を除いて、図5に示した
ものと同様の構成を有する。従って、図5に示されたも
のと同様の構成要素には同一の参照符号を付し、重複説
明を避けるために、これらの説明を省略する。
【0028】第1の選択回路41は、第1のメモリ部選
択信号pin0により、RAM部10を動作状態にするた
めの回路であり、第2の選択回路42は、第2のメモリ
部選択信号pin1により、ROM部20を動作状態にす
るための回路である。決定回路60は、外部よりの信号
と、第1及び第2の選択回路41、42からの信号を受
けて、RAM部10とROM部20の選択状態を決定す
るための回路である。第1の選択回路41と第2の選択
回路42は決定回路60と接続されており、決定回路6
0は、共通入出力バッファ回路50に接続されている。
決定回路60には外部ピンより制御信号が入るようにな
っており、決定回路60はRAM部10とROM部20
に接続されている。また、これらRAM部10とROM
部20は共通入出力バッファ回路50に接続されてお
り、共通入出力バッファ回路50が、外部入出力ピンに
接続されている。
択信号pin0により、RAM部10を動作状態にするた
めの回路であり、第2の選択回路42は、第2のメモリ
部選択信号pin1により、ROM部20を動作状態にす
るための回路である。決定回路60は、外部よりの信号
と、第1及び第2の選択回路41、42からの信号を受
けて、RAM部10とROM部20の選択状態を決定す
るための回路である。第1の選択回路41と第2の選択
回路42は決定回路60と接続されており、決定回路6
0は、共通入出力バッファ回路50に接続されている。
決定回路60には外部ピンより制御信号が入るようにな
っており、決定回路60はRAM部10とROM部20
に接続されている。また、これらRAM部10とROM
部20は共通入出力バッファ回路50に接続されてお
り、共通入出力バッファ回路50が、外部入出力ピンに
接続されている。
【0029】図2に決定回路60の真理値表を示す。バ
ーンインテスト時に外部ピンから論理「H」レベルの制
御信号が供給されると、第1及び第2の選択回路41,
42からの信号の如何に拘らず、第1及び第2のチップ
選択信号CE10,CE20は両方とも論理「H」レベルの信号
となり、ROM部10、ROM部20は共に動作状態に
なる。
ーンインテスト時に外部ピンから論理「H」レベルの制
御信号が供給されると、第1及び第2の選択回路41,
42からの信号の如何に拘らず、第1及び第2のチップ
選択信号CE10,CE20は両方とも論理「H」レベルの信号
となり、ROM部10、ROM部20は共に動作状態に
なる。
【0030】一方、通常動作時には外部ピンから論理
「L」レベルの制御信号が供給される。この状態におい
て、第1の選択回路41からの信号が論理「L」レベ
ル、第2の選択回路42からの信号が論理「H」レベル
の場合、第1のチップ選択信号CE10は論理「H」レベ
ル、第2のチップ選択信号CE20は論理「L」レベルとな
る。逆に、第1の選択回路41からの信号が論理「H」
レベル、第2の選択回路42からの信号が論理「L」レ
ベルの場合、第1のチップ選択信号CE10は論理「L」レ
ベル、第2のチップ選択信号CE20は論理「H」レベルと
なる。また、第1及び第2の選択回路41,42からの
信号が両方とも論理「H」レベルの場合、第1及び第2
のチップ選択信号CE10,CE20は両方とも論理「L」レベ
ルとなる。そして、第1及び第2の選択回路41,42
からの信号が両方とも論理「L」レベルの場合も、第1
及び第2のチップ選択信号CE10,CE20は両方とも論理
「L」レベルとなる。
「L」レベルの制御信号が供給される。この状態におい
て、第1の選択回路41からの信号が論理「L」レベ
ル、第2の選択回路42からの信号が論理「H」レベル
の場合、第1のチップ選択信号CE10は論理「H」レベ
ル、第2のチップ選択信号CE20は論理「L」レベルとな
る。逆に、第1の選択回路41からの信号が論理「H」
レベル、第2の選択回路42からの信号が論理「L」レ
ベルの場合、第1のチップ選択信号CE10は論理「L」レ
ベル、第2のチップ選択信号CE20は論理「H」レベルと
なる。また、第1及び第2の選択回路41,42からの
信号が両方とも論理「H」レベルの場合、第1及び第2
のチップ選択信号CE10,CE20は両方とも論理「L」レベ
ルとなる。そして、第1及び第2の選択回路41,42
からの信号が両方とも論理「L」レベルの場合も、第1
及び第2のチップ選択信号CE10,CE20は両方とも論理
「L」レベルとなる。
【0031】図3に図2に示した真理値表を満足する決
定回路60の一例を示す。図示の決定回路60は、第1
及び第2のNOR回路61及び62と、第1及び第2の
インバータ63及び64と、第1及び第2のNAND回
路65及び66と、第3のインバータ67と、第3及び
第4のNAND回路68及び69とから構成されてい
る。
定回路60の一例を示す。図示の決定回路60は、第1
及び第2のNOR回路61及び62と、第1及び第2の
インバータ63及び64と、第1及び第2のNAND回
路65及び66と、第3のインバータ67と、第3及び
第4のNAND回路68及び69とから構成されてい
る。
【0032】第1のNOR回路61には第1の選択回路
41からの第1の選択信号と外部ピンからの制御信号と
が供給されており、第2のNOR回路62には第2の選
択回路42からの第2の選択信号と外部ピンからの制御
信号とが供給されている。第1のNOR回路61は、第
1の選択信号と制御信号とのNORをとり、第1のNO
R結果信号を出力する。第2のNOR回路62は、第2
の選択信号と制御信号とのNORをとり、第2のNOR
結果信号を出力する。第1のNOR結果信号は第1のイ
ンバータ63と第2のNAND回路66とに供給され
る。第2のNOR結果信号は第2のインバータ64と第
1のNAND回路65とに供給される。
41からの第1の選択信号と外部ピンからの制御信号と
が供給されており、第2のNOR回路62には第2の選
択回路42からの第2の選択信号と外部ピンからの制御
信号とが供給されている。第1のNOR回路61は、第
1の選択信号と制御信号とのNORをとり、第1のNO
R結果信号を出力する。第2のNOR回路62は、第2
の選択信号と制御信号とのNORをとり、第2のNOR
結果信号を出力する。第1のNOR結果信号は第1のイ
ンバータ63と第2のNAND回路66とに供給され
る。第2のNOR結果信号は第2のインバータ64と第
1のNAND回路65とに供給される。
【0033】第1のインバータ63は第1のNOR結果
信号を反転して、第1の反転結果信号を出力する。第2
のインバータ64は第2のNOR結果信号を反転して、
第2の反転結果信号を出力する。第1の反転結果信号は
第1のNAND回路65に供給される一方、第2の反転
結果信号は第2のNAND回路66に供給される。第1
のNAND回路65は、第1の反転結果信号と第2のN
OR結果信号とのNANDをとり、第1のNAND結果
信号を出力する。第2のNAND回路66は、第2の反
転結果信号と第1のNOR結果信号とのNANDをと
り、第2のNAND結果信号を出力する。
信号を反転して、第1の反転結果信号を出力する。第2
のインバータ64は第2のNOR結果信号を反転して、
第2の反転結果信号を出力する。第1の反転結果信号は
第1のNAND回路65に供給される一方、第2の反転
結果信号は第2のNAND回路66に供給される。第1
のNAND回路65は、第1の反転結果信号と第2のN
OR結果信号とのNANDをとり、第1のNAND結果
信号を出力する。第2のNAND回路66は、第2の反
転結果信号と第1のNOR結果信号とのNANDをと
り、第2のNAND結果信号を出力する。
【0034】第3のインバータ67には外部ピンから制
御信号が供給されている。第3のインバータ67は制御
信号を反転して、第3の反転結果信号を出力する。この
第3の反転結果信号は第3及び第4のNAND回路68
及び69に供給される。一方、第3及び第4のNAND
回路68及び69には、それぞれ、第1及び第2のNA
ND回路から第1及び第2のNAND結果信号が供給さ
れる。第3のNAND回路68は、第1のNAND結果
信号と第3の反転結果信号とのNANDをとり、第3の
NAND結果信号を第2のチップ選択信号CE20として出
力する。第4のNAND回路69は、第2のNAND結
果信号と第3の反転結果信号とのNANDをとり、第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
御信号が供給されている。第3のインバータ67は制御
信号を反転して、第3の反転結果信号を出力する。この
第3の反転結果信号は第3及び第4のNAND回路68
及び69に供給される。一方、第3及び第4のNAND
回路68及び69には、それぞれ、第1及び第2のNA
ND回路から第1及び第2のNAND結果信号が供給さ
れる。第3のNAND回路68は、第1のNAND結果
信号と第3の反転結果信号とのNANDをとり、第3の
NAND結果信号を第2のチップ選択信号CE20として出
力する。第4のNAND回路69は、第2のNAND結
果信号と第3の反転結果信号とのNANDをとり、第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
【0035】第1のチップ選択信号CE10は、RAM部1
0の第1のアドレスバッファ12と共通入出力バッファ
回路50とに供給されており、一方、第2のチップ選択
信号CE20は、ROM20の第2のアドレスバッファ22
と共通入出力バッファ回路50とに供給されている。
0の第1のアドレスバッファ12と共通入出力バッファ
回路50とに供給されており、一方、第2のチップ選択
信号CE20は、ROM20の第2のアドレスバッファ22
と共通入出力バッファ回路50とに供給されている。
【0036】次に、図1乃至図3を参照して、本実施の
形態に係る半導体記憶装置の動作について説明する。こ
こでは、RAM部10とROM部20は、決定回路60
を通して供給される第1及び第2のチップ選択信号CE1
0、CE20がそれぞれ論理「H」レベルの時に、動作状態
になると仮定する。
形態に係る半導体記憶装置の動作について説明する。こ
こでは、RAM部10とROM部20は、決定回路60
を通して供給される第1及び第2のチップ選択信号CE1
0、CE20がそれぞれ論理「H」レベルの時に、動作状態
になると仮定する。
【0037】最初に通常動作について説明する。この場
合、外部ピンから供給される制御信号は論理「L」レベ
ルの信号である。この場合には、第1及び第2の選択回
路41、42のどちらかに論理「L」信号が入った場合
に、選択されるメモリ部が決定される。
合、外部ピンから供給される制御信号は論理「L」レベ
ルの信号である。この場合には、第1及び第2の選択回
路41、42のどちらかに論理「L」信号が入った場合
に、選択されるメモリ部が決定される。
【0038】まず、第1の選択回路41に第1のメモリ
部選択信号pin0として論理「L」レベルの信号が入力
し、第2の選択回路42に第2のメモリ部選択信号pin
1として論理「H」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「L」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「H」レベルの信号が入る。
部選択信号pin0として論理「L」レベルの信号が入力
し、第2の選択回路42に第2のメモリ部選択信号pin
1として論理「H」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「L」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「H」レベルの信号が入る。
【0039】第1の選択信号が論理「L」レベル、制御
信号が論理「L」レベルなので、第1のNOR回路61
は論理「H」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「H」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「L」レベルの第2のNOR結果信号を出力する。
第1のNOR結果信号が論理「H」レベルなので、第1
のインバータ63は、論理「L」レベルの第1の反転結
果信号を出力する。第2のNOR結果信号が論理「L」
なので、第2のインバータ64は論理「H」レベルの第
2の反転結果信号を出力する。第1の反転結果信号が論
理「L」レベル、第2のNOR結果信号が論理「L」レ
ベルなので、第1のNAND回路65は論理「H」レベ
ルの第1のNAND結果信号を出力する。一方、第2の
反転結果信号が論理「H」レベル、第1のNOR結果信
号が論理「H」レベルなので、第2のNAND回路66
は論理「L」レベルの第2のNAND結果信号を出力す
る。
信号が論理「L」レベルなので、第1のNOR回路61
は論理「H」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「H」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「L」レベルの第2のNOR結果信号を出力する。
第1のNOR結果信号が論理「H」レベルなので、第1
のインバータ63は、論理「L」レベルの第1の反転結
果信号を出力する。第2のNOR結果信号が論理「L」
なので、第2のインバータ64は論理「H」レベルの第
2の反転結果信号を出力する。第1の反転結果信号が論
理「L」レベル、第2のNOR結果信号が論理「L」レ
ベルなので、第1のNAND回路65は論理「H」レベ
ルの第1のNAND結果信号を出力する。一方、第2の
反転結果信号が論理「H」レベル、第1のNOR結果信
号が論理「H」レベルなので、第2のNAND回路66
は論理「L」レベルの第2のNAND結果信号を出力す
る。
【0040】また、制御信号が論理「L」レベルなの
で、第3のインバータ67は論理「H」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「H」レベル、第3の反転結果信号が論理「H」レベ
ルなので、第3のNAND回路68は論理「L」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「L」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第4のNAND回路69は論理「H」レベルの第3
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
で、第3のインバータ67は論理「H」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「H」レベル、第3の反転結果信号が論理「H」レベ
ルなので、第3のNAND回路68は論理「L」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「L」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第4のNAND回路69は論理「H」レベルの第3
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
【0041】したがって、RAM部10の第1のアドレ
スバッファ12には論理「H」レベルの第1のチップ選
択信号CE10が入り、RAM部10が選択状態となる。
スバッファ12には論理「H」レベルの第1のチップ選
択信号CE10が入り、RAM部10が選択状態となる。
【0042】次に、第1の選択回路41に第1のメモリ
部選択信号pin0として論理「H」レベルの信号が入力
し、第2の選択回路42に第2のメモリ部選択信号pin
1として論理「L」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「H」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「L」レベルの信号が入る。
部選択信号pin0として論理「H」レベルの信号が入力
し、第2の選択回路42に第2のメモリ部選択信号pin
1として論理「L」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「H」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「L」レベルの信号が入る。
【0043】第1の選択信号が論理「H」レベル、制御
信号が論理「L」レベルなので、第1のNOR回路61
は論理「L」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「L」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「H」の第2のNOR結果信号を出力する。第1の
NOR結果信号が論理「L」レベルなので、第1のイン
バータ63は、論理「H」レベルの第1の反転結果信号
を出力する。第2のNOR結果信号が論理「H」なの
で、第2のインバータ64は論理「L」レベルの第2の
反転結果信号を出力する。第1の反転結果信号が論理
「H」レベル、第2のNOR結果信号が論理「H」レベ
ルなので、第1のNAND回路65は論理「L」レベル
の第1のNAND結果信号を出力する。一方、第2の反
転結果信号が論理「L」レベル、第1のNOR結果信号
が論理「L」レベルなので、第2のNAND回路66は
論理「H」レベルの第2のNAND選択信号を出力す
る。
信号が論理「L」レベルなので、第1のNOR回路61
は論理「L」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「L」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「H」の第2のNOR結果信号を出力する。第1の
NOR結果信号が論理「L」レベルなので、第1のイン
バータ63は、論理「H」レベルの第1の反転結果信号
を出力する。第2のNOR結果信号が論理「H」なの
で、第2のインバータ64は論理「L」レベルの第2の
反転結果信号を出力する。第1の反転結果信号が論理
「H」レベル、第2のNOR結果信号が論理「H」レベ
ルなので、第1のNAND回路65は論理「L」レベル
の第1のNAND結果信号を出力する。一方、第2の反
転結果信号が論理「L」レベル、第1のNOR結果信号
が論理「L」レベルなので、第2のNAND回路66は
論理「H」レベルの第2のNAND選択信号を出力す
る。
【0044】また、制御信号が論理「L」レベルなの
で、第3のインバータ67は論理「H」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「L」レベル、第3の反転結果信号が論理「H」レベ
ルなので、第3のNAND回路68は論理「H」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第4のNAND回路69は論理「L」レベルの第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
で、第3のインバータ67は論理「H」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「L」レベル、第3の反転結果信号が論理「H」レベ
ルなので、第3のNAND回路68は論理「H」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第4のNAND回路69は論理「L」レベルの第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
【0045】したがって、ROM部20の第2のアドレ
スバッファ22には論理「H」レベルの第2のチップ選
択信号CE20が入り、ROM部20が選択状態となる。
スバッファ22には論理「H」レベルの第2のチップ選
択信号CE20が入り、ROM部20が選択状態となる。
【0046】次に、第1及び第2の選択回路41、42
に第1及び第2のメモリ部選択信号pin0、pin1として
両方とも論理「H」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「H」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「H」レベルの信号が入る。
に第1及び第2のメモリ部選択信号pin0、pin1として
両方とも論理「H」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「H」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「H」レベルの信号が入る。
【0047】第1の選択信号が論理「H」レベル、制御
信号が論理「L」レベルなので、第1のNOR回路61
は論理「L」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「H」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「L」レベルの第2のNOR結果信号を出力する。
第1のNOR結果信号が論理「L」レベルなので、第1
のインバータ63は、論理「H」レベルの第1の反転結
果信号を出力する。第2のNOR結果信号が論理「L」
レベルなので、第2のインバータ64は論理「H」レベ
ルの第2の反転結果信号を出力する。第1の反転結果信
号が論理「H」レベル、第2のNOR結果信号が論理
「L」レベルなので、第1のNAND回路65は論理
「H」レベルの第1のNAND結果信号を出力する。一
方、第2の反転結果信号が論理「H」レベル、第1のN
OR結果信号が論理「L」レベルなので、第2のNAN
D回路66は論理「H」レベルの第2のNAND選択信
号を出力する。
信号が論理「L」レベルなので、第1のNOR回路61
は論理「L」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「H」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「L」レベルの第2のNOR結果信号を出力する。
第1のNOR結果信号が論理「L」レベルなので、第1
のインバータ63は、論理「H」レベルの第1の反転結
果信号を出力する。第2のNOR結果信号が論理「L」
レベルなので、第2のインバータ64は論理「H」レベ
ルの第2の反転結果信号を出力する。第1の反転結果信
号が論理「H」レベル、第2のNOR結果信号が論理
「L」レベルなので、第1のNAND回路65は論理
「H」レベルの第1のNAND結果信号を出力する。一
方、第2の反転結果信号が論理「H」レベル、第1のN
OR結果信号が論理「L」レベルなので、第2のNAN
D回路66は論理「H」レベルの第2のNAND選択信
号を出力する。
【0048】制御信号が論理「L」レベルなので、第3
のインバータ67は論理「H」レベルの第3の反転結果
信号を出力する。第1のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第3のNAND回路68は論理「L」レベルの第4
のNAND結果信号を第2のチップ選択信号CE20として
出力する。第2のNAND結果信号が論理「H」レベ
ル、第3の反転結果信号が論理「H」レベルなので、第
4のNAND回路69は論理「L」レベルの第4のNA
ND結果信号を第1のチップ選択信号CE10として出力す
る。
のインバータ67は論理「H」レベルの第3の反転結果
信号を出力する。第1のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第3のNAND回路68は論理「L」レベルの第4
のNAND結果信号を第2のチップ選択信号CE20として
出力する。第2のNAND結果信号が論理「H」レベ
ル、第3の反転結果信号が論理「H」レベルなので、第
4のNAND回路69は論理「L」レベルの第4のNA
ND結果信号を第1のチップ選択信号CE10として出力す
る。
【0049】したがって、選択回路41,42両方とも
論理「H」の信号が入力された場合は、RAM部10、
ROM部20ともに非動作状態となる。
論理「H」の信号が入力された場合は、RAM部10、
ROM部20ともに非動作状態となる。
【0050】次に、第1及び第2の選択回路41、42
に第1及び第2のメモリ部選択信号pin0、pin1として
両方とも論理「L」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「L」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「L」レベルの信号が入る。
に第1及び第2のメモリ部選択信号pin0、pin1として
両方とも論理「L」レベルの信号が入力したとしよう。
この場合、第1の選択回路41を通して決定回路60に
第1の選択信号として論理「L」レベルの信号が入ると
共に、第2の選択回路42を通して決定回路60に第2
の選択信号として論理「L」レベルの信号が入る。
【0051】第1の選択信号が論理「L」レベル、制御
信号が論理「L」レベルなので、第1のNOR回路61
は論理「H」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「L」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「H」レベルの第2のNOR結果信号を出力する。
第1のNOR結果信号が論理「H」レベルなので、第1
のインバータ63は、論理「L」レベルの第1の反転結
果信号を出力する。第2のNOR結果信号が論理「H」
レベルなので、第2のインバータ64は論理「L」レベ
ルの第2の反転結果信号を出力する。第1の反転結果信
号が論理「L」レベル、第2のNOR結果信号が論理
「H」レベルなので、第1のNAND回路65は論理
「H」レベルの第1のNAND結果信号を出力する。一
方、第2の反転結果信号が論理「L」レベル、第1のN
OR結果信号が論理「H」レベルなので、第2のNAN
D回路66は論理「H」レベルの第2のNAND選択信
号を出力する。
信号が論理「L」レベルなので、第1のNOR回路61
は論理「H」レベルの第1のNOR結果信号を出力す
る。一方、第2の選択信号が論理「L」レベル、制御信
号が論理「L」レベルなので、第2のNOR回路62は
論理「H」レベルの第2のNOR結果信号を出力する。
第1のNOR結果信号が論理「H」レベルなので、第1
のインバータ63は、論理「L」レベルの第1の反転結
果信号を出力する。第2のNOR結果信号が論理「H」
レベルなので、第2のインバータ64は論理「L」レベ
ルの第2の反転結果信号を出力する。第1の反転結果信
号が論理「L」レベル、第2のNOR結果信号が論理
「H」レベルなので、第1のNAND回路65は論理
「H」レベルの第1のNAND結果信号を出力する。一
方、第2の反転結果信号が論理「L」レベル、第1のN
OR結果信号が論理「H」レベルなので、第2のNAN
D回路66は論理「H」レベルの第2のNAND選択信
号を出力する。
【0052】また、制御信号が論理「L」レベルなの
で、第3のインバータ69は論理「H」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「H」レベル、第3の反転結果信号が論理「H」レベ
ルなので、第3のNAND回路68は論理「L」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第4のNAND回路69は論理「L」レベルの第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
で、第3のインバータ69は論理「H」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「H」レベル、第3の反転結果信号が論理「H」レベ
ルなので、第3のNAND回路68は論理「L」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「H」レベルなの
で、第4のNAND回路69は論理「L」レベルの第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
【0053】したがって、選択回路41,42両方とも
論理「L」の信号が入力された場合は、RAM部10、
ROM部20ともに非動作状態となる。
論理「L」の信号が入力された場合は、RAM部10、
ROM部20ともに非動作状態となる。
【0054】このように、選択回路41,42両方とも
論理「L」レベルの信号が入力された時は、出力ピン数
を減らす等の理由により共通のI/Oバッファを持って
いるため、ROM部20とRAM部10が同時に動作状
態になって出力が重なってしまうのを防ぐため、ROM
部20とRAM部10が両方とも非動作状態になるよう
になっている。
論理「L」レベルの信号が入力された時は、出力ピン数
を減らす等の理由により共通のI/Oバッファを持って
いるため、ROM部20とRAM部10が同時に動作状
態になって出力が重なってしまうのを防ぐため、ROM
部20とRAM部10が両方とも非動作状態になるよう
になっている。
【0055】続いて、バーンインテスト時の動作につい
て説明する。この場合、外部ピンから供給される制御信
号として論理「H」レベルの信号が供給される。この場
合には、第1及び第2の選択回路41、42に供給され
る第1及び第2のメモリ部選択信号pin0、pin1の如何
に関わらず、RAM部10、ROM部20の両方には、
第1及び第2のチップ選択信号CE10,CE20として論理
「H」レベルの信号が入り、ROM部10、RAM部2
0がともに動作状態になる。
て説明する。この場合、外部ピンから供給される制御信
号として論理「H」レベルの信号が供給される。この場
合には、第1及び第2の選択回路41、42に供給され
る第1及び第2のメモリ部選択信号pin0、pin1の如何
に関わらず、RAM部10、ROM部20の両方には、
第1及び第2のチップ選択信号CE10,CE20として論理
「H」レベルの信号が入り、ROM部10、RAM部2
0がともに動作状態になる。
【0056】すなわち、制御信号が論理「H」レベルな
ので、第1及び第2のメモリ部選択信号pin0、pin1が
どのような論理レベルであろうとも、第1及び第2のN
OR回路61及び62は両方とも論理「L」レベルの第
1及び第2のNOR結果信号を出力する。それ故、第1
及び第2のインバータ63及び64は両方とも論理
「H」レベルの第1及び第2の反転結果信号を出力す
る。第1の反転結果信号が論理「H」レベル、第2のN
OR結果信号が論理「L」レベルなので、第1のNAN
D回路65は論理「H」レベルの第1のNAND結果信
号を出力する。第2の反転結果信号が論理「H」レベ
ル、第1のNOR結果信号が論理「L」レベルなので、
第2のNAND回路66は論理「H」レベルの第2のN
AND結果信号を出力する。
ので、第1及び第2のメモリ部選択信号pin0、pin1が
どのような論理レベルであろうとも、第1及び第2のN
OR回路61及び62は両方とも論理「L」レベルの第
1及び第2のNOR結果信号を出力する。それ故、第1
及び第2のインバータ63及び64は両方とも論理
「H」レベルの第1及び第2の反転結果信号を出力す
る。第1の反転結果信号が論理「H」レベル、第2のN
OR結果信号が論理「L」レベルなので、第1のNAN
D回路65は論理「H」レベルの第1のNAND結果信
号を出力する。第2の反転結果信号が論理「H」レベ
ル、第1のNOR結果信号が論理「L」レベルなので、
第2のNAND回路66は論理「H」レベルの第2のN
AND結果信号を出力する。
【0057】一方、制御信号が論理「H」レベルなの
で、第3のインバータ69は論理「L」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「H」レベル、第3の反転結果信号が論理「L」レベ
ルなので、第3のNAND回路68は論理「H」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「L」レベルなの
で、第4のNAND回路69は論理「H」レベルの第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
で、第3のインバータ69は論理「L」レベルの第3の
反転結果信号を出力する。第1のNAND結果信号が論
理「H」レベル、第3の反転結果信号が論理「L」レベ
ルなので、第3のNAND回路68は論理「H」レベル
の第3のNAND結果信号を第2のチップ選択信号CE20
として出力する。第2のNAND結果信号が論理「H」
レベル、第3の反転結果信号が論理「L」レベルなの
で、第4のNAND回路69は論理「H」レベルの第4
のNAND結果信号を第1のチップ選択信号CE10として
出力する。
【0058】したがって、図3に示す決定回路は、図2
に示した真理値表通りの動作を行うことは明白である。
に示した真理値表通りの動作を行うことは明白である。
【0059】とにかく、決定回路60は、バーンインテ
スト時のみ複数のメモリ部10,20を同時に動作させ
る動作制御手段として働く。
スト時のみ複数のメモリ部10,20を同時に動作させ
る動作制御手段として働く。
【0060】尚、本発明は、上述した実施の形態に限定
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、上述した実施
の形態では、バーンイン用の外部ピンが「H」か「L」
かでバーンインテストモードにはいるか否かを決定して
いるが、そのほかにも図4に示すような高電圧検出回路
を用いて特定ピンに高電圧がかかったときのみバーンイ
ンテストモードに入ったり、入力ピンに特定の波形を入
れ、バーンインテストモードにはいるなどが考えられ
る。又、メモリセル部分は2つとは限らず、いくつでも
よい。また、動作制御手段である決定回路は、図3に示
したものに限定せず、図2に示す真理値表に従って動作
するものであれば、どのような構成であっても良いのは
勿論である。
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、上述した実施
の形態では、バーンイン用の外部ピンが「H」か「L」
かでバーンインテストモードにはいるか否かを決定して
いるが、そのほかにも図4に示すような高電圧検出回路
を用いて特定ピンに高電圧がかかったときのみバーンイ
ンテストモードに入ったり、入力ピンに特定の波形を入
れ、バーンインテストモードにはいるなどが考えられ
る。又、メモリセル部分は2つとは限らず、いくつでも
よい。また、動作制御手段である決定回路は、図3に示
したものに限定せず、図2に示す真理値表に従って動作
するものであれば、どのような構成であっても良いのは
勿論である。
【0061】
【発明の効果】以上説明したように、本発明では、バー
ンインテスト時のみ複数のメモリ部を同時に動作させる
動作制御手段を備えているので、バーンインにかかる時
間を短縮できるという効果を奏する。
ンインテスト時のみ複数のメモリ部を同時に動作させる
動作制御手段を備えているので、バーンインにかかる時
間を短縮できるという効果を奏する。
【図1】本発明の一実施の形態による半導体記憶装置の
構成示すブロック図である。
構成示すブロック図である。
【図2】図1に示した半導体記憶装置に用いられる決定
回路の真理値表を示す図である。
回路の真理値表を示す図である。
【図3】図2に示した真理値表に従って動作する決定回
路の一例を示す回路図である。
路の一例を示す回路図である。
【図4】本発明の他の実施の形態に使用される高電圧検
出回路を示す回路図である。
出回路を示す回路図である。
【図5】従来の半導体記憶装置の構成示すブロック図で
ある。
ある。
【図6】バーンインテスト時での、従来及び本発明にお
ける各セルを1回分アクセスする時のタイミングチャー
トである。
ける各セルを1回分アクセスする時のタイミングチャー
トである。
10 RAM部(第1のメモリ部) 11 第1のメモリセルアレイ 12 第1のアドレスバッファ 13 第1のアドレスデコーダ 14 第1のXデコーダ 15 第1のYセレクタ 16 第1のセンス増幅器 20 ROM部(第2のメモリ部) 21 第2のメモリセルアレイ 22 第2のアドレスバッファ 23 第2のアドレスデコーダ 24 第2のXデコーダ 25 第2のYセレクタ 26 第2のセンス増幅器 30 書込可能回路(W/E) 41,42 選択回路 50 共通入出力バッファ回路(I/O) 60 決定回路
Claims (7)
- 【請求項1】 種類の異なる複数のメモリ部を持つ半導
体記憶装置において、バーンインテスト時のみ前記複数
のメモリ部を同時に動作させる動作制御手段を有するこ
とを特徴とする半導体記憶装置。 - 【請求項2】 前記動作制御手段が、バーンイン用の外
部ピンの論理値の状態によってバーンインテストモード
にはいるか否かを決定する決定回路である、請求項1に
記載の半導体記憶装置。 - 【請求項3】 前記決定回路は、前記バーンイン用の外
部ピンの論理値が論理「H」レベルのとき前記バーンイ
ンテストモードに入ることを特徴とする請求項2に記載
の半導体記憶装置。 - 【請求項4】 前記種類の異なる複数のメモリ部として
第1及び第2のメモリ部を備え、前記決定回路には前記
第1及び前記第2のメモリ部を選択するための第1及び
第2の選択信号が供給され、前記決定回路は、前記外部
ピンからの制御信号および前記第1及び前記第2の選択
信号に基づいて、前記第1及び前記第2のメモリ部をそ
れぞれ動作状態にするための第1及び第2のチップ選択
信号を出力する回路であり、前記決定回路は、 前記第1の選択信号と前記制御信号とのNORをとり、
第1のNOR結果信号を出力する第1のNOR回路と、 前記第2の選択信号と前記制御信号とのNORをとり、
第2のNOR結果信号を出力する第2のNOR回路と、 前記第1のNOR結果信号を反転して、第1の反転結果
信号を出力する第1のインバータと、 前記第2のNOR結果信号を反転して、第2の反転結果
信号を出力する第2のインバータと、 前記第1の反転結果信号と前記第2のNOR結果信号と
のNANDをとり、第1のNAND結果信号を出力する
第1のNAND回路と、 前記第2の反転結果信号と前記第1のNOR結果信号と
のNANDをとり、第2のNAND結果信号を出力する
第2のNAND回路と、 前記制御信号を反転して、第3の反転結果信号を出力す
る第3のインバータと、 前記第1のNAND結果信号と前記第3の反転結果信号
とのNANDをとり、第3のNAND結果信号を前記第
2のチップ選択信号として出力する第3のNAND回路
と、 前記第2のNAND結果信号と前記第3の反転結果信号
とのNANDをとり、第4のNAND結果信号を前記第
1のチップ選択信号として出力する第4のNAND回路
と、から構成されていることを特徴とする請求項3に記
載の半導体記憶装置。 - 【請求項5】 前記動作制御手段が、特定ピンに高電圧
がかかった否かを検出する高電圧検出回路を有し、前記
特定ピンに高電圧がかかったときのみバーンインテンス
モードに入る、請求項1に記載の半導体記憶装置。 - 【請求項6】 前記動作制御手段が、入力ピンに特定の
波形を入れたときに、バーンインテストモードに入る、
請求項1に記載の半導体記憶装置。 - 【請求項7】 種類の異なる複数のメモリ部を持つ半導
体記憶装置をバーンインテストする方法であって、バー
ンインテスト時のみ前記複数のメモリ部を同時に動作さ
せるようにしたことを特徴とする半導体記憶装置のバー
ンインテスト方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15218599A JP2000339996A (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置およびそのバーンインテスト方法 |
US09/580,311 US6288958B1 (en) | 1999-05-31 | 2000-05-26 | Semiconductor storage device and burn-in test method |
KR1020000029458A KR20010014986A (ko) | 1999-05-31 | 2000-05-31 | 반도체 기억 장치 및 번인 테스트 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15218599A JP2000339996A (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置およびそのバーンインテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000339996A true JP2000339996A (ja) | 2000-12-08 |
Family
ID=15534927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15218599A Pending JP2000339996A (ja) | 1999-05-31 | 1999-05-31 | 半導体記憶装置およびそのバーンインテスト方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6288958B1 (ja) |
JP (1) | JP2000339996A (ja) |
KR (1) | KR20010014986A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016071910A (ja) * | 2014-09-29 | 2016-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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JP2002251884A (ja) * | 2001-02-21 | 2002-09-06 | Toshiba Corp | 半導体記憶装置及びそのシステム装置 |
KR100406555B1 (ko) * | 2001-06-29 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 테스트 방법 |
US20050010604A1 (en) * | 2001-12-05 | 2005-01-13 | Digital Networks North America, Inc. | Automatic identification of DVD title using internet technologies and fuzzy matching techniques |
US6906361B2 (en) * | 2002-04-08 | 2005-06-14 | Guobiao Zhang | Peripheral circuits of electrically programmable three-dimensional memory |
KR100505109B1 (ko) * | 2003-03-26 | 2005-07-29 | 삼성전자주식회사 | 읽기 시간을 단축시킬 수 있는 플래시 메모리 장치 |
US8015460B2 (en) | 2008-04-07 | 2011-09-06 | Micron Technology, Inc. | Test mode for parallel load of address dependent data to enable loading of desired data backgrounds |
KR102245131B1 (ko) | 2014-10-23 | 2021-04-28 | 삼성전자 주식회사 | 프로그램 가능한 신뢰성 에이징 타이머를 이용하는 장치 및 방법 |
US20170125125A1 (en) | 2015-10-30 | 2017-05-04 | Texas Instruments Incorporated | Area-efficient parallel test data path for embedded memories |
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JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH0955098A (ja) * | 1995-08-15 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5954832A (en) * | 1997-03-14 | 1999-09-21 | International Business Machines Corporation | Method and system for performing non-standard insitu burn-in testings |
KR100268434B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 반도체 메모리 장치 및 그것의 번-인 테스트방법 |
-
1999
- 1999-05-31 JP JP15218599A patent/JP2000339996A/ja active Pending
-
2000
- 2000-05-26 US US09/580,311 patent/US6288958B1/en not_active Expired - Fee Related
- 2000-05-31 KR KR1020000029458A patent/KR20010014986A/ko not_active Application Discontinuation
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US10120741B2 (en) | 2014-09-29 | 2018-11-06 | Renesas Electronics Corporation | Semiconductor memory device |
US10360091B2 (en) | 2014-09-29 | 2019-07-23 | Renesas Electronics Corporation | Semiconductor memory device |
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Publication number | Publication date |
---|---|
KR20010014986A (ko) | 2001-02-26 |
US6288958B1 (en) | 2001-09-11 |
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Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020710 |