JPS63183689A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63183689A JPS63183689A JP62014059A JP1405987A JPS63183689A JP S63183689 A JPS63183689 A JP S63183689A JP 62014059 A JP62014059 A JP 62014059A JP 1405987 A JP1405987 A JP 1405987A JP S63183689 A JPS63183689 A JP S63183689A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- gate
- power supply
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000005540 biological transmission Effects 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims description 28
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000000295 complement effect Effects 0.000 description 41
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 18
- 230000006378 damage Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000012360 testing method Methods 0.000 description 7
- 230000032683 aging Effects 0.000 description 6
- 230000003321 amplification Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 230000000670 limiting effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 102100034741 Cyclin-dependent kinase 20 Human genes 0.000 description 1
- 101500014379 Lymnaea stagnalis Ovulation hormone Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、昇圧回路を有するグイナミンク型RAMなどに利用
して特に有効な技術に関するものである。
ば、昇圧回路を有するグイナミンク型RAMなどに利用
して特に有効な技術に関するものである。
そのメモリアレイが、情報蓄積用キャパシタとアドレス
選択用のMOSFETからなるいわゆる1棄子型メモリ
セルによって構成されるダイナミック型RAMがある。
選択用のMOSFETからなるいわゆる1棄子型メモリ
セルによって構成されるダイナミック型RAMがある。
このようなダイナミック型RAMにおいて、メモリセル
の情報蓄積用キャパシタに書込みあるいは再書込みを行
うときのハイレベルがアドレス選択用MO3FETのし
きい値電圧によって低下するのを防止しまたメモリセル
の読み出し動作の高速化を図ることを目的として、ワー
ド線の選択レベルを回路の電源電圧以上に昇圧する方法
が採られる。この場合、ダイナミック型RAMに、昇圧
回路(ブートストラップ回路)が設けられる。
の情報蓄積用キャパシタに書込みあるいは再書込みを行
うときのハイレベルがアドレス選択用MO3FETのし
きい値電圧によって低下するのを防止しまたメモリセル
の読み出し動作の高速化を図ることを目的として、ワー
ド線の選択レベルを回路の電源電圧以上に昇圧する方法
が採られる。この場合、ダイナミック型RAMに、昇圧
回路(ブートストラップ回路)が設けられる。
このような昇圧回路については、例えば、アイイーイー
イー ジャーナル オン ツリラド ステート サーキ
ット(IEEE JournalofSolid
5Late C1rcuits )のVol、 5C
16,No、5の492頁〜497頁に記載されている
。
イー ジャーナル オン ツリラド ステート サーキ
ット(IEEE JournalofSolid
5Late C1rcuits )のVol、 5C
16,No、5の492頁〜497頁に記載されている
。
〔発明が解決しようとする問題点〕
ダイナミック型RAMが大記憶容量化され、その回路素
子の微細化が進むにしたがって、上記のような昇圧回路
を含むダイナミック型RAMの素子破壊が問題になって
いる。特に、回路の電源電圧を異常に高くすることによ
って行われるエージング試験などにおいては、昇圧回路
の出力信号が回路の電源電圧よりさらに高められること
によって、素子破壊を招きまた正常な試験を阻害する要
因となっている。
子の微細化が進むにしたがって、上記のような昇圧回路
を含むダイナミック型RAMの素子破壊が問題になって
いる。特に、回路の電源電圧を異常に高くすることによ
って行われるエージング試験などにおいては、昇圧回路
の出力信号が回路の電源電圧よりさらに高められること
によって、素子破壊を招きまた正常な試験を阻害する要
因となっている。
これに対処するため、先に本願発明者等は、回路の電源
電圧に応じて昇圧回路の昇圧レベルを制限する方法を考
えた。すなわち、第5図に示されるように、ブースト容
量Cpとタイミング発生回路の出力MO3FETQP6
との間に伝送ゲートMOSFETQN7が設けられる。
電圧に応じて昇圧回路の昇圧レベルを制限する方法を考
えた。すなわち、第5図に示されるように、ブースト容
量Cpとタイミング発生回路の出力MO3FETQP6
との間に伝送ゲートMOSFETQN7が設けられる。
このMOSFETQN7のゲートには、MOSFETQ
N、14及びQN15を介して、レベル制御回路LVC
によって形成される制御電圧VLが供給される0回路の
電源電圧が所定の電圧以下であるとき、第4図に示され
るように、この制御電圧VLはほぼ電源電圧Vccと同
じ電圧とされ、また回路の電源電圧が所定の電圧を超え
るとき、制御電圧VLは直列形態とされる複数のMOS
FETQN2〜QN4の合成しきい値電圧によつて決ま
る最大電圧VLtsaxに制限される。
N、14及びQN15を介して、レベル制御回路LVC
によって形成される制御電圧VLが供給される0回路の
電源電圧が所定の電圧以下であるとき、第4図に示され
るように、この制御電圧VLはほぼ電源電圧Vccと同
じ電圧とされ、また回路の電源電圧が所定の電圧を超え
るとき、制御電圧VLは直列形態とされる複数のMOS
FETQN2〜QN4の合成しきい値電圧によつて決ま
る最大電圧VLtsaxに制限される。
伝送ゲートMO3FETQN?+2)ゲート電圧VCは
、例えば内部制御信号rasがハイレベルとされMO3
FETQP6がオン状態となるときにセルフブーストさ
れるが、ダイオード形態とされるMOSFETQN14
によって、VL+VTHN(VTHNはNチャンネ71
zMO3FETのしきい値電圧)の電圧にクランプされ
る。また、同様に、MO3FETQN7のゲート電圧V
Cが低下しようとすると、ダイオード形態のMO3FE
TQN15によって、ゲート電圧VCはVL−VTHN
となる。制御電圧VLが電源電圧Vccによってクラン
プされまたMOSFETQN7のゲート電圧V(JMO
SFETQNI 4及びQN15によって制限されるこ
とによって、ブースト容量Cpに供給されるブースト電
圧Vpは、最大時でも上記VL l1ax以下とされる
。これにより、例えばエージング試験などにおいて回路
の電源電圧が異常に高くされる場合でも、ワード線の選
択レベルが必要以上に昇圧されることを防ぎ、回路素子
の破壊を防止しようとした。
、例えば内部制御信号rasがハイレベルとされMO3
FETQP6がオン状態となるときにセルフブーストさ
れるが、ダイオード形態とされるMOSFETQN14
によって、VL+VTHN(VTHNはNチャンネ71
zMO3FETのしきい値電圧)の電圧にクランプされ
る。また、同様に、MO3FETQN7のゲート電圧V
Cが低下しようとすると、ダイオード形態のMO3FE
TQN15によって、ゲート電圧VCはVL−VTHN
となる。制御電圧VLが電源電圧Vccによってクラン
プされまたMOSFETQN7のゲート電圧V(JMO
SFETQNI 4及びQN15によって制限されるこ
とによって、ブースト容量Cpに供給されるブースト電
圧Vpは、最大時でも上記VL l1ax以下とされる
。これにより、例えばエージング試験などにおいて回路
の電源電圧が異常に高くされる場合でも、ワード線の選
択レベルが必要以上に昇圧されることを防ぎ、回路素子
の破壊を防止しようとした。
ところが、本願発明者等がさらに研究を進めた結果、第
5図の回路には次のような問題点が残されていることが
明らかとなった。すなわち、MO8FETQN7のゲー
ト電圧VCが変動しダイオード形態のMOSFETQN
14又はQN15がオン状態となることによって、その
コンダクタンスが大きく変化することによって、レベル
制御回路LVCの回路特性が変化してしまう、このため
、制御電圧VLのクランプレベルそのものが変動し、所
期の電圧制限機能が行われず、依然素子破壊のおそれが
あるものである。
5図の回路には次のような問題点が残されていることが
明らかとなった。すなわち、MO8FETQN7のゲー
ト電圧VCが変動しダイオード形態のMOSFETQN
14又はQN15がオン状態となることによって、その
コンダクタンスが大きく変化することによって、レベル
制御回路LVCの回路特性が変化してしまう、このため
、制御電圧VLのクランプレベルそのものが変動し、所
期の電圧制限機能が行われず、依然素子破壊のおそれが
あるものである。
この発明の目的は、昇圧レベルを制限し素子破壊の防止
を図9た昇圧回路を含む半導体集積回路装置を提供する
ことにある。
を図9た昇圧回路を含む半導体集積回路装置を提供する
ことにある。
この発明の前記な′らびにその他の目的と新規な特徴は
、この明細書の記述及び添付図面から明らかになるであ
ろう。
、この明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
昇圧回路のブースト容量とタイミング発生部との間に伝
送ゲートMO3FETを設け、この伝送ゲートMOSF
ETのゲートと回路の電源電圧及び回路の接地電位との
間にそのゲートに所定の制御電圧を受けるNチャンネル
型及びPチャンネル型のクランプMO3FETをそれぞ
れ設けるものである。
を簡単に説明すれば、下記のとおりである。すなわち、
昇圧回路のブースト容量とタイミング発生部との間に伝
送ゲートMO3FETを設け、この伝送ゲートMOSF
ETのゲートと回路の電源電圧及び回路の接地電位との
間にそのゲートに所定の制御電圧を受けるNチャンネル
型及びPチャンネル型のクランプMO3FETをそれぞ
れ設けるものである。
上記した手段によれば、伝送ゲートMOSFETのゲー
ト電圧は、クランプMOSFETのゲートに与えられる
制御電圧に従って制限される。したがって、どちらかの
クランプMOSFETがオン状態となった場合でも、制
御電圧を形成するレベル制御回路がその特性に影響を受
けることはない。このため、制御電圧は安定化され、昇
圧回路の昇圧レベルは回路の電源電圧が所定の電圧以上
となることによって制限され、素子破壊を防止すること
ができる。
ト電圧は、クランプMOSFETのゲートに与えられる
制御電圧に従って制限される。したがって、どちらかの
クランプMOSFETがオン状態となった場合でも、制
御電圧を形成するレベル制御回路がその特性に影響を受
けることはない。このため、制御電圧は安定化され、昇
圧回路の昇圧レベルは回路の電源電圧が所定の電圧以上
となることによって制限され、素子破壊を防止すること
ができる。
第2図には、この発明が通用されたダイナミック型RA
Mの一実施例の回路ブロック図が示されている。同図の
各回路素子は、公知のCMO5築積回路の製造技術によ
って、特に制限されないが、単結晶シリコンからなる1
個の半導体基板上に形成される。以下の図において、チ
ャンネル(バンクゲート)部に矢印が付加されたMOS
FETはPチャンネル型であって、矢印の付加されない
NチャンネルMO3FETと区別される。
Mの一実施例の回路ブロック図が示されている。同図の
各回路素子は、公知のCMO5築積回路の製造技術によ
って、特に制限されないが、単結晶シリコンからなる1
個の半導体基板上に形成される。以下の図において、チ
ャンネル(バンクゲート)部に矢印が付加されたMOS
FETはPチャンネル型であって、矢印の付加されない
NチャンネルMO3FETと区別される。
第2図において、メモリアレイM−ARYは、特に制限
されないが、2交点く折り返しビット線)方式とされ、
同図の垂直方向に配置されるm+1本のワード線WO〜
Wmと同図の水平方向に配置されるn+1組の相補デー
タ線DO・DO〜Dn−ττ及びこれらのワード線と相
補データ線の交点に格子状に配置される(m+1)X
(n+1)個のメモリセルによって構成される。
されないが、2交点く折り返しビット線)方式とされ、
同図の垂直方向に配置されるm+1本のワード線WO〜
Wmと同図の水平方向に配置されるn+1組の相補デー
タ線DO・DO〜Dn−ττ及びこれらのワード線と相
補データ線の交点に格子状に配置される(m+1)X
(n+1)個のメモリセルによって構成される。
各メモリセルは、直列形態とされる情報蓄積用キャパシ
タCs及びNチャンネル型のアドレス選択用MO3FE
TQmによって構成される。同一の列に配置されるm+
1個のメモリセルの入出力ノードは、対応する相補デー
タ線DO・丁■〜Dn−17百に、所定の規則性をもっ
て結合される。
タCs及びNチャンネル型のアドレス選択用MO3FE
TQmによって構成される。同一の列に配置されるm+
1個のメモリセルの入出力ノードは、対応する相補デー
タ線DO・丁■〜Dn−17百に、所定の規則性をもっ
て結合される。
また、同一の行に配置されるn+1個のメモリセルのア
ドレス選択用MO3FETのゲートは、対応するワード
線WO〜Wmに結合される。
ドレス選択用MO3FETのゲートは、対応するワード
線WO〜Wmに結合される。
メモリアレイM−ARYを構成する各相補データ線は、
その一方においてプリチャージ回路PCの対応するプリ
チャージMOSFETを経て、センスアンプ回路SAの
対応する単位回路USAO〜USAnに結合される。
その一方においてプリチャージ回路PCの対応するプリ
チャージMOSFETを経て、センスアンプ回路SAの
対応する単位回路USAO〜USAnに結合される。
プリチャージ回路PCは、相補データ線DO・7丁ない
しDn−Irτの非反転信号線及び反転信号線の間にそ
れぞれ設けられるn+1個のNチャンネル型のスイッチ
MOSFETQI 7〜Q18により構成される。これ
らのスイッチMOSFETQ17〜Q1Bのゲートには
、チップ非選択状態においてハイレベルとされるプリチ
ャージ用タイミング信号φpcが供給される。プリチャ
ージ回路pcのスイッチMO3FETQ17〜Q1Bは
、ダイナミック型RAMの非選択状態において一斉にオ
ン状態となり、前回のメモリアクセスにおいてハイレベ
ル又はロウレベルとされた各相補データ線の非反転信号
線及び反転信号線を短絡する。
しDn−Irτの非反転信号線及び反転信号線の間にそ
れぞれ設けられるn+1個のNチャンネル型のスイッチ
MOSFETQI 7〜Q18により構成される。これ
らのスイッチMOSFETQ17〜Q1Bのゲートには
、チップ非選択状態においてハイレベルとされるプリチ
ャージ用タイミング信号φpcが供給される。プリチャ
ージ回路pcのスイッチMO3FETQ17〜Q1Bは
、ダイナミック型RAMの非選択状態において一斉にオ
ン状態となり、前回のメモリアクセスにおいてハイレベ
ル又はロウレベルとされた各相補データ線の非反転信号
線及び反転信号線を短絡する。
これにより、各相補データ線の両信号線のレベルは、電
源電圧Vccの約1/2のようなハーフプリチャージレ
ベルとする。
源電圧Vccの約1/2のようなハーフプリチャージレ
ベルとする。
このハーフプリチャージ方式では、ハイレベル又はロウ
レベルとされた各相補データ線の両信号線を単に短絡す
ることでハーフプリチャージレベルが形成されるため、
低消費電力化が図られる。
レベルとされた各相補データ線の両信号線を単に短絡す
ることでハーフプリチャージレベルが形成されるため、
低消費電力化が図られる。
また、後述するセンスアンプ回路SAの増幅動作におい
て、各相補データ線の電位は上記ハーフプリチャージレ
ベルからハイレベル又はロウレベルに向かってコモンモ
ードで変化するため、読み出し動作を高速化できるとと
もに、容量カップリングなどにより発生するノイズレベ
ルを低減することができる。
て、各相補データ線の電位は上記ハーフプリチャージレ
ベルからハイレベル又はロウレベルに向かってコモンモ
ードで変化するため、読み出し動作を高速化できるとと
もに、容量カップリングなどにより発生するノイズレベ
ルを低減することができる。
センスアンプ回路SAは、単位回路USAO(USAn
)に代表されるように、PチャンネルMOSFETQ3
.Q4 (Q5.Q6)及びNチャンネルMO3FET
QI 1.Ql 2 (Ql 3.Ql4)からなるC
MOSラッチ回路により構成される。これらのCMOS
ラッチ回路の入出力ノードは、対応する相補データ線D
O・Do(Dn・σ1)に結合される。また、上記ラン
チ回路には、特に制限されないが、並列形態のPチャン
ネルMO3FETQI、Q2からなるセンスアンプ駆動
回路を通して電源電圧Vccが供給され、並列形態のN
チャンネルMOSFETQI 5.Ql 6からなるも
う一つのセンスアンプ駆動回路を通して回路の接地電圧
が供給される。これらのセンスアンプ駆動回路は、同じ
メモリマント内の他の列に対応して同様に設けられるセ
ンスアンプ回路SAの単位回路に対して共通に用いられ
る。つまり、同じメモリマント内の各単位回路を構成す
るPチャンネルMOSFET及びNチャンネルMOSF
ETのソースは共通ソース線PS又はNSにそれぞれ共
通接続される。センスアンプ駆動回路を構成するMOS
FETQI及びQl5は、一方のMO3FETQ2及び
Ql6に比較して、小さなコンダクタンスを持つように
される。
)に代表されるように、PチャンネルMOSFETQ3
.Q4 (Q5.Q6)及びNチャンネルMO3FET
QI 1.Ql 2 (Ql 3.Ql4)からなるC
MOSラッチ回路により構成される。これらのCMOS
ラッチ回路の入出力ノードは、対応する相補データ線D
O・Do(Dn・σ1)に結合される。また、上記ラン
チ回路には、特に制限されないが、並列形態のPチャン
ネルMO3FETQI、Q2からなるセンスアンプ駆動
回路を通して電源電圧Vccが供給され、並列形態のN
チャンネルMOSFETQI 5.Ql 6からなるも
う一つのセンスアンプ駆動回路を通して回路の接地電圧
が供給される。これらのセンスアンプ駆動回路は、同じ
メモリマント内の他の列に対応して同様に設けられるセ
ンスアンプ回路SAの単位回路に対して共通に用いられ
る。つまり、同じメモリマント内の各単位回路を構成す
るPチャンネルMOSFET及びNチャンネルMOSF
ETのソースは共通ソース線PS又はNSにそれぞれ共
通接続される。センスアンプ駆動回路を構成するMOS
FETQI及びQl5は、一方のMO3FETQ2及び
Ql6に比較して、小さなコンダクタンスを持つように
される。
センスアンプ駆動回路のMOSFETQI及びQl5の
ゲートには、タイミング制御回路TCから相補タイミン
グ信号φpal及び“i”ii’iTがそれぞれ供給さ
れ、MOSFETQ2及びQl6のゲートには、上記相
補タイミング信号φpal及びTiTにやや遅れて形成
される相補タイミング信号φpa2及び65丁がそれぞ
れ供給される。これにより、センスアンプSAの増幅動
作は2段階に分けて行われる。すなわち、相補タイミン
グ信号φpa1及びTiTが形成される第1段階におい
て、対応する一対の相補データ線を介して与えられる選
択されたメモリセルの微小読み出し信号は、比較的小さ
いコンダクタンスのMOSFETQI及びQl5による
電流制限作用によって不所望なレベル変動を受けること
なく、センスアンプ回路SAの対応する単位回路によっ
てそれぞれ増幅される。
ゲートには、タイミング制御回路TCから相補タイミン
グ信号φpal及び“i”ii’iTがそれぞれ供給さ
れ、MOSFETQ2及びQl6のゲートには、上記相
補タイミング信号φpal及びTiTにやや遅れて形成
される相補タイミング信号φpa2及び65丁がそれぞ
れ供給される。これにより、センスアンプSAの増幅動
作は2段階に分けて行われる。すなわち、相補タイミン
グ信号φpa1及びTiTが形成される第1段階におい
て、対応する一対の相補データ線を介して与えられる選
択されたメモリセルの微小読み出し信号は、比較的小さ
いコンダクタンスのMOSFETQI及びQl5による
電流制限作用によって不所望なレベル変動を受けること
なく、センスアンプ回路SAの対応する単位回路によっ
てそれぞれ増幅される。
センスアンプ回路の増幅動作によって相補データ線の両
信号線間の電位差がある程度大きくされた後、相補タイ
ミング信号φpa2及び111−が形成され、センスア
ンプ回路SAの増幅動作は第2段階に入る。これにより
、比較的大きなコンダクタンスを持つMO3FETQ2
及びQl6がオン状態となる。センスアンプ回路SAの
増幅動作は、MOSFETQ2及びQl6の比較的大き
な電流供給能力によって速(され、各相補データ線の両
信号線のレベルは急速にハイレベル又はロウレベルに拡
大される。このようにセンスアンプ回路SAの増幅動作
を2段階に分けて行わせることによって、相補データ線
の不所望なレベル変化を防止しつつ、記憶データの高速
読み出しを行うことができる。
信号線間の電位差がある程度大きくされた後、相補タイ
ミング信号φpa2及び111−が形成され、センスア
ンプ回路SAの増幅動作は第2段階に入る。これにより
、比較的大きなコンダクタンスを持つMO3FETQ2
及びQl6がオン状態となる。センスアンプ回路SAの
増幅動作は、MOSFETQ2及びQl6の比較的大き
な電流供給能力によって速(され、各相補データ線の両
信号線のレベルは急速にハイレベル又はロウレベルに拡
大される。このようにセンスアンプ回路SAの増幅動作
を2段階に分けて行わせることによって、相補データ線
の不所望なレベル変化を防止しつつ、記憶データの高速
読み出しを行うことができる。
各相補データ線は、その他方において、カラムスイッチ
C8Wの対応するスイッチMOSFETを介して、選択
的に相補共通データ線CD −CDに接続される。
C8Wの対応するスイッチMOSFETを介して、選択
的に相補共通データ線CD −CDに接続される。
カラムスイッチC5Wは、相補データ線DO・1了〜D
n−Dn°に対応して設けられゝるn+1対のスイッチ
MO3FETQ19・Q20〜Q21・Q22により構
成される。これらのスイッチMOSFETの一方の端子
は、相補共通データ線の非反転信号線CD又は反転信号
線CDに共通に結合される。また、各スイッチMOSF
ET対のゲートはそれぞれ共通接続され、カラムアドレ
スデコーダCDCRから対応するデータ線選択信号YO
〜Ynがそれぞれ供給される。
n−Dn°に対応して設けられゝるn+1対のスイッチ
MO3FETQ19・Q20〜Q21・Q22により構
成される。これらのスイッチMOSFETの一方の端子
は、相補共通データ線の非反転信号線CD又は反転信号
線CDに共通に結合される。また、各スイッチMOSF
ET対のゲートはそれぞれ共通接続され、カラムアドレ
スデコーダCDCRから対応するデータ線選択信号YO
〜Ynがそれぞれ供給される。
カラムアドレスデコーダCDCRは、カラムアドレスデ
コーダCADBから供給される相補内部アドレス信号i
yO〜ayi(ここで例えば外部アドレス信号AYOと
同゛相の内部アドレス信号ayO及び逆相の内部アドレ
ス信号ayQをあわせて相補内部アドレス信号ayQの
ように表す、以下同じ)をデコードし、タイミング制御
回路TCから供給されるデータ線選択タイミング信号φ
yに従って、上記データ線選択信号YO〜Ynを形成し
、カラムスイッチC8Wに供給する。
コーダCADBから供給される相補内部アドレス信号i
yO〜ayi(ここで例えば外部アドレス信号AYOと
同゛相の内部アドレス信号ayO及び逆相の内部アドレ
ス信号ayQをあわせて相補内部アドレス信号ayQの
ように表す、以下同じ)をデコードし、タイミング制御
回路TCから供給されるデータ線選択タイミング信号φ
yに従って、上記データ線選択信号YO〜Ynを形成し
、カラムスイッチC8Wに供給する。
カラムアドレスバッファCADBは、外部端子AO〜A
tを介して供給されるYアドレス信号AYO−AYiを
受け、相補内部アドレス信号ayO〜土ylを形成して
カラムアドレスデコーダCDCHに供給する。この実施
例のダイナミック型RAMは、カラムアドレスを指定す
るためのYアドレス信号AYO〜AYiとロウアドレス
を指定するためのXアドレス信号AXO〜AXiが共通
の外部端子AO〜Aiを介して供給されるいわゆるアド
レスマルチプレクス方式を採っている。したがって、外
部から制御信号として供給されるロウアドレスストロー
ブ信号RASの立ち下がりに同期してXアドレス信号A
XO〜AXiが、またカラムアドレスストローブ信号C
ASの立ち下がりに同期してYアドレス信号AYO〜A
YLがそれぞれ供給される。このため、カラムアドレス
バッファCADBは、タイミング制御回路TCにおいて
カラムアドレスストローブ信号CASの立ち下がりを検
出して形成されるタイミング信号φacに従って、外部
端子AO〜Atに供給されるYアドレス信号AYO〜A
Yiを取り込みそれを保持するとともに、相補内部アド
レス信号ayO−土yi形成し、上記カラムアドレスデ
コーダCDCRに供給する。
tを介して供給されるYアドレス信号AYO−AYiを
受け、相補内部アドレス信号ayO〜土ylを形成して
カラムアドレスデコーダCDCHに供給する。この実施
例のダイナミック型RAMは、カラムアドレスを指定す
るためのYアドレス信号AYO〜AYiとロウアドレス
を指定するためのXアドレス信号AXO〜AXiが共通
の外部端子AO〜Aiを介して供給されるいわゆるアド
レスマルチプレクス方式を採っている。したがって、外
部から制御信号として供給されるロウアドレスストロー
ブ信号RASの立ち下がりに同期してXアドレス信号A
XO〜AXiが、またカラムアドレスストローブ信号C
ASの立ち下がりに同期してYアドレス信号AYO〜A
YLがそれぞれ供給される。このため、カラムアドレス
バッファCADBは、タイミング制御回路TCにおいて
カラムアドレスストローブ信号CASの立ち下がりを検
出して形成されるタイミング信号φacに従って、外部
端子AO〜Atに供給されるYアドレス信号AYO〜A
Yiを取り込みそれを保持するとともに、相補内部アド
レス信号ayO−土yi形成し、上記カラムアドレスデ
コーダCDCRに供給する。
一方、メモリアレイM−ARYを構成するワード線WO
〜Wmは、4本のワード線を1群とする(m+1)/4
組のワード線群に分割される。各ワード線群を構成する
4本のワード線は、ワード線群ごとに対応して設けられ
る2次ロウアドレスデコーダRDCR2の単位回路UD
CR20−UDCR2にの対応するワード線駆動MOS
F ETQ30〜Q33ないしQ44〜Q4°7にそ
れぞれ結合される。
〜Wmは、4本のワード線を1群とする(m+1)/4
組のワード線群に分割される。各ワード線群を構成する
4本のワード線は、ワード線群ごとに対応して設けられ
る2次ロウアドレスデコーダRDCR2の単位回路UD
CR20−UDCR2にの対応するワード線駆動MOS
F ETQ30〜Q33ないしQ44〜Q4°7にそ
れぞれ結合される。
この実施例のダイナミック型RAMには、1次ロウアド
レスデコーダRDCR]及び2次ロウアドレスデコーダ
RDCR2が設けられ、そのロウ系選択回路は2段構成
とされる。
レスデコーダRDCR]及び2次ロウアドレスデコーダ
RDCR2が設けられ、そのロウ系選択回路は2段構成
とされる。
1次ロウアドレスデコーダRDCRIには、ロウアドレ
スバッファRADBから下位2ピントの相補内部アドレ
ス信号axQ及びaxlが供給される。また、1次ロウ
アドレスデコーダRDCR1には、後述するタイミング
制御回路TCのタイミング発生回路φxGにより形成さ
れるワード線選択タイミング信号φXが供給される。こ
のワード線選択タイミング信号φXのハイレベルは、例
えば+8■のような比較的高いレベルとされる。
スバッファRADBから下位2ピントの相補内部アドレ
ス信号axQ及びaxlが供給される。また、1次ロウ
アドレスデコーダRDCR1には、後述するタイミング
制御回路TCのタイミング発生回路φxGにより形成さ
れるワード線選択タイミング信号φXが供給される。こ
のワード線選択タイミング信号φXのハイレベルは、例
えば+8■のような比較的高いレベルとされる。
1次ロウアドレスデコーダRDCR1は二下位2ビット
の相補内部アドレス信号axO及び土x1をデコードし
、ワード線選択タイミング信号φX00〜φxllを形
成して2次ロウアドレスデコーダRDCR2に供給する
。特に制限されないが、ワード線選択タイミング信号φ
x00は反転内部アドレス信号rマて及びaxLがとも
に論理/’%イレベルである時に形成され、同様にワー
ド線選択タイミング信号φxlOは反転内°部アドレス
信号ag。
の相補内部アドレス信号axO及び土x1をデコードし
、ワード線選択タイミング信号φX00〜φxllを形
成して2次ロウアドレスデコーダRDCR2に供給する
。特に制限されないが、ワード線選択タイミング信号φ
x00は反転内部アドレス信号rマて及びaxLがとも
に論理/’%イレベルである時に形成され、同様にワー
ド線選択タイミング信号φxlOは反転内°部アドレス
信号ag。
及び非反転内部アドレス信号axlが、φxo1は非反
転内部アドレス信号aXO及び反転内部アドレス信号a
Xゴが、またφXllは非反転内部アドレス信号axo
及びaxlが、それぞれともにノ\イレベルである時に
ハイレベルとされる。また、これらのワード線選択タイ
ミング信号φXOO〜φxllのハイレベルは、上記ワ
ード線選択タイミング信号φXの比較的高いハイレベル
をそのまま伝承する。これにより、メモリセルに対する
論理“1”すなわちハイレベルの書き込み又は再書き込
みが行われるとき、データ線のハイレベルがアドレス選
択用MOSFETのしきい値電圧によって低下するのを
防止し、あわせて情報蓄積用キャパシタの情報蓄積量を
大きくすることができる。
転内部アドレス信号aXO及び反転内部アドレス信号a
Xゴが、またφXllは非反転内部アドレス信号axo
及びaxlが、それぞれともにノ\イレベルである時に
ハイレベルとされる。また、これらのワード線選択タイ
ミング信号φXOO〜φxllのハイレベルは、上記ワ
ード線選択タイミング信号φXの比較的高いハイレベル
をそのまま伝承する。これにより、メモリセルに対する
論理“1”すなわちハイレベルの書き込み又は再書き込
みが行われるとき、データ線のハイレベルがアドレス選
択用MOSFETのしきい値電圧によって低下するのを
防止し、あわせて情報蓄積用キャパシタの情報蓄積量を
大きくすることができる。
一方、2次ロウアドレスデコーダRDCR2は、ロウア
ドレスバッファRADBから供給される上位の相補内部
アドレス信号ax2〜axiをデコードし、上記ワード
線群を選択するためのワード線群選択信号を形成する。
ドレスバッファRADBから供給される上位の相補内部
アドレス信号ax2〜axiをデコードし、上記ワード
線群を選択するためのワード線群選択信号を形成する。
また、これらのワード線群選択信号と上記1次ロウアド
レスデコーダRDCR1から供給されpワード線選択タ
イミング信号φXOO〜φxllを組み合わせることに
よって、Xアドレス信号AXO〜AXiに指定される一
本のワード線を対応するワード線駆動MOSFETによ
って選択状態とする。第1図には、2次ロウアドレスデ
コーダRDCR2のワード線WO〜W3からなる第1番
目のワード線群とワード線W−一3〜Wmからなる第に
+1番目のワード線群に対応する単位回路UDCR20
及びUDCR2にの具体的な回路が例示的に示されてい
る。
レスデコーダRDCR1から供給されpワード線選択タ
イミング信号φXOO〜φxllを組み合わせることに
よって、Xアドレス信号AXO〜AXiに指定される一
本のワード線を対応するワード線駆動MOSFETによ
って選択状態とする。第1図には、2次ロウアドレスデ
コーダRDCR2のワード線WO〜W3からなる第1番
目のワード線群とワード線W−一3〜Wmからなる第に
+1番目のワード線群に対応する単位回路UDCR20
及びUDCR2にの具体的な回路が例示的に示されてい
る。
2次ロウアドレスデコーダRDCR2の単位回路UDC
R20(υDCR2k)は、それぞれのゲートに非反転
内部アドレス信号a!2〜axi及び反転内部アドレス
信号ax2〜axiがその与えられたアドレスに従うて
組み合わされて供給される直列形態のNチャンネルMO
3FETQ24〜Q25(Q38〜Q39)と並列形態
のPチャンネルMOSFETQ7〜Q8 (Q9〜QI
G)とからなるCMOSナントゲート回路を含む。
R20(υDCR2k)は、それぞれのゲートに非反転
内部アドレス信号a!2〜axi及び反転内部アドレス
信号ax2〜axiがその与えられたアドレスに従うて
組み合わされて供給される直列形態のNチャンネルMO
3FETQ24〜Q25(Q38〜Q39)と並列形態
のPチャンネルMOSFETQ7〜Q8 (Q9〜QI
G)とからなるCMOSナントゲート回路を含む。
これらの直列MO3FET及び並列MO3FETの共通
接続ノードは、このナントゲート回路の出力ノードとさ
れ、インパーク回路NDI (ND2)の入力端子に結
合される。また、これらの出力ノードは、各ワード線と
回路の接地電位との間に設けられるNチャンネルMO3
FETQ34〜Q37(Q48〜Q51)の共通接続さ
れたゲートに結合される。ナントゲート回路の出力ノー
ドの電位は、ナントゲート回路を構成する各MO3FE
Tのゲートに所定の組み合わせとされて供給される全て
の内部アドレス信号が論理ハイレベルであるとき、すな
わち相補内部アドレス信号ax2〜axiが対応するワ
ード線群を指定するアドレスとなワたとき、論理ロウレ
ベルとなる。すなわち、対応する内部アドレス信号が論
理ハイレベルとなることで、直列形態のNチャンネルM
O3FETQ24〜Q25(Q38〜Q39)は全てオ
ン状態となり、また並列形態のPチャンネルMOSFE
TQ7〜Q8 (Q9〜QIO)は全てオフ状態となる
。これにより、ナントゲート回路の出力ノードは直列形
態のNチャンネルMOSFETを介して回路の接地電位
に引き抜かれ、論理ロウレベルとなる。この出力ノード
のロウレベルの出力信号はインバータ回路NDI (N
D2)によつて反転され、Nチャンネル型のカットMO
SFETQ26〜Q29(Q40〜Q43)を介して、
Nチャンネル型の駆動MO8FETQ30〜Q33(Q
44〜Q47)のゲートに伝えられる。
接続ノードは、このナントゲート回路の出力ノードとさ
れ、インパーク回路NDI (ND2)の入力端子に結
合される。また、これらの出力ノードは、各ワード線と
回路の接地電位との間に設けられるNチャンネルMO3
FETQ34〜Q37(Q48〜Q51)の共通接続さ
れたゲートに結合される。ナントゲート回路の出力ノー
ドの電位は、ナントゲート回路を構成する各MO3FE
Tのゲートに所定の組み合わせとされて供給される全て
の内部アドレス信号が論理ハイレベルであるとき、すな
わち相補内部アドレス信号ax2〜axiが対応するワ
ード線群を指定するアドレスとなワたとき、論理ロウレ
ベルとなる。すなわち、対応する内部アドレス信号が論
理ハイレベルとなることで、直列形態のNチャンネルM
O3FETQ24〜Q25(Q38〜Q39)は全てオ
ン状態となり、また並列形態のPチャンネルMOSFE
TQ7〜Q8 (Q9〜QIO)は全てオフ状態となる
。これにより、ナントゲート回路の出力ノードは直列形
態のNチャンネルMOSFETを介して回路の接地電位
に引き抜かれ、論理ロウレベルとなる。この出力ノード
のロウレベルの出力信号はインバータ回路NDI (N
D2)によつて反転され、Nチャンネル型のカットMO
SFETQ26〜Q29(Q40〜Q43)を介して、
Nチャンネル型の駆動MO8FETQ30〜Q33(Q
44〜Q47)のゲートに伝えられる。
これらの駆動MO3FETQ30〜Q33(Q44〜Q
47)のソースは、ワード線駆動の対応するワ・−ド線
WO〜W3 (Ww−3〜W m )にそれぞれ結合
され、そのドレインには対応するワード1nin択タイ
ミング信号φXOO〜φxllがそれぞれ供給される。
47)のソースは、ワード線駆動の対応するワ・−ド線
WO〜W3 (Ww−3〜W m )にそれぞれ結合
され、そのドレインには対応するワード1nin択タイ
ミング信号φXOO〜φxllがそれぞれ供給される。
これにより、2次ロウアドレスデコーダRDCR2の各
単位回路では、相補内部アドレス信号土x2〜axiが
その単位回路を指定するアドレスとなりかつ相補内部ア
ドレス信号1xO及び土x1がワード線群内の対応する
ワード線を指定するアドレスとなることで、指定される
1本のワード線が選択状態とされる。このとき、このワ
ード線には、対応するワード線駆動MO3FETを介し
て、対応するワード線選択タイミング信号φx00〜φ
Xllのハイレベルの選択レベルが伝達される。
単位回路では、相補内部アドレス信号土x2〜axiが
その単位回路を指定するアドレスとなりかつ相補内部ア
ドレス信号1xO及び土x1がワード線群内の対応する
ワード線を指定するアドレスとなることで、指定される
1本のワード線が選択状態とされる。このとき、このワ
ード線には、対応するワード線駆動MO3FETを介し
て、対応するワード線選択タイミング信号φx00〜φ
Xllのハイレベルの選択レベルが伝達される。
カットMO3FETQ26〜Q29(Q40〜Q43)
は、上記ワード線駆動MO8FETQ3O〜Q33(Q
44〜Q47)によって比較的高いハイレベルとされる
ワード線選択信号が伝達されるとき、そのゲートに容量
結合によりて誘起される比較的高いハイレベルによって
オフ状態となり、対応する駆動MO3FETQ30〜Q
33(Q44〜Q47)がオフ状態となることを防止す
る。また、各ワード線と回路の接地電位との間に設けら
れるNチャンネルMO3FETQ34〜Q37(Q48
〜Q51)は、各ワード線群の非選択状態において対応
するナントゲート回路の出力ノードがハイレベルとなる
ことによってオン状態となり、対応するワード線のレベ
ルを確実に回路の接地電位のようなロウレベルとする。
は、上記ワード線駆動MO8FETQ3O〜Q33(Q
44〜Q47)によって比較的高いハイレベルとされる
ワード線選択信号が伝達されるとき、そのゲートに容量
結合によりて誘起される比較的高いハイレベルによって
オフ状態となり、対応する駆動MO3FETQ30〜Q
33(Q44〜Q47)がオフ状態となることを防止す
る。また、各ワード線と回路の接地電位との間に設けら
れるNチャンネルMO3FETQ34〜Q37(Q48
〜Q51)は、各ワード線群の非選択状態において対応
するナントゲート回路の出力ノードがハイレベルとなる
ことによってオン状態となり、対応するワード線のレベ
ルを確実に回路の接地電位のようなロウレベルとする。
対応するワード線群が選択状態となり対応するナントゲ
ート回路の出力ノードがロウレベルになると、これらの
MOSFETQ34〜Q37(Q48〜Q51)はすべ
てオフ状態となる。
ート回路の出力ノードがロウレベルになると、これらの
MOSFETQ34〜Q37(Q48〜Q51)はすべ
てオフ状態となる。
ロウ系の選択回路を以上のような2段構成とすることで
、ロウアドレスデコーダRDCR2の単位回路のピッチ
(間隔)とワード線のピッチを合わせることができ、半
導体基板上のレイアウトを効率的なものとすることがで
きる。
、ロウアドレスデコーダRDCR2の単位回路のピッチ
(間隔)とワード線のピッチを合わせることができ、半
導体基板上のレイアウトを効率的なものとすることがで
きる。
ロウアドレスバッファRADBは、アドレスマルチプレ
クサAMXから供給されるロウアドレス信号を受け、そ
れを保持するとともに、相補内部アドレス信号axQ〜
axiを形成して、上記1次ロウアドレスデコーダRD
CR1及び2次ロウアドレスデコーダRDCR2に供給
する。
クサAMXから供給されるロウアドレス信号を受け、そ
れを保持するとともに、相補内部アドレス信号axQ〜
axiを形成して、上記1次ロウアドレスデコーダRD
CR1及び2次ロウアドレスデコーダRDCR2に供給
する。
ところで、この実!!!!fNのダイナミック型RAM
には、メモリセルの記憶データを所定の周期内に読み出
し、再書き込みするための自動リフレッシュモードが設
けられ、この自動リフレッシュモードにおいてリフレッ
シュすべきワード線を順次指定するためのリフレッシュ
アドレスカウンタREFCが設け・られる、アドレスマ
ルチプレクサAMXは、タイミング制御回路TCから供
給されるタイミング信号φrefに従って、外部端子A
O〜Aiを介して供給されるXアドレス信号AXO〜A
Xi又はリフレッシュアドレスカウンタREFCから供
給されるリフレッシエアドレス信号cxQ〜cxiを選
択し、ロウアドレス信号としてロウアドレスバッファR
ADBに伝達する。すなわち、タイミング信号φref
がロウレベルとされる通常のメモリアクセスモードにお
いて、外部端子AO〜A1を介して外部の装置から供給
されるXアドレス信号AXO〜AXiを選択し、タイミ
ング信号φrefがハイレベルとされる自動リフレッシ
ュモードにおいて、リフレッシュアドレスカウンタRE
FCから出力されるリフレッシュアドレス信号CXO〜
cxiを選択する。
には、メモリセルの記憶データを所定の周期内に読み出
し、再書き込みするための自動リフレッシュモードが設
けられ、この自動リフレッシュモードにおいてリフレッ
シュすべきワード線を順次指定するためのリフレッシュ
アドレスカウンタREFCが設け・られる、アドレスマ
ルチプレクサAMXは、タイミング制御回路TCから供
給されるタイミング信号φrefに従って、外部端子A
O〜Aiを介して供給されるXアドレス信号AXO〜A
Xi又はリフレッシュアドレスカウンタREFCから供
給されるリフレッシエアドレス信号cxQ〜cxiを選
択し、ロウアドレス信号としてロウアドレスバッファR
ADBに伝達する。すなわち、タイミング信号φref
がロウレベルとされる通常のメモリアクセスモードにお
いて、外部端子AO〜A1を介して外部の装置から供給
されるXアドレス信号AXO〜AXiを選択し、タイミ
ング信号φrefがハイレベルとされる自動リフレッシ
ュモードにおいて、リフレッシュアドレスカウンタRE
FCから出力されるリフレッシュアドレス信号CXO〜
cxiを選択する。
Xアドレス信号A X−0〜AXiは、外部から制御信
号として供給されるロウアドレスストローブ信号RAS
の立ち下がりに同期して供給される。
号として供給されるロウアドレスストローブ信号RAS
の立ち下がりに同期して供給される。
このため、ロウアドレスバッファRADBによるロウア
ドレス信号の取り込みは、タイミング制御回路TCにお
いてロウアドレスストローブ信号RASの立ち下がりを
検出することによって形成されるタイミング信号φar
に従って行われる。
ドレス信号の取り込みは、タイミング制御回路TCにお
いてロウアドレスストローブ信号RASの立ち下がりを
検出することによって形成されるタイミング信号φar
に従って行われる。
共通相補データMACD−τ丁には、メインアンプMA
の入力端子が結合されるとともに、データ大カバフファ
DIBの出力端子が結合される。また、相補共通データ
線の非反転信号線CD及び反転信号線で百の間には、N
チャンネル型のプリチャージMO3FETQ23が設け
られる。プリチャージMOSFETQ23のゲートには
、上述のタイミング信号φpcが供給される。プリチャ
ージMO3FETQ23は、タイミング信号φpCが論
理ハイレベルとされるダイナミック型RA Mの非選択
状態においてオン状態となり、相補共通データ線CD
−CDの両信号線を短絡する。これにより、相補共通デ
ータ線CD−σ百の両fR号線のレベルは、電源電圧V
ccの約1/2となるようなハーフプリチャージレベル
となる。
の入力端子が結合されるとともに、データ大カバフファ
DIBの出力端子が結合される。また、相補共通データ
線の非反転信号線CD及び反転信号線で百の間には、N
チャンネル型のプリチャージMO3FETQ23が設け
られる。プリチャージMOSFETQ23のゲートには
、上述のタイミング信号φpcが供給される。プリチャ
ージMO3FETQ23は、タイミング信号φpCが論
理ハイレベルとされるダイナミック型RA Mの非選択
状態においてオン状態となり、相補共通データ線CD
−CDの両信号線を短絡する。これにより、相補共通デ
ータ線CD−σ百の両fR号線のレベルは、電源電圧V
ccの約1/2となるようなハーフプリチャージレベル
となる。
メインアンプMAは、選択された相補データ線から相補
共通データ線CD−τ百を介して伝達される2値読み出
し信号をさらに増幅し、データ出力バッファDOBに伝
える。データ出力バッファDOL3は、ダイナミック型
RAMの読み出し動作モードにおいて、タイミング制御
回路TCから供給されるタイミング信号φrによって動
作状態とされ、メインアンプMAの出力信号を出力端子
Doatから外部の装置に出力する。ダイナミック型R
AMの非選択状態及び書き込み動作モードにおいて、デ
ータ出力バッファDOBの出力はハイインピーダンス状
態とされる。
共通データ線CD−τ百を介して伝達される2値読み出
し信号をさらに増幅し、データ出力バッファDOBに伝
える。データ出力バッファDOL3は、ダイナミック型
RAMの読み出し動作モードにおいて、タイミング制御
回路TCから供給されるタイミング信号φrによって動
作状態とされ、メインアンプMAの出力信号を出力端子
Doatから外部の装置に出力する。ダイナミック型R
AMの非選択状態及び書き込み動作モードにおいて、デ
ータ出力バッファDOBの出力はハイインピーダンス状
態とされる。
データ入カバソファDIBは、ダイナミック型RAMの
書き込み動作モードにおいて、タイミング制御回路TC
から供給されるタイミング信号φWによって動作状態と
され、入力端子Dinを介して外部の装置から供給され
る書き込みデータを相?iii!lFき込み信号とし、
相補共通データ線CD−CDに伝達する。ダイナミック
型RAMの非選択状態及び読み出し動作モードにおいて
、データ入カバソファDIBの出力はハイインピーダン
ス状態とされる。
書き込み動作モードにおいて、タイミング制御回路TC
から供給されるタイミング信号φWによって動作状態と
され、入力端子Dinを介して外部の装置から供給され
る書き込みデータを相?iii!lFき込み信号とし、
相補共通データ線CD−CDに伝達する。ダイナミック
型RAMの非選択状態及び読み出し動作モードにおいて
、データ入カバソファDIBの出力はハイインピーダン
ス状態とされる。
リフレッシュアドレスカウンタREFCは、ダイナミッ
ク型RAMの自動リフレッシュモードにおいて、タイミ
ング制御回路TCから供給されるタイミング信号φCを
計数し、リフレッシュすべきワード線のアドレスを指定
する。
ク型RAMの自動リフレッシュモードにおいて、タイミ
ング制御回路TCから供給されるタイミング信号φCを
計数し、リフレッシュすべきワード線のアドレスを指定
する。
タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号Rτ丁、カラムア
ドレスストローブ信号CAS及びライトイネーブル信号
WEにより、上記各種のタイミング信号を形成し、各回
路に供給する。
給されるロウアドレスストローブ信号Rτ丁、カラムア
ドレスストローブ信号CAS及びライトイネーブル信号
WEにより、上記各種のタイミング信号を形成し、各回
路に供給する。
第1図には、j@2図のダイナミック型RAMのタイミ
ング制御回路゛rCに含まれるワード線選択タイミング
信号発生回路φxG及びレベル制御回路1. V Cの
一実施例の回路図が示されている。特に制服されないが
、レベル制御回路LVCは、このダイナミック型RAM
に内蔵される複数の昇圧回路によって、共通に用いられ
る。
ング制御回路゛rCに含まれるワード線選択タイミング
信号発生回路φxG及びレベル制御回路1. V Cの
一実施例の回路図が示されている。特に制服されないが
、レベル制御回路LVCは、このダイナミック型RAM
に内蔵される複数の昇圧回路によって、共通に用いられ
る。
ワード線選択タイミング信号発生回路φxGは、タイミ
ング制御回路TC内の他のタイミング発生回路から供給
される非反転内部制御信号rasに従って、ワード線選
択タイミング信号φXを形成する。ワード線選択タイミ
ング信号発生回路φXGは、ブートストラップ型の昇圧
回路を含むため、このワード線選択タイミング信号発生
回路φxGによって形成されるワード線選択タイミング
信号φXのハイレベルは、回路の電源電圧Vccよりも
昇圧回路のブースト電圧分高くされる。昇圧回路のブー
スト電圧は、レベル制御回路LVCにより形成される制
御電圧VLに従って設定される。制御電圧VLは、回路
の電源電圧Vccが上昇することによって高(されるが
、電源電圧Vccが所定の電圧を超えると、その最大電
圧VLmaxでクランプされる。これにより、ワード線
選択タイミング信号φXのハイレベルは制限され、素子
破壊が防止される。
ング制御回路TC内の他のタイミング発生回路から供給
される非反転内部制御信号rasに従って、ワード線選
択タイミング信号φXを形成する。ワード線選択タイミ
ング信号発生回路φXGは、ブートストラップ型の昇圧
回路を含むため、このワード線選択タイミング信号発生
回路φxGによって形成されるワード線選択タイミング
信号φXのハイレベルは、回路の電源電圧Vccよりも
昇圧回路のブースト電圧分高くされる。昇圧回路のブー
スト電圧は、レベル制御回路LVCにより形成される制
御電圧VLに従って設定される。制御電圧VLは、回路
の電源電圧Vccが上昇することによって高(されるが
、電源電圧Vccが所定の電圧を超えると、その最大電
圧VLmaxでクランプされる。これにより、ワード線
選択タイミング信号φXのハイレベルは制限され、素子
破壊が防止される。
第1図において、タイミング制御回路TCの図示されな
い他のタイミング発生回路によって形成される内部制御
信号rasは、インバータ回路Nl及びN4の入力端子
に供給される。この内部制御信号rasは、このダイナ
ミック型RAMに制御信号として供給されるロウアドレ
スストローブ信号RASをもとに形成され、ダイナミッ
ク型RAMの非選択状態において論理ロウレベルとされ
またダイナミック型RAMの選択状態において論理ハイ
レベルとされる。インバータ回路N1は、直列形態とさ
れるインバータ回!8N2及びN3とともに第1の遅延
回路を構成する。また、インバータ回路N4は、同様に
直列形態とされるインバータ回路N5及びNGとともに
、第2の遅延回路を構成する。インバータ回路N1−N
3からなる第1の遅延回路の遅延時間は、インバータ回
路N4〜N6からなる第2の遅延回路の遅延時間より大
きくされる。
い他のタイミング発生回路によって形成される内部制御
信号rasは、インバータ回路Nl及びN4の入力端子
に供給される。この内部制御信号rasは、このダイナ
ミック型RAMに制御信号として供給されるロウアドレ
スストローブ信号RASをもとに形成され、ダイナミッ
ク型RAMの非選択状態において論理ロウレベルとされ
またダイナミック型RAMの選択状態において論理ハイ
レベルとされる。インバータ回路N1は、直列形態とさ
れるインバータ回!8N2及びN3とともに第1の遅延
回路を構成する。また、インバータ回路N4は、同様に
直列形態とされるインバータ回路N5及びNGとともに
、第2の遅延回路を構成する。インバータ回路N1−N
3からなる第1の遅延回路の遅延時間は、インバータ回
路N4〜N6からなる第2の遅延回路の遅延時間より大
きくされる。
インバータ回路N3の出力信号すなわち第1の遅延回路
の出力信号は、反転遅延信号dr2とされる。また、イ
ンバータ回路N6の出力信号すなわち第2の遅延回路の
出力信号は、反転遅延信号drlとされる。
の出力信号は、反転遅延信号dr2とされる。また、イ
ンバータ回路N6の出力信号すなわち第2の遅延回路の
出力信号は、反転遅延信号drlとされる。
第1の遅延回路から出力される反転遅延信号dr2は、
PチャンネルMO3FETQP6及びNチャンネルMO
SFETQN9のゲートに供給される。MO3FETQ
P6のソースには回路の電源電圧Vccが供給され、そ
のドレインは、伝送ゲートMO3FETQN7を介して
、ブースト容量Cpの一方の電極に結合される。また、
MOSFETQP6のドレインと回路の接地電位との間
には、そのゲートにプリチャージ信号pcを受けるNチ
ャンネルMO3FETQN8が設けられる。
PチャンネルMO3FETQP6及びNチャンネルMO
SFETQN9のゲートに供給される。MO3FETQ
P6のソースには回路の電源電圧Vccが供給され、そ
のドレインは、伝送ゲートMO3FETQN7を介して
、ブースト容量Cpの一方の電極に結合される。また、
MOSFETQP6のドレインと回路の接地電位との間
には、そのゲートにプリチャージ信号pcを受けるNチ
ャンネルMO3FETQN8が設けられる。
一方、MO3FETQN9のソースは回路の接地電位に
結合され、七〇ドレインは上記ブースト容量Cpの一方
の電極に結合される。また、このMOSFETQN9に
は、そのゲートに上記プリチャージ信号pcを受けるN
チャンネルM OS F ETQNIOが並列形感に設
けられる。プリチャージ11号pcは、このダイナミッ
ク型RAMの非選択状態において論理ハイレベルとされ
、このダイナミック型RA Mが選択状態にされること
で論理ロウレベルとされる。ダイナミック型RAMが非
選択状態となりプリチャージ信号pcが論理ハイレベル
とされることで、MO3FETQN8及びQNIOがと
もにオン状態となり、MO3FETQP6のドレイン電
圧及び上記ブースト容ticpの一方の電極の電圧をロ
ウレベルとする。また、反転遅延信号dr2がハイレベ
ルとされる間、同様にMO3FETQN9がオン状態と
なり、ブースト容量Cpの一方の電極を回路の接地電位
に接続する。
結合され、七〇ドレインは上記ブースト容量Cpの一方
の電極に結合される。また、このMOSFETQN9に
は、そのゲートに上記プリチャージ信号pcを受けるN
チャンネルM OS F ETQNIOが並列形感に設
けられる。プリチャージ11号pcは、このダイナミッ
ク型RAMの非選択状態において論理ハイレベルとされ
、このダイナミック型RA Mが選択状態にされること
で論理ロウレベルとされる。ダイナミック型RAMが非
選択状態となりプリチャージ信号pcが論理ハイレベル
とされることで、MO3FETQN8及びQNIOがと
もにオン状態となり、MO3FETQP6のドレイン電
圧及び上記ブースト容ticpの一方の電極の電圧をロ
ウレベルとする。また、反転遅延信号dr2がハイレベ
ルとされる間、同様にMO3FETQN9がオン状態と
なり、ブースト容量Cpの一方の電極を回路の接地電位
に接続する。
ブースト容量Cpの他方の電極と回路の1i源電圧Vc
cとの間には、そのゲートに上記プリチャージ信号pc
を受けるNチャンネルMO3FETQNilが設けられ
る。また、ブースト容量Cpの他方の電極とこのワード
線選択タイミング信号発生回路φxGの出力端子との間
には、PチャンネルMOSFETQP7が設けられる。
cとの間には、そのゲートに上記プリチャージ信号pc
を受けるNチャンネルMO3FETQNilが設けられ
る。また、ブースト容量Cpの他方の電極とこのワード
線選択タイミング信号発生回路φxGの出力端子との間
には、PチャンネルMOSFETQP7が設けられる。
このMO8F”ETQP7のゲートには、上記反転遅延
信号dr1が供給される。MOSFETQP7のバック
ゲートは、そのソースに共通接続される。
信号dr1が供給される。MOSFETQP7のバック
ゲートは、そのソースに共通接続される。
MOSFETQNI 1は、上記プリチャージ信号pc
がハイレベルとされるダイナミック型RAMの非選択状
態においてオン状態となり、ブースト容−Cpの他方の
電極の電圧を電源電圧Vccのようなハイレベルにプリ
チャージする。ダイナミック型RAMIJ<選択状態と
なりプリチャージ信号pcがロウレベルとなることで、
MO3FETQNilはオフ状態となる。
がハイレベルとされるダイナミック型RAMの非選択状
態においてオン状態となり、ブースト容−Cpの他方の
電極の電圧を電源電圧Vccのようなハイレベルにプリ
チャージする。ダイナミック型RAMIJ<選択状態と
なりプリチャージ信号pcがロウレベルとなることで、
MO3FETQNilはオフ状態となる。
ワード線選択タイミング信号発生回路φxGの出力端子
φXと回路の接地電位との間には、直列形態のNチャン
ネルMO3FETQNI 2及びQN13が設けられる
。MOSFETQNI 2のゲートには、定常的に回路
の電源電圧Vccが供給されルe コkLニより、MO
SFETQNI 2は、通常オン状態とされる。ワード
線選択タイミング信号発生回路φxGからブーストされ
たワード線選択タイミング信号φXが出力されるとき、
MO5FE’rQN12はオフ状態となり、MOSFE
TQNI3とともに昇圧された出力電圧を分圧し、MO
5FEi”Q13の素子破壊を防ぐ作用を持つ。
φXと回路の接地電位との間には、直列形態のNチャン
ネルMO3FETQNI 2及びQN13が設けられる
。MOSFETQNI 2のゲートには、定常的に回路
の電源電圧Vccが供給されルe コkLニより、MO
SFETQNI 2は、通常オン状態とされる。ワード
線選択タイミング信号発生回路φxGからブーストされ
たワード線選択タイミング信号φXが出力されるとき、
MO5FE’rQN12はオフ状態となり、MOSFE
TQNI3とともに昇圧された出力電圧を分圧し、MO
5FEi”Q13の素子破壊を防ぐ作用を持つ。
MOSFETQNI 3のゲートには、上記反転遅延信
号drlが供給される。
号drlが供給される。
ところで、上記伝送ゲートMO8FETQN7のゲート
と回路の電源電圧Vccとの間には、Nチャンネル型の
クランプMOSFETQN6 (第1のM、05FET
)が設けられる。また、MOSFETQN7のゲートと
回路の接地電位との間には、Pチャンネル型のクランプ
MOSFETQP5 (第2のMOSFET)が設けら
れる。これらのMOSFETQN6及びQP5のゲート
は共通接続され、さらにサージ吸収用キャパシタCsの
一方の電極に結合される。このキャパシタC3の一方の
電極の電位は、制御電圧VLとされる。キャパシタC3
の他方の電極は、回路の接地電位に結合される。キャパ
シタC3の一方の電極と回路の電源電圧Vccとの間に
は、そのゲートが回路の接地電位に結合されるPチャン
ネルMO3FETQP4が設けられる。このMOSFE
TQP4のコンダクタンスは、比較的小さくなるように
設計される。MO3FETQP4は、そのゲートが回路
の接地電位に結合されることによって通常オン状態とな
り、制御電圧VLのノードがフローティング状態となる
ときそのレベルをli源電圧Vccに安定化させる作用
を持つ。
と回路の電源電圧Vccとの間には、Nチャンネル型の
クランプMOSFETQN6 (第1のM、05FET
)が設けられる。また、MOSFETQN7のゲートと
回路の接地電位との間には、Pチャンネル型のクランプ
MOSFETQP5 (第2のMOSFET)が設けら
れる。これらのMOSFETQN6及びQP5のゲート
は共通接続され、さらにサージ吸収用キャパシタCsの
一方の電極に結合される。このキャパシタC3の一方の
電極の電位は、制御電圧VLとされる。キャパシタC3
の他方の電極は、回路の接地電位に結合される。キャパ
シタC3の一方の電極と回路の電源電圧Vccとの間に
は、そのゲートが回路の接地電位に結合されるPチャン
ネルMO3FETQP4が設けられる。このMOSFE
TQP4のコンダクタンスは、比較的小さくなるように
設計される。MO3FETQP4は、そのゲートが回路
の接地電位に結合されることによって通常オン状態とな
り、制御電圧VLのノードがフローティング状態となる
ときそのレベルをli源電圧Vccに安定化させる作用
を持つ。
キャパシタC3の一方の電極と回路の電源電圧Vcc及
び接地電位との間には、NチャンネルMOSFETQN
5及びPチャンネルMOS F ETQP3がそれぞれ
設けられる。このMO3FETQN5のゲートと回路の
電源電圧VCCとの間には、そのゲートが回路の接地電
位に供給されるPチャンネルMOSFETQPIが設け
られる。また、MOSFETQN5(7)ゲートと上記
MOSFETQP3のゲートとの間には、Pチャンネル
MOSFETQP2が設けられる。このMOSFETQ
P2は、そのゲートとドレインが結合されことによって
ダイオード形態とされる。MOSFETQP3のゲート
と回路の接地電位との間には、直列形態のNチャンネル
MOSFETQN2〜QN4が設けられる。特に制限さ
れないが、これらの直列MO3FETの数は例えば9個
とされ、その合成しきい値電圧VTHHは例えば5.5
vと程度とされる。これらの直列MO3FETには、そ
のゲートが回路の電源電圧Vccに結合されるNチャン
ネルMO3FETQNIが設けられる。MOSFETQ
NIは、そのコンダクタンスが比較的小さくなるように
設計される。
び接地電位との間には、NチャンネルMOSFETQN
5及びPチャンネルMOS F ETQP3がそれぞれ
設けられる。このMO3FETQN5のゲートと回路の
電源電圧VCCとの間には、そのゲートが回路の接地電
位に供給されるPチャンネルMOSFETQPIが設け
られる。また、MOSFETQN5(7)ゲートと上記
MOSFETQP3のゲートとの間には、Pチャンネル
MOSFETQP2が設けられる。このMOSFETQ
P2は、そのゲートとドレインが結合されことによって
ダイオード形態とされる。MOSFETQP3のゲート
と回路の接地電位との間には、直列形態のNチャンネル
MOSFETQN2〜QN4が設けられる。特に制限さ
れないが、これらの直列MO3FETの数は例えば9個
とされ、その合成しきい値電圧VTHHは例えば5.5
vと程度とされる。これらの直列MO3FETには、そ
のゲートが回路の電源電圧Vccに結合されるNチャン
ネルMO3FETQNIが設けられる。MOSFETQ
NIは、そのコンダクタンスが比較的小さくなるように
設計される。
第4図には、このレベル制御回路LVCの一実施例の出
力特性図が示されている。同図の横軸は、回路の電源電
圧Vccの電圧値が示され、その縦軸には、レベル制御
回路LVCによって形成される制御電圧VLの電圧値が
示される。第1図及び第4図をもとに、まずレベル制御
回路LVCの動作の概要を説明する。
力特性図が示されている。同図の横軸は、回路の電源電
圧Vccの電圧値が示され、その縦軸には、レベル制御
回路LVCによって形成される制御電圧VLの電圧値が
示される。第1図及び第4図をもとに、まずレベル制御
回路LVCの動作の概要を説明する。
回路の電源電圧Vccが例えば通常の+5vのような比
較的低い電圧であるとき、レベル制御回路LVC(7)
直列MO3FETQN2〜QN4はオフ状態となる。M
O3FETQNIは、そのゲートが電源電圧Vccに結
合されることでオン状態となるが、そのコンダクタンス
は小さく、そのドレイン電圧はほぼ電源電圧Vccのよ
うなハイレベルとなる。このため、MO3FETQN5
がオン状態となり、またMOSFETQP3はオフ状態
となる。これにより、制御電圧VLのレベルは、はぼ電
源電圧Vccのようなハイレベルとなる。また、この制
御電圧VLのレベルは、電源電圧Vccに比例して変動
する。。
較的低い電圧であるとき、レベル制御回路LVC(7)
直列MO3FETQN2〜QN4はオフ状態となる。M
O3FETQNIは、そのゲートが電源電圧Vccに結
合されることでオン状態となるが、そのコンダクタンス
は小さく、そのドレイン電圧はほぼ電源電圧Vccのよ
うなハイレベルとなる。このため、MO3FETQN5
がオン状態となり、またMOSFETQP3はオフ状態
となる。これにより、制御電圧VLのレベルは、はぼ電
源電圧Vccのようなハイレベルとなる。また、この制
御電圧VLのレベルは、電源電圧Vccに比例して変動
する。。
一方、例えばエージング試験などにより、電源電圧Vc
cが異常に高くされ、上記直列MOSFETQN2〜Q
N4にかかる電圧がその合成しきい値電圧VTHHを超
えると、これらの直列MO3FETがオン状態となる。
cが異常に高くされ、上記直列MOSFETQN2〜Q
N4にかかる電圧がその合成しきい値電圧VTHHを超
えると、これらの直列MO3FETがオン状態となる。
これにより、MOSFETQP3のゲート電圧はほぼV
THHとなり、またMO3FETQN5のゲート電圧は
VTHH+VTHP (ココテVyHpはPチャンネ
ル間O8FETのしきい値電圧)となる、したがって、
PチャンネルMO3FETQP3は、制御電圧vLのレ
ベルがそのゲート電圧よりもVTHP分高くなるとき、
すなわちVTHH+VTHP以上となるときに、選択的
にオン状態となり、制御電圧VLのレベルを低くしよう
とする。また、NチャンネルMOSFETQN5は、制
御電圧VLのレベルがそのゲート電圧よりもそのしきい
値電圧VTHH分低いとき、すなわち(VTHH+Vy
Hp ) −VTHN Jd下トfX&ときに、選択的
にオン状態となり、制御電圧VLのレベルを高(する、
つまり、Pチャンネル間O3FETのしきい値電圧VT
HPとNチャンネルMO3FETのしきい値電圧VTH
NがおなじVTHであるとすると、電源電圧Vccが所
定の電圧を超えた後の制御電圧VLのレベルは%VTH
HからVfHH+VTH(D、間となるように制御され
る。制御電圧VLが最も高(なるときの電圧VTHH+
VTHは、制御電圧VLの最大電圧VLs+axとされ
る。
THHとなり、またMO3FETQN5のゲート電圧は
VTHH+VTHP (ココテVyHpはPチャンネ
ル間O8FETのしきい値電圧)となる、したがって、
PチャンネルMO3FETQP3は、制御電圧vLのレ
ベルがそのゲート電圧よりもVTHP分高くなるとき、
すなわちVTHH+VTHP以上となるときに、選択的
にオン状態となり、制御電圧VLのレベルを低くしよう
とする。また、NチャンネルMOSFETQN5は、制
御電圧VLのレベルがそのゲート電圧よりもそのしきい
値電圧VTHH分低いとき、すなわち(VTHH+Vy
Hp ) −VTHN Jd下トfX&ときに、選択的
にオン状態となり、制御電圧VLのレベルを高(する、
つまり、Pチャンネル間O3FETのしきい値電圧VT
HPとNチャンネルMO3FETのしきい値電圧VTH
NがおなじVTHであるとすると、電源電圧Vccが所
定の電圧を超えた後の制御電圧VLのレベルは%VTH
HからVfHH+VTH(D、間となるように制御され
る。制御電圧VLが最も高(なるときの電圧VTHH+
VTHは、制御電圧VLの最大電圧VLs+axとされ
る。
このような制御電圧VLをそのゲートに受けるクランプ
MOSFETQN6及びQP5は、上記MOSFETQ
N5及びQP3と同様な機能を持つ、すなわち、これら
のクランプMO3FETQN6及びQP5のドレインは
、上記ワード線選択タイミング信号発生回路φx、Gの
伝送ゲートMOSFETQN7のゲートに結合される。
MOSFETQN6及びQP5は、上記MOSFETQ
N5及びQP3と同様な機能を持つ、すなわち、これら
のクランプMO3FETQN6及びQP5のドレインは
、上記ワード線選択タイミング信号発生回路φx、Gの
伝送ゲートMOSFETQN7のゲートに結合される。
したがワて、この伝送ゲートMO8FETQN7のゲー
ト電圧VCが制御電圧VLよりも低くなり、VL−VT
HN以下となると、NチャンネntMOSFETQN6
がオン状態となる。これにより、伝送ゲートMOSFE
TQN7のゲート容量がチャージされ、ゲート電圧VC
はVL Vn+s以下となることはない、一方、反転
遅延信号drgが論理ロウレベルとなり、Pチャンネル
MO3FETQP6がオン状態となると、MO3FET
QN7のセルフブースト効果によりてそのゲート電圧V
Cは押し上げられる。このゲート電圧VCがVL+VT
HP以上になると、Pチャンネル型のクランプMO8F
BTQP5がオン状態となる。これにより、伝送ゲート
MO3FETQN7のゲート容量はディスチャージされ
、ゲート電圧VCはVL+VTHP以上となることはな
い、つまり、エージング試験などにより回路の電源電圧
Vccが異常に高くされる場合でも、伝送ゲートMOS
FETQN7のゲート電圧VCは制御電圧VLの最大電
圧VLsaX+VTHP以上とならないように制限され
る。
ト電圧VCが制御電圧VLよりも低くなり、VL−VT
HN以下となると、NチャンネntMOSFETQN6
がオン状態となる。これにより、伝送ゲートMOSFE
TQN7のゲート容量がチャージされ、ゲート電圧VC
はVL Vn+s以下となることはない、一方、反転
遅延信号drgが論理ロウレベルとなり、Pチャンネル
MO3FETQP6がオン状態となると、MO3FET
QN7のセルフブースト効果によりてそのゲート電圧V
Cは押し上げられる。このゲート電圧VCがVL+VT
HP以上になると、Pチャンネル型のクランプMO8F
BTQP5がオン状態となる。これにより、伝送ゲート
MO3FETQN7のゲート容量はディスチャージされ
、ゲート電圧VCはVL+VTHP以上となることはな
い、つまり、エージング試験などにより回路の電源電圧
Vccが異常に高くされる場合でも、伝送ゲートMOS
FETQN7のゲート電圧VCは制御電圧VLの最大電
圧VLsaX+VTHP以上とならないように制限され
る。
第3図には、ワード線選択タイミング信号発生回路φx
Gの一実施例のタイミング図が示されている0次に、こ
の第3図及び第1図をもとに、ワード線選択タイミング
信号発生回路φxGの動作の概要を説明する。
Gの一実施例のタイミング図が示されている0次に、こ
の第3図及び第1図をもとに、ワード線選択タイミング
信号発生回路φxGの動作の概要を説明する。
前述のように、このダイナ°ミック型RAMが非選択状
態とされるとき、内部制御信号ragは論理ロウレベル
とされ、プリチャージ信号pcは論理ハイレベルとされ
る。また、反転遅延信号ττT及びdr2はともに論理
ハイレベルとされる。
態とされるとき、内部制御信号ragは論理ロウレベル
とされ、プリチャージ信号pcは論理ハイレベルとされ
る。また、反転遅延信号ττT及びdr2はともに論理
ハイレベルとされる。
これにより、ワード線選択タイミング信号発生回路φx
Gでは、NチャンネルMO3FETQN8゜QN9.Q
NIO及びQNIIが一斉にオン状態となり、ブースト
容1iicpの一方の電極の電圧Vpをロウレベルとし
、またその他方の電極の電圧をハイレベルにプリチャー
ジする。これにより、ブースト容量cpの他方の電極の
電圧は、はぼVCC−VTHNとなる。PチャンネルM
O3FETQP6.QP7はともにオフ状態となる。ま
た、反転遅延信号drlの論理ハイレベルによりて、N
チャンネルMOSFETQN13がオン状態となり、こ
のワード線選択タイミング信号発生回路φxGの出力信
号すなわちワード線選択タイミング信号φXを、回路の
接地電位のようなロウレベルとする。
Gでは、NチャンネルMO3FETQN8゜QN9.Q
NIO及びQNIIが一斉にオン状態となり、ブースト
容1iicpの一方の電極の電圧Vpをロウレベルとし
、またその他方の電極の電圧をハイレベルにプリチャー
ジする。これにより、ブースト容量cpの他方の電極の
電圧は、はぼVCC−VTHNとなる。PチャンネルM
O3FETQP6.QP7はともにオフ状態となる。ま
た、反転遅延信号drlの論理ハイレベルによりて、N
チャンネルMOSFETQN13がオン状態となり、こ
のワード線選択タイミング信号発生回路φxGの出力信
号すなわちワード線選択タイミング信号φXを、回路の
接地電位のようなロウレベルとする。
ダイナミック型RAMが選択状態になると、まずプリチ
ャージ信号pcが論理ロウレベルとなり、つづいて内部
制御信号rasが論理ハイレベルになる。これにより、
やや遅れて反転遅延信号drTが論理ロウレベルとなり
、さらに少し遅れて反転遅延信号dr2が論理ロウレベ
ルとなる。
ャージ信号pcが論理ロウレベルとなり、つづいて内部
制御信号rasが論理ハイレベルになる。これにより、
やや遅れて反転遅延信号drTが論理ロウレベルとなり
、さらに少し遅れて反転遅延信号dr2が論理ロウレベ
ルとなる。
ワード線選択タイミング信号発生回路φxGでは、プリ
チャージ信号pcが論理ロウレベルとなることで、Nチ
ャンネルMO3FETQN8.QNIO及びQNIIが
オフ状態となり、プリチャージ動作を停止する0次に、
反転遅延信号「7了が1余理ロウレベルとなることで、
MO3FETQN13がオフ状態となり、代わってPチ
ャンネルMOSFETQP7がオン状態となる。さらに
、すこし遅れて反転遅延信号dr2が論理ロウレベルと
なることで、MOSFETQN9がオフ状態となり、代
わってPチャンネルMOSFETQP6がオン状態とな
る。これにより、伝送ゲートMO8FETQN7を介し
て、ブースト容量Cpの一方の電極の電圧Vpは、ハイ
レベルとなる。ところが、前述のように、伝送ゲートM
O3FETQN7のゲート電圧VCは、そのレベルが制
御電圧VLに従って制限されるため、ブースト容量Cp
のブースト電圧VpはVC−VTHNまでしか上昇しな
い、したがって、ブースト電圧Vpの最大電圧は、(V
Lsax +VrHp ) VTHNすなわちほぼ
VL−axとなる。また、このとき、伝送ゲートMOS
FETQN7のセルフブースト効果によッテM OS
F E T Q N 7 (7)ゲート電圧VCがブー
ストされるが、制御電圧VLがクランプMOSFETQ
N6及びQP5のゲートに供給されていることから、こ
のブーストされるゲート電圧VCによってレベル制御回
路LVCの動作特性が影響を受けることはない。
チャージ信号pcが論理ロウレベルとなることで、Nチ
ャンネルMO3FETQN8.QNIO及びQNIIが
オフ状態となり、プリチャージ動作を停止する0次に、
反転遅延信号「7了が1余理ロウレベルとなることで、
MO3FETQN13がオフ状態となり、代わってPチ
ャンネルMOSFETQP7がオン状態となる。さらに
、すこし遅れて反転遅延信号dr2が論理ロウレベルと
なることで、MOSFETQN9がオフ状態となり、代
わってPチャンネルMOSFETQP6がオン状態とな
る。これにより、伝送ゲートMO8FETQN7を介し
て、ブースト容量Cpの一方の電極の電圧Vpは、ハイ
レベルとなる。ところが、前述のように、伝送ゲートM
O3FETQN7のゲート電圧VCは、そのレベルが制
御電圧VLに従って制限されるため、ブースト容量Cp
のブースト電圧VpはVC−VTHNまでしか上昇しな
い、したがって、ブースト電圧Vpの最大電圧は、(V
Lsax +VrHp ) VTHNすなわちほぼ
VL−axとなる。また、このとき、伝送ゲートMOS
FETQN7のセルフブースト効果によッテM OS
F E T Q N 7 (7)ゲート電圧VCがブー
ストされるが、制御電圧VLがクランプMOSFETQ
N6及びQP5のゲートに供給されていることから、こ
のブーストされるゲート電圧VCによってレベル制御回
路LVCの動作特性が影響を受けることはない。
ブースト容RCpの他方の電極の電圧は、ブースト電圧
Vpによって押し上げられ、はぼVcc+VC−2・v
rsNとなる。この電圧は制御電圧VLに従って変動す
るが、通常その値は、例えばワード線選択タイミング信
号φXの容量性負荷などによってチャージシェアされ、
例えば+8vとなる。また、ワード線選択タイミング信
号φXの最大電圧は、Vcc+ V Lvaax −V
THNとなる。前述のように、このワード線選択タイミ
ング信号φXは、MOSFETQP7を介して、1次ロ
ウアドレスデコーダRDCR1に供給される。
Vpによって押し上げられ、はぼVcc+VC−2・v
rsNとなる。この電圧は制御電圧VLに従って変動す
るが、通常その値は、例えばワード線選択タイミング信
号φXの容量性負荷などによってチャージシェアされ、
例えば+8vとなる。また、ワード線選択タイミング信
号φXの最大電圧は、Vcc+ V Lvaax −V
THNとなる。前述のように、このワード線選択タイミ
ング信号φXは、MOSFETQP7を介して、1次ロ
ウアドレスデコーダRDCR1に供給される。
以上のように、この実施例のダイナミック型RAMのタ
イミング制御回路TCのワード線選択タイミング信号発
生回路φxGには、反転遅延信号「71を伝達す!MO
3FETQP6とブースト容量Cpとの間に、伝送ゲー
トMOSFETQN7が設けられる。また、この伝送ゲ
ートMOSFETQN7のゲートと回路の電源電圧及び
接地電位との間には、そのゲートにレベル制御回路LV
Cによって形成される制御電圧VLを受けるNチャンネ
ル型及びPチャンネル型のクランプMOSFETQN6
及びQP5がそれぞれ設けられる。
イミング制御回路TCのワード線選択タイミング信号発
生回路φxGには、反転遅延信号「71を伝達す!MO
3FETQP6とブースト容量Cpとの間に、伝送ゲー
トMOSFETQN7が設けられる。また、この伝送ゲ
ートMOSFETQN7のゲートと回路の電源電圧及び
接地電位との間には、そのゲートにレベル制御回路LV
Cによって形成される制御電圧VLを受けるNチャンネ
ル型及びPチャンネル型のクランプMOSFETQN6
及びQP5がそれぞれ設けられる。
この制御電圧VLは、電源電圧VCCが所定の電圧以下
であるとき電源電圧Vccとともに上昇され、また電源
電圧Vccが所定の電圧を超えるときその最大電圧VL
maxで制限される。このため、ブースト容量Cpに与
えられるブースト電圧Vpは、レベル制御回路LVCの
制御電圧Vt、に影響を与x ルコトfx <、VLm
ax +VTHP VTHNすなわちほぼVLsax
にクランプされる。これにより、例えばエージング試験
などによって回路の電源電圧Vccが異常に高くされる
場合でも、ワード線選択タイミング信号φXの最大電圧
はVcc+VL■aX−VTHNを超えることはないた
め、高電圧による素子破壊を防止できるものである。
であるとき電源電圧Vccとともに上昇され、また電源
電圧Vccが所定の電圧を超えるときその最大電圧VL
maxで制限される。このため、ブースト容量Cpに与
えられるブースト電圧Vpは、レベル制御回路LVCの
制御電圧Vt、に影響を与x ルコトfx <、VLm
ax +VTHP VTHNすなわちほぼVLsax
にクランプされる。これにより、例えばエージング試験
などによって回路の電源電圧Vccが異常に高くされる
場合でも、ワード線選択タイミング信号φXの最大電圧
はVcc+VL■aX−VTHNを超えることはないた
め、高電圧による素子破壊を防止できるものである。
以上の本実施例に示されるように、この発明を昇圧回路
を含むダイナミック型RAMに適用した場合、次のよう
な効果が得られる。すなわち、(1)昇圧回路のブース
ト容量とタイミング発生部との間に伝送ゲートMOSF
ETを設け、この伝送ゲートMOSFETのゲートと回
路の電源電圧及び回路の接地電位との間にそのゲートに
所定の制御電圧を受けるNチャンネル型及びPチャンネ
ル型のクランプMOSFETをそれぞれ設けることで、
伝送ゲートMOSFETのゲート電圧を制御電圧に従う
て制限することができるという効果が得られる。
を含むダイナミック型RAMに適用した場合、次のよう
な効果が得られる。すなわち、(1)昇圧回路のブース
ト容量とタイミング発生部との間に伝送ゲートMOSF
ETを設け、この伝送ゲートMOSFETのゲートと回
路の電源電圧及び回路の接地電位との間にそのゲートに
所定の制御電圧を受けるNチャンネル型及びPチャンネ
ル型のクランプMOSFETをそれぞれ設けることで、
伝送ゲートMOSFETのゲート電圧を制御電圧に従う
て制限することができるという効果が得られる。
(2)上記(1)項において、レベル制御回路LVCの
制御電圧VLはクランプMOSFETのゲートに供給さ
れるため、クランプMO8FETの一方がオン状態とな
りそのコンダクタンスが大きく変化した場合tも、制御
電圧を形成するレベル制御回路はその動作特性に影響を
受けることがな(、昇圧回路の昇圧レベルの制限動作が
安定化できるという効果が得られる。
制御電圧VLはクランプMOSFETのゲートに供給さ
れるため、クランプMO8FETの一方がオン状態とな
りそのコンダクタンスが大きく変化した場合tも、制御
電圧を形成するレベル制御回路はその動作特性に影響を
受けることがな(、昇圧回路の昇圧レベルの制限動作が
安定化できるという効果が得られる。
(3)上記制御電圧を、回路の電源電圧が所定の電圧以
下であるときには電源電圧とともに上昇させまた回路の
電源電圧が所定の電圧を超えるとき設定された電圧でク
ランプすることにょワて、例えばエージング試験などに
よって回路の電源電圧が異常に高い電圧とされた場合で
も、昇圧レベルを制限し、高電圧による素子破壊を防止
することができるという効果が得られる。
下であるときには電源電圧とともに上昇させまた回路の
電源電圧が所定の電圧を超えるとき設定された電圧でク
ランプすることにょワて、例えばエージング試験などに
よって回路の電源電圧が異常に高い電圧とされた場合で
も、昇圧レベルを制限し、高電圧による素子破壊を防止
することができるという効果が得られる。
(嚇上記(1)項〜(3)項により、信頼性の高い高集
積のダイナミック型RAMなどの半導体集積回路装置を
提供できるという効果が得られる。
積のダイナミック型RAMなどの半導体集積回路装置を
提供できるという効果が得られる。
以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図の実施
例において、レベル制御回路LVCに設けられるクラン
プMOSFETQN6及びQP5のゲートには共通の制
御電圧VLを供給しているが、この制御電圧VLに従っ
て形成され近似した電圧とされる個別の制御電圧をそれ
ぞれのゲートに与えることで、伝送ゲートMOSFET
QN7のゲート電圧VCの変動幅を小さくしてもよい、
また、レベル制御回路LVCは、非選択状態における低
消費電力化を図る意味から、チップ選択時において選択
的に動作状態とされるものであってもよい、制御電圧V
Lの最大電圧VLsaxは、例えばヒエーズ手段等を用
いることにより個々の製品の特性に応じ、た適当な値に
調整しうるものであってもよい、また、ワード線選択タ
イミング信号発生回路φxGの出力端子に、昇圧時のレ
ベルを補償するための電圧補充回路を設けてもよい、さ
らに、第1図のタイミング制御回路TCの具体的な回路
構成や、第2図のダイナミック型RAMの回路ブロック
構成及び制御信号やアドレス信号の組み合わせなど、種
々の実施形態を採りうる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない0例えば、第1図の実施
例において、レベル制御回路LVCに設けられるクラン
プMOSFETQN6及びQP5のゲートには共通の制
御電圧VLを供給しているが、この制御電圧VLに従っ
て形成され近似した電圧とされる個別の制御電圧をそれ
ぞれのゲートに与えることで、伝送ゲートMOSFET
QN7のゲート電圧VCの変動幅を小さくしてもよい、
また、レベル制御回路LVCは、非選択状態における低
消費電力化を図る意味から、チップ選択時において選択
的に動作状態とされるものであってもよい、制御電圧V
Lの最大電圧VLsaxは、例えばヒエーズ手段等を用
いることにより個々の製品の特性に応じ、た適当な値に
調整しうるものであってもよい、また、ワード線選択タ
イミング信号発生回路φxGの出力端子に、昇圧時のレ
ベルを補償するための電圧補充回路を設けてもよい、さ
らに、第1図のタイミング制御回路TCの具体的な回路
構成や、第2図のダイナミック型RAMの回路ブロック
構成及び制御信号やアドレス信号の組み合わせなど、種
々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型RA
Mのワード線選択タイミング信号の昇圧回路に通用した
場合について説明したが、それに限定されるものではな
く、例えば、ダイナミック型RA・Mの他の昇圧回路や
、その他や各種の半導体集積回路装置に用いられる昇圧
回路にも適用できる0本発明は、少なくともブースト容
量とクランプ用の伝送ゲートMOSFETを併用する昇
圧回路及びこのような昇圧回路を含む半導体集積回路装
置に広く通用できる。
をその背景となった利用分野であるダイナミック型RA
Mのワード線選択タイミング信号の昇圧回路に通用した
場合について説明したが、それに限定されるものではな
く、例えば、ダイナミック型RA・Mの他の昇圧回路や
、その他や各種の半導体集積回路装置に用いられる昇圧
回路にも適用できる0本発明は、少なくともブースト容
量とクランプ用の伝送ゲートMOSFETを併用する昇
圧回路及びこのような昇圧回路を含む半導体集積回路装
置に広く通用できる。
〔発明の効果]
本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、昇圧回路のブースト容量とタイミング発
生部との間に伝送ゲートMO3FET−t−設け、この
伝送ゲートMOSFETのゲートと回路の電源電圧及び
回路の接地電位との間にそのゲートに所定の制御電圧を
受けるNチヤンネル型及びPチャンネル型のクランプM
O5FETをそれぞれ設けることで、伝送ゲートMO
SFETのゲート電圧を制御電圧に従ワて制限し、制御
電圧を形成するレベル制御回路に影響を与えることなく
、昇圧回路の昇圧レベルを制限できるため、例えばエー
ジング試験などによって回路の電源電圧が異品に高くさ
れる場合でも、昇圧レベルを安定して制限し、高電圧に
よる素子破壊を防止することができるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、昇圧回路のブースト容量とタイミング発
生部との間に伝送ゲートMO3FET−t−設け、この
伝送ゲートMOSFETのゲートと回路の電源電圧及び
回路の接地電位との間にそのゲートに所定の制御電圧を
受けるNチヤンネル型及びPチャンネル型のクランプM
O5FETをそれぞれ設けることで、伝送ゲートMO
SFETのゲート電圧を制御電圧に従ワて制限し、制御
電圧を形成するレベル制御回路に影響を与えることなく
、昇圧回路の昇圧レベルを制限できるため、例えばエー
ジング試験などによって回路の電源電圧が異品に高くさ
れる場合でも、昇圧レベルを安定して制限し、高電圧に
よる素子破壊を防止することができるものである。
図面の簡単な説明
第1図は、この発明が通用されたダイナミック型RAM
のタイミング制御回路のワード線選択タイミング信号発
生回路及びレベル制御回路の一実施例を示す回路図、 第2図は、第1図のタイミング制御回路を含むダイナミ
ック型RAMの一実施例を示す回路プロンク図、 第3図は、第1図のタイミング制御回路のワード線選択
タイミングfδ号発生回路の一実施例を示すタイミング
図、 第4図は、第1図のタイミング制御回路のレベル制御回
路の一実施例を示す出力特性図、第5図は、この発明に
先立って本願宛咽者等が開発したダイナミック型RAM
のタイミング制御回路のワード線選択タイミング信号発
生回路及びレベル制御回路の回路図である。 TC・・・タイミング制御回路、φxG・・・ワード線
選択タイミング信号発生回路、LVC・・・レベル制御
回路、Cp・・・ブースト容量、QPI〜QP7・・・
PチャンネルMOSFET。 QNI−QNI5・・・NチャンネルMO3FET、N
l−N6・・・インバータ回路。 Cs・・・情報蓄積用キャパシタ、Qm・・・アドレス
選択用MOSFETSM−ARY・・・メモリアレイ、
PC・・・プリチャージ回路、SA・・・センスアンプ
、U S A O” U S A n・・・センスアン
プ単位回路、RDCRl・・・1次ロウアドレスデコー
ダ、RDCR2・・・2次ロウアドレスデコーダ、UD
CR20〜UDCR2k・・・2次ロウアドレスデコー
ダ単位回路、CDCR・・・カラムアドレスデコーダ、
RADB・・・ロウアドレスバッファ、AMX・・・ア
ドレスマルチプレクサ、CADB・・・カラムアドレス
デコーダ、MA・・・メインア゛ンプ、DOB・・・デ
ータ出カバソファ、DIB・・・データ人カバソファ、
REFC・・・リフレッシュアドレスカウンタ。 Q1〜QIO・・・PチャンネルMOSFET。 Qll−Q51・・・NチャンネルMO3FET。 NDI〜ND2・・・インバータ回路。 第 1 図 笛 3 図 第4vA −一一−Vcc(v] wg5図
のタイミング制御回路のワード線選択タイミング信号発
生回路及びレベル制御回路の一実施例を示す回路図、 第2図は、第1図のタイミング制御回路を含むダイナミ
ック型RAMの一実施例を示す回路プロンク図、 第3図は、第1図のタイミング制御回路のワード線選択
タイミングfδ号発生回路の一実施例を示すタイミング
図、 第4図は、第1図のタイミング制御回路のレベル制御回
路の一実施例を示す出力特性図、第5図は、この発明に
先立って本願宛咽者等が開発したダイナミック型RAM
のタイミング制御回路のワード線選択タイミング信号発
生回路及びレベル制御回路の回路図である。 TC・・・タイミング制御回路、φxG・・・ワード線
選択タイミング信号発生回路、LVC・・・レベル制御
回路、Cp・・・ブースト容量、QPI〜QP7・・・
PチャンネルMOSFET。 QNI−QNI5・・・NチャンネルMO3FET、N
l−N6・・・インバータ回路。 Cs・・・情報蓄積用キャパシタ、Qm・・・アドレス
選択用MOSFETSM−ARY・・・メモリアレイ、
PC・・・プリチャージ回路、SA・・・センスアンプ
、U S A O” U S A n・・・センスアン
プ単位回路、RDCRl・・・1次ロウアドレスデコー
ダ、RDCR2・・・2次ロウアドレスデコーダ、UD
CR20〜UDCR2k・・・2次ロウアドレスデコー
ダ単位回路、CDCR・・・カラムアドレスデコーダ、
RADB・・・ロウアドレスバッファ、AMX・・・ア
ドレスマルチプレクサ、CADB・・・カラムアドレス
デコーダ、MA・・・メインア゛ンプ、DOB・・・デ
ータ出カバソファ、DIB・・・データ人カバソファ、
REFC・・・リフレッシュアドレスカウンタ。 Q1〜QIO・・・PチャンネルMOSFET。 Qll−Q51・・・NチャンネルMO3FET。 NDI〜ND2・・・インバータ回路。 第 1 図 笛 3 図 第4vA −一一−Vcc(v] wg5図
Claims (1)
- 【特許請求の範囲】 1、所定のタイミング信号を形成するタイミング発生回
路と、その一方の電極にプリチャージ回路が設けられる
ブースト容量と、上記タイミング発生回路の出力端子と
上記ブースト容量の他方の電極との間に設けられる伝送
ゲートMOSFETと、上記伝送ゲートMOSFETの
ゲートと回路の電源電圧との間に設けられそのゲートに
第1の制御電圧又はこの第1の制御電圧に従って形成さ
れる第2の制御電圧を受けるNチャンネル型の第1のM
OSFETと、上記伝送ゲートMOSFETのゲートと
回路の接地電位との間に設けられそのゲートに上記第1
の制御電圧又はこの第1の制御電圧に従って形成される
第3の制御電圧を受けるPチャンネル型の第2のMOS
FETとを含む昇圧回路を具備することを特徴とする半
導体集積回路装置。 2、上記第1の制御電圧は、回路の電源電圧が所定の電
圧以下であるときに回路の電源電圧とともに上昇され、
回路の電源電圧が所定の電圧以上となるときに設定され
た電圧でクランプされることを特徴とする特許請求の範
囲第1項記載の半導体集積回路装置。 3、上記半導体集積回路装置はダイナミック型RAMで
あり、上記昇圧回路は、メモリアレイのワード線選択に
用いられその論理ハイレベルが回路の電源電圧以上に高
くされるワード線選択タイミング信号を形成するもので
あることを特徴とする特許請求の範囲第1項又は第2項
記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62014059A JPS63183689A (ja) | 1987-01-26 | 1987-01-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62014059A JPS63183689A (ja) | 1987-01-26 | 1987-01-26 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63183689A true JPS63183689A (ja) | 1988-07-29 |
Family
ID=11850516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62014059A Pending JPS63183689A (ja) | 1987-01-26 | 1987-01-26 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63183689A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0417191A (ja) * | 1990-05-11 | 1992-01-21 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
KR100242716B1 (ko) * | 1996-04-12 | 2000-02-01 | 윤종용 | 전압승압회로 |
-
1987
- 1987-01-26 JP JP62014059A patent/JPS63183689A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0417191A (ja) * | 1990-05-11 | 1992-01-21 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
US5568436A (en) * | 1990-05-11 | 1996-10-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of screening the same |
KR100242716B1 (ko) * | 1996-04-12 | 2000-02-01 | 윤종용 | 전압승압회로 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
USRE37176E1 (en) | Semiconductor memory | |
US4449207A (en) | Byte-wide dynamic RAM with multiplexed internal buses | |
US7154808B2 (en) | Semiconductor memory device for simultaneously testing blocks of cells | |
US6297999B2 (en) | Semiconductor memory device and method for setting stress voltage | |
US6205069B1 (en) | Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof | |
US5590080A (en) | Dynamic random access memory with variable sense-amplifier drive capacity | |
US6496403B2 (en) | Semiconductor memory device | |
JPH02206087A (ja) | 半導体記憶装置 | |
US5323345A (en) | Semiconductor memory device having read/write circuitry | |
KR950009074B1 (ko) | 다이너믹형 반도체 기억장치 | |
US4598389A (en) | Single-ended CMOS sense amplifier | |
US4564925A (en) | Semiconductor memory | |
CN110326044B (zh) | 输入缓冲器电路 | |
JP2003196982A (ja) | 半導体記憶装置 | |
US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
JPH09180435A (ja) | 半導体記憶装置 | |
KR0132006B1 (ko) | 반도체 메모리 장치 | |
US7036056B2 (en) | Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance | |
US6781894B2 (en) | Semiconductor memory device achieving fast random access | |
US6519193B2 (en) | Semiconductor integrated circuit device having spare word lines | |
JPS63183689A (ja) | 半導体集積回路装置 | |
JP3284036B2 (ja) | 半導体集積回路装置 | |
US6697292B1 (en) | Semiconductor memory device capable of changing the selection order of sense amplifiers | |
JPS63183687A (ja) | 半導体記憶装置 | |
JPH04238193A (ja) | 半導体記憶装置 |