KR950021672A - 부하로 동작하는 박막트랜지스터를 가진 정적 램 - Google Patents

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Abstract

본 발명의 SRAM셀은 제1노드(N1)에 접속된 입력 및 제2노드(N2)에 접속된 출력을 가지는 두개의 교차 결합 인버터를 포함하는데, 각 인버터는 제1도전형의 부하 TFT(QP1,QP2)및 제2전도형의 구동 MOS트랜지스터(Qd1,Qd2)를 가지며, 각 TFT의 드레인이 접속 플러그(21a, 21b)를 통해 상기 제1 및 제2노드중 대응하는 하나에 접속된다.

Description

부하로 동작하는 박막트랜지스터를 가진 정적 램
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 SRAM셀의 일실시예를 도시하는 평면도,
제6도는 제5도의 SRAM셀의 횡단면도,
제7도는 제5도의 접속 플러그의 부분 절단 사시도,
제8도는 제5도의 SRAM셀의 등가 회로도.

Claims (10)

  1. 정적 램(RAM)장치로서, 제1및 제2전원 라인(Vcc, Vss); 제1및 제2노드(N1, N2); 상기 제1전원 라인과 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1); 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2); 상기 제1노드와 제2전원 라인 사이에 접속된 제1구동 MOS 트랜지스터(Qd1); 상기 제2노드와 제2전원 라인 사이에 접속된 제2구동 MOS트랜지스터(Qd2); 상기 제1부하 박막 트랜지스터의 드레인과 제1노드 사이에 접속된 제1접속 플러그(21a); 및 상기 제2부하 박막 트랜지스터의 드레인과 제2노드 사이에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  2. 제1항에 있어서, 상기 제1및 제2접속 플러그는 각기 제1및 제2교차 접속 라인으로서 가능하며; 상기 제1차교차 접속 라인은 상기 제1노드와 상기 제2무하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이에 접속되며; 상기 제2교차 접속 라인은 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 제1구동 MOS트랜지스터의 게이트 사이에 접속되는 것을 특징으로 하는 정적 램 장치.
  3. 정적 램 장치로서, 제1및 제2전원 라인(Vcc,Vss), 제 1및 제2노드(N1,N2), 상기 제1전원 라인과 상기 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1), 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하박막트랜지스터(Qp2), 상기제1노드와 상기전원라인 사이에 접속된 제1구동MOS 트랜지스터(Qd1), 상기 제2노드와 상기 전원 라인 사이에 접속된 제2구동 MOS트랜지스터(Qd2), 상기 제1노드와 상기 제2부하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이의 제1교차 접속 라인, 및 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 상기 제1구동 MOS트랜지스터의 게이트 사이의 제2교차 접속 라인을 포함하는 정적 램 장치에 있어서, 제1전도형의 반도체 기판(2); 상기 반도체 기판내에 형성되며, 각기 제1및 제2노드로서 기능하는 제1전도형과 반대의 제2전도형을 갖는 제1및 제2불순물 영역(10e, 10f); 상기 반도체 기판위에 형성되며, 상기 제1및 제2박막 트랜지스터의 소스/채널/드레인 영역으로서 각각 기능하는 제1및 제2전도층(17a,17b); 상기 제1전도층과 제1노드 사이에 접속된 제1접속 플러그(21a); 및 상기 제2전도층과 제2노드 사이에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  4. 제3항에 있어서, 상기 제1및 제2접속 플러그는 제1및 제2교차 접속 라인으로서 각각 기능하는 것을 특징으로 하는 정적 램 장치.
  5. 정적 램 장치로서, 제1및 제2전원 라인(Vcc,Vss), 제1및 제2노드(N1,N2), 상기 제1전원 라인과 상기 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1).상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2), 상기 제1노드와 상기 전원 라인 사이에 접속된 제1구동 MOS트랜지스터(Qd1),상기 제2노드와 상기 전원 라인 사이에 접속된 제2구동 MOS트랜지스터(Qd2), 상기 제1노드와 상기 제2부하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이의 제1교차 접속 라인 및 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 상기 제1구동 MOS트랜지스터의 게이트 사이의 제2교차 접속 라인을 포함하는 정적 램 장치에 있어서, 제1전도형의 반도체 기판(2); 상기 반도체 기판내에 형성되며, 각기 제1및 제2노드로서 기능하는 제1전도형과 반대의 제2전도형을 갖는 제1 및 제2불순물 영역(10e, 10f); 상비 반도체 기판위에 형성되며, 상기 제1및 제2구동 MOS 트랜지스터의 게이트 전극으로서 각각 기능하는 제1및 제2전도층(7c, 7d); 상기 제1및 제2전도층 위에 형성되며, 상기 제1및 제2박막 트랜지스터의 소스/채널 드레인 영역으로서 각각 기능하는 제3및 제4전도층(17a, 17b); 상기 제1불순물 영역과 제1및 제3전도층에 접속된 제1접속 플러그(21a); 및 상기 제2불순물 영역과 제2및 제4전도층에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  6. 제5항에 있어서, 상기 제1및 제2접속 플러그는 각기 제1및 제2교차 접속 라인으로서 기능하는 것을 특징으로 하는 정적 램 장치.
  7. 정적 램 장치로서, 제1및 제2전원 라인(VCc, Vss), 제1및 제2노드(N1, N2), 상기 제1전원 라인과 상기 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1), 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2), 상기 제1노드와 상기 전원 라인 사이에 접속된 제1구동 MOS 트랜지스터(Qd1), 상기 제2노드와 상기 전원 라인 사이에 접속된 제2구동 MOS트랜지스터(Qd2), 상기 제1노드와 상기 제2부하박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이의 제1교차 접속 라인, 및 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 상기 제1구동 MOS트랜지스터의 게이트 사이의 제2교차 접속 라인을 포함하는 정적 램 장치에 있어서, 제1전도형의 반도체 기판(2); 상기 반도체 기판내에 형성되며, 각기 제1및 제2노드로서 기능하는 제1전도형과 반대의 제2전도형을 갖는 제1및 제2불순물 영역(10e, 10f); 상기 반도체 기판 위에 형성되며, 상기 제1및 제2구동 MOS트랜지스터의 게이트 전극으로서 각각 기능하는 제1및 제2전도층(7c,7d); 상기 제1및 제2전도층 위에 형성되며, 상기 제1및 제2박막 트랜지스터의 게이트 전극으로서 각각 기능하는 제3및 제4전도층(15a,15b); 상기 제1및 제2전도층 위에 형성되며, 상기 제1및 제2박막 트랜지스터의 소스/채널/드레인 영역으로서 각각 기능하는 제5및 제6전도층(17a,17b); 및 상기 제1불순물 영역, 상기 제1, 제4및 제5전도층에 접속된 제1접속 플러그(21a); 상기 제2불순물 영역, 상기 제2, 제3및 제6전도층에 접속된 제1접속 플러그(21a); 상기 제2불순물 영역, 상기 제2, 제3및 제6전도층에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  8. 제7항에 있어서, 상기 제3및 제4전도층은 상기 제5및 제6전도층 아래에 있는 것을 특징으로 하는 정적 램 장치.
  9. 제7항에 있어서, 상기 제3및 제4전도층은 제5및 제6전도층 위에 있는 것을 특징으로 하는 정적 램 장치.
  10. 제7항에 있어서, 상기 제1및 제2접속 플러그는 각각 제1및 제2교차 접속 라인으로서 가능하는 것을 특징으로 하는 정적 램 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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