KR20190026589A - 에칭 방법 - Google Patents

에칭 방법 Download PDF

Info

Publication number
KR20190026589A
KR20190026589A KR1020180102762A KR20180102762A KR20190026589A KR 20190026589 A KR20190026589 A KR 20190026589A KR 1020180102762 A KR1020180102762 A KR 1020180102762A KR 20180102762 A KR20180102762 A KR 20180102762A KR 20190026589 A KR20190026589 A KR 20190026589A
Authority
KR
South Korea
Prior art keywords
gas
workpiece
silicon
film
etching
Prior art date
Application number
KR1020180102762A
Other languages
English (en)
Other versions
KR102626802B1 (ko
Inventor
유 나가토모
요시히데 키하라
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190026589A publication Critical patent/KR20190026589A/ko
Application granted granted Critical
Publication of KR102626802B1 publication Critical patent/KR102626802B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32715Workpiece holder
    • H01J37/32724Temperature
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/002Cooling arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332Coating
    • H01J2237/3321CVD [Chemical Vapor Deposition]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

실리콘 함유막의 에칭에 대한 내성이 뛰어난 마스크의 보호를 가능하게 하는 에칭 방법을 제공한다. 일실시 형태의 에칭 방법은, 챔버 본체 내에 피가공물이 배치된 상태에서 실행된다. 에칭 방법은, 피가공물 상에 텅스텐막을 형성하는 공정과, 피가공물의 실리콘 함유막을 에칭하는 공정을 포함한다. 텅스텐막을 형성하는 공정은, 피가공물에, 텅스텐을 함유하는 전구체 가스를 공급하는 공정과, 피가공물 상의 전구체에 수소의 활성종을 공급하기 위하여, 수소 가스의 플라즈마를 생성하는 공정을 포함한다. 실리콘 함유막을 에칭하는 공정에서는, 챔버 본체 내에서 불소, 수소 및 탄소를 포함하는 처리 가스의 플라즈마가 생성된다.

Description

에칭 방법 {ETCHING METHOD}
본 개시된 실시 형태는 에칭 방법에 관한 것이다.
전자 디바이스의 제조에 있어서는, 플라즈마에 의한 실리콘 함유막의 에칭이 행해지고 있다. 실리콘 함유막은 산화 실리콘, 질화 실리콘과 같은 실리콘 함유 재료로 형성되어 있다. 예를 들면, 삼차원 구조를 가지는 NAND형 플래시 메모리의 제조에 있어서는, 실리콘 함유막으로서, 교호로 적층된 복수의 실리콘 산화막 및 복수의 실리콘 질화막을 포함하는 다층막의 에칭이 행해지고 있다. 실리콘 함유막의 에칭에서는, 마스크로서, 아몰퍼스 카본과 같은 탄소를 함유하는 마스크가 이용되고 있다. 마스크에는 개구가 형성되어 있다.
다층막의 에칭에 대해서는 특허 문헌 1에 기재되어 있다. 특허 문헌 1에 기재된 에칭에서는, 하이드로 플루오르카본 가스의 플라즈마가 생성되고, 플라즈마로부터의 불소의 활성종에 의해, 다층막이 에칭된다. 다층막의 에칭 중에는, 마스크 상에 탄소를 함유하는 퇴적물이 형성되고, 당해 퇴적물에 의해 마스크가 보호된다.
미국특허출원명세서 제2013/0059450호
상술한 다층막 및 단일의 실리콘 산화막과 같은 실리콘 함유막에, 높은 애스펙트비의 개구를 형성하는 것 또는 깊은 개구를 형성하는 것이 요구되고 있다. 이러한 개구를 실리콘 함유막에 형성하기 위해서는, 당해 실리콘 함유막의 에칭 중에 에칭 내성이 보다 뛰어난 마스크의 보호가 필요해진다.
일태양에 있어서는, 실리콘 함유막의 에칭 방법이 제공된다. 실리콘 함유막은 단일의 실리콘 산화막, 또는 교호로 적층된 복수의 실리콘 산화막 및 복수의 실리콘 질화막을 가진다. 에칭 방법은, 실리콘 함유막을 가지는 피가공물이 플라즈마 처리 장치의 챔버 본체 내에 배치된 상태에서 실행된다. 피가공물은 실리콘 함유막 상에 마련된 마스크를 더 가진다. 마스크는 탄소를 함유하고, 마스크에는 개구가 형성되어 있다. 이 에칭 방법은, 피가공물 상에 텅스텐막을 형성하는 공정과, 실리콘 함유막을 에칭하는 공정을 포함한다. 텅스텐막을 형성하는 공정은, 피가공물 상에 텅스텐을 함유하는 전구체를 퇴적시키기 위하여, 피가공물에, 텅스텐을 함유하는 전구체 가스를 공급하는 공정과, 피가공물 상의 전구체에 수소의 활성종을 공급하기 위하여, 수소 가스의 플라즈마를 생성하는 공정을 포함한다. 실리콘 함유막을 에칭하는 공정에서는, 실리콘 함유막을 에칭하기 위하여 챔버 본체 내에서 불소, 수소 및 탄소를 포함하는 처리 가스의 플라즈마가 생성된다.
일태양에 따른 에칭 방법에서는, 텅스텐막이 마스크 상에 형성된다. 따라서, 에칭 중에 마스크는, 탄소 함유 물질보다 에칭 내성이 뛰어난 재료로 보호된다. 그런데, 플라즈마를 이용하지 않는 원자층 퇴적법에 따르는 텅스텐막의 형성에서는, 전구체 내의 불순물의 제거를 위한 반응을 일으키기 위하여, 피가공물의 온도는 통상 250℃ 이상의 온도로 설정된다. 한편, 일태양에 따른 에칭 방법에서는, 수소 가스의 플라즈마로부터의 수소의 활성종에 의해 전구체 내의 불순물이 제거되어 텅스텐막이 형성되므로, 텅스텐막을 형성하는 공정의 실행 중의 피가공물의 온도가 낮은 온도로 설정될 수 있다. 여기서, 실리콘 함유막의 에칭 레이트는, 피가공물의 온도가 낮을수록 높아진다. 따라서, 일태양에 따른 에칭 방법에서는, 텅스텐막을 형성하는 공정의 실행 중의 피가공물의 온도와 실리콘 함유막을 에칭하는 공정의 실행 중의 피가공물의 온도를 비교적 낮은 온도로 설정함으로써, 텅스텐막을 형성하는 공정의 실행 중의 피가공물의 온도와 실리콘 함유막을 에칭하는 공정의 실행 중의 피가공물의 온도의 차를 줄일 수 있다. 따라서, 텅스텐막을 형성하는 공정과 실리콘 함유막을 에칭하는 공정의 사이에서, 피가공물의 온도를 변경할 필요가 없거나, 피가공물의 온도를 변경하는 시간을 짧게 할 수 있다. 그 결과, 텅스텐막의 형성과 실리콘 함유막의 에칭을 포함하는 프로세스의 스루풋이 높여질 수 있다.
일실시 형태에 있어서, 텅스텐막을 형성하는 공정과 실리콘 함유막을 에칭하는 공정이 교호로 반복된다.
일실시 형태의 텅스텐막을 형성하는 공정에 있어서, 전구체 가스를 공급하는 공정과 수소 가스의 플라즈마를 생성하는 공정이 교호로 반복된다.
일실시 형태의 텅스텐막을 형성하는 공정 및 실리콘 함유막을 에칭하는 공정에 있어서, 피가공물의 온도가 0℃ 이하의 온도로 설정된다. 일실시 형태의 텅스텐막을 형성하는 공정 및 실리콘 함유막을 에칭하는 공정에 있어서, 피가공물의 온도가 -20℃ 이하의 온도로 설정된다.
일실시 형태에 있어서, 전구체 가스는 할로겐화 텅스텐 가스이다. 일실시 형태에 있어서, 전구체 가스는 육불화 텅스텐 가스이다.
이상 설명한 바와 같이, 실리콘 함유막의 에칭 중에 에칭 내성이 보다 뛰어난 마스크의 보호가 가능해진다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 순서도이다.
도 2는 도 1에 나타내는 에칭 방법이 적용될 수 있는 일례의 피가공물의 일부 확대 단면도이다.
도 3은 도 1에 나타내는 에칭 방법의 실행에 이용하는 것이 가능한 플라즈마 처리 장치를 예시하는 도이다.
도 4는 도 1에 나타내는 에칭 방법의 공정(ST1)의 타이밍 차트이다.
도 5는 도 1에 나타내는 에칭 방법의 실행 중에 그 위에 텅스텐막이 형성된 상태의 피가공물의 일부 확대 단면도이다.
도 6은 도 1에 나타내는 에칭 방법의 실행 중에 실리콘 함유막이 부분적으로 에칭된 상태의 피가공물의 일부 확대 단면도이다.
도 7은 도 1에 나타내는 에칭 방법이 적용된 후의 상태의 피가공물의 일부 확대 단면도이다.
도 8은 제 1 실험의 결과를 나타내는 그래프이다.
도 9는 제 2 실험에 있어서 측정한 치수를 나타내는 도이다.
도 10은 제 2 실험의 결과를 나타내는 그래프이다.
이하, 도면을 참조하여 다양한 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 순서도이다. 도 1에 나타내는 에칭 방법(이하, '방법(MT)'이라고 함)은 실리콘 함유막을 에칭하기 위하여 실행된다. 도 2는 도 1에 나타내는 에칭 방법이 적용될 수 있는 일례의 피가공물의 일부 확대 단면도이다. 도 2에 나타내는 일례의 피가공물(W)은 실리콘 함유막(SF)을 가지고 있다. 실리콘 함유막(SF)은 하지층(UL) 상에 마련되어 있다.
실리콘 함유막(SF)은 복수의 제 1 막(F1) 및 복수의 제 2 막(F2)을 가지고 있다. 복수의 제 1 막(F1) 및 복수의 제 2 막(F2)은 교호로 적층되어 있다. 복수의 제 1 막(F1)은 산화 실리콘으로 형성되어 있다. 복수의 제 2 막(F2)은 질화 실리콘으로 형성되어 있다. 즉, 피가공물(W)은 교호로 적층된 복수의 실리콘 산화막 및 복수의 실리콘 질화막을 가지고 있다. 도 2에 나타내는 예에서는, 제 1 막(F1)이 하지층(UL)의 직상(直上)에 마련된 최하층의 막이지만, 제 2 막(F2)이 하지층(UL)의 직상에 마련된 최하층의 막이어도 된다. 또한 도 2에 나타내는 예에서는, 제 1 막(F1)이 마스크(MK)의 직하에 마련된 최상층의 막이지만, 제 2 막(F2)이 마스크(MK)의 직하에 마련된 최상층의 막이어도 된다.
피가공물(W)은 마스크(MK)를 더 가진다. 마스크(MK)는 실리콘 함유막(SF) 상에 마련되어 있다. 마스크(MK)는 탄소를 함유하는 재료로 형성되어 있다. 마스크(MK)는 아몰퍼스 카본제의 마스크일 수 있다. 마스크(MK)에는 개구(OM)가 형성되어 있다. 개구(OM)는 실리콘 함유막(SF)의 표면을 부분적으로 노출시키고 있다. 개구(OM)는 홀 또는 트렌치이다. 방법(MT)에서는, 마스크(MK)의 패턴이 플라즈마에 의한 에칭에 의해 실리콘 함유막(SF)에 전사된다.
이하, 도 2에 나타내는 피가공물(W)에 방법(MT)이 적용되는 경우를 예로서, 방법(MT)에 대하여 설명한다. 그러나, 방법(MT)이 적용되는 피가공물은, 도 2에 나타내는 피가공물에 한정되는 것은 아니다. 방법(MT)은 피가공물(W)이 플라즈마 처리 장치의 챔버 본체 내에 배치된 상태에서 실행된다.
도 3은 도 1에 나타내는 에칭 방법의 실행에 이용하는 것이 가능한 플라즈마 처리 장치를 예시하는 도이다. 도 3에 나타내는 플라즈마 처리 장치(10)는 용량 결합형의 플라즈마 에칭 장치이다. 플라즈마 처리 장치(10)는 챔버 본체(12)를 구비하고 있다. 챔버 본체(12)는 대략 원통 형상을 가지고 있으며, 내부 공간(12s)을 제공하고 있다. 챔버 본체(12)는 예를 들면 알루미늄으로 형성되어 있다. 챔버 본체(12)의 내벽면에는 내플라즈마성을 가지는 처리가 실시되어 있다. 예를 들면, 챔버 본체(12)의 내벽면에는 양극 산화 처리가 실시되어 있다. 챔버 본체(12)는 전기적으로 접지되어 있다.
챔버 본체(12)의 측벽에는 통로(12p)가 형성되어 있다. 피가공물(W)은 내부 공간(12s) 내로 반입될 때, 또한 내부 공간(12s)으로부터 반출될 때, 통로(12p)를 통과한다. 이 통로(12p)는 게이트 밸브(12g)에 의해 개폐 가능하게 되어 있다.
챔버 본체(12)의 저부 상에는 지지부(13)가 마련되어 있다. 지지부(13)는 절연 재료로 형성되어 있다. 지지부(13)는 대략 원통 형상을 가지고 있다. 지지부(13)는 내부 공간(12s) 내에서 챔버 본체(12)의 저부로부터 연직 방향으로 연장되어 있다. 지지부(13)는 스테이지(14)를 지지하고 있다. 스테이지(14)는 내부 공간(12s) 내에 마련되어 있다.
스테이지(14)는 하부 전극(18) 및 정전 척(20)을 가지고 있다. 스테이지(14)는 전극 플레이트(16)를 더 구비할 수 있다. 전극 플레이트(16)는 예를 들면 알루미늄과 같은 도전성 재료로 형성되어 있으며, 대략 원반 형상을 가지고 있다. 하부 전극(18)은 전극 플레이트(16) 상에 마련되어 있다. 하부 전극(18)은 예를 들면 알루미늄과 같은 도전성 재료로 형성되어 있으며, 대략 원반 형상을 가지고 있다. 하부 전극(18)은 전극 플레이트(16)에 전기적으로 접속되어 있다.
정전 척(20)은 하부 전극(18) 상에 마련되어 있다. 정전 척(20)의 상면 상에는 피가공물(W)이 배치된다. 정전 척(20)은 유전체로 형성된 본체를 가진다. 정전 척(20)의 본체 내에는 막 형상의 전극이 마련되어 있다. 정전 척(20)의 전극은 스위치를 개재하여 직류 전원(22)에 접속되어 있다. 정전 척(20)의 전극에 직류 전원(22)으로부터의 전압이 인가되면, 정전 척(20)과 피가공물(W)의 사이에서 정전 인력이 발생한다. 발생한 정전 인력에 의해, 피가공물(W)은 정전 척(20)으로 끌어당겨져, 당해 정전 척(20)에 의해 유지된다.
하부 전극(18)의 주연부 상에는, 피가공물(W)의 엣지를 둘러싸도록 포커스 링(FR)이 배치된다. 포커스 링(FR)은 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은 한정되는 것은 아니지만, 실리콘, 탄화 실리콘 또는 석영으로 형성될 수 있다.
하부 전극(18)의 내부에는 유로(18f)가 마련되어 있다. 유로(18f)에는 챔버 본체(12)의 외부에 마련되어 있는 칠러 유닛(26)으로부터 배관(26a)을 거쳐 냉매가 공급된다. 유로(18f)로 공급된 냉매는 배관(26b)을 거쳐 칠러 유닛(26)으로 되돌려진다. 플라즈마 처리 장치(10)에서는, 정전 척(20) 상에 배치된 피가공물(W)의 온도가 냉매와 하부 전극(18)의 열 교환에 의해 조정된다.
플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(20)의 상면과 피가공물(W)의 이면과의 사이로 공급한다.
플라즈마 처리 장치(10)는 상부 전극(30)을 더 구비하고 있다. 상부 전극(30)은 스테이지(14)의 상방에 마련되어 있다. 상부 전극(30)은 부재(32)를 개재하여 챔버 본체(12)의 상부에 지지되어 있다. 부재(32)는 절연성을 가지는 재료로 형성되어 있다. 상부 전극(30)은 천판(34) 및 지지체(36)를 포함할 수 있다. 천판(34)의 하면은 내부 공간(12s)측의 하면이며, 내부 공간(12s)을 구획 형성하고 있다. 천판(34)은 줄열이 적은 저저항의 도전체 또는 반도체로 형성될 수 있다. 천판(34)에는 복수의 가스 토출홀(34a)이 형성되어 있다. 복수의 가스 토출홀(34a)은 당해 천판(34)을 그 판 두께 방향으로 관통하고 있다.
지지체(36)는 천판(34)을 착탈 가능하게 지지하는 것이며, 알루미늄과 같은 도전성 재료로 형성될 수 있다. 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 가스 확산실(36a)로부터는, 복수의 가스 토출홀(34a)에 각각 연통하는 복수의 가스 통류홀(36b)이 하방으로 연장되어 있다. 지지체(36)에는 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있다. 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(42) 및 유량 제어기군(44)을 개재하여 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 포함하고 있다. 복수의 가스 소스는 방법(MT)에서 이용되는 처리 가스를 구성하는 복수의 가스의 소스를 포함하고 있다. 밸브군(42)은 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(44)은 복수의 유량 제어기를 포함하고 있다. 복수의 유량 제어기의 각각은 매스 플로우 컨트롤러 또는 압력 제어식의 유량 제어기이다. 가스 소스군(40)의 복수의 가스 소스는 밸브군(42)의 대응의 밸브, 및, 유량 제어기군(44)의 대응의 유량 제어기를 개재하여 가스 공급관(38)에 접속되어 있다.
플라즈마 처리 장치(10)에서는 챔버 본체(12)의 내벽을 따라 실드(46)가 착탈 가능하게 마련되어 있다. 실드(46)는 지지부(13)의 외주에도 마련되어 있다. 실드(46)는 챔버 본체(12)에 에칭 부생물이 부착되는 것을 방지한다. 실드(46)는 예를 들면, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성된다.
지지부(13)와 챔버 본체(12)의 측벽과의 사이에는 배플 플레이트(48)가 마련되어 있다. 배플 플레이트(48)는, 예를 들면 알루미늄제의 모재에 Y2O3 등의 세라믹스를 피복함으로써 구성된다. 배플 플레이트(48)에는 복수의 관통홀이 형성되어 있다. 배플 플레이트(48)의 하방 또한 챔버 본체(12)의 저부에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 압력 제어 밸브 및 터보 분자 펌프와 같은 진공 펌프를 가지고 있다.
플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 제 1 고주파를 발생시키는 전원이다. 제 1 고주파의 주파수는 예를 들면 27 MHz ~ 100 MHz의 범위 내의 주파수이다. 제 1 고주파 전원(62)은 정합기(66) 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(18)측)의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다. 또한, 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은 피가공물(W)에 이온을 인입하기 위한 제 2 고주파를 발생시키는 전원이다. 제 2 고주파의 주파수는 제 1 고주파의 주파수보다 낮다. 제 2 고주파의 주파수는 예를 들면 400 kHz ~ 13.56 MHz의 범위 내의 주파수이다. 제 2 고주파 전원(64)은 정합기(68) 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(18)측)의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다.
플라즈마 처리 장치(10)는 직류 전원부(70)를 더 구비할 수 있다. 직류 전원부(70)는 상부 전극(30)에 접속되어 있다. 직류 전원부(70)는 음의 직류 전압을 발생시키고, 당해 직류 전압을 상부 전극(30)에 부여하는 것이 가능하다.
플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 제어부(Cnt)는 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터일 수 있다. 제어부(Cnt)는 플라즈마 처리 장치(10)의 각 부를 제어한다. 제어부(Cnt)에서는 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위하여 커멘드의 입력 조작 등을 행할 수 있다. 또한 제어부(Cnt)에서는, 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램 및 레시피 데이터가 저장되어 있다. 제어부(Cnt)의 프로세서가 제어 프로그램을 실행하여, 레시피 데이터에 따라 플라즈마 처리 장치(10)의 각 부를 제어함으로써, 방법(MT)이 플라즈마 처리 장치(10)에서 실행된다.
다시 도 1을 참조하여, 플라즈마 처리 장치(10)가 이용되는 경우를 예로서, 방법(MT)에 대하여 설명한다. 그러나, 방법(MT)의 실행에서 이용되는 플라즈마 처리 장치는, 플라즈마 처리 장치(10)에 한정되는 것은 아니다. 이하의 설명에서는, 도 1과 더불어 도 4 ~ 도 7을 참조한다. 도 4는 도 1에 나타내는 에칭 방법의 공정(ST1)의 타이밍 차트이다. 도 4에서 횡축은 시간을 나타내고 있다. 또한, 도 4에서 종축은 캐리어 가스의 유량, 전구체 가스의 유량, 수소 가스의 유량 및 고주파의 상태를 나타내고 있다. 도 4에서 고주파가 ON인 것은, 플라즈마의 생성을 위하여 적어도 제 1 고주파가 공급되고 있는 것을 나타내고 있으며, 고주파가 OFF인 것은, 제 1 고주파 및 제 2 고주파의 공급이 정지되어 있는 것을 나타내고 있다. 도 5는 도 1에 나타내는 에칭 방법의 실행 중에 그 위에 텅스텐막이 형성된 상태의 피가공물의 일부 확대 단면도이다. 도 6은 도 1에 나타내는 에칭 방법의 실행 중에 실리콘 함유막이 부분적으로 에칭된 상태의 피가공물의 일부 확대 단면도이다. 도 7은 도 1에 나타내는 에칭 방법이 적용된 후의 상태의 피가공물의 일부 확대 단면도이다.
방법(MT)에서는 공정(ST1)이 실행된다. 공정(ST1)에서는 피가공물(W) 상에 텅스텐막(WF)이 형성된다. 공정(ST1)에서는, 텅스텐막(WF)을 형성하기 위하여, 사이클(CY)이 1 회 이상 실행된다. 각 사이클(CY)은 공정(ST11) 및 공정(ST13)을 포함하고 있다. 공정(ST1)에서, 사이클(CY)이 복수회 실행되는 경우에는, 공정(ST11)과 공정(ST13)은 교호로 실행된다. 일실시 형태에서는, 각 사이클(CY)은 공정(ST11)과 공정(ST13)의 사이에서 실행되는 공정(ST12)을 포함하고 있다. 또한, 각 사이클(CY)은 공정(ST13) 후에 실행되는 공정(ST14)을 포함하고 있다.
공정(ST11)에서는, 피가공물(W) 상에 텅스텐을 함유하는 전구체를 퇴적시키기 위하여, 피가공물(W)에 전구체 가스가 공급된다. 즉, 챔버 본체(12)의 내부 공간(12s)에 전구체 가스가 공급된다. 전구체 가스는 텅스텐을 함유한다. 전구체 가스는 할로겐화 텅스텐 가스일 수 있다. 일례의 전구체 가스는 육불화 텅스텐(WF6) 가스이다. 전구체 가스는 육염화 텅스텐 가스와 같은 다른 할로겐화 텅스텐 가스, 또는, 다른 텅스텐 함유 가스여도 된다. 공정(ST11)에서는 플라즈마는 생성되지 않는다. 즉, 공정(ST11)에서는 제 1 고주파 및 제 2 고주파의 공급이 정지된다.
공정(ST11)에서는, 전구체 가스와 함께 캐리어 가스가 내부 공간(12s)에 공급되어도 된다. 캐리어 가스는 He 가스, Ne 가스, Ar 가스, Xe 가스, Kr 가스와 같은 희가스일 수 있다. 일실시 형태에서는, 캐리어 가스는 도 4에 나타내는 바와 같이, 공정(ST1)의 실행 기간에 걸쳐 내부 공간(12s)에 공급되어도 된다. 공정(ST11)에서는, 전구체 가스의 유량은 100 sccm 이상, 300 sccm 이하의 유량으로 설정될 수 있다. 공정(ST11)에서는, 캐리어 가스의 유량은 0 sccm 이상, 3000 sccm 이하의 유량으로 설정될 수 있다. 또한 공정(ST11)에서는, 내부 공간(12s)의 압력은 0.02 Torr(2.6 Pa) 이상, 3 Torr(400 Pa) 이하의 압력으로 설정될 수 있다.
이어지는 공정(ST12)에서는, 내부 공간(12s)의 퍼지가 실행된다. 구체적으로, 공정(ST12)에서는 내부 공간(12s)의 배기가 실행된다. 공정(ST12)에서는 퍼지 가스로서 캐리어 가스가 내부 공간(12s)에 공급되어도 된다. 공정(ST12)의 실행에 의해, 내부 공간(12s) 내의 전구체 가스가 배출되어, 피가공물(W) 상에 과잉으로 퇴적되어 있던 전구체가 제거된다.
이어지는 공정(ST13)에서는, 피가공물(W) 상의 전구체에 수소의 활성종을 공급하기 위하여, 수소 가스(H2 가스)의 플라즈마가 내부 공간(12s) 내에서 생성된다. 공정(ST13)에서 수소 가스의 플라즈마를 생성하기 위하여, 도 4에 나타내는 바와 같이, 공정(ST12)의 실행 후, 또한 공정(ST13)의 실행 전에, 내부 공간(12s)으로의 수소 가스의 공급이 개시된다. 수소 가스의 공급이 개시되고 나서 소정 시간이 경과한 후에, 공정(ST13)의 실행이 개시된다. 수소 가스의 공급은 공정(ST13)의 종료 시까지 계속된다. 수소 가스가 내부 공간(12s)에 공급되어 있을 때는, 캐리어 가스도 내부 공간(12s)에 공급될 수 있다.
공정(ST13)에서는, 내부 공간(12s)에 수소 가스가 공급되어 있는 상태에서, 제 1 고주파가 하부 전극(18)(또는 상부 전극(30))에 공급된다. 이에 의해, 내부 공간(12s) 내에서 수소 가스의 플라즈마가 생성된다. 공정(ST13)에서는 제 2 고주파가 하부 전극(18)에 공급되어도 된다. 공정(ST13)에서는 플라즈마로부터의 수소의 활성종, 즉 수소의 이온 및 라디칼 중 적어도 하나에 의해, 전구체 내의 불순물이 제거된다. 전구체 가스가 할로겐화 텅스텐 가스인 경우에는, 전구체 내의 할로겐 원소와 수소와의 반응에 의해, 전구체로부터 할로겐 원소가 제거된다.
공정(ST13)에서는, 수소 가스의 유량은 100 sccm 이상, 3000 sccm 이하의 유량으로 설정될 수 있다. 공정(ST13)에서는, 캐리어 가스의 유량은 0 sccm 이상, 3000 sccm 이하의 유량으로 설정될 수 있다. 공정(ST13)에서는, 내부 공간(12s)의 압력은 0.02 Torr(2.6 Pa) 이상, 3 Torr(400 Pa) 이하의 압력으로 설정될 수 있다. 공정(ST13)에서는, 제 1 고주파의 전력은 20 W 이상, 3000 W 이하의 전력으로 설정될 수 있다. 또한 공정(ST13)에서는, 제 2 고주파의 전력은 0 W 이상, 200 W 이하의 전력으로 설정될 수 있다.
이어지는 공정(ST14)에서는, 내부 공간(12s)의 퍼지가 실행된다. 구체적으로, 공정(ST14)에서는 내부 공간(12s)의 배기가 실행된다. 공정(ST14)에서는 퍼지 가스로서 캐리어 가스가 내부 공간(12s)에 공급되어도 된다. 공정(ST14)의 실행에 의해, 내부 공간(12s) 내의 수소 가스가 배출된다.
이어지는 공정(ST2)에서는, 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은 사이클(CY)의 실행 횟수가 정해진 횟수에 이른 경우에 충족되는 것으로 판정된다. 정해진 횟수는 1 회 이상의 횟수이다. 공정(ST2)에서 정지 조건이 충족되어 있지 않다고 판정되면, 다시 사이클(CY)이 실행된다. 한편, 공정(ST2)에서 정지 조건이 충족되었다고 판정되면, 공정(ST1)의 실행이 정지된다. 공정(ST1)의 실행에 의해, 피가공물(W)의 표면 상, 특히 마스크(MK)의 표면 상에 텅스텐막(WF)이 형성된다(도 5 참조).
일실시 형태에 있어서, 공정(ST1)의 실행 중의 피가공물(W)의 온도는 0℃ 이하의 온도로 설정된다. 가일층의 실시 형태에 있어서, 공정(ST1)의 실행 중의 피가공물(W)의 온도는 -20℃ 이하의 온도로 설정된다. 피가공물(W)의 온도는 유로(18f)에 공급되는 냉매의 온도의 조정에 의해 제어된다.
공정(ST1)의 실행이 정지되면, 처리는 공정(ST3)으로 넘어간다. 공정(ST3)에서는, 실리콘 함유막(SF)을 에칭하기 위하여, 챔버 본체(12) 내에서 처리 가스의 플라즈마가 생성된다. 처리 가스는 불소, 수소 및 탄소를 포함한다. 처리 가스는 수소를 함유하는 가스로서, H2 가스, CxHy 가스(탄화수소 가스) 및 CxHyFz 가스(하이드로 플루오르카본 가스) 중 일종 이상의 가스를 포함한다. 또한, 처리 가스는 불소 함유 가스를 포함한다. 불소 함유 가스는 HF 가스, NF3 가스, SF6 가스, WF6 가스, CxFY 가스(플루오르카본 가스) 및 CxHyFz 가스 중 일종 이상의 가스를 포함한다. 처리 가스는, 탄소를 함유하는 가스로서 CxHy 가스(탄화수소 가스) 및 CxHyFz 가스(하이드로 플루오르카본 가스) 중 일종 이상의 가스를 포함한다. 여기서, x, y, z는 자연수이다. 또한, 처리 가스는 HBr 가스와 같은 할로겐 함유 가스를 더 포함하고 있어도 된다. 또한, 처리 가스는 O2 가스, CO 가스, CO2 가스와 같은 산소 함유 가스를 포함하고 있어도 된다. 일실시 형태에서는, 처리 가스는 수소 가스, 하이드로 플루오르카본 가스 및 불소 함유 가스를 포함하는 혼합 가스이다.
공정(ST3)에서는, 내부 공간(12s)에 처리 가스가 공급되어 있는 상태에서, 제 1 고주파가 하부 전극(18)(또는 상부 전극(30))에 공급된다. 이에 의해, 내부 공간(12s) 내에서 처리 가스의 플라즈마가 생성된다. 공정(ST3)에서는, 제 2 고주파가 하부 전극(18)에 공급된다. 공정(ST3)에서는, 플라즈마로부터의 불소의 활성종에 의해, 실리콘 함유막(SF)이 마스크(MK)로부터 노출되어 있는 개소에서 에칭된다. 그 결과, 실리콘 함유막(SF)에 개구(OP)가 형성된다(도 6 참조).
공정(ST3)에서는, 내부 공간(12s)의 압력은 0.005 Torr(0.7 Pa) 이상, 0.1 Torr(13.3 Pa) 이하의 압력으로 설정될 수 있다. 공정(ST3)에서는, 제 1 고주파의 전력은 500 W 이상, 6000 W 이하의 전력으로 설정될 수 있다. 또한, 공정(ST3)에서는 제 2 고주파의 전력은 0 W 이상, 15000 W 이하의 전력으로 설정될 수 있다.
일실시 형태의 공정(ST3)에서는, 피가공물(W)의 온도는 공정(ST1)의 실행 중의 피가공물(W)의 온도와 대략 동일한 온도로 설정된다. 일실시 형태에서는, 공정(ST3)의 실행 중의 피가공물(W)의 온도는 0℃ 이하의 온도로 설정된다. 또한 실시 형태에 있어서, 공정(ST3)의 실행 중의 피가공물(W)의 온도는 -20℃ 이하의 온도로 설정된다. 피가공물(W)의 온도는 유로(18f)에 공급되는 냉매의 온도의 조정에 의해 제어된다.
이어지는 공정(ST4)에서는, 방법(MT)의 실행을 종료할지 여부가 판정된다. 공정(ST4)에서는, 공정(ST1)과 공정(ST3)을 포함하는 사이클의 실행 횟수가 정해진 횟수에 이른 경우에 방법(MT)을 종료해야 한다고 판정된다. 정해진 횟수는 1 회 이상의 횟수이다. 공정(ST4)에서 방법(MT)의 실행을 종료하지 않는다고 판정되는 경우에는, 다시 공정(ST1) 및 공정(ST3)을 포함하는 사이클이 실행된다. 한편, 방법(MT)의 실행이 종료되면, 피가공물(W)은 예를 들면 도 7에 나타내는 상태가 된다. 도 7에 나타내는 상태에서는, 하지층(UL)의 표면까지 연장되는 개구(OP)가 실리콘 함유막(SF)에 형성되어 있다. 또한, 도 7에서는 텅스텐막(WF)이 생략되어 있다.
방법(MT)에서는, 상술한 바와 같이, 텅스텐막(WF)이 마스크(MK) 상에 형성된다. 따라서, 공정(ST3)에 있어서의 에칭 중에, 마스크(MK)는 탄소 함유 물질보다 에칭 내성이 뛰어난 재료로 보호된다. 그런데, 플라즈마를 이용하지 않는 원자층 퇴적법에 따른 텅스텐막의 형성에서는, 전구체 중의 불순물의 제거를 위한 반응을 일으키기 위하여, 피가공물의 온도는 통상 250℃ 이상의 온도로 설정된다. 한편, 방법(MT)에서는, 수소 가스의 플라즈마로부터의 수소의 활성종에 의해 전구체 중의 불순물이 제거되어 텅스텐막(WF)이 형성되므로, 공정(ST1)의 실행 중의 피가공물(W)의 온도가 낮은 온도로 설정될 수 있다. 여기서, 실리콘 함유막(SF)의 에칭 레이트는 피가공물(W)의 온도가 낮을수록 높아진다. 따라서 방법(MT)에서는, 공정(ST1)의 실행 중의 피가공물의 온도와 공정(ST3)의 실행 중의 피가공물의 온도를 비교적 낮은 온도로 설정함으로써, 공정(ST1)의 실행 중의 피가공물의 온도와 공정(ST3)의 실행 중의 피가공물의 온도와의 차를 줄일 수 있다. 따라서, 공정(ST1)과 공정(ST3)의 사이에서, 피가공물(W)의 온도를 변경할 필요가 없거나, 피가공물(W)의 온도를 변경하는 시간을 짧게 할 수 있다. 그 결과, 텅스텐막(WF)의 형성과 실리콘 함유막(SF)의 에칭을 포함하는 프로세스의 스루풋이 높아질 수 있다.
일실시 형태에서는, 공정(ST1)과 공정(ST3)을 포함하는 사이클이 복수회 실행된다. 즉, 공정(ST1)과 공정(ST3)이 교호로 실행된다. 이 실시 형태에 의하면, 텅스텐을 마스크(MK) 상에 보충하면서, 실리콘 함유막(SF)의 에칭을 진행시킬 수 있다. 또한, 실리콘 함유막(SF)의 에칭의 진행에 따라 마스크(MK)의 막 두께가 감소하면, 마스크(MK)의 직하에 있어서의 실리콘 함유막(SF)의 측벽면 상에도 텅스텐막(WF)이 형성될 수 있다. 그 결과, 마스크(MK)의 직하에 있어서의 실리콘 함유막(SF)의 횡방향의 에칭이 억제된다.
이상, 다양한 실시 형태에 대하여 설명했지만, 상술한 실시 형태에 한정되지 않고 다양한 변형 태양을 구성 가능하다. 예를 들면, 방법(MT)은 유도 결합형의 플라즈마 처리 장치, 마이크로파와 같은 표면파에 의해 플라즈마를 생성하는 플라즈마 처리 장치와 같은 임의의 플라즈마 처리 장치를 이용하여 실행하는 것도 가능하다. 또한, 실리콘 함유막(SF)은 단일의 실리콘 산화막만으로 구성되어 있어도 된다.
이하, 방법(MT)의 평가를 위하여 행한 실험에 대하여 설명한다. 또한, 본 개시된 내용은 이하에 설명하는 실험에 한정되는 것은 아니다.
(제 1 실험)
제 1 실험에서는, 복수의 샘플의 실리콘 산화막을 에칭했다. 제 1 실험에서는, 복수의 샘플의 실리콘 산화막의 에칭 시의 온도를 서로 상이한 온도로 설정했다. 각 샘플은 하지층 및 당해 하지의 평탄한 표면 상에 균일한 막 두께로 형성된 실리콘 산화막을 가지고 있었다. 실리콘 산화막의 에칭에는 플라즈마 처리 장치(10)를 이용했다. 제 1 실험에 있어서의 에칭의 조건을 이하에 나타낸다.
<제 1 실험에 있어서의 에칭의 조건>
내부 공간(12s)의 압력 : 25 mTorr(3,333 Pa)
제 1 고주파 : 100 MHz, 2.3 kW
제 2 고주파 : 3 MHz, 1 kW
처리 가스 : H2 가스, CF4 가스, CH2F2 가스 및 NF3 가스의 혼합 가스
제 1 실험에서는, 각 샘플에 대하여, 에칭 시간과 실리콘 산화막의 막 두께의 감소량으로부터 실리콘 산화막의 에칭 레이트를 구했다. 그리고, 실리콘 산화막의 에칭 시의 온도와 실리콘 산화막의 에칭 레이트와의 관계를 구했다. 도 8에 제 1 실험의 결과를 나타낸다. 도 8에서 횡축은 샘플의 온도를 나타내고 있으며, 종축은 에칭 레이트를 나타내고 있다. 도 8에 나타내는 바와 같이, 실리콘 산화막의 에칭 레이트는, 샘플의 온도가 0℃ 이하의 온도인 경우에 상당히 커져 있었다. 또한, 샘플의 온도가 낮을수록, 실리콘 산화막의 에칭 레이트는 높아져 있었다. 이러한 제 1 실험에 의해, 피가공물의 온도가 0℃ 이하의 온도로 설정됨으로써, 실리콘 함유막의 높은 에칭 레이트를 얻을 수 있는 것이 확인되었다. 또한, 피가공물의 온도가 낮을수록, 실리콘 함유막의 에칭 레이트가 높아지는 것이 확인되었다.
(제 2 실험)
제 2 실험에서는, 공정(ST1)을 실행함으로써, 복수의 샘플 상에 텅스텐막(WF)을 형성했다. 제 2 실험에서는, 공정(ST1)의 실행 시의 복수의 샘플의 온도를 서로 상이한 온도로 설정했다. 각 샘플은 하지층 및 당해 하지층 상에 마련된 마스크(EMK)를 가지고 있었다. 마스크(EMK)는 아몰퍼스 카본제의 마스크이며, 라인 앤드 스페이스 패턴을 가지고 있었다. 공정(ST1)의 실행에는 플라즈마 처리 장치(10)를 이용했다. 제 2 실험에 있어서의 공정(ST1)의 조건을 이하에 나타낸다.
<제 2 실험에 있어서의 공정(ST1)의 조건>
공정(ST11)
내부 공간(12s)의 압력 : 800 mTorr(107 Pa)
WF6 가스의 유량 : 170 sccm
캐리어 가스(Ar 가스)의 유량 : 600 sccm
처리 시간 : 10 초
공정(ST12)
내부 공간(12s)의 압력 : 800 mTorr(107 Pa)
캐리어 가스(Ar 가스)의 유량 : 800 sccm
처리 시간 : 30 초
공정(ST13)
내부 공간(12s)의 압력 : 800 mTorr(107 Pa)
H2 가스의 유량 : 500 sccm
캐리어 가스(Ar 가스)의 유량 : 600 sccm
제 1 고주파 : 100 MHz, 500 W
제 2 고주파 : 0 W
처리 시간 : 3 초
공정(ST14)
내부 공간(12s)의 압력 : 800 mTorr(107 Pa)
캐리어 가스(Ar 가스)의 유량 : 800 sccm
처리 시간 : 30 초
사이클(CY)의 실행 횟수 : 30 회
도 9는 제 2 실험에서 측정한 치수를 나타내는 도이다. 제 2 실험에서는, 각 샘플 상에 형성된 텅스텐막(WF)의 막 두께(FTa, FTb, FTc, FTd)를 각각 구했다. 막 두께(FTa)는 마스크(EMK)의 상면 상에서의 텅스텐막(WF)의 막 두께이다. 막 두께(FTb)는 마스크(EMK)의 상면을 포함하는 횡단면 상에서의 텅스텐막(WF)의 횡방향의 막 두께이다. 막 두께(FTc)는 마스크(EMK) 및 텅스텐막(WF)에 의해 제공되고 있는 스페이스(MS)의 폭이 최소인 횡단면 상에서의 텅스텐막(WF)의 횡방향의 막 두께이다. 막 두께(FTd)는 마스크(EMK)의 상면으로부터 하방으로 150 nm의 거리를 가지는 횡단면 상에서의 텅스텐막(WF)의 막 두께이다. 도 10에 제 2 실험의 결과를 나타낸다. 도 10에서, 횡축은 공정(ST1)의 실행 시의 샘플의 온도를 나타내고 있으며, 종축은 텅스텐막의 막 두께를 나타내고 있다. 도 10에 나타내는 바와 같이, 공정(ST1)에 의하면, 샘플의 온도가 20℃ 이하의 온도인 경우에, 텅스텐막을 마스크(EMK) 상에 형성하는 것이 가능하다는 것이 확인되었다. 즉, 공정(ST1)에 의하면, 플라즈마를 이용하지 않는 원자층 퇴적법에 따라 텅스텐막을 형성하는 경우의 피가공물의 온도(통상 250℃ 이상)보다 상당히 낮은 온도로 피가공물의 온도가 설정된 상태로, 당해 피가공물 상에 텅스텐막을 형성하는 것이 가능하다는 것이 확인되었다. 또한, 피가공물의 온도가 -20℃ 이하의 온도로 설정된 상태에서는, 큰 막 두께를 가지는 텅스텐막을 형성 가능하다는 것이 확인되었다. 이상 설명한 제 1 실험 및 제 2 실험의 결과, 방법(MT)의 공정(ST1) 및 공정(ST3)의 실행 시의 피가공물(W)의 온도는 0℃ 이하인 것이 바람직하며, -20℃ 이하인 것이 보다 바람직한 것이 확인되었다.
10 : 플라즈마 처리 장치
12 : 챔버 본체
12s : 내부 공간
14 : 스테이지
18 : 하부 전극
20 : 정전 척
26 : 칠러 유닛
30 : 상부 전극
50 : 배기 장치
62 : 제 1 고주파 전원
64 : 제 2 고주파 전원
W : 피가공물
SF : 실리콘 함유막
F1 : 제 1 막
F2 : 제 2 막
MK : 마스크
OM : 개구
WF : 텅스텐막

Claims (7)

  1. 단일의 실리콘 산화막 또는 교호로 적층된 복수의 실리콘 산화막 및 복수의 실리콘 질화막을 가지는 실리콘 함유막의 에칭 방법으로서,
    상기 에칭 방법은, 상기 실리콘 함유막을 가지는 피가공물이 플라즈마 처리 장치의 챔버 본체 내에 배치된 상태에서 실행되고,
    상기 피가공물은, 상기 실리콘 함유막 상에 마련된 마스크를 더 가지며, 상기 마스크는 탄소를 함유하고, 상기 마스크에는 개구가 형성되어 있으며,
    상기 에칭 방법은,
    상기 피가공물 상에 텅스텐막을 형성하는 공정과,
    상기 실리콘 함유막을 에칭하는 공정
    을 포함하고,
    텅스텐막을 형성하는 상기 공정은,
    상기 피가공물 상에 텅스텐을 함유하는 전구체를 퇴적시키기 위하여, 상기 피가공물에 텅스텐을 함유하는 전구체 가스를 공급하는 공정과,
    상기 피가공물 상의 상기 전구체에 수소의 활성종을 공급하기 위하여, 수소 가스의 플라즈마를 생성하는 공정
    을 포함하고,
    상기 실리콘 함유막을 에칭하는 상기 공정에서는, 상기 실리콘 함유막을 에칭하기 위하여 상기 챔버 본체 내에서 불소, 수소 및 탄소를 포함하는 처리 가스의 플라즈마가 생성되는,
    에칭 방법.
  2. 제 1 항에 있어서,
    텅스텐막을 형성하는 상기 공정과 상기 실리콘 함유막을 에칭하는 상기 공정이 교호로 반복되는, 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    텅스텐막을 형성하는 상기 공정에 있어서, 전구체 가스를 공급하는 상기 공정과 수소 가스의 플라즈마를 생성하는 상기 공정이 교호로 반복되는, 에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    텅스텐막을 형성하는 상기 공정 및 상기 실리콘 함유막을 에칭하는 상기 공정에 있어서, 상기 피가공물의 온도가 0℃ 이하의 온도로 설정되는, 에칭 방법.
  5. 제 4 항에 있어서,
    텅스텐막을 형성하는 상기 공정 및 상기 실리콘 함유막을 에칭하는 상기 공정에 있어서, 상기 피가공물의 온도가 -20℃ 이하의 온도로 설정되는, 에칭 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전구체 가스는 할로겐화 텅스텐 가스인, 에칭 방법.
  7. 제 6 항에 있어서,
    상기 전구체 가스는 육불화 텅스텐 가스인, 에칭 방법.
KR1020180102762A 2017-09-04 2018-08-30 에칭 방법 KR102626802B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017169464A JP6883495B2 (ja) 2017-09-04 2017-09-04 エッチング方法
JPJP-P-2017-169464 2017-09-04

Publications (2)

Publication Number Publication Date
KR20190026589A true KR20190026589A (ko) 2019-03-13
KR102626802B1 KR102626802B1 (ko) 2024-01-18

Family

ID=65514812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180102762A KR102626802B1 (ko) 2017-09-04 2018-08-30 에칭 방법

Country Status (5)

Country Link
US (1) US10566209B2 (ko)
JP (1) JP6883495B2 (ko)
KR (1) KR102626802B1 (ko)
CN (1) CN109427576B (ko)
TW (1) TWI760555B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057061A (ko) * 2019-11-08 2021-05-20 도쿄엘렉트론가부시키가이샤 에칭 방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
JP6883495B2 (ja) * 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法
DE102017216937A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10515821B1 (en) 2018-06-26 2019-12-24 Lam Research Corporation Method of achieving high selectivity for high aspect ratio dielectric etch
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US10741407B2 (en) * 2018-10-19 2020-08-11 Lam Research Corporation Reduction of sidewall notching for high aspect ratio 3D NAND etch
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
KR20210072826A (ko) * 2018-11-05 2021-06-17 램 리써치 코포레이션 에칭 챔버의 방향성 증착
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP6963097B2 (ja) * 2019-04-22 2021-11-05 株式会社日立ハイテク プラズマ処理方法
WO2021096914A1 (en) * 2019-11-12 2021-05-20 Applied Materials, Inc. Reduced hydrogen deposition processes
WO2021118862A2 (en) * 2019-12-13 2021-06-17 Lam Research Corporation Multi-state pulsing for achieving a balance between bow control and mask selectivity
CN111154490A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 刻蚀气体、刻蚀方法及3d存储器件制造方法
WO2021173154A1 (en) * 2020-02-28 2021-09-02 Lam Research Corporation Reduction of sidewall notching for high aspect ratio 3d nand etch
TW202232567A (zh) * 2020-10-30 2022-08-16 日商東京威力科創股份有限公司 蝕刻方法及電漿處理裝置
KR20240003432A (ko) * 2021-05-07 2024-01-09 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
JP7099675B1 (ja) 2021-07-27 2022-07-12 東京エレクトロン株式会社 エッチング方法、半導体装置の製造方法、プログラムおよびプラズマ処理装置
KR20240033271A (ko) * 2021-07-27 2024-03-12 도쿄엘렉트론가부시키가이샤 에칭 방법, 반도체 장치의 제조 방법, 에칭 프로그램 및 플라즈마 처리 장치
JP7257088B1 (ja) 2022-03-24 2023-04-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020146511A1 (en) * 2001-04-05 2002-10-10 Chiang Tony P. Chemisorption technique for atomic layer deposition
KR20130059450A (ko) 2010-09-30 2013-06-05 다이킨 고교 가부시키가이샤 냉동 회로
KR20140051090A (ko) * 2012-10-22 2014-04-30 도쿄엘렉트론가부시키가이샤 구리층을 에칭하는 방법 및 마스크
US20150371869A1 (en) * 2015-08-31 2015-12-24 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US20170076945A1 (en) * 2015-09-01 2017-03-16 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4595608A (en) * 1984-11-09 1986-06-17 Harris Corporation Method for selective deposition of tungsten on silicon
US7125809B1 (en) * 2000-08-31 2006-10-24 Micron Technology, Inc. Method and material for removing etch residue from high aspect ratio contact surfaces
US6878402B2 (en) * 2000-12-06 2005-04-12 Novellus Systems, Inc. Method and apparatus for improved temperature control in atomic layer deposition
TWI313059B (ko) * 2000-12-08 2009-08-01 Sony Corporatio
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
CN101401190B (zh) * 2005-10-26 2011-10-05 夏普株式会社 使用大气压氢等离子体的膜制造方法、精制膜制造方法及装置
CN100422394C (zh) * 2006-03-20 2008-10-01 中国科学院物理研究所 一种在Si(111)衬底上制备高质量ZnO单晶薄膜的方法
KR100808056B1 (ko) * 2006-12-27 2008-02-28 주식회사 하이닉스반도체 하드마스크를 이용한 패턴 형성 방법
JP2010059488A (ja) * 2008-09-03 2010-03-18 Tokyo Electron Ltd 成膜方法及び成膜装置
US8598040B2 (en) 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
CN103258824B (zh) * 2012-02-20 2016-02-17 中芯国际集成电路制造(上海)有限公司 闪存的存储单元及形成方法
JP6329839B2 (ja) * 2014-07-29 2018-05-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
JP6514138B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体装置の製造方法
US10607850B2 (en) * 2016-12-30 2020-03-31 American Air Liquide, Inc. Iodine-containing compounds for etching semiconductor structures
US10347498B2 (en) * 2016-12-31 2019-07-09 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Methods of minimizing plasma-induced sidewall damage during low K etch processes
US20170110336A1 (en) * 2016-12-31 2017-04-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges CLuadeq Methods for minimizing sidewall damage during low k etch processes
JP6883495B2 (ja) * 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020146511A1 (en) * 2001-04-05 2002-10-10 Chiang Tony P. Chemisorption technique for atomic layer deposition
KR20130059450A (ko) 2010-09-30 2013-06-05 다이킨 고교 가부시키가이샤 냉동 회로
KR20140051090A (ko) * 2012-10-22 2014-04-30 도쿄엘렉트론가부시키가이샤 구리층을 에칭하는 방법 및 마스크
US20150371869A1 (en) * 2015-08-31 2015-12-24 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US20170076945A1 (en) * 2015-09-01 2017-03-16 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057061A (ko) * 2019-11-08 2021-05-20 도쿄엘렉트론가부시키가이샤 에칭 방법

Also Published As

Publication number Publication date
CN109427576A (zh) 2019-03-05
CN109427576B (zh) 2023-03-10
JP6883495B2 (ja) 2021-06-09
TWI760555B (zh) 2022-04-11
JP2019046994A (ja) 2019-03-22
KR102626802B1 (ko) 2024-01-18
TW201921488A (zh) 2019-06-01
US10566209B2 (en) 2020-02-18
US20190074191A1 (en) 2019-03-07

Similar Documents

Publication Publication Date Title
KR102626802B1 (ko) 에칭 방법
KR102426264B1 (ko) 에칭 방법
TWI699831B (zh) 非等向性鎢蝕刻用方法及設備
TWI779753B (zh) 電漿處理裝置及被處理體處理方法
TWI584374B (zh) Plasma etching method and plasma etching device
TWI781309B (zh) 被加工物之處理方法
KR102309941B1 (ko) 피처리체를 처리하는 방법
JP6529357B2 (ja) エッチング方法
US11462412B2 (en) Etching method
JP7336365B2 (ja) 膜をエッチングする方法及びプラズマ処理装置
KR20230129345A (ko) 플라즈마 처리 장치 및 에칭 방법
US20230335409A1 (en) Substrate processing method and substrate processing apparatus
TWI759348B (zh) 被處理體之處理方法
JP7190988B2 (ja) エッチング方法及び基板処理装置
TW202236370A (zh) 基板處理方法及基板處理裝置
CN109494153B (zh) 处理被加工物的方法
US20220199415A1 (en) Substrate processing method
JP2023053351A (ja) プラズマ処理装置
JP2022140924A (ja) 基板処理方法および基板処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant