KR20210057061A - 에칭 방법 - Google Patents

에칭 방법 Download PDF

Info

Publication number
KR20210057061A
KR20210057061A KR1020217009334A KR20217009334A KR20210057061A KR 20210057061 A KR20210057061 A KR 20210057061A KR 1020217009334 A KR1020217009334 A KR 1020217009334A KR 20217009334 A KR20217009334 A KR 20217009334A KR 20210057061 A KR20210057061 A KR 20210057061A
Authority
KR
South Korea
Prior art keywords
gas
silicon
film
etching
etching method
Prior art date
Application number
KR1020217009334A
Other languages
English (en)
Other versions
KR102401025B1 (ko
Inventor
다카히로 요코야마
마주 도무라
요시히데 기하라
류타로 스다
다카토시 오루이
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/JP2020/005847 external-priority patent/WO2021090516A1/ja
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Priority to KR1020227016762A priority Critical patent/KR20220082068A/ko
Publication of KR20210057061A publication Critical patent/KR20210057061A/ko
Application granted granted Critical
Publication of KR102401025B1 publication Critical patent/KR102401025B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146Amplitude modulation, includes pulsing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32458Vessel
    • H01J37/32477Vessel characterised by the means for protecting vessels or internal parts, e.g. coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

개시되는 에칭 방법은, 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정 (a)를 포함한다. 기판은 실리콘 함유막을 포함한다. 에칭 방법은, 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 실리콘 함유막을 에칭하는 공정 (b)를 더 포함한다. 처리 가스는, 인 함유 가스, 불소 함유 가스, 및 수소 함유 가스를 포함한다. 수소 함유 가스는, 불화 수소, H2, 암모니아, 및 탄화 수소로 이루어지는 군으로부터 선택되는 적어도 하나를 함유한다.

Description

에칭 방법
본 개시의 예시적 실시형태는, 에칭 방법, 처리 가스, 및 플라즈마 처리 장치에 관한 것이다.
전자 디바이스의 제조에 있어서는, 기판의 실리콘 함유막의 플라즈마 에칭이 행해지고 있다. 플라즈마 에칭에서는, 처리 가스로부터 생성된 플라즈마를 이용하여 실리콘 함유막의 에칭이 행해진다. 미국 특허출원 공개공보 제2016/0343580호는, 실리콘 함유막의 플라즈마 에칭에 이용되는 처리 가스로서, 플루오로카본 가스를 포함하는 처리 가스를 개시하고 있다. 일본 공개특허공보 2016-39310호는, 실리콘 함유막의 플라즈마 에칭에 이용되는 처리 가스로서, 탄화 수소 가스 및 하이드로플루오로카본 가스를 포함하는 처리 가스를 개시하고 있다.
특허문헌 1: 미국 특허출원 공개공보 제2016/0343580호 특허문헌 2: 일본 공개특허공보 2016-39310호
본 개시는, 실리콘 함유막의 플라즈마 에칭에 있어서 에칭 레이트를 높이는 기술을 제공한다.
하나의 예시적 실시형태에 있어서, 에칭 방법이 제공된다. 에칭 방법은, 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정 (a)를 포함한다. 기판은 실리콘 함유막을 포함한다. 에칭 방법은, 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종(化學種)에 의하여 실리콘 함유막을 에칭하는 공정 (b)를 더 포함한다. 처리 가스는, 인 함유 가스, 불소 함유 가스, 및 수소 함유 가스를 포함한다. 수소 함유 가스는, 불화 수소, H2, 암모니아, 및 탄화 수소로 이루어지는 군으로부터 선택되는 적어도 하나를 함유한다.
하나의 예시적 실시형태에 의하면, 실리콘 함유막의 플라즈마 에칭에 있어서 에칭 레이트를 높이는 것이 가능해진다.
도 1은 하나의 예시적 실시형태에 관한 에칭 방법의 흐름도이다.
도 2는 도 1에 나타내는 에칭 방법이 적용될 수 있는 일례의 기판의 부분 확대 단면도이다.
도 3은 하나의 예시적 실시형태에 관한 플라즈마 처리 장치를 개략적으로 나타내는 도이다.
도 4의 (a)는, 도 1에 나타내는 에칭 방법이 적용된 일례의 기판의 부분 확대 단면도이며, 도 4의 (b)는, 인을 포함하지 않는 처리 가스로 형성된 플라즈마에 의하여 에칭된 일례의 기판의 부분 확대 단면도이다.
도 5는 하나의 예시적 실시형태에 관한 에칭 방법에 관한 일례의 타이밍 차트이다.
도 6의 (a) 및 도 6의 (b)는 각각, 공정 STP에 있어서 실리콘 산화막, 실리콘 질화막을 에칭한 실험예에 있어서 형성된 보호막(PF)에 대한 XPS 분석의 결과를 나타내는 도이다.
도 7은 하나의 예시적 실시형태에 관한 에칭 방법에 관한 다른 예의 타이밍 차트이다.
도 8은 제1 실험으로 구한, 처리 가스 중의 PF3 가스의 유량과 실리콘 산화막의 에칭 레이트의 관계를 나타내는 그래프이다.
도 9는 제1 실험으로 구한, 처리 가스 중의 PF3 가스의 유량과 실리콘 산화막에 형성된 개구의 최대폭의 관계를 나타내는 그래프이다.
도 10은 제1 실험으로 구한, 처리 가스 중의 PF3 가스의 유량과 선택비의 관계를 나타내는 그래프이다.
도 11은 제2 실험으로 구한, PF3 가스의 유량과 실리콘 함유막의 에칭 레이트, 마스크의 에칭 레이트, 및 선택비의 각각과의 관계를 나타내는 그래프이다.
도 12는 다른 예시적 실시형태에 관한 에칭 방법의 흐름도이다.
도 13은 도 12에 나타내는 에칭 방법이 적용된 일례의 기판의 부분 확대 단면도이다.
도 14는 도 12에 나타내는 에칭 방법이 적용된 일례의 기판의 부분 확대 단면도이다.
도 15는 다른 예시적 실시형태에 관한 에칭 방법에 관한 일례의 타이밍 차트이다.
도 16은 제7 실험의 결과를 나타내는 그래프이다.
도 17은 제8~제11 실험의 결과를 나타내는 그래프이다.
도 18의 (a)는 제12 실험의 결과를 나타내는 그래프이며, 도 18의 (b)는 제13 실험의 결과를 나타내는 그래프이다.
이하, 다양한 예시적 실시형태에 대하여 설명한다.
하나의 예시적 실시형태에 있어서, 에칭 방법이 제공된다. 에칭 방법은, 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정 (a)를 포함한다. 기판은 실리콘 함유막을 포함한다. 에칭 방법은, 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 실리콘 함유막을 에칭하는 공정 (b)를 더 포함한다. 처리 가스는, 인 함유 가스, 불소 함유 가스, 및 수소 함유 가스를 포함한다. 수소 함유 가스는, 불화 수소, H2, 암모니아, 및 탄화 수소로 이루어지는 군으로부터 선택되는 적어도 하나를 함유한다.
하나의 예시적 실시형태에 있어서, 처리 가스는, 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 더 포함하고 있어도 된다.
다른 예시적 실시형태에 있어서, 에칭 방법이 제공된다. 에칭 방법은, 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정 (a)를 포함한다. 기판은 실리콘 함유막을 포함한다. 에칭 방법은, 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정 (b)를 더 포함한다. 처리 가스는, 인 함유 가스, 불소 함유 가스, 하이드로플루오로카본 가스, 및 할로젠 함유 가스를 포함한다. 할로젠 함유 가스는, 불소 이외의 할로젠 원소를 함유한다.
하나의 예시적 실시형태에 있어서, 상술한 불소 함유 가스는, 플루오로카본 가스 및 탄소를 함유하지 않는 불소 함유 가스로 이루어지는 군으로부터 선택되는 적어도 하나의 가스를 포함하고 있어도 된다. 탄소를 함유하지 않는 불소 함유 가스는, 삼불화 질소 가스 또는 육불화 황 가스여도 된다.
하나의 예시적 실시형태에 있어서, 상술한 할로젠 함유 가스는, Cl2 가스 및/또는 HBr 가스여도 된다.
하나의 예시적 실시형태에 있어서, 상술한 처리 가스에 있어서의 제1 가스의 유량에 대한 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하여도 된다. 제1 가스는, 처리 가스에 포함되는 인 함유 가스 이외의 모든 가스이다. 제2 가스는, 인 함유 가스이다. 유량비는, 0.075 이상, 0.3 이하여도 된다.
하나의 예시적 실시형태에 있어서, 에칭 방법은, 에칭에 의하여 형성된 개구를 구획 형성하는 측벽면 상에 처리 가스에 포함되는 인과 산소의 결합을 포함하는 보호막을 형성하는 공정을 더 포함하고 있어도 된다.
하나의 예시적 실시형태에 있어서, 공정 (b)는, 챔버 내에 플라즈마가 존재할 때에, 기판을 지지하는 기판 지지기의 하부 전극에 전기 바이어스의 펄스파를 주기적으로 부여하는 것을 포함하고 있어도 된다. 전기 바이어스는, 고주파 바이어스 전력이거나 음극성의 직류 전압의 펄스파이다. 전기 바이어스의 펄스파가 하부 전극에 부여되는 주기를 규정하는 주파수는, 5Hz 이상, 100kHz 이하여도 된다.
하나의 예시적 실시형태에 있어서, 에칭 방법은, 공정 (b) 전에, 기판 지지기의 온도를 0℃ 이하로 설정하는 공정을 더 포함하고 있어도 된다.
또 다른 예시적 실시형태에 있어서, 에칭 방법이 제공된다. 에칭 방법은, 기판을 플라즈마 처리 장치의 챔버 내에 준비하는 공정을 포함한다. 기판은, 실리콘 함유막 및 마스크를 갖는다. 에칭 방법은, 챔버 내에서 처리 가스로부터 플라즈마를 생성하여 실리콘 함유막을 에칭하는 공정을 포함한다. 처리 가스는, 불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함한다.
하나의 예시적 실시형태에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 및 탄소 함유 가스의 유량 중, 불화 수소 가스의 유량이 가장 커도 된다.
하나의 예시적 실시형태에 있어서, 처리 가스는, 희가스를 더 포함하고 있어도 된다. 희가스를 제외한 처리 가스에 있어서의 모든 가스 각각의 유량 중, 불화 수소 가스의 유량이 가장 커도 된다.
하나의 예시적 실시형태에 있어서, 기판을 지지하는 기판 지지기의 온도가 공정 (b)에 있어서 0℃ 이하의 온도 또는 -40℃ 이하의 온도로 설정되어도 된다.
하나의 예시적 실시형태에 있어서, 인 함유 가스는, 할로젠 원소를 함유해도 된다. 인 함유 가스 중의 할로젠 원소는, 불소 이외의 할로젠 원소여도 된다.
하나의 예시적 실시형태에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 및 탄소 함유 가스의 유량의 합계에 있어서의 인 함유 가스의 유량의 비율은, 2% 이상이어도 된다.
하나의 예시적 실시형태에 있어서, 처리 가스는, 불소를 함유하지 않는 할로젠 함유 가스를 더 포함하고 있어도 된다. 불화 수소 가스의 유량, 인 함유 가스의 유량, 탄소 함유 가스, 및 할로젠 함유 가스의 유량의 합계에 있어서의 할로젠 함유 가스의 유량의 비율은, 0%보다 크고, 10% 이하여도 된다.
하나의 예시적 실시형태에 있어서, 실리콘 함유막은 실리콘 산화막을 포함하고 있어도 된다. 실리콘 함유막은 실리콘 질화막을 더 포함하고 있어도 된다.
다른 예시적 실시형태에 있어서, 실리콘 산화막의 플라즈마 에칭용의 처리 가스가 제공된다. 처리 가스는, 불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함한다.
하나의 예시적 실시형태에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 및 탄소 함유 가스의 유량 중, 불화 수소 가스의 유량이 가장 커도 된다.
하나의 예시적 실시형태에 있어서, 처리 가스는 희가스를 더 포함하고 있어도 되고, 희가스를 제외한 상기 처리 가스에 있어서의 모든 가스 각각의 유량 중, 불화 수소 가스의 유량이 가장 커도 된다.
하나의 예시적 실시형태에 있어서, 인 함유 가스는, 할로젠 원소를 함유해도 된다. 할로젠 원소는, 불소 이외의 할로젠 원소여도 된다.
하나의 예시적 실시형태에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 및 탄소 함유 가스의 유량의 합계에 있어서의 인 함유 가스의 유량의 비율은, 2% 이상이어도 된다.
이하, 도면을 참조하여 다양한 예시적 실시형태에 대하여 상세히 설명한다. 또한, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은, 하나의 예시적 실시형태에 관한 에칭 방법의 흐름도이다. 도 1에 나타내는 에칭 방법(이하, "방법 MT"라고 한다)은, 실리콘 함유막을 갖는 기판에 적용된다. 방법 MT에서는, 실리콘 함유막이 에칭된다.
도 2는, 도 1에 나타내는 에칭 방법이 적용될 수 있는 일례의 기판의 부분 확대 단면도이다. 도 2에 나타내는 기판(W)은, DRAM, 3D-NAND와 같은 디바이스의 제조에 이용될 수 있다. 기판(W)은, 실리콘 함유막(SF)을 갖는다. 기판(W)은, 하지(下地) 영역(UR)을 더 갖고 있어도 된다. 실리콘 함유막(SF)은, 하지 영역(UR) 상에 마련될 수 있다.
실리콘 함유막(SF)은, 실리콘 함유 유전체막일 수 있다. 실리콘 함유 유전체막은, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 실리콘 함유 유전체막은, 실리콘을 함유하는 막이면, 다른 막종을 갖는 막이어도 된다. 또, 실리콘 함유막(SF)은, 실리콘막(예를 들면 다결정 실리콘막)을 포함하고 있어도 된다. 또, 실리콘 함유막(SF)은, 실리콘 질화막, 다결정 실리콘막, 탄소 함유 실리콘막, 및 저유전율막 중 적어도 하나를 포함하고 있어도 된다. 탄소 함유 실리콘막은, SiC막 및/또는 SiOC막을 포함할 수 있다. 저유전율막은, 실리콘을 함유하고, 층간 절연막으로서 이용될 수 있다. 또, 실리콘 함유막(SF)은, 서로 다른 막종을 갖는 2개 이상의 실리콘 함유막을 포함하고 있어도 된다. 2개 이상의 실리콘 함유막은, 실리콘 산화막 및 실리콘 질화막을 포함하고 있어도 된다. 실리콘 함유막(SF)은, 예를 들면 교대로 적층된 1개 이상의 실리콘 산화막 및 1개 이상의 실리콘 질화막을 포함하는 다층막이어도 된다. 실리콘 함유막(SF)은, 교대로 적층된 복수의 실리콘 산화막 및 복수의 실리콘 질화막을 포함하는 다층막이어도 된다. 혹은, 2개 이상의 실리콘 함유막은, 실리콘 산화막 및 실리콘막을 포함하고 있어도 된다. 실리콘 함유막(SF)은, 예를 들면 교대로 적층된 1개 이상의 실리콘 산화막 및 1개 이상의 실리콘막을 포함하는 다층막이어도 된다. 실리콘 함유막(SF)은, 교대로 적층된 복수의 실리콘 산화막 및 복수의 다결정 실리콘막을 포함하는 다층막이어도 된다. 혹은, 2개 이상의 실리콘 함유막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘막을 포함하고 있어도 된다.
기판(W)은, 마스크(MK)를 더 갖고 있어도 된다. 마스크(MK)는, 실리콘 함유막(SF) 상에 마련되어 있다. 마스크(MK)는, 공정 ST2에 있어서 실리콘 함유막(SF)의 에칭 레이트보다 낮은 에칭 레이트를 갖는 재료로 형성된다. 마스크(MK)는, 유기 재료로 형성될 수 있다. 즉, 마스크(MK)는, 탄소를 함유해도 된다. 마스크(MK)는, 예를 들면 어모퍼스 카본막, 포토레지스트막, 또는 스핀 온 카본막(SOC막)으로 형성될 수 있다. 혹은, 마스크(MK)는, 실리콘 함유 반사 방지막과 같은 실리콘 함유막으로 형성되어도 된다. 혹은, 마스크(MK)는, 질화 타이타늄, 텅스텐, 탄화 텅스텐과 같은 금속 함유 재료로 형성된 금속 함유 마스크여도 된다. 마스크(MK)는, 3μm 이상의 두께를 가질 수 있다.
마스크(MK)는, 패터닝되어 있다. 즉, 마스크(MK)는, 공정 ST2에 있어서 실리콘 함유막(SF)에 전사(轉寫)되는 패턴을 갖고 있다. 마스크(MK)의 패턴이 실리콘 함유막(SF)에 전사되면, 실리콘 함유막(SF)에는 홀 또는 트렌치와 같은 개구(오목부)가 형성된다. 공정 ST2에 있어서 실리콘 함유막(SF)에 형성되는 개구의 애스펙트비는 20 이상이면 되고, 30 이상, 40 이상, 또는 50 이상이어도 된다. 또한, 마스크(MK)는, 라인 앤드 스페이스 패턴을 갖고 있어도 된다.
방법 MT에서는, 실리콘 함유막(SF)의 에칭을 위하여 플라즈마 처리 장치가 이용된다. 도 3은, 하나의 예시적 실시형태에 관한 플라즈마 처리 장치를 개략적으로 나타내는 도이다. 도 3에 나타내는 플라즈마 처리 장치(1)는, 챔버(10)를 구비한다. 챔버(10)는, 그 안에 내부 공간(10s)을 제공한다. 챔버(10)는 챔버 본체(12)를 포함한다. 챔버 본체(12)는, 대략 원통 형상을 갖는다. 챔버 본체(12)는, 예를 들면 알루미늄으로 형성된다. 챔버 본체(12)의 내벽면 상에는, 내부식성을 갖는 막이 마련되어 있다. 내부식성을 갖는 막은, 산화 알루미늄, 산화 이트륨 등의 세라믹으로 형성될 수 있다.
챔버 본체(12)의 측벽에는, 통로(12p)가 형성되어 있다. 기판(W)은, 통로(12p)를 통하여 내부 공간(10s)과 챔버(10)의 외부와의 사이에서 반송(搬送)된다. 통로(12p)는, 게이트 밸브(12g)에 의하여 개폐된다. 게이트 밸브(12g)는, 챔버 본체(12)의 측벽을 따라 마련된다.
챔버 본체(12)의 바닥부 상에는, 지지부(13)가 마련되어 있다. 지지부(13)는, 절연 재료로 형성된다. 지지부(13)는, 대략 원통 형상을 갖는다. 지지부(13)는, 내부 공간(10s) 내에서, 챔버 본체(12)의 바닥부로부터 상방으로 뻗어 있다. 지지부(13)는, 기판 지지기(14)를 지지하고 있다. 기판 지지기(14)는, 내부 공간(10s) 내에서 기판(W)을 지지하도록 구성되어 있다.
기판 지지기(14)는, 하부 전극(18) 및 정전 척(20)을 갖는다. 기판 지지기(14)는, 전극 플레이트(16)를 더 가질 수 있다. 전극 플레이트(16)는, 알루미늄 등의 도체로 형성되어 있고, 대략 원반 형상을 갖는다. 하부 전극(18)은, 전극 플레이트(16) 상에 마련되어 있다. 하부 전극(18)은, 알루미늄 등의 도체로 형성되어 있고, 대략 원반 형상을 갖는다. 하부 전극(18)은, 전극 플레이트(16)에 전기적으로 접속되어 있다.
정전 척(20)은, 하부 전극(18) 상에 마련되어 있다. 기판(W)은, 정전 척(20)의 상면 상에 재치된다. 정전 척(20)은, 본체 및 전극을 갖는다. 정전 척(20)의 본체는, 대략 원반 형상을 갖고, 유전체로 형성된다. 정전 척(20)의 전극은, 막 형상의 전극이며, 정전 척(20)의 본체 내에 마련되어 있다. 정전 척(20)의 전극은, 스위치(20s)를 개재하여 직류 전원(20p)에 접속되어 있다. 정전 척(20)의 전극에 직류 전원(20p)으로부터의 전압이 인가되면, 정전 척(20)과 기판(W)의 사이에 정전 인력이 발생한다. 기판(W)은, 그 정전 인력에 의하여 정전 척(20)에 끌어당겨지고, 정전 척(20)에 의하여 지지된다.
기판 지지기(14) 상에는, 에지 링(25)이 배치된다. 에지 링(25)은, 링 형상의 부재이다. 에지 링(25)은, 실리콘, 탄화 실리콘, 또는 석영 등으로 형성될 수 있다. 기판(W)은, 정전 척(20) 상이며, 또한 에지 링(25)에 의하여 둘러싸인 영역 내에 배치된다.
하부 전극(18)의 내부에는, 유로(18f)가 마련되어 있다. 유로(18f)에는, 챔버(10)의 외부에 마련되어 있는 칠러 유닛으로부터 배관(22a)을 통하여 열교환 매체(예를 들면 냉매)가 공급된다. 유로(18f)에 공급된 열교환 매체는, 배관(22b)을 통하여 칠러 유닛으로 되돌려진다. 플라즈마 처리 장치(1)에서는, 정전 척(20) 상에 재치된 기판(W)의 온도가, 열교환 매체와 하부 전극(18)과의 열교환에 의하여, 조정된다.
플라즈마 처리 장치(1)에는, 가스 공급 라인(24)이 마련되어 있다. 가스 공급 라인(24)은, 전열 가스 공급 기구로부터의 전열 가스(예를 들면 He 가스)를, 정전 척(20)의 상면과 기판(W)의 이면과의 사이의 간극에 공급한다.
플라즈마 처리 장치(1)는, 상부 전극(30)을 더 구비한다. 상부 전극(30)은, 기판 지지기(14)의 상방에 마련되어 있다. 상부 전극(30)은, 부재(32)를 개재하여, 챔버 본체(12)의 상부에 지지되어 있다. 부재(32)는, 절연성을 갖는 재료로 형성된다. 상부 전극(30)과 부재(32)는, 챔버 본체(12)의 상부 개구를 닫고 있다.
상부 전극(30)은, 천판(天板)(34) 및 지지체(36)를 포함할 수 있다. 천판(34)의 하면은, 내부 공간(10s) 측의 하면이며, 내부 공간(10s)을 구획 형성한다. 천판(34)은, 발생하는 줄(Joule)열이 적은 저저항의 도전체 또는 반도체로 형성될 수 있다. 천판(34)은, 천판(34)을 그 판두께 방향으로 관통하는 복수의 가스 토출 구멍(34a)을 갖는다.
지지체(36)는, 천판(34)을 착탈 가능하게 지지한다. 지지체(36)는, 알루미늄 등의 도전성 재료로 형성된다. 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 지지체(36)는, 가스 확산실(36a)로부터 하방으로 뻗은 복수의 가스 구멍(36b)을 갖는다. 복수의 가스 구멍(36b)은, 복수의 가스 토출 구멍(34a)에 각각 연통되어 있다. 지지체(36)에는, 가스 도입구(36c)가 형성되어 있다. 가스 도입구(36c)는, 가스 확산실(36a)에 접속되어 있다. 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 유량 제어기군(41) 및 밸브군(42)을 통하여, 가스 소스군(40)이 접속되어 있다. 유량 제어기군(41) 및 밸브군(42)은, 가스 공급부를 구성하고 있다. 가스 공급부는, 가스 소스군(40)을 더 포함하고 있어도 된다. 가스 소스군(40)은, 복수의 가스 소스를 포함한다. 복수의 가스 소스는, 방법 MT에서 이용되는 처리 가스의 소스를 포함한다. 유량 제어기군(41)은, 복수의 유량 제어기를 포함한다. 유량 제어기군(41)의 복수의 유량 제어기의 각각은, 매스 플로 컨트롤러 또는 압력 제어식의 유량 제어기이다. 밸브군(42)은, 복수의 개폐 밸브를 포함한다. 가스 소스군(40)의 복수의 가스 소스의 각각은, 유량 제어기군(41)의 대응 유량 제어기 및 밸브군(42)의 대응 개폐 밸브를 통하여, 가스 공급관(38)에 접속되어 있다.
플라즈마 처리 장치(1)에서는, 챔버 본체(12)의 내벽면 및 지지부(13)의 외주(外周)를 따라, 실드(46)가 착탈 가능하게 마련되어 있다. 실드(46)는, 챔버 본체(12)에 반응 부생물이 부착되는 것을 방지한다. 실드(46)는, 예를 들면 알루미늄으로 형성된 모재(母材)의 표면에 내부식성을 갖는 막을 형성함으로써 구성된다. 내부식성을 갖는 막은, 산화 이트륨 등의 세라믹으로 형성될 수 있다.
지지부(13)와 챔버 본체(12)의 측벽과의 사이에는, 배플 플레이트(48)가 마련되어 있다. 배플 플레이트(48)는, 예를 들면 알루미늄으로 형성된 부재의 표면에 내부식성을 갖는 막(산화 이트륨 등의 막)을 형성함으로써 구성된다. 배플 플레이트(48)에는, 복수의 관통 구멍이 형성되어 있다. 배플 플레이트(48)의 하방이며, 또한 챔버 본체(12)의 바닥부에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브 및 터보 분자 펌프 등의 진공 펌프를 포함한다.
플라즈마 처리 장치(1)는, 고주파 전원(62) 및 바이어스 전원(64)을 구비하고 있다. 고주파 전원(62)은, 고주파 전력 HF를 발생시키는 전원이다. 고주파 전력 HF는, 플라즈마의 생성에 적합한 제1 주파수를 갖는다. 제1 주파수는, 예를 들면 27MHz~100MHz의 범위 내의 주파수이다. 고주파 전원(62)은, 정합기(66) 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속되어 있다. 정합기(66)는, 고주파 전원(62)의 부하 측(하부 전극(18) 측)의 임피던스를 고주파 전원(62)의 출력 임피던스에 정합시키기 위한 회로를 갖는다. 또한, 고주파 전원(62)은, 정합기(66)를 개재하여, 상부 전극(30)에 접속되어 있어도 된다. 고주파 전원(62)은, 일례의 플라즈마 생성부를 구성하고 있다.
바이어스 전원(64)은, 전기 바이어스를 발생시키는 전원이다. 바이어스 전원(64)은, 하부 전극(18)에 전기적으로 접속되어 있다. 전기 바이어스는, 제2 주파수를 갖는다. 제2 주파수는, 제1 주파수보다 낮다. 제2 주파수는, 예를 들면 400kHz~13.56MHz의 범위 내의 주파수이다. 전기 바이어스는, 고주파 전력 HF와 함께 이용되는 경우에는, 기판(W)에 이온을 끌어들이기 위하여 기판 지지기(14)(일례에서는, 하부 전극(18))에 부여된다. 전기 바이어스가 하부 전극(18)에 부여되면, 기판 지지기(14) 상에 재치된 기판(W)의 전위는, 제2 주파수로 규정되는 주기 내에서 변동한다.
일 실시형태에 있어서, 전기 바이어스는, 제2 주파수를 갖는 고주파 전력 LF여도 된다. 고주파 전력 LF는, 고주파 전력 HF와 함께 이용되는 경우에는, 기판(W)에 이온을 끌어들이기 위한 고주파 바이어스 전력으로서 이용된다. 고주파 전력 LF를 발생시키도록 구성된 바이어스 전원(64)은, 정합기(68) 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속된다. 정합기(68)는, 바이어스 전원(64)의 부하 측(하부 전극(18) 측)의 임피던스를 바이어스 전원(64)의 출력 임피던스에 정합시키기 위한 회로를 갖는다.
또한, 고주파 전력 HF를 이용하지 않고, 고주파 전력 LF를 이용하여, 즉 단일의 고주파 전력만을 이용하여 플라즈마를 생성해도 된다. 이 경우에는, 고주파 전력 LF의 주파수는, 13.56MHz보다 큰 주파수, 예를 들면 40MHz여도 된다. 또, 이 경우에는, 플라즈마 처리 장치(1)는, 고주파 전원(62) 및 정합기(66)를 구비하지 않아도 된다. 이 경우에는, 바이어스 전원(64)은 일례의 플라즈마 생성부를 구성한다.
다른 실시형태에 있어서, 전기 바이어스는, 직류 전압의 펄스파여도 된다. 직류 전압의 펄스파는, 주기적으로 발생되어, 하부 전극(18)에 부여된다. 직류 전압의 펄스파의 주기는, 제2 주파수로 규정된다. 직류 전압의 펄스파의 주기는, 2개의 기간을 포함한다. 2개의 기간 중 일방의 기간에 있어서의 직류 전압은, 음극성의 직류 전압이다. 2개의 기간 중 일방의 기간에 있어서의 직류 전압의 레벨(즉, 절댓값)은, 2개의 기간 중 타방의 기간에 있어서의 직류 전압의 레벨(즉, 절댓값)보다 높다. 타방의 기간에 있어서의 직류 전압은, 음극성, 양극성 중 어느 쪽이어도 된다. 타방의 기간에 있어서의 음극성의 직류 전압의 레벨은, 제로보다 커도 되고, 제로여도 된다. 이 실시형태에 있어서, 바이어스 전원(64)은, 로 패스 필터 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속된다. 또한, 전기 바이어스로서 이용되는 펄스파는, 직류 이외의 파형을 갖는 펄스 형상의 전압을 포함하고 있어도 된다.
일 실시형태에 있어서, 바이어스 전원(64)은, 전기 바이어스의 연속파를 하부 전극(18)에 부여해도 된다. 즉, 바이어스 전원(64)은, 전기 바이어스를 연속적으로 하부 전극(18)에 부여해도 된다. 전기 바이어스의 연속파는, 방법 MT의 공정 STP 또는 공정 ST2 및 공정 ST3이 실행되고 있는 기간에 있어서, 하부 전극(18)에 부여될 수 있다.
다른 실시형태에 있어서, 바이어스 전원(64)은, 전기 바이어스의 펄스파를 하부 전극(18)에 부여해도 된다. 전기 바이어스의 펄스파는, 주기적으로 하부 전극(18)에 부여될 수 있다. 전기 바이어스의 펄스파의 주기는, 제3 주파수로 규정된다. 제3 주파수는, 제2 주파수보다 낮다. 제3 주파수는, 예를 들면 1Hz 이상, 200kHz 이하이다. 다른 예에서는, 제3 주파수는, 5Hz 이상, 100kHz 이하여도 된다.
전기 바이어스의 펄스파의 주기는, 2개의 기간, 즉 H 기간 및 L 기간을 포함한다. H 기간에 있어서의 전기 바이어스의 레벨(즉, 전기 바이어스의 펄스의 레벨)은, L 기간에 있어서의 전기 바이어스의 레벨보다 높다. 즉, 전기 바이어스의 레벨이 증감됨으로써, 전기 바이어스의 펄스파가 하부 전극(18)에 부여되어도 된다. L 기간에 있어서의 전기 바이어스의 레벨은, 제로보다 커도 된다. 혹은, L 기간에 있어서의 전기 바이어스의 레벨은, 제로여도 된다. 즉, 전기 바이어스의 펄스파는, 전기 바이어스의 하부 전극(18)으로의 공급과 공급 정지를 교대로 전환함으로써, 하부 전극(18)에 부여되어도 된다. 여기에서, 전기 바이어스가 고주파 전력 LF인 경우에는, 전기 바이어스의 레벨은, 고주파 전력 LF의 전력 레벨이다. 전기 바이어스가 고주파 전력 LF인 경우에는, 전기 바이어스의 펄스에 있어서의 고주파 전력 LF의 레벨은, 2kW 이상이어도 된다. 전기 바이어스가 음극성의 직류 전압의 펄스파인 경우에는, 전기 바이어스의 레벨은, 음극성의 직류 전압의 절댓값의 실효값이다. 전기 바이어스의 펄스파의 듀티비, 즉 전기 바이어스의 펄스파의 주기에 있어서 H 기간이 차지하는 비율은, 예를 들면 1% 이상, 80% 이하이다. 다른 예에서는, 전기 바이어스의 펄스파의 듀티비는 5% 이상 50% 이하여도 된다. 혹은, 전기 바이어스의 펄스파의 듀티비는, 50% 이상, 99% 이하여도 된다. 전기 바이어스의 펄스파는, 방법 MT의 공정 ST2 및 공정 ST3을 실행하기 위하여, 하부 전극(18)에 부여될 수 있다.
일 실시형태에 있어서, 고주파 전원(62)은, 고주파 전력 HF의 연속파를 공급해도 된다. 즉, 고주파 전원(62)은, 고주파 전력 HF를 연속적으로 공급해도 된다. 고주파 전력 HF의 연속파는, 방법 MT의 공정 STP 또는 공정 ST2 및 공정 ST3이 실행되고 있는 기간에 있어서, 공급될 수 있다.
다른 실시형태에 있어서, 고주파 전원(62)은, 고주파 전력 HF의 펄스파를 공급해도 된다. 고주파 전력 HF의 펄스파는, 주기적으로 공급될 수 있다. 고주파 전력 HF의 펄스파의 주기는, 제4 주파수로 규정된다. 제4 주파수는, 제2 주파수보다 낮다. 일 실시형태에 있어서, 제4 주파수는, 제3 주파수와 동일하다. 고주파 전력 HF의 펄스파의 주기는, 2개의 기간, 즉 H 기간 및 L 기간을 포함한다. H 기간에 있어서의 고주파 전력 HF의 전력 레벨은, 2개의 기간 중 L 기간에 있어서의 고주파 전력 HF의 전력 레벨보다 높다. L 기간에 있어서의 고주파 전력 HF의 전력 레벨은, 제로보다 커도 되고, 제로여도 된다.
또한, 고주파 전력 HF의 펄스파의 주기는, 전기 바이어스의 펄스파의 주기와 동기하고 있어도 된다. 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간은, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간과 동기하고 있어도 된다. 혹은, 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간은, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간과 동기하고 있지 않아도 된다. 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간의 시간 길이는, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간의 시간 길이와 동일해도 되고, 달라도 된다.
플라즈마 처리 장치(1)에 있어서 플라즈마 처리가 행해지는 경우에는, 가스가 가스 공급부로부터 내부 공간(10s)으로 공급된다. 또, 고주파 전력 HF 및/또는 전기 바이어스가 공급됨으로써, 상부 전극(30)과 하부 전극(18)의 사이에서 고주파 전계가 생성된다. 생성된 고주파 전계가 내부 공간(10s) 내의 가스로부터 플라즈마를 생성한다.
플라즈마 처리 장치(1)는, 제어부(80)를 더 구비할 수 있다. 제어부(80)는, 프로세서, 메모리 등의 기억부, 입력 장치, 표시 장치, 신호의 입출력 인터페이스 등을 구비하는 컴퓨터일 수 있다. 제어부(80)는, 플라즈마 처리 장치(1)의 각부(各部)를 제어한다. 제어부(80)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(1)를 관리하기 위하여 커맨드의 입력 조작 등을 행할 수 있다. 또, 제어부(80)에서는, 표시 장치에 의하여, 플라즈마 처리 장치(1)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 기억부에는, 제어 프로그램 및 레시피 데이터가 저장되어 있다. 제어 프로그램은, 플라즈마 처리 장치(1)에서 각종 처리를 실행하기 위하여, 프로세서에 의하여 실행된다. 프로세서는, 제어 프로그램을 실행하고, 레시피 데이터에 따라 플라즈마 처리 장치(1)의 각부를 제어한다.
다시 도 1을 참조한다. 이하, 방법 MT에 대하여, 그것이 플라즈마 처리 장치(1)를 이용하여 도 2에 나타내는 기판(W)에 적용되는 경우를 예로 들어 설명한다. 플라즈마 처리 장치(1)가 이용되는 경우에는, 제어부(80)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 의하여, 플라즈마 처리 장치(1)에 있어서 방법 MT가 실행될 수 있다. 이하의 설명에 있어서는, 방법 MT의 실행을 위한 제어부(80)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 대해서도 설명한다.
이하의 설명에서는, 도 1에 더하여, 도 4의 (a), 도 4의 (b), 및 도 5를 참조한다. 도 4의 (a)는, 도 1에 나타내는 에칭 방법이 적용된 일례의 기판의 부분 확대 단면도이며, 도 4의 (b)는, 인을 포함하지 않는 처리 가스로 형성된 플라즈마에 의하여 에칭된 일례의 기판의 부분 확대 단면도이다. 도 5는, 하나의 예시적 실시형태에 관한 에칭 방법에 관한 일례의 타이밍 차트이다. 도 5에 있어서, 가로축은 시간을 나타내고 있다. 도 5에 있어서, 세로축은, 고주파 전력 HF의 전력 레벨, 전기 바이어스의 레벨, 및 처리 가스의 공급 상태를 나타내고 있다. 고주파 전력 HF의 "L" 레벨은, 고주파 전력 HF가 공급되고 있지 않거나, 또는 고주파 전력 HF의 전력 레벨이, "H"로 나타내는 전력 레벨보다 낮은 것을 나타내고 있다. 전기 바이어스의 "L" 레벨은, 전기 바이어스가 하부 전극(18)에 부여되고 있지 않거나, 또는 전기 바이어스의 레벨이, "H"로 나타내는 레벨보다 낮은 것을 나타내고 있다. 또, 처리 가스의 공급 상태의 "ON"은, 처리 가스가 챔버(10) 내에 공급되고 있는 것을 나타내고 있으며, 처리 가스의 공급 상태의 "OFF"는, 챔버(10) 내로의 처리 가스의 공급이 정지되어 있는 것을 나타내고 있다.
도 1에 나타내는 바와 같이, 방법 MT는, 공정 ST1에서 개시한다. 공정 ST1에서는, 기판(W)이 챔버(10) 내에 준비된다. 기판(W)은, 챔버(10) 내에 있어서 정전 척(20) 상에 재치되고, 정전 척(20)에 의하여 지지된다. 또한, 기판(W)은 300mm의 직경을 가질 수 있다.
방법 MT에서는, 이어서 공정 STP가 실행된다. 공정 STP에서는, 기판(W)에 대한 플라즈마 처리가 실행된다. 공정 STP에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마가 생성된다. 방법 MT는, 공정 ST2를 포함한다. 공정 ST2는, 공정 STP의 실행 중에 행해진다. 방법 MT는, 공정 ST3을 더 포함할 수 있다. 공정 ST3은, 공정 STP의 실행 중에 행해진다. 공정 ST2와 공정 ST3은, 동시에 발생해도 되고, 혹은 상호 간에 독립적으로 행해져도 된다.
공정 ST2에서는, 실리콘 함유막(SF)이, 공정 STP에 있어서 챔버(10) 내에서 처리 가스로부터 생성된 플라즈마로부터의 화학종에 의하여, 에칭된다. 공정 ST3에서는, 보호막(PF)이, 공정 STP에 있어서 챔버(10) 내에서 처리 가스로부터 생성된 플라즈마로부터의 화학종에 의하여, 기판(W) 상에 형성된다. 보호막(PF)은, 실리콘 함유막(SF)에 형성된 개구를 구획 형성하는 측벽면 상에 형성된다.
공정 STP에서 이용되는 처리 가스는, 할로젠 원소 및 인을 포함한다. 처리 가스에 포함되는 할로젠 원소는, 불소일 수 있다. 처리 가스는, 적어도 하나의 할로젠 함유 분자를 포함할 수 있다. 처리 가스는, 적어도 하나의 할로젠 함유 분자로서, 플루오로카본 또는 하이드로플루오로카본 중 적어도 하나를 포함할 수 있다. 플루오로카본은, 예를 들면 CF4, C3F8, C4F6, 또는 C4F8 중 적어도 하나이다. 하이드로플루오로카본은, 예를 들면 CH2F2, CHF3, 또는 CH3F 중 적어도 하나이다. 하이드로플루오로카본은, 2개 이상의 탄소를 포함하고 있어도 된다. 하이드로플루오로카본은, 예를 들면 3개의 탄소, 또는 4개의 탄소를 포함하고 있어도 된다.
처리 가스는, 적어도 하나의 인 함유 분자를 포함할 수 있다. 인 함유 분자는, 십산화 사인(P4O10), 팔산화 사인(P4O8), 육산화 사인(P4O6)과 같은 산화물이어도 된다. 십산화 사인은, 오산화 이인(P2O5)이라고 불리는 경우가 있다. 인 함유 분자는, 삼불화 인(PF3), 오불화 인(PF5), 삼염화 인(PCl3), 오염화 인(PCl5), 삼브로민화 인(PBr3), 오브로민화 인(PBr5), 아이오딘화 인(PI3)과 같은 할로젠화물이어도 된다. 즉, 인을 포함하는 분자는, 할로젠 원소로서 불소를 포함하고 있어도 된다. 혹은, 인을 포함하는 분자는, 할로젠 원소로서 불소 이외의 할로젠 원소를 포함하고 있어도 된다. 인 함유 분자는, 불화 포스포릴(POF3), 염화 포스포릴(POCl3), 브로민화 포스포릴(POBr3)과 같은 할로젠화 포스포릴이어도 된다. 인 함유 분자는, 포스핀(PH3), 인화 칼슘(Ca3P2 등), 인산(H3PO4), 인산 나트륨(Na3PO4), 헥사플루오로 인산(HPF6) 등이어도 된다. 인 함유 분자는, 플루오로포스핀류(HxPFy)여도 된다. 여기에서, x와 y의 합은, 3 또는 5이다. 플루오로포스핀류로서는, HPF2, H2PF3 예시된다. 처리 가스는, 적어도 하나의 인 함유 분자로서, 상기의 인 함유 분자 중 하나 이상의 인 함유 분자를 포함할 수 있다. 예를 들면, 처리 가스는, 적어도 하나의 인 함유 분자로서, PF3, PCl3, PF5, PCl5, POCl3, PH3, PBr3, 또는 PBr5 중 적어도 하나를 포함할 수 있다. 또한, 처리 가스에 포함되는 각 인 함유 분자는, 그것이 액체 또는 고체인 경우에는, 가열 등에 의하여 기화되어 챔버(10) 내에 공급될 수 있다.
공정 STP에서 이용되는 처리 가스는, 탄소 및 수소를 더 포함하고 있어도 된다. 처리 가스는, 수소를 포함하는 분자로서, H2, 불화 수소(HF), 탄화 수소(CxHy), 하이드로플루오로카본(CHxFy), 또는 NH3 중 적어도 하나를 포함하고 있어도 된다. 탄화 수소는, 예를 들면 CH4 또는 C3H6이다. 여기에서, x 및 y의 각각은 자연수이다. 처리 가스는, 탄소를 포함하는 분자로서, 플루오로카본 또는 탄화 수소(예를 들면 CH4)를 포함하고 있어도 된다. 처리 가스는, 산소를 더 포함하고 있어도 된다. 처리 가스는, 예를 들면 O2를 포함하고 있어도 된다. 혹은, 처리 가스는, 산소를 포함하지 않아도 된다.
일 실시형태에 있어서, 처리 가스는, 인 함유 가스, 불소 함유 가스, 및 수소 함유 가스를 포함한다. 수소 함유 가스는, 불화 수소(HF), H2, 암모니아(NH3), 및 탄화 수소로 이루어지는 군으로부터 선택되는 적어도 하나를 함유한다. 인 함유 가스는, 상술한 인 함유 분자 중 적어도 하나를 포함한다. 불소 함유 가스는, 플루오로카본 가스 및 탄소를 함유하지 않는 불소 함유 가스로 이루어지는 군으로부터 선택되는 적어도 하나의 가스를 포함한다. 플루오로카본 가스는, 상술한 플루오로카본을 함유하는 가스이다. 탄소를 함유하지 않는 불소 함유 가스는, 예를 들면 삼불화 질소 가스(NF3 가스) 또는 육불화 황 가스(SF6 가스)이다. 또, 처리 가스는, 하이드로플루오로카본 가스를 더 포함하고 있어도 된다. 하이드로플루오로-카본 가스는, 상술한 하이드로플루오로카본의 가스이다. 또, 처리 가스는, 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 더 포함하고 있어도 된다. 할로젠 함유 가스는, 예를 들면 Cl2 가스 및/또는 HBr 가스이다.
일례의 처리 가스는, 인 함유 가스, 플루오로카본 가스, 수소 함유 가스, 및 산소 함유 가스(예를 들면 O2 가스)를 포함하거나, 실질적으로 이들로 이루어진다. 다른 일례의 처리 가스는, 인 함유 가스, 탄소를 함유하지 않는 불소 함유 가스, 플루오로카본 가스, 수소 함유 가스, 하이드로플루오로카본 가스, 및 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 포함하거나, 실질적으로 이들로 이루어진다.
다른 실시형태에 있어서, 처리 가스는, 상술한 인 함유 가스, 상술한 불소 함유 가스, 상술한 하이드로플루오로카본 가스, 및 상술한 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 포함하거나, 실질적으로 이들로 이루어진다.
일 실시형태에 있어서, 처리 가스는, 제1 가스 및 제2 가스를 포함할 수 있다. 제1 가스는, 인을 함유하지 않는 가스이다. 즉, 제1 가스는, 처리 가스에 포함되는 인 함유 가스 이외의 모든 가스이다. 제1 가스는, 할로젠 원소를 포함할 수 있다. 제1 가스는, 상술한 적어도 하나의 할로젠 함유 분자의 가스를 포함할 수 있다. 제1 가스는, 탄소 및 수소를 더 포함하고 있어도 된다. 제1 가스는, 상술한 수소를 포함하는 분자의 가스 및/또는 탄소를 포함하는 분자의 가스를 더 포함하고 있어도 된다. 제1 가스는, 산소를 더 포함하고 있어도 된다. 제1 가스는, O2 가스를 포함하고 있어도 된다. 혹은, 제1 가스는, 산소를 포함하고 있지 않아도 된다. 제2 가스는, 인을 함유하는 가스이다. 즉, 제2 가스는, 상술한 인 함유 가스이다. 제2 가스는, 상술한 적어도 하나의 인 함유 분자의 가스를 포함하고 있어도 된다.
공정 STP에서 이용되는 처리 가스에 있어서, 제1 가스의 유량에 대한 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하로 설정되어도 된다. 유량비는, 0.075 이상, 0.3 이하로 설정되어도 된다. 유량비는, 0.1 이상, 0.25 이하로 설정되어도 된다.
도 5에 나타내는 바와 같이, 공정 STP에서는, 챔버(10) 내에 처리 가스가 공급된다. 공정 STP에서는, 챔버(10) 내의 가스의 압력이 지정된 압력으로 설정된다. 공정 STP에서는, 챔버(10) 내의 가스의 압력은, 5mTorr(0.65Pa) 이상, 100mTorr(13.3Pa) 이하의 압력으로 설정될 수 있다. 또, 공정 STP에서는, 챔버(10) 내에서 처리 가스로부터 플라즈마를 생성하기 위하여, 고주파 전력 HF가 공급된다. 도 5에 있어서 실선으로 나타내는 바와 같이, 공정 STP에서는, 고주파 전력 HF의 연속파가 공급되어도 된다. 공정 STP에서는, 고주파 전력 HF 대신에 고주파 전력 LF가 이용되어도 된다. 공정 STP에서는, 고주파 전력 HF 및 전기 바이어스의 쌍방이 공급되어도 된다. 도 5에 있어서 실선으로 나타내는 바와 같이, 공정 STP에서는, 전기 바이어스의 연속파가 하부 전극(18)에 부여되어도 된다. 고주파 전력 HF의 전력 레벨은, 2kW 이상, 10kW 이하의 레벨로 설정될 수 있다. 전기 바이어스로서 고주파 전력 LF가 이용되는 경우에는, 고주파 전력 LF의 전력 레벨은, 2kW 이상의 레벨로 설정될 수 있다. 고주파 전력 LF의 전력 레벨은, 10kW 이상의 레벨로 설정되어도 된다.
공정 STP의 실행을 위하여, 제어부(80)는, 처리 가스를 챔버(10) 내에 공급하도록 가스 공급부를 제어한다. 또, 제어부(80)는, 챔버(10) 내에서의 가스의 압력이 지정된 압력으로 설정되도록 배기 장치(50)를 제어한다. 또, 제어부(80)는, 고주파 전력 HF, 고주파 전력 LF, 또는 고주파 전력 HF 및 전기 바이어스를 공급하도록 고주파 전원(62) 및 바이어스 전원(64)을 제어한다.
공정 ST2의 실행을 위하여, 제어부(80)는, 처리 가스를 챔버(10) 내에 공급하도록 가스 공급부를 제어한다. 또, 제어부(80)는, 챔버(10) 내에서의 가스의 압력이 지정된 압력으로 설정되도록 배기 장치(50)를 제어한다. 또, 제어부(80)는, 고주파 전력 HF, 고주파 전력 LF, 또는 고주파 전력 HF 및 전기 바이어스를 공급하도록 고주파 전원(62) 및 바이어스 전원(64)을 제어한다.
일 실시형태의 방법 MT에 있어서, 공정 ST2(또는 공정 STP)의 개시 시의 기판(W)의 온도는, 0℃ 이하의 온도로 설정되어도 된다. 이와 같은 온도로 기판(W)의 온도가 설정되면, 공정 ST2에 있어서의 실리콘 함유막(SF)의 에칭 레이트가 높아진다. 공정 ST2의 개시 시의 기판(W)의 온도를 설정하기 위하여, 제어부(80)는 칠러 유닛을 제어할 수 있다. 또한, 공정 ST2(또는 공정 STP)의 실행 중의 기판(W)의 온도는, 200℃ 이하의 온도여도 된다. 공정 ST2(또는 공정 STP)의 실행 중의 기판(W)의 온도가, 200℃ 이하의 온도이면, 실리콘 함유막(SF)에 형성되는 개구의 바닥부까지, 에천트인 인 화학종이 충분히 공급될 수 있다.
반응 속도가 온도와 함께 증가하는 것을 규정하는 아레니우스의 속도 법칙에 의하면, 저온(예를 들면, 0℃ 이하)에서는, 사이드 에칭양이 감소한다. 저온에서는, 보호막(P-O)의 휘발성(재료가 휘발하는 경향의 척도)이 감소한다. 상술한 바와 같이, 낮은 휘발성(화학적으로 강고)이기 때문에, 측벽이 가로 방향으로 에칭되는 것을 방지하는 보호막의 유효성은, 저온에 있어서 증가한다. 또한, 고애스펙트비 에칭을 위하여, 이온 에너지가 보다 높아지는 경향이 있으며, 따라서 본 발명자는, 보호막의 유효성을 높이기 위하여 보다 낮게 있어야 할 에칭 온도의 이익을 인식하고 있다. 그러므로, 본 개시에 있어서는, (기판(W)의 온도를 낮게 하도록 제어함으로써 달성되는) 보다 낮은 휘발성을 갖는 보호막은, 측벽의 에칭(보잉)을 억제하는 것에 도움이 되므로, 보다 바람직하다.
일 실시형태에 있어서, 방법 MT는, 공정 STT를 더 포함하고 있어도 된다. 공정 STT는, 공정 ST2(또는 공정 STP) 전에 실행된다. 기판(W)의 온도는, 공정 STT에 있어서, 0℃ 이하의 온도로 설정된다. 공정 ST2의 개시 시의 기판(W)의 온도는, 공정 STT에 있어서 설정된다. 공정 STT에 있어서 기판(W)의 온도를 설정하기 위하여, 제어부(80)는, 칠러 유닛을 제어할 수 있다.
공정 ST2에서는, 실리콘 함유막(SF)이, 처리 가스로부터 생성된 플라즈마로부터의 할로젠 화학종에 의하여, 에칭된다. 일 실시형태에서는, 실리콘 함유막(SF)의 전체 영역 중 마스크(MK)로부터 노출되어 있는 부분이 에칭된다(도 4의 (a)를 참조).
처리 가스가, 인 함유 분자로서, PF3과 같이 인과 할로젠 원소를 함유하는 분자를 포함하고 있는 경우에는, 이러한 분자에서 유래하는 할로젠 화학종은, 실리콘 함유막(SF)의 에칭에 기여한다. 따라서, PF3과 같이 인과 할로젠 원소를 함유하는 인 함유 분자는, 공정 ST2에 있어서는, 실리콘 함유막(SF)의 에칭 레이트를 높인다.
공정 ST3에서는, 보호막(PF)이, 공정 ST2의 에칭에 의하여 실리콘 함유막(SF)에 형성된 개구를 구획 형성하는 측벽면 상에 형성된다(도 4의 (a)를 참조). 보호막(PF)은, 공정 STP에 있어서 챔버(10) 내에서 처리 가스로부터 생성된 플라즈마로부터의 화학종에 의하여 형성된다. 공정 ST3은, 공정 ST2와 동시에 진행할 수 있다. 도 4의 (a)에 나타내는 바와 같이, 일 실시형태에 있어서, 보호막(PF)은, 그 두께가 실리콘 함유막(SF)에 형성된 개구의 깊이 방향을 따라 감소되도록 형성되어도 된다.
보호막(PF)은, 실리콘 및 공정 STP에서 이용되는 처리 가스에 포함되는 인을 포함한다. 일 실시형태에서는, 보호막(PF)은, 처리 가스에 포함되는 탄소 및/또는 수소를 더 포함하고 있어도 된다. 일 실시형태에서는, 보호막(PF)은, 처리 가스에 포함되거나 또는 실리콘 함유막(SF)에 포함되는 산소를 더 포함하고 있어도 된다. 일 실시형태에서는, 보호막(PF)은, 인과 산소의 결합을 포함하고 있어도 된다.
도 6의 (a) 및 도 6의 (b)는 각각, 공정 STP에 있어서 실리콘 산화막, 실리콘 질화막을 에칭한 실험예에 있어서 형성된 보호막(PF)에 대한 XPS 분석의 결과를 나타내는 도이다. 도 6의 (a) 및 도 6의 (b)의 각각은, P2p 스펙트럼을 나타내고 있다. 실험예의 공정 STP의 조건을 이하에 나타낸다.
<공정 STP의 조건>
챔버(10) 내의 가스의 압력: 100mTorr(13.33Pa)
처리 가스: 50sccm의 PF3 가스 및 150sccm의 Ar 가스
고주파 전력 HF(연속파): 40MHz, 4500W
고주파 전력 LF(연속파): 400kHz, 7000W
기판의 온도(에칭 개시 전의 기판 지지기의 온도): -70℃
공정 STP의 실행 기간의 시간 길이: 30초
공정 STP에 있어서 실리콘 산화막을 에칭한 실험예에 따르면, 보호막(PF)의 XPS 분석의 결과, 도 6의 (a)에 나타내는 바와 같이, Si-O의 결합 피크와 P-O의 결합 피크가 관찰되었다. 또, 공정 STP에 있어서 실리콘 질화막을 에칭한 실험예에 따르면, 보호막(PF)의 XPS 분석의 결과, 도 6의 (b)에 나타내는 바와 같이, Si-P의 결합 피크와 P-N의 결합 피크가 관찰되었다.
일 실시형태에 있어서, 상술한 처리 가스의 플라즈마는, 불화 수소로부터 생성된 플라즈마를 포함한다. 일 실시형태에 있어서, 처리 가스로부터 생성된 플라즈마에 포함되는 화학종 중 불화 수소가 가장 많아도 된다. 인 함유 가스(상술한 인 함유 분자를 포함하는 가스)로부터 생성되는 인 화학종이 기판(W)의 표면에 존재하는 상태에서는, 불화 수소, 즉 에천트의 기판(W)으로의 흡착이 촉진된다. 즉, 인 함유 가스로부터 생성되는 인 화학종이 기판(W)의 표면에 존재하는 상태에서는, 개구(오목부)의 바닥으로의 에천트의 공급이 촉진되어, 실리콘 함유막(SF)의 에칭 레이트를 높일 수 있다.
또, 처리 가스에 인이 포함되지 않으면, 도 4의 (b)에 나타내는 바와 같이, 실리콘 함유막(SF)은, 가로 방향으로도 에칭된다. 그 결과, 실리콘 함유막(SF)에 형성되는 개구의 폭이 일부에서 넓어진다. 예를 들면, 실리콘 함유막(SF)에 형성되는 개구의 폭은 마스크(MK)의 근방에서 부분적으로 넓어진다.
한편, 방법 MT에서는, 보호막(PF)이, 에칭에 의하여 실리콘 함유막(SF)에 형성된 개구를 구획 형성하는 측벽면 상에 형성된다. 이 보호막(PF)에 의하여 측벽면이 보호되면서, 실리콘 함유막(SF)이 에칭된다. 따라서, 방법 MT에 의하면, 실리콘 함유막(SF)의 플라즈마 에칭에 있어서, 가로 방향의 에칭을 억제하는 것이 가능해진다.
일 실시형태에 있어서는, 공정 STP가 계속되고 있는 기간, 즉 공정 STP에 있어서 처리 가스로부터 플라즈마가 생성되고 있는 기간 중에, 공정 ST2와 공정 ST3을 각각이 포함하는 1개 이상의 사이클이 순서대로 실행되어도 된다. 공정 STP에 있어서는, 2개 이상의 사이클이 순서대로 실행되어도 된다.
일 실시형태에서는, 도 5에 있어서 파선으로 나타내는 바와 같이, 상술한 전기 바이어스의 펄스파가, 공정 STP에 있어서 바이어스 전원(64)으로부터 하부 전극(18)에 부여되어도 된다. 즉, 처리 가스로부터 생성된 플라즈마가 챔버(10) 내에 존재할 때에, 전기 바이어스의 펄스파가, 바이어스 전원(64)으로부터 하부 전극(18)에 부여되어도 된다. 이 실시형태에 있어서는, 공정 ST2의 실리콘 함유막(SF)의 에칭은, 주로 전기 바이어스의 펄스파의 주기 내의 H 기간에 있어서 발생한다. 또, 공정 ST3의 보호막(PF)의 형성은, 주로 전기 바이어스의 펄스파의 주기 내의 L 기간에 있어서 발생한다.
또한, 전기 바이어스가 고주파 전력 LF인 경우에는, 전기 바이어스의 펄스파의 주기 내의 H 기간에 있어서, 고주파 전력 LF의 전력 레벨은, 2kW 이상의 레벨로 설정될 수 있다. 전기 바이어스의 펄스파의 주기 내의 H 기간에 있어서, 고주파 전력 LF의 전력 레벨은, 10kW 이상의 레벨로 설정되어도 된다.
일 실시형태에서는, 도 5에 있어서 파선으로 나타내는 바와 같이, 상술한 고주파 전력 HF의 펄스파가, 공정 STP에 있어서 공급되어도 된다. 고주파 전력 HF의 펄스파의 주기 내의 H 기간에 있어서, 고주파 전력 HF의 전력 레벨은, 1kW 이상, 10kW 이하의 레벨로 설정될 수 있다. 도 5에 나타내는 바와 같이, 고주파 전력 HF의 펄스파의 주기는, 전기 바이어스의 펄스파의 주기와 동기하고 있어도 된다. 도 5에 나타내는 바와 같이, 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간은, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간과 동기하고 있어도 된다. 혹은, 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간은, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간과 동기하고 있지 않아도 된다. 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간의 시간 길이는, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간의 시간 길이와 동일해도 되고, 달라도 된다.
도 7은, 하나의 예시적 실시형태에 관한 에칭 방법에 관한 다른 예의 타이밍 차트이다. 도 7에 있어서, 가로축은 시간을 나타내고 있다. 도 7에 있어서, 세로축은, 고주파 전력 HF의 전력 레벨, 전기 바이어스의 레벨, 제1 가스의 공급 상태, 및 제2 가스의 공급 상태를 나타내고 있다. 고주파 전력 HF의 "L" 레벨은, 고주파 전력 HF가 공급되고 있지 않거나, 또는 고주파 전력 HF의 전력 레벨이, "H"로 나타내는 전력 레벨보다 낮은 것을 나타내고 있다. 전기 바이어스의 "L" 레벨은, 전기 바이어스가 하부 전극(18)에 부여되지 않거나, 또는 전기 바이어스의 레벨이, "H"로 나타내는 레벨보다 낮은 것을 나타내고 있다. 또, 제1 가스의 공급 상태의 "ON"은, 제1 가스가 챔버(10) 내에 공급되고 있는 것을 나타내고 있으며, 제1 가스의 공급 상태의 "OFF"는, 챔버(10) 내로의 제1 가스의 공급이 정지되어 있는 것을 나타내고 있다. 또, 제2 가스의 공급 상태의 "ON"은, 제2 가스가 챔버(10) 내에 공급되고 있는 것을 나타내고 있으며, 제2 가스의 공급 상태의 "OFF"는, 챔버(10) 내로의 제2 가스의 공급이 정지되어 있는 것을 나타내고 있다.
도 7에 나타내는 바와 같이, 공정 STP에 있어서는, 제1 가스와 제2 가스는, 서로 교대로 챔버(10) 내에 공급되어도 된다. 공정 ST2의 실리콘 함유막(SF)의 에칭은, 주로 제1 가스가 챔버(10) 내에 공급되는 기간에 있어서 발생한다. 또, 공정 ST3의 보호막(PF)의 형성은, 주로 제2 가스가 챔버(10) 내에 공급되는 기간에 있어서 발생한다.
도 7에 있어서 실선으로 나타내는 바와 같이, 공정 STP에 있어서, 고주파 전력 HF의 연속파가 공급되어도 된다. 혹은, 도 5에 나타낸 고주파 전력 HF의 펄스파와 동일하게, 공정 STP에 있어서, 고주파 전력 HF의 펄스파가 공급되어도 된다. 고주파 전력 HF의 펄스파는, 도 7에 있어서 파선으로 나타나 있다. 고주파 전력 HF의 펄스파의 주기 내의 H 기간은, 제1 가스가 챔버(10) 내에 공급되는 기간과 동기하거나 또는 부분적으로 중복된다. 또, 고주파 전력 HF의 펄스파의 주기 내의 L 기간은, 제2 가스가 챔버(10) 내에 공급되는 기간과 동기하거나 또는 부분적으로 중복된다.
또, 도 7에 있어서 실선으로 나타내는 바와 같이, 공정 STP에 있어서, 전기 바이어스의 연속파가 하부 전극(18)에 부여되어도 된다. 혹은, 도 5에 나타낸 전기 바이어스의 펄스파와 동일하게, 공정 STP에 있어서, 전기 바이어스의 펄스파가 하부 전극(18)에 부여되어도 된다. 전기 바이어스의 펄스파는, 도 7에 있어서 파선으로 나타나 있다. 전기 바이어스의 펄스파의 주기 내의 H 기간은, 제1 가스가 챔버(10) 내에 공급되는 기간과 동기하거나, 부분적으로 중복된다. 또, 전기 바이어스의 펄스파의 주기 내의 L 기간은, 제2 가스가 챔버(10) 내에 공급되는 기간과 동기하거나, 부분적으로 중복된다.
에칭 중에 바이어스용의 전력을 펄스화함으로써 얻어지는 효과는, 주로 퇴적에 있는 것이 아니고, 또 주로 에칭에 있는 것도 아니며, 에칭의 페이즈와 퇴적의 페이즈의 분기가 만들어내는 것에 있다. 또, 바이어스 전력이 하부 전극으로 공급되고 있을 때, 에칭이 주로 발생한다. 한편, 바이어스 전력이 하부 전극으로 공급되고 있지 않을 때에, 퇴적이 주로 발생한다. 펄스화된 바이어스 전력을 부여함으로써, 교호(交互)의 에칭의 페이즈 및 퇴적의 페이즈가 실현된다. 에칭의 페이즈에서는, 보호막이 형성되어 오목부(개구)의 측벽이 사이드 에칭으로부터 보호된 후에, 에칭이 발생한다. 따라서, 보호막의 형성(퇴적)과 이것에 계속되는 에칭이 연속되는 페이즈에 의하여, 측벽의 보잉을 억제하고, 일방에서 오목부(개구)의 깊이를 증가시키는 것을 계속하는 제어된 에칭이 초래된다. 또, 펄스의 듀티 사이클((바이어스의 온(On) 시간)/(바이어스의 온 시간+바이어스의 오프(Off) 시간))을 변화시킴으로써, 에칭의 페이즈와 퇴적의 페이즈의 사이에서의 밸런스를 제어하는 메커니즘이 제공된다. 보다 긴 바이어스의 오프 시간은, 보다 두꺼운 보호막의 형성을 지원하고, 사이드 에칭으로부터의 가일층의 보호를 초래한다. 보다 긴 바이어스의 온 시간은, 에칭 레이트를 증가시켜, 소정의 에칭 깊이에 도달하기 위하여 필요한 시간을 제어한다.
이하, 방법 MT의 평가를 위하여 행한 제1 실험에 대하여 설명한다. 제1 실험에서는, 복수의 샘플 기판을 준비했다. 복수의 샘플 기판의 각각은, 실리콘 산화막 및 해당 실리콘 산화막 상에 마련된 마스크를 갖고 있었다. 마스크는, 어모퍼스 카본막으로 형성된 마스크였다. 제1 실험에서는, 복수의 샘플 기판에 방법 MT의 공정 STP를 적용했다. 복수의 샘플 기판 각각에 대하여 이용한 처리 가스는, 서로 다른 유량의 PF3 가스를 포함하고 있었다. 공정 STP에 있어서의 다른 조건을 이하에 나타낸다. 또한, PF3 가스의 유량은 각각, 0sccm, 15sccm, 30sccm, 50sccm, 및 100sccm이었다. 즉, 제1 실험에 있어서, 제1 가스의 유량에 대한 제2 가스의 유량의 비인 유량비는 각각, 0, 0.075, 0.15, 0.25, 0.5였다.
<공정 STP의 조건>
챔버(10) 내의 가스의 압력: 25mTorr(3.3Pa)
처리 가스: 50sccm의 CH4 가스, 100sccm의 CF4 가스, 50sccm의 O2 가스
고주파 전력 HF(연속파): 40MHz, 4500W
고주파 전력 LF(연속파): 400kHz, 7000W
샘플 기판의 온도(에칭 개시 전의 기판 지지기의 온도): -30℃
공정 STP의 실행 기간의 시간 길이: 600초
제1 실험에서는, 복수의 샘플 기판의 각각에 대하여, 실리콘 산화막에 형성된 개구의 최대폭, 실리콘 산화막의 에칭 레이트, 및 선택비를 구했다. 선택비는, 실리콘 산화막의 에칭 레이트를 마스크의 에칭 레이트로 나눈 값이다. 그리고, 공정 STP에서 이용한 처리 가스 중의 PF3 가스의 유량과 실리콘 산화막의 에칭 레이트의 관계를 구했다. 또, 공정 STP에서 이용한 처리 가스 중의 PF3 가스의 유량과 실리콘 산화막에 형성된 개구의 최대폭의 관계를 구했다. 또, 공정 STP에서 이용한 처리 가스 중의 PF3 가스의 유량과 선택비의 관계를 구했다. 처리 가스 중의 PF3 가스의 유량과 실리콘 산화막의 에칭 레이트의 관계를 도 8에 나타낸다. 또, 처리 가스 중의 PF3 가스의 유량과 실리콘 산화막에 형성된 개구의 최대폭의 관계를 도 9에 나타낸다. 또, 처리 가스 중의 PF3 가스의 유량과 선택비의 관계를 도 10에 나타낸다.
도 8 및 도 10에 나타내는 바와 같이, 처리 가스가 인을 포함하는 경우, 즉 유량비가 0보다 큰 경우에, 실리콘 산화막의 에칭 레이트 및 선택비가 높아지는 것이 확인되었다. 또, 도 10에 나타내는 바와 같이, 처리 가스 중의 PF3 가스의 유량이 15sccm 이상, 60sccm 또는 50sccm 이하인 경우, 상당히 높은 선택비가 얻어지는 것이 확인되었다. 즉, 즉 유량비가 0.075 이상, 0.3 또는 0.25 이하인 경우에, 상당히 높은 선택비가 얻어지는 것이 확인되었다. 또, 도 8에 나타내는 바와 같이, 처리 가스 중의 PF3 가스의 유량이 20sccm 이상인 경우, 즉 유량비가 0.1 이상인 경우에, PF3을 첨가하지 않는 경우에 비하여, 에칭 레이트가 1.5배 정도가 되는 것이 확인되었다.
또, 도 9에 나타내는 바와 같이, 처리 가스가 인을 포함하는 경우에, 실리콘 산화막의 개구의 최대폭이 작아지는 것, 즉 실리콘 산화막의 개구의 폭이 일부에서 넓어지는 것을 억제하는 것이 가능한 것이 확인되었다. 특히, 처리 가스 중의 PF3 가스의 유량이 50sccm 이상인 경우에, 실리콘 산화막의 개구의 폭이 일부에서 넓어지는 것이 보다 현저하게 억제될 수 있는 것이 확인되었다.
또, 도 9에 있어서, 가로축은, PF3 가스의 유량을 나타내고 있고, 세로축은, 에칭 오목부(개구)의 최대폭을 나타내고 있다. 에천트인 불소의 양은, PF3 가스의 유량의 증가에 따라 증가하고, 에천트의 증가는, 에칭 레이트의 증가를 초래하고 있다(도 8 참조). PF3 가스의 유량의 증가에 따라, 수직 방향의 에칭 레이트가 증가하고 있다. 그러나, PF3 가스의 유량이 증가해도, 오목부(개구)의 최대폭은, 15sccm(7.5%)의 유량까지는 (약간 작아지기는 하지만) 대략 일정하다. 15sccm(7.5%)을 초과하는 유량에서는, 오목부(개구)의 최대폭은, 감소하고 있다. 따라서, 에칭 중의 인 함유 가스의 사용에 의하여, 효과적으로 사이드 에칭(보잉)이 억제된다.
P-O 결합을 포함하는 보호막에 관해서는, P-O 결합을 갖는 보호막은, 낮은 휘발성을 갖는다(즉, 화학적으로 강고하다). 본 발명자가 인식하고 있는 바와 같이, P-O 결합을 갖는 보호막의 존재는, 실리콘 함유막에 있어서의 오목부의 측벽을 비교적 낮은 에너지를 갖는 이온에 의한 침식으로부터 보호하는 것에 유효하다. 한편, 오목부(개구)의 바닥에 입사하는 이온은, 높은 에너지를 갖고 있으며, 따라서, 보호막이 오목부의 바닥에 형성되어 있어도 오목부의 바닥을 제거한다(에칭한다). 그러므로, P-O 결합의 보호막은, 원하지 않는 측벽의 에칭에 대한 선택적인 보호 기능을 갖는다. 이것은, P-O 결합의 보호막은, 측벽에 대하여 얕은 각도로 충돌하는 낮은 에너지의 이온에 의하여 제거되는 것을 회피하기에 충분하도록, 충분히 화학적으로 강고하기 때문이다. 한편, 직접적인 충격에 의하여 오목부의 바닥에 충돌하는 높은 에너지의 이온은, 오목부의 바닥에서 P-O 결합의 보호막을 에칭하여 제거하도록, 충분히 높은 에너지를 갖기 때문이다. 나아가서는, 이로써, 측벽의 보잉의 억제와 함께 보다 높은 애스펙트비의 에칭이 가능해진다.
이하, 방법 MT의 평가를 위하여 행한 제2 실험에 대하여 설명한다. 제2 실험에서는, 복수의 샘플 기판을 준비했다. 복수의 샘플 기판의 각각은, 실리콘 함유막 및 해당 실리콘 함유막 상에 마련된 마스크를 갖고 있었다. 실리콘 함유막은, 복수의 실리콘 산화막과 복수의 실리콘 질화막의 교호의 적층막이었다. 마스크는, 어모퍼스 카본막으로 형성된 마스크였다. 제2 실험에서는, 복수의 샘플 기판에 방법 MT의 공정 STP를 적용했다. 복수의 샘플 기판 각각에 대하여 이용한 처리 가스는, 서로 다른 유량의 PF3 가스를 포함하고 있었다. 공정 STP에 있어서의 다른 조건을 이하에 나타낸다. 또한, PF3 가스의 유량은 각각, 0sccm, 5sccm, 20sccm, 및 30sccm이었다.
<공정 STP의 조건>
챔버(10) 내의 가스의 압력: 25mTorr(3.3Pa)
처리 가스: 불소 함유 가스, 하이드로플루오로카본 가스, 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스, 및 PF3 가스의 혼합 가스
고주파 전력 HF: 40MHz, 5500W
고주파 전력 LF: 400kHz, 8400W
샘플 기판의 온도(에칭 개시 전의 기판 지지기의 온도): -30℃
제2 실험에서는, 복수의 샘플 기판의 각각에 대하여, 실리콘 함유막의 에칭 레이트, 마스크의 에칭 레이트, 및 선택비를 구했다. 선택비는, 실리콘 함유막의 에칭 레이트를 마스크의 에칭 레이트로 나눈 값이다. 그리고, 제2 실험에서는, PF3 가스의 유량과 실리콘 함유막의 에칭 레이트, 마스크의 에칭 레이트, 및 선택비의 각각의 관계를 구했다. 도 11에, 제2 실험으로 구한 PF3 가스의 유량과 실리콘 함유막의 에칭 레이트, 마스크의 에칭 레이트, 및 선택비의 각각의 관계를 나타낸다. 도 11에 나타내는 바와 같이, 제2 실험의 결과, 처리 가스에 첨가된 PF3 가스의 유량이 작아도, 실리콘 함유막의 에칭 레이트의 증가가 확인되었다. 또, 처리 가스에 첨가된 PF3 가스의 유량이 작아도, 선택비의 증가가 확인되었다.
이하, 도 12를 참조하여, 다른 예시적 실시형태에 관한 에칭 방법에 대하여 설명한다. 도 12는, 다른 예시적 실시형태에 관한 에칭 방법의 흐름도이다. 도 12에 나타내는 에칭 방법(이하, "방법 MT2"라고 한다)은, 실리콘 함유막을 갖는 기판에 적용된다. 방법 MT2가 적용되는 기판은, 예를 들면 도 2에 나타낸 기판(W)이며, 실리콘 함유막(SF)을 갖는다. 방법 MT2에서는, 실리콘 함유막(SF)이 에칭된다. 방법 MT2에 있어서 에칭되는 실리콘 함유막은, 방법 MT에 관련하여 상술한 실리콘 함유막(SF)이다. 방법 MT2가 적용되는 기판(W)은, 방법 MT에 관련하여 상술한 바와 같이, 마스크(MK) 및 하지 영역(UR)을 더 갖고 있어도 된다.
방법 MT2에서는, 실리콘 함유막(SF)의 에칭을 위하여 플라즈마 처리 장치가 이용된다. 방법 MT2에 있어서 이용되는 플라즈마 처리 장치는, 예를 들면 상술한 플라즈마 처리 장치(1)이다.
이하, 방법 MT2를, 그것이 플라즈마 처리 장치(1)를 이용하여 도 2에 나타내는 기판(W)에 적용되는 경우를 예로 들어, 설명한다. 플라즈마 처리 장치(1)가 이용되는 경우에는, 제어부(80)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 의하여, 플라즈마 처리 장치(1)에 있어서 방법 MT2가 실행될 수 있다. 이하의 설명에 있어서는, 방법 MT2의 실행을 위한 제어부(80)에 의한 플라즈마 처리 장치(1)의 각부의 제어에 대해서도 설명한다.
이하의 설명에서는, 도 12에 더하여, 도 13, 도 14, 및 도 15를 참조한다. 도 13 및 도 14의 각각은, 도 12에 나타내는 에칭 방법이 적용된 일례의 기판의 부분 확대 단면도이다. 도 15는, 다른 예시적 실시형태에 관한 에칭 방법에 관한 일례의 타이밍 차트이다. 도 15에 있어서, 가로축은 시간을 나타내고 있다. 도 15에 있어서, 세로축은, 도 7에 있어서의 세로축과 동일하게, 고주파 전력 HF의 전력 레벨, 전기 바이어스의 레벨, 및 처리 가스의 공급 상태를 나타내고 있다. 고주파 전력 HF의 "L" 레벨은, 고주파 전력 HF가 공급되고 있지 않거나, 또는 고주파 전력 HF의 전력 레벨이, "H"로 나타내는 전력 레벨보다 낮은 것을 나타내고 있다. 전기 바이어스의 "L" 레벨은, 전기 바이어스가 하부 전극(18)에 부여되고 있지 않거나, 또는 전기 바이어스의 레벨이, "H"로 나타내는 레벨보다 낮은 것을 나타내고 있다. 또, 처리 가스의 공급 상태의 "ON"은, 처리 가스가 챔버(10) 내에 공급되고 있는 것을 나타내고 있으며, 처리 가스의 공급 상태의 "OFF"는, 챔버(10) 내로의 처리 가스의 공급이 정지되어 있는 것을 나타내고 있다.
도 12에 나타내는 바와 같이, 방법 MT2는, 공정 ST21에서 개시한다. 공정 ST21에서는, 기판(W)이, 방법 MT의 공정 ST1과 동일하게 챔버(10) 내에 준비된다.
방법 MT2에서는, 이어서, 공정 ST22가 실행된다. 공정 ST22에서는, 실리콘 함유막(SF)이, 챔버(10) 내에서 처리 가스로부터 생성된 플라즈마로부터의 화학종에 의하여, 에칭된다.
공정 ST22에서 이용되는 처리 가스는, 불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함한다. 처리 가스는, 희가스를 더 포함하고 있어도 된다. 처리 가스는, 불소를 함유하지 않는 할로젠 함유 가스를 더 포함하고 있어도 된다. 불소를 함유하지 않는 할로젠 함유 가스는, 예를 들면 Cl2, HBr, 및 BCl3 중 적어도 하나를 함유한다. 처리 가스는, 산소 함유 가스를 더 포함하고 있어도 된다. 산소 함유 가스는, 예를 들면 O2를 함유한다.
공정 ST22에서 이용되는 처리 가스에 있어서, 인 함유 가스는, 방법 MT에 관련하여 상술한 인 함유 가스이다. 공정 ST22에서 이용되는 처리 가스에 있어서, 탄소 함유 가스는, 탄화 수소(CxHy), 하이드로플루오로카본(CsHtFu), 및 플루오로카본(CvFw) 중 적어도 하나를 포함한다. 여기에서, x, y, s, t, u, v, w의 각각은 자연수이다. 탄화 수소는, 예를 들면 CH4, C3H6 등 중 적어도 하나이다. 하이드로플루오로카본은, 예를 들면 CH2F2, CHF3, CH3F, C2HF5, C3H2F4 등 중 적어도 하나이다. 플루오로카본은, 예를 들면 CF4, C2F6, C3F6, C3F8, C4F6, C4F8, C5F8 등 중 적어도 하나이다. 2개 이상의 탄소 원자를 포함하는 탄소 함유 가스가 이용되는 경우에는, 마스크(MK) 및 실리콘 함유막(SF)에 있어서 개구를 구획 형성하는 측벽면의 보호 효과가 보다 커질 수 있다.
일 실시형태에서는, 공정 ST22에서 이용되는 처리 가스에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 및 탄소 함유 가스의 유량 중, 불화 수소 가스의 유량이 가장 커도 된다. 공정 ST22에서 이용되는 처리 가스가 희가스를 포함하는 경우에는, 희가스를 제외한 처리 가스에 있어서의 모든 가스 각각의 유량 중, 불화 수소 가스의 유량이 가장 커도 된다. 처리 가스가 희가스를 포함하지 않는 경우에는 처리 가스의 유량에 대하여, 처리 가스가 희가스를 포함하는 경우에는 희가스를 제외한 처리 가스의 유량에 대하여, 불화 수소 가스의 유량의 비율은, 50% 이상, 99% 미만이어도 된다. 또, 처리 가스가 희가스를 포함하지 않는 경우에는 처리 가스의 유량에 대하여, 처리 가스가 희가스를 포함하는 경우에는 희가스를 제외한 처리 가스의 유량에 대하여, 인 함유 가스의 유량의 비율은, 1% 이상, 20% 이하여도 된다. 또, 처리 가스에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 및 탄소 함유 가스의 유량의 합계에 있어서의 인 함유 가스의 유량의 비율은, 2% 이상이어도 된다. 또, 처리 가스가 희가스를 포함하지 않는 경우에는 처리 가스의 유량에 대하여, 처리 가스가 희가스를 포함하는 경우에는 희가스를 제외한 처리 가스의 유량에 대하여, 탄소 함유 가스의 유량의 비율은, 0%보다 크고, 20% 이하여도 된다.
일 실시형태에서는, 공정 ST22에서 이용되는 처리 가스에 있어서, 불화 수소 가스의 유량, 인 함유 가스의 유량, 탄소 함유 가스, 및 할로젠 함유 가스의 유량의 합계에 있어서의 할로젠 함유 가스의 유량의 비율은, 0%보다 크고, 10% 이하여도 된다.
공정 ST22의 실행을 위하여, 제어부(80)는, 처리 가스를 챔버(10) 내에 공급하도록 가스 공급부를 제어한다. 또, 제어부(80)는, 챔버(10) 내에서의 가스의 압력이 지정된 압력으로 설정되도록 배기 장치(50)를 제어한다. 또, 제어부(80)는, 처리 가스로부터 플라즈마를 생성하도록 플라즈마 생성부를 제어한다. 플라즈마 처리 장치(1)에서는, 제어부(80)는, 고주파 전력 HF, 고주파 전력 LF, 또는 고주파 전력 HF 및 전기 바이어스를 공급하도록 고주파 전원(62) 및 바이어스 전원(64)을 제어한다.
일 실시형태에서는, 공정 ST22에 있어서의 기판 지지기(14)(특히 정전 척(20))의 온도는, 0℃ 이하 또는 -40℃ 이하의 온도로 설정되어도 된다. 이와 같은 온도로 기판(W)의 온도가 설정되면, 공정 ST22에 있어서의 실리콘 함유막(SF)의 에칭 레이트가 높아진다. 공정 ST22에 있어서 기판 지지기(14)의 온도를 설정하기 위하여, 제어부(80)는 칠러 유닛을 제어할 수 있다.
공정 ST22에서는, 도 13 및 도 14에 나타내는 바와 같이, 처리 가스로부터 생성된 플라즈마로부터의 할로젠 화학종에 의하여 실리콘 함유막(SF)이 에칭된다. 할로젠 화학종은, 불화 수소 가스로부터 생성된 불소 화학종을 포함한다. 불화 수소는 작은 분자량의 분자이며, 그로부터 생성되는 화학종의 마스크(MK)에 대한 스퍼터 효과는 작기 때문에, 마스크(MK)의 에칭이 억제된다. 따라서, 불화 수소 가스로부터 생성되는 플라즈마는, 마스크(MK)의 에칭을 억제하면서, 실리콘 함유막(SF)을 에칭할 수 있다. 또, 불화 수소 가스로부터 생성되는 플라즈마는, 실리콘 함유막(SF)의 에칭 레이트를 높일 수 있다. 또, 탄소 함유 가스로부터 생성되는 화학종은, 마스크(MK)를 보호한다. 탄소 함유 가스에 포함되는 분자에 있어서의 탄소 원자의 수가 클수록, 마스크(MK)의 보호 효과는 높아진다. 또, 인 함유 가스로부터 생성되는 플라즈마는, 마스크(MK)의 에칭을 억제할 수 있다. 또한, 인 함유 가스로부터 생성되는 인 화학종이 기판(W)의 표면에 존재하는 상태에서는, 불화 수소로부터 생성되는 화학종, 즉 에천트의 기판(W)으로의 흡착이 촉진된다. 즉, 인 함유 가스로부터 생성되는 인 화학종이 기판(W)의 표면에 존재하는 상태에서는, 개구(오목부)의 바닥으로의 에천트의 공급이 촉진되어, 실리콘 함유막(SF)의 에칭 레이트가 높아진다. 따라서, 방법 MT2에 의하면, 실리콘 함유막(SF)의 플라즈마 에칭에 있어서 에칭 레이트 및 에칭 선택성을 높이는 것이 가능해진다. 또, 처리 가스에 포함되는 인 함유 가스가 상술한 할로젠 원소를 포함하는 경우, 및/또는, 처리 가스가 상술한 할로젠 함유 가스를 포함하는 경우에는, 실리콘 함유막(SF)의 에칭 레이트가 더 높아진다. 또한, 불화 수소 가스 대신에, 수소 함유 가스와 불소 함유 가스가 인 함유 가스와 함께 이용되어도, 불화 수소 가스에 의하여 발휘되는 효과와 동일한 효과가 발휘될 수 있다. 수소 함유 가스는, 예를 들면 H2 가스 및/또는 하이드로플루오로카본 가스이다. 불소 함유 가스는 예를 들면 플루오로카본 가스이다.
또, 공정 ST22에서는, 인 화학종(이온 및/또는 라디칼)이, 인 함유 가스로부터 생성된 플라즈마로부터 기판(W)에 공급된다. 인 화학종은, 도 13에 나타내는 바와 같이, 인을 포함하는 보호막(PF)을 기판(W)의 표면 상에 형성해도 된다. 보호막(PF)은, 처리 가스에 포함되는 탄소 및/또는 수소를 더 포함하고 있어도 된다. 일 실시형태에서는, 보호막(PF)은, 처리 가스에 포함되거나 또는 실리콘 함유막(SF)에 포함되는 산소를 더 포함하고 있어도 된다. 일 실시형태에서는, 보호막(PF)은, 인과 산소의 결합을 포함하고 있어도 된다.
보호막(PF)의 형성에 대신하거나, 또는 보호막(PF)의 형성에 더하여, 인 화학종은, 실리콘 함유막(SF)에 있어서 개구를 구획 형성하는 측벽면에 있어서 실리콘 함유막(SF)에 포함되는 원소와 인의 결합을 형성해도 된다. 실리콘 함유막(SF)이 실리콘 산화막을 포함하는 경우에는, 인 화학종은, 인과 산소의 결합을 실리콘 함유막(SF)의 측벽면에 있어서 형성한다. 인은, 도 14에 있어서 "P"를 둘러싸는 원으로 나타나 있다. 공정 ST22에서는, 실리콘 함유막(SF)의 측벽면이 인 화학종에 의하여 불활성화(또는 부동태화)된다. 즉, 실리콘 함유막(SF)의 측벽면의 패시베이션이 행해진다.
따라서, 방법 MT2에 의하면, 실리콘 함유막(SF)의 측벽면이 에칭되어 실리콘 함유막(SF)의 개구가 가로 방향에 있어서 확대되는 것이 억제된다.
또한, 마스크(MK)가 탄소를 함유하는 경우에는, 인 화학종은, 마스크(MK)의 표면에 탄소와 인의 결합을 형성할 수 있다. 탄소와 인의 결합은, 마스크(MK)에 있어서의 탄소간 결합보다 높은 결합 에너지를 갖는다. 따라서, 방법 MT2에 의하면, 실리콘 함유막(SF)의 플라즈마 에칭에 있어서, 마스크(MK)가 보호된다.
도 15에 나타내는 바와 같이, 공정 ST22에서는, 고주파 전력 HF의 연속파 또는 펄스파가, 도 7을 참조하여 설명한 공정 STP에 있어서의 고주파 전력 HF의 연속파 또는 펄스파와 동일하게, 공급되어도 된다. 또, 공정 ST22에서는, 전기 바이어스의 연속파 또는 펄스파가, 도 7을 참조하여 설명한 공정 STP에 있어서의 전기 바이어스의 연속파 또는 펄스파와 동일하게, 공급되어도 된다.
즉, 일 실시형태에서는, 도 15에 있어서 파선으로 나타내는 바와 같이, 상술한 전기 바이어스의 펄스파가, 공정 ST22에 있어서 바이어스 전원(64)으로부터 하부 전극(18)에 부여되어도 된다. 환언하면, 처리 가스로부터 생성된 플라즈마가 챔버(10) 내에 존재할 때에, 전기 바이어스의 펄스파가, 바이어스 전원(64)으로부터 하부 전극(18)에 부여되어도 된다. 이 실시형태에 있어서는, 공정 ST22의 실리콘 함유막(SF)의 에칭은, 주로 전기 바이어스의 펄스파의 주기 내의 H 기간에 있어서 발생한다. 또, 공정 ST22의 보호막(PF)의 형성 및/또는 패시베이션 처리, 주로 전기 바이어스의 펄스파의 주기 내의 L 기간에 있어서 발생한다.
일 실시형태에서는, 도 15에 있어서 파선으로 나타내는 바와 같이, 상술한 고주파 전력 HF의 펄스파가, 공정 ST22에 있어서 공급되어도 된다. 도 15에 나타내는 바와 같이, 고주파 전력 HF의 펄스파의 주기는, 전기 바이어스의 펄스파의 주기와 동기하고 있어도 된다. 도 15에 나타내는 바와 같이, 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간은, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간과 동기하고 있어도 된다. 혹은, 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간은, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간과 동기하고 있지 않아도 된다. 고주파 전력 HF의 펄스파의 주기에 있어서의 H 기간의 시간 길이는, 전기 바이어스의 펄스파의 주기에 있어서의 H 기간의 시간 길이와 동일해도 되고, 달라도 된다.
이하, 방법 MT2의 평가를 위하여 행한 다양한 실험에 대하여 설명한다. 이하에 설명하는 실험은, 본 개시를 한정하는 것은 아니다.
(제3~제6 실험)
제3~제6 실험에서는, 도 2에 나타낸 기판(W)과 동일한 구조를 갖는 복수의 샘플 기판을 준비했다. 복수의 샘플 기판의 각각은, 실리콘 함유막 및 해당 실리콘 함유막 상에 마련된 마스크를 갖고 있었다. 실리콘 함유막은, 교대로 적층된 복수의 실리콘 산화막과 복수의 실리콘 질화막을 갖는 다층막이었다. 마스크는, 어모퍼스 카본막으로 형성된 마스크였다. 제3~제6 실험의 각각에서는, 플라즈마 처리 장치(1)를 이용하여 처리 가스로부터 플라즈마를 생성하여 샘플 기판의 실리콘 함유막을 에칭했다. 제3 실험에서 이용한 처리 가스는, H2 가스, 하이드로플루오로카본 가스, 플루오로카본 가스, 불소 함유 가스, 및 할로젠 함유 가스를 포함하고 있었다. 제4 실험에서 이용한 처리 가스는, 제3 실험의 처리 가스에 더하여, PF3 가스를 포함하고 있었다. 제5 실험에서 이용한 처리 가스는, 불화 수소 가스, 플루오로카본 가스, 및 산소 가스를 포함하고 있었다. 제6 실험에서 이용한 처리 가스는, 불화 수소 가스, 플루오로카본 가스, 및 PF3 가스를 포함하고 있었다. 제3~제6 실험의 각각의 다른 조건을 이하에 나타낸다.
<제3~제6 실험의 각각의 다른 조건>
챔버(10) 내의 가스의 압력: 27mTorr(3.6Pa)
고주파 전력 HF(연속파): 40MHz, 4400W
고주파 전력 LF(연속파): 400kHz, 6000W
기판 지지기(14)의 온도: -40℃
제3~제6 실험의 각각에서는, 실리콘 함유막의 에칭의 결과로부터, 실리콘 함유막의 에칭 레이트, 선택비, 및 실리콘 함유막에 형성된 개구의 최대폭(보잉 CD)을 구했다. 선택비는, 실리콘 함유막의 에칭 레이트를 마스크의 에칭 레이트로 나눈 값이다. 제3~제6 실험에 있어서의 실리콘 함유막의 에칭 레이트는 각각, 310nm/분, 336nm/분, 296nm/분, 597nm/분이었다. 또, 제3~제6 실험에 있어서의 선택비는 각각, 3.24, 4.1, 6.52, 7.94였다. 또, 제3~제6 실험에 있어서의 보잉 CD는 각각, 106nm, 104nm, 128nm, 104nm였다. 제3~제6 실험의 결과로부터, 제4 실험 및 제6 실험에서는, 제3 실험 및 제5 실험에 비하여 높은 에칭 레이트와 높은 선택비의 쌍방이 얻어지며, 또한 작은 보잉 CD가 얻어지는 것이 확인되었다. 특히 제6 실험에서는, 제3 실험에 비하여 2배 정도의 에칭 레이트가 얻어져 있었다. 따라서, 실리콘 함유막의 플라즈마 에칭에 있어서 불화 수소 가스, 탄소 함유 가스, 및 인 함유 가스를 포함하는 처리 가스를 이용함으로써, 에칭 레이트 및 에칭 선택성을 높이는 것이 가능하다는 것이 확인되었다. 또, 실리콘 함유막의 플라즈마 에칭에 있어서 불화 수소 가스, 탄소 함유 가스, 및 인 함유 가스를 포함하는 처리 가스를 이용함으로써, 실리콘 함유막의 개구가 가로 방향에 있어서 확대되는 것이 억제되는 것이 확인되었다.
(제7 실험)
제7 실험에서는, 제3~제6 실험에서 준비한 복수의 샘플 기판과 동일한 복수의 샘플 기판을 준비했다. 제7 실험에서는, 플라즈마 처리 장치(1)를 이용하여 처리 가스로부터 플라즈마를 생성하여 복수의 샘플 기판의 실리콘 함유막을 에칭했다. 제7 실험에서 이용한 처리 가스는, 불화 수소 가스 및 플루오로카본 가스를 포함하고 있었다. 제7 실험에서는, 복수의 샘플 기판에 대하여 이용한 처리 가스의 각각에 있어서의 PF3 가스의 유량의 비율은, 서로 달랐다. 여기에서, PF3 가스의 유량의 비율은, 처리 가스의 유량에 대한 PF3 가스의 유량의 비율이다. 제7 실험에 있어서의 다른 조건은, 제3~제6 실험에 관하여 상술한 대응 조건과 동일했다.
제7 실험에서는, 복수의 샘플 기판의 각각의 실리콘 함유막의 에칭의 결과로부터, 실리콘 함유막의 에칭 레이트를 구했다. 그리고, PF3 가스의 유량의 비율과 실리콘 함유막의 에칭 레이트의 관계를 구했다. 그 결과를 도 16에 나타낸다. 도 16에 나타내는 바와 같이, 처리 가스의 유량에 대한 PF3 가스의 유량의 비율이 2% 이상(또는 2.5% 이상)이면, 높은 에칭 레이트가 얻어지는 것이 확인되었다. 즉, 불화 수소 가스, 탄소 함유 가스, 및 인 함유 가스를 포함하는 처리 가스의 유량에 대하여 인 함유 가스의 유량이 2% 이상(또는 2.5% 이상)이면, 높은 에칭 레이트가 얻어지는 것이 확인되었다.
(제8~제11 실험)
제8 실험 및 제9 실험의 각각에서는, 각각이 실리콘 산화막을 갖는 복수의 기판을 준비했다. 제8 실험 및 제9 실험의 각각에서는, 플라즈마 처리 장치(1)를 이용하여 처리 가스로부터 플라즈마를 생성하여 복수의 샘플 기판의 실리콘 산화막을 에칭했다. 제8 실험 및 제9 실험의 각각에 있어서 복수의 샘플 기판의 실리콘 산화막을 에칭했을 때의 기판 지지기(14)의 온도는 서로 달랐다. 제10 실험 및 제11 실험의 각각에서는, 각각이 실리콘 질화막을 갖는 복수의 기판을 준비했다. 제10 실험 및 제11 실험의 각각에서는, 플라즈마 처리 장치(1)를 이용하여 처리 가스로부터 플라즈마를 생성하여 복수의 샘플 기판의 실리콘 질화막을 에칭했다. 제10 실험 및 제11 실험의 각각에 있어서 복수의 샘플 기판의 실리콘 질화막을 에칭했을 때의 기판 지지기(14)의 온도는 서로 달랐다. 제8~제11 실험의 각각에서 이용한 처리 가스는, 불화 수소 가스 및 플루오로카본 가스를 포함하고 있었다. 제8 실험 및 제10 실험에서 이용한 처리 가스의 유량에 대한 PF3 가스의 유량의 비율은 2.5%였다. 제9 실험 및 제11 실험에서 이용한 처리 가스는, PF3 가스를 포함하고 있지 않았다. 제8~제11 실험의 각각의 다른 조건은, 제3~제6 실험에 관하여 상술한 대응 조건과 동일했다.
제8 실험 및 제9 실험에서는, 복수의 샘플 기판의 각각의 실리콘 산화막의 에칭의 결과로부터, 실리콘 산화막의 에칭 레이트를 구했다. 제10 실험 및 제11 실험에서는, 복수의 샘플 기판의 각각의 실리콘 질화막의 에칭의 결과로부터, 실리콘 질화막의 에칭 레이트를 구했다. 제8~제11 실험에 있어서 설정한 기판 지지기(14)의 온도와 얻어진 에칭 레이트의 관계를, 도 17에 나타낸다. 도 17에 있어서, 범례 No.8, No.9, No.10, No.11은 각각, 제8~제11 실험의 결과를 나타내고 있다. 도 17에 나타내는 바와 같이, PF3 가스를 처리 가스에 포함시킨 제8 실험에서는, 실리콘 산화막의 에칭 레이트가, PF3 가스를 포함하지 않는 처리 가스를 이용한 제9 실험의 실리콘 산화막의 에칭 레이트에 비하여 높아지는 것이 확인되었다. 또, 제8 실험의 결과로부터, PF3 가스를 포함하는 처리 가스를 이용하는 경우에 있어서 기판 지지기(14)의 온도가 0℃ 이하로 설정됨으로써, 실리콘 산화막의 에칭 레이트가 보다 높아지는 것이 확인되었다. 또, PF3 가스를 포함하는 처리 가스를 이용하는 경우에 있어서 기판 지지기(14)의 온도가 -40℃ 이하로 설정됨으로써, 실리콘 산화막의 에칭 레이트가 현저하게 높아지는 것이 확인되었다.
(제12 실험 및 제13 실험)
제12 실험에서는, 플라즈마 처리 장치(1)를 이용하여, 불화 수소 가스 및 아르곤 가스의 혼합 가스인 처리 가스로부터 플라즈마를 생성하고, 실리콘 산화막을 에칭했다. 제13 실험에서는, 플라즈마 처리 장치(1)를 이용하여, 불화 수소 가스, 아르곤 가스, 및 PF3 가스의 혼합 가스인 처리 가스로부터 플라즈마를 생성하고, 실리콘 산화막을 에칭했다. 제12 실험 및 제13 실험에서는, 정전 척(20)의 온도를 변경하면서, 실리콘 산화막을 에칭했다. 제12 실험 및 제13 실험에서는, 사중극형 질량 분석계를 이용하여, 실리콘 산화막의 에칭 시의 기상(氣相) 중의 불화 수소(HF)의 양과 SiF3의 양을 측정했다. 도 18의 (a) 및 도 18의 (b)에 제12 실험의 결과 및 제13 실험의 결과를 나타낸다. 도 18의 (a)는, 제12 실험에 있어서의 실리콘 산화막의 에칭 시의 정전 척(20)의 온도와 불화 수소(HF)의 양 및 SiF3의 양의 각각의 관계를 나타내고 있다. 또, 도 18의 (b)는, 제13 실험에 있어서의 실리콘 산화막의 에칭 시의 정전 척(20)의 온도와 불화 수소(HF)의 양 및 SiF3의 양의 각각의 관계를 나타내고 있다.
도 18의 (a)에 나타내는 바와 같이, 제12 실험에서는, 정전 척(20)의 온도가 약 -60℃ 이하의 온도인 경우에, 에천트인 불화 수소(HF)의 양이 감소하고, 실리콘 산화막의 에칭에 의하여 생성되는 반응 생성물인 SiF3의 양이 증가하고 있었다. 즉, 제12 실험에서는, 정전 척(20)의 온도가 약 -60℃ 이하의 온도인 경우에, 실리콘 산화막의 에칭에 있어서 이용되는 에천트의 양이 증가하고 있었다. 한편, 도 18의 (b)에 나타내는 바와 같이, 제13 실험에서는, 정전 척(20)의 온도가 20℃ 이하의 온도인 경우에, 불화 수소(HF)의 양이 감소하고, SiF3의 양이 증가하고 있었다. 즉, 제13 실험에서는, 정전 척(20)의 온도가 20℃ 이하의 온도인 경우에, 실리콘 산화막의 에칭에 있어서 이용되는 에천트의 양이 증가하고 있었다. 제13 실험에서 이용한 처리 가스는 PF3 가스를 포함하고 있는 점에서, 제12 실험에서 이용한 처리 가스와 다르다. 따라서, 제13 실험에서는, 실리콘 산화막의 에칭 시에, 실리콘 산화막의 표면에 인 화학종이 존재하는 상태가 형성되어 있었다. 따라서, 인 화학종이 실리콘 산화막의 표면에 존재하는 상태에서는, 정전 척(20)의 온도가 20℃ 이하의 비교적 높은 온도여도, 에천트의 실리콘 산화막으로의 흡착이 촉진되고 있던 것을 이해할 수 있다. 이 점에서, 인 화학종이 기판의 표면에 존재하는 상태에서는, 개구(오목부)의 바닥으로의 에천트의 공급이 촉진되어, 실리콘 함유막의 에칭 레이트가 높아지는 것이 확인되었다.
이하, 방법 MT 및 방법 MT2의 평가를 위하여 행한 제14~제16 실험에 대하여 설명한다. 제14~제16 실험에서는, 플라즈마 처리 장치(1)를 이용하여, 서로 다른 처리 가스의 플라즈마를 생성했다. 제14 실험에서 이용한 처리 가스는, 수소 함유 가스, 불소 함유 가스, 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스, 하이드로플루오로카본 가스, 및 플루오로카본 가스, 및 탄화 수소 가스를 포함하고 있었다. 제15 실험에서 이용한 처리 가스는, 하이드로플루오로카본 가스, 불소 함유 가스, 및 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 포함하고 있었다. 제16 실험에서 이용한 처리 가스는, 불화 수소 가스 및 플루오로카본 가스를 포함하고 있었다. 제14~제16 실험의 각각에서는, 사중극형 질량 분석계를 이용하여, 챔버(10) 내의 기상 중의 플라즈마의 화학종의 양을 측정했다. 그 결과, 제14~제16 실험의 각각에서는, 측정된 화학종의 양 중 가장 그 양이 많은 화학종은, 불화 수소였다. 구체적으로는, 제14~제16 실험에 있어서 측정된 불화 수소의 양은 각각, 35.5%, 45.5%, 66.7%였다. 이 점에서, 처리 가스에 불화 수소가 포함되는 경우에, 플라즈마 중에서의 불화 수소의 양이 가장 많아지는 것이 확인되었다.
이상, 다양한 예시적 실시형태에 대하여 설명해 왔지만, 상술한 예시적 실시형태에 한정되지 않고, 다양한 추가, 생략, 치환, 및 변경이 이루어져도 된다. 또, 다른 실시형태에 있어서의 요소를 조합하여 다른 실시형태를 형성하는 것이 가능하다.
예를 들면, 방법 MT 및 방법 MT2의 각각에 있어서 이용되는 플라즈마 처리 장치는, 플라즈마 처리 장치(1) 이외의 용량 결합형의 플라즈마 처리 장치여도 된다. 혹은, 방법 MT 및 방법 MT2의 각각에 있어서 이용되는 플라즈마 처리 장치는, 유도 결합형의 플라즈마 처리 장치, ECR(전자 사이클로트론 공명) 플라즈마 처리 장치, 또는 마이크로파와 같은 표면파를 이용하여 플라즈마를 생성하는 플라즈마 처리 장치 등이어도 된다.
또, 플라즈마 처리 장치는, 고주파 전력 LF를 하부 전극(18)에 공급하는 바이어스 전원(64)에 더하여, 음극성의 직류 전압의 펄스를 단속적으로 또는 주기적으로 하부 전극(18)에 인가하도록 구성된 다른 바이어스 전원을 구비하고 있어도 된다.
또, 개시하는 실시형태는, 이하의 (A1)항~(A17)항, (B1)항~(B92)항, 및 (C1)항~(C19)항의 양태를 더 포함한다.
(A1). 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이고, 그 기판은 실리콘 함유막을 포함하는, 그 공정과,
상기 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는, 할로젠 원소 및 인을 포함하는, 그 공정을 포함하는 에칭 방법.
(A2). 상기 에칭에 의하여 형성된 개구를 구획 형성하는 측벽면 상에 보호막을 형성하는 공정을 더 포함하고,
상기 보호막은 상기 처리 가스에 포함되는 인을 포함하는, (A1)에 기재된 에칭 방법.
(A3). 에칭하는 상기 공정과 보호막을 형성하는 상기 공정이 동시에 발생하는, (A2)에 기재된 에칭 방법.
(A4). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3, PCl3, PF5, PCl5, POCl3, PH3, PBr3, 또는 PBr5 중 적어도 하나를 포함하는, (A1) 내지 (A3) 중 어느 한 항에 기재된 에칭 방법.
(A5). 상기 처리 가스는 탄소 및 수소를 더 포함하는, (A1) 내지 (A4) 중 어느 한 항에 기재된 에칭 방법.
(A6). 상기 처리 가스는, 상기 수소를 포함하는 분자로서, H2, HF, CxHy, CHxFy, 또는 NH3 중 적어도 하나를 포함하고, 여기에서, x 및 y의 각각은 자연수인, (A5)에 기재된 에칭 방법.
(A7). 상기 할로젠 원소는 불소인, (A1) 내지 (A6) 중 어느 한 항에 기재된 에칭 방법.
(A8). 상기 처리 가스는 산소를 더 포함하는, (A1) 내지 (A7) 중 어느 한 항에 기재된 에칭 방법.
(A9). 상기 실리콘 함유막은 실리콘 함유 유전체막인, (A1) 내지 (A8) 중 어느 한 항에 기재된 에칭 방법.
(A10). 상기 실리콘 함유막은, 실리콘 산화막, 실리콘 질화막, 또는 실리콘막 중 적어도 하나의 막을 포함하는, (A1) 내지 (A9) 중 어느 한 항에 기재된 에칭 방법.
(A11). 상기 실리콘 함유막은, 서로 다른 막종을 갖는 2개 이상의 실리콘 함유막을 포함하는, (A1) 내지 (A8) 중 어느 한 항에 기재된 에칭 방법.
(A12). 상기 2개 이상의 실리콘 함유막은, 실리콘 산화막 및 실리콘 질화막을 포함하는, (A11)에 기재된 에칭 방법.
(A13). 상기 2개 이상의 실리콘 함유막은, 실리콘 산화막 및 실리콘막을 포함하는, (A11)에 기재된 에칭 방법.
(A14). 상기 2개 이상의 실리콘 함유막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘막을 포함하는, (A11)에 기재된 에칭 방법.
(A15). 상기 기판은, 상기 실리콘 함유막 상에 마련된 마스크를 더 갖는, (A1) 내지 (A14) 중 어느 한 항에 기재된 에칭 방법.
(A16). 에칭하는 상기 공정의 개시 시에 있어서, 상기 기판의 온도가 0℃ 이하의 온도로 설정되는, (A1) 내지 (A15) 중 어느 한 항에 기재된 에칭 방법.
(A17). 챔버와,
상기 챔버 내에 있어서 기판을 지지하도록 구성된 기판 지지기와,
실리콘 함유막을 에칭하기 위한 처리 가스를 상기 챔버 내에 공급하도록 구성된 가스 공급부이며, 그 처리 가스는 할로젠 원소 및 인을 포함하는, 그 가스 공급부와,
상기 챔버 내에서 상기 처리 가스로부터 플라즈마를 생성하기 위하여 고주파 전력을 발생시키도록 구성된 고주파 전원을 구비하는 플라즈마 처리 장치.
(B1). 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이고, 그 기판은 실리콘 함유막을 포함하는, 그 공정과,
상기 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는, 할로젠 원소 및 인을 포함하는, 그 공정을 포함하고,
상기 처리 가스는, 인을 함유하지 않는 제1 가스 및 인을 함유하는 제2 가스를 포함하며,
상기 제1 가스의 유량에 대한 상기 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하인, 에칭 방법.
(B2). 상기 유량비는, 0.075 이상, 0.3 이하인, (B1)에 기재된 에칭 방법.
(B3). 상기 유량비는, 0.1 이상, 0.25 이하인, (B1)에 기재된 에칭 방법.
(B4). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3을 포함하는, (B1) 내지 (B3) 중 어느 한 항에 기재된 에칭 방법.
(B5). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3, PCl3, PF5, PCl5, POCl3, PH3, PBr3, 또는 PBr5 중 적어도 하나를 포함하는, (B1) 내지 (B3) 중 어느 한 항에 기재된 에칭 방법.
(B6). 상기 처리 가스는 탄소 및 수소를 더 포함하는, (B1) 내지 (B5) 중 어느 한 항에 기재된 에칭 방법.
(B7). 상기 처리 가스는, 상기 수소를 포함하는 분자로서, H2, HF, CxHy, CHxFy, 또는 NH3 중 적어도 하나를 포함하고, 여기에서, x 및 y의 각각은 자연수인, (B6)에 기재된 에칭 방법.
(B8). 상기 할로젠 원소는 불소인, (B1) 내지 (B7) 중 어느 한 항에 기재된 에칭 방법.
(B9). 상기 처리 가스는, 상기 할로젠 원소를 포함하는 분자로서 플루오로카본을 포함하는, (B1) 내지 (B8) 중 어느 한 항에 기재된 에칭 방법.
(B10). 상기 처리 가스는 산소를 더 포함하는, (B1) 내지 (B9) 중 어느 한 항에 기재된 에칭 방법.
(B11). 상기 처리 가스는, 산소를 포함하지 않는, (B1) 내지 (B9) 중 어느 한 항에 기재된 에칭 방법.
(B12). 에칭하는 상기 공정에 있어서, 상기 에칭에 의하여 형성된 개구를 구획 형성하는 측벽면 상에 보호막이 형성되는, (B1) 내지 (B11) 중 어느 한 항에 기재된 에칭 방법.
(B13). 상기 보호막은, 인과 산소의 결합을 포함하는, (B12)에 기재된 에칭 방법.
(B14). 상기 보호막은, 인과 실리콘의 결합을 더 포함하는, (B13)에 기재된 에칭 방법.
(B15). 에칭하는 상기 공정의 개시 시에 있어서, 상기 기판의 온도가 0℃ 이하의 온도로 설정되는, (B1) 내지 (B14) 중 어느 한 항에 기재된 에칭 방법.
(B16). 에칭하는 상기 공정에 있어서, 상기 기판을 지지하는 기판 지지기 내의 하부 전극에 2kW 이상의 전력 레벨을 갖는 고주파 바이어스 전력이 공급되는, (B1) 내지 (B15) 중 어느 한 항에 기재된 에칭 방법.
(B17). 상기 전력 레벨은, 10kW 이상인, (B16)에 기재된 에칭 방법.
(B18). 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이고, 그 기판은 실리콘 함유막을 포함하는, 그 공정과,
상기 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는, 할로젠 원소 및 인을 포함하는, 그 공정과,
상기 에칭에 의하여 형성된 개구를 구획 형성하는 측벽면 상에 상기 처리 가스에 포함되는 인과 산소의 결합을 포함하는 보호막을 형성하는 공정을 포함하는, 에칭 방법.
(B19). 에칭하는 상기 공정과 보호막을 형성하는 상기 공정이 동시에 발생하는, (B18)에 기재된 에칭 방법.
(B20). 에칭하는 상기 공정과 보호막을 형성하는 상기 공정이, 서로로부터 독립적으로 행해지는, (B18)에 기재된 에칭 방법.
(B21). 상기 보호막의 두께는, 상기 개구의 깊이 방향을 따라 감소하는, (B18) 내지 (B20) 중 어느 한 항에 기재된 에칭 방법.
(B22). 에칭하는 상기 공정 및 보호막을 형성하는 상기 공정을 실행하기 위하여, 전기 바이어스의 펄스파가, 상기 기판을 지지하는 기판 지지기 내의 하부 전극에 부여되고,
상기 전기 바이어스는, 고주파 바이어스 전력이거나 음극성의 직류 전압의 펄스파인, (B18) 내지 (B21) 중 어느 한 항에 기재된 에칭 방법.
(B23). 에칭하는 상기 공정에 있어서 상기 하부 전극에 부여되는 상기 고주파 바이어스 전력은, 2kW 이상의 전력 레벨을 갖는, (B22)에 기재된 에칭 방법.
(B24). 상기 전력 레벨은, 10kW 이상인, (B23)에 기재된 에칭 방법.
(B25). 상기 플라즈마를 생성하기 위하여 고주파 전력의 펄스파가 이용되는, (B18) 내지 (B24) 중 어느 한 항에 기재된 에칭 방법.
(B26). 상기 처리 가스는, 인을 함유하지 않는 제1 가스 및 인을 함유하는 제2 가스를 포함하는, (B18) 내지 (B25) 중 어느 한 항에 기재된 에칭 방법.
(B27). 상기 제1 가스와 상기 제2 가스가 교대로 상기 챔버에 공급되는, (B26)에 기재된 에칭 방법.
(B28). 상기 제1 가스의 유량에 대한 상기 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하인, (B26)에 기재된 에칭 방법.
(B29). 상기 유량비는, 0.075 이상, 0.3 이하인, (B28)에 기재된 에칭 방법.
(B30). 상기 유량비는, 0.1 이상, 0.25 이하인, (B28)에 기재된 에칭 방법.
(B31). 상기 보호막은, 인과 실리콘의 결합을 더 포함하는, (B18) 내지 (B30) 중 어느 한 항에 기재된 에칭 방법.
(B32). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3을 포함하는, (B18) 내지 (B31) 중 어느 한 항에 기재된 에칭 방법.
(B33). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3, PCl3, PF5, PCl5, POCl3, PH3, PBr3, 또는 PBr5 중 적어도 하나를 포함하는, (B18) 내지 (B31) 중 어느 한 항에 기재된 에칭 방법.
(B34). 상기 처리 가스는 탄소 및 수소를 더 포함하는, (B18) 내지 (B33) 중 어느 한 항에 기재된 에칭 방법.
(B35). 상기 처리 가스는, 상기 수소를 포함하는 분자로서, H2, HF, CxHy, CHxFy, 또는 NH3 중 적어도 하나를 포함하고, 여기에서, x 및 y의 각각은 자연수인, (B34)에 기재된 에칭 방법.
(B36). 상기 할로젠 원소는 불소인, (B18) 내지 (B35) 중 어느 한 항에 기재된 에칭 방법.
(B37). 상기 처리 가스는, 상기 할로젠 원소를 포함하는 분자로서 플루오로카본을 포함하는, (B18) 내지 (B36) 중 어느 한 항에 기재된 에칭 방법.
(B38). 상기 산소는, 상기 실리콘 함유막으로부터 부여되는, (B18) 내지 (B37) 중 어느 한 항에 기재된 에칭 방법.
(B39). 상기 처리 가스는, 산소를 포함하지 않는, (B38)에 기재된 에칭 방법.
(B40). 상기 처리 가스는 산소를 더 포함하는, (B18) 내지 (B37) 중 어느 한 항에 기재된 에칭 방법.
(B41). 에칭하는 상기 공정의 개시 시에 있어서, 상기 기판의 온도가 0℃ 이하의 온도로 설정되는, (B18) 내지 (B40) 중 어느 한 항에 기재된 에칭 방법.
(B42). 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이며, 그 기판은 실리콘 함유막을 포함하는, 그 공정과,
상기 챔버 내에서 할로젠 원소 및 인을 포함하는 처리 가스로부터 플라즈마를 생성하는 공정과,
상기 챔버 내에 상기 플라즈마가 존재할 때에, 상기 기판을 지지하는 기판 지지기의 하부 전극에 전기 바이어스의 펄스파를 부여하는 공정을 포함하고,
상기 전기 바이어스는, 고주파 바이어스 전력이거나 음극성의 직류 전압의 펄스파인, 에칭 방법.
(B43). 상기 전기 바이어스의 상기 하부 전극으로의 공급과 공급 정지가 교대로 전환됨으로써, 상기 전기 바이어스의 상기 펄스파가 상기 하부 전극에 부여되는, (B42)에 기재된 에칭 방법.
(B44). 상기 전기 바이어스의 레벨이 증감됨으로써, 상기 전기 바이어스의 상기 펄스파가 상기 하부 전극에 부여되는, (B42)에 기재된 에칭 방법.
(B45). 상기 전기 바이어스의 상기 펄스파는, 상기 하부 전극에 주기적에 부여되고,
상기 전기 바이어스의 상기 펄스파의 주기는, 2개의 기간을 포함하며,
상기 2개의 기간 중 일방의 기간에 있어서의 상기 전기 바이어스의 상기 펄스파의 레벨은, 상기 2개의 기간 중 타방의 기간에 있어서의 상기 전기 바이어스의 상기 펄스파의 레벨보다 높고,
상기 주기에 있어서 상기 일방의 기간이 차지하는 비율인 듀티비는, 1% 이상, 80% 이하인, (B42) 내지 (B44) 중 어느 한 항에 기재된 에칭 방법.
(B46). 상기 주기를 규정하는 주파수는, 5Hz 이상, 100kHz 이하인, (B45)에 기재된 에칭 방법.
(B47). 상기 전기 바이어스는, 상기 일방의 기간에 있어서 2kW 이상의 전력 레벨을 갖는, (B45) 또는 (B46)에 기재된 에칭 방법.
(B48). 상기 전력 레벨은, 10kW 이상인, (B47)에 기재된 에칭 방법.
(B49). 상기 처리 가스는, 인을 함유하지 않는 제1 가스 및 인을 함유하는 제2 가스를 포함하는, (B42) 내지 (B48) 중 어느 한 항에 기재된 에칭 방법.
(B50). 상기 제1 가스와 상기 제2 가스가 교대로 상기 챔버에 공급되는, (B49)에 기재된 에칭 방법.
(B51). 상기 제1 가스가 공급되는 기간은, 상기 펄스파의 주기에 있어서 상기 전기 바이어스가 상기 하부 전극에 부여되고 있는 기간과 적어도 부분적으로 중복되는, (B50)에 기재된 에칭 방법.
(B52). 상기 제1 가스의 유량에 대한 상기 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하인, (B49)에 기재된 에칭 방법.
(B53). 상기 유량비는, 0.075 이상, 0.3 이하인, (B52)에 기재된 에칭 방법.
(B54). 상기 유량비는, 0.1 이상, 0.25 이하인, (B52)에 기재된 에칭 방법.
(B55). 전기 바이어스의 펄스파를 부여하는 상기 공정에 있어서, 상기 실리콘 함유막을 에칭하여 개구를 형성하는 단계와, 상기 개구를 구획 형성하는 측벽면 상에 보호막을 형성하는 단계가 포함되고, 개구를 형성하는 상기 단계와 보호막을 형성하는 상기 단계가, 서로로부터 독립적으로 행해지는, (B42) 내지 (B54) 중 어느 한 항에 기재된 에칭 방법.
(B56). 상기 보호막은, 인과 산소의 결합을 포함하는, (B55)에 기재된 에칭 방법.
(B57). 상기 보호막은, 인과 실리콘의 결합을 더 포함하는, (B56)에 기재된 에칭 방법.
(B58). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3을 포함하는, (B42) 내지 (B57) 중 어느 한 항에 기재된 에칭 방법.
(B59). 상기 처리 가스는, 상기 인을 포함하는 분자로서, PF3, PCl3, PF5, PCl5, POCl3, PH3, PBr3, 또는 PBr5 중 적어도 하나를 포함하는, (B42) 내지 (B57) 중 어느 한 항에 기재된 에칭 방법.
(B60). 상기 처리 가스는 탄소 및 수소를 더 포함하는, (B42) 내지 (B59) 중 어느 한 항에 기재된 에칭 방법.
(B61). 상기 처리 가스는, 상기 수소를 포함하는 분자로서, H2, HF, CxHy, CHxFy, CxHyFz, 또는 NH3 중 적어도 하나를 포함하고, 여기에서, x, y, 및 z의 각각은 자연수인, (B60)에 기재된 에칭 방법.
(B62). 상기 할로젠 원소는 불소인, (B42) 내지 (B61) 중 어느 한 항에 기재된 에칭 방법.
(B63). 상기 처리 가스는, 상기 할로젠 원소를 포함하는 분자로서 플루오로카본을 포함하는, (B42) 내지 (B62) 중 어느 한 항에 기재된 에칭 방법.
(B64). 상기 처리 가스는 산소를 더 포함하는, (B42) 내지 (B63) 중 어느 한 항에 기재된 에칭 방법.
(B65). 상기 처리 가스는, 산소를 포함하지 않는, (B42) 내지 (B63) 중 어느 한 항에 기재된 에칭 방법.
(B66). 에칭하는 상기 공정의 개시 시에 있어서, 상기 기판의 온도가 0℃ 이하의 온도로 설정되는, (B42) 내지 (B65) 중 어느 한 항에 기재된 에칭 방법.
(B67). 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이고, 그 기판은 서로 다른 막종을 갖는 2개 이상의 실리콘 함유막을 포함하는, 그 공정과,
상기 기판을 0℃ 이하로 설정하는 공정과,
상기 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는 PF3을 포함하는, 그 공정을 포함하는 에칭 방법.
(B68). 상기 실리콘 함유막은, 실리콘 산화막을 포함하는, (B67)에 기재된 에칭 방법.
(B69). 상기 처리 가스는, 인을 함유하지 않는 제1 가스 및 PF3을 함유하는 제2 가스를 포함하는, (B67) 또는 (B68)에 기재된 에칭 방법.
(B70). 상기 제1 가스의 유량에 대한 상기 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하인, (B69)에 기재된 에칭 방법.
(B71). 상기 유량비는, 0.075 이상, 0.3 이하인, (B70)에 기재된 에칭 방법.
(B72). 상기 유량비는, 0.1 이상, 0.25 이하인, (B70)에 기재된 에칭 방법.
(B73). 상기 처리 가스는, 플루오로카본을 더 포함하는, (B67) 내지 (B72) 중 어느 한 항에 기재된 에칭 방법.
(B74). 상기 처리 가스는 탄소 및 수소를 더 포함하는, (B67) 내지 (B73) 중 어느 한 항에 기재된 에칭 방법.
(B75). 상기 처리 가스는, 상기 수소를 포함하는 분자로서, H2, HF, CxHy, CHxFy, 또는 NH3 중 적어도 하나를 포함하고, 여기에서, x 및 y의 각각은 자연수인, (B74)에 기재된 에칭 방법.
(B76). 상기 처리 가스는 산소를 더 포함하는, (B67) 내지 (B75) 중 어느 한 항에 기재된 에칭 방법.
(B77). 상기 처리 가스는, 산소를 포함하지 않는, (B67) 내지 (B75) 중 어느 한 항에 기재된 에칭 방법.
(B78). 에칭하는 상기 공정에서는, 상기 에칭에 의하여 형성되는 개구를 구획 형성하는 측벽면 상에 보호막이 형성되는, (B67) 내지 (B77) 중 어느 한 항에 기재된 에칭 방법.
(B79). 에칭하는 상기 공정은, 상기 실리콘 함유막을 에칭하여 개구를 형성하는 단계와, 상기 개구를 구획 형성하는 측벽면 상에 보호막을 형성하는 단계를 포함하고,
개구를 형성하는 상기 단계와 보호막을 형성하는 상기 단계가, 서로로부터 독립적으로 행해지는, (B67) 내지 (B77) 중 어느 한 항에 기재된 에칭 방법.
(B80). 상기 보호막은, 인과 산소의 결합을 포함하는, (B78) 또는 (B79)에 기재된 에칭 방법.
(B81). 상기 보호막은, 인과 실리콘의 결합을 더 포함하는, (B80)에 기재된 에칭 방법.
(B82). 에칭하는 상기 공정에 있어서, 상기 기판을 지지하는 기판 지지기 내의 하부 전극에 2kW 이상의 전력 레벨을 갖는 고주파 바이어스 전력이 공급되는, (B67) 내지 (B81) 중 어느 한 항에 기재된 에칭 방법.
(B83). 상기 전력 레벨은, 10kW 이상인, (B82)에 기재된 에칭 방법.
(B84). 에칭하는 상기 공정에 있어서, 상기 기판을 지지하는 기판 지지기 내의 하부 전극에 음극성의 직류 전압의 펄스파가 공급되는, (B67) 내지 (B83) 중 어느 한 항에 기재된 에칭 방법.
(B85). 상기 실리콘 함유막은 실리콘 함유 유전체막인, (B1) 내지 (B84) 중 어느 한 항에 기재된 에칭 방법.
(B86). 상기 실리콘 함유막은, 실리콘 산화막, 실리콘 질화막, 또는 실리콘막 중 적어도 하나의 막을 포함하는, (B1) 내지 (B85) 중 어느 한 항에 기재된 에칭 방법.
(B87). 상기 실리콘 함유막은, 서로 다른 막종을 갖는 2개 이상의 실리콘 함유막을 포함하는, (B1) 내지 (B84) 중 어느 한 항에 기재된 에칭 방법.
(B88). 상기 2개 이상의 실리콘 함유막은, 실리콘 산화막 및 실리콘 질화막을 포함하는, (B87)에 기재된 에칭 방법.
(B89). 상기 2개 이상의 실리콘 함유막은, 교대로 적층된 복수의 실리콘 산화막 및 복수의 실리콘 질화막을 포함하는, (B87)에 기재된 에칭 방법.
(B90). 상기 2개 이상의 실리콘 함유막은, 실리콘 산화막 및 실리콘막을 포함하는, (B87)에 기재된 에칭 방법.
(B91). 상기 2개 이상의 실리콘 함유막은, 교대로 적층된 복수의 실리콘 산화막 및 복수의 폴리 실리콘막을 포함하는, (B87)에 기재된 에칭 방법.
(B92). 상기 기판은, 상기 실리콘 함유막 상에 마련된 마스크를 더 갖는, (B1) 내지 (B91) 중 어느 한 항에 기재된 에칭 방법.
(C1). (a) 실리콘 함유막 및 마스크를 갖는 기판을 플라즈마 처리 장치의 챔버 내에 준비하는 공정과,
(b) 상기 챔버 내에서 처리 가스로부터 플라즈마를 생성하여 상기 실리콘 함유막을 에칭하는 공정이며, 그 처리 가스는, 불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함하는, 그 공정을 포함하는, 에칭 방법.
(C2). 상기 불화 수소 가스의 유량, 상기 인 함유 가스의 유량, 및 상기 탄소 함유 가스의 유량 중, 상기 불화 수소 가스의 유량이 가장 큰, (C1)에 기재된 에칭 방법.
(C3). 상기 처리 가스는, 희가스를 더 포함하고,
상기 희가스를 제외한 상기 처리 가스에 있어서의 모든 가스 각각의 유량 중, 상기 불화 수소 가스의 유량이 가장 큰, (C1)에 기재된 에칭 방법.
(C4). 상기 (b)에 있어서, 상기 기판을 지지하는 기판 지지기의 온도가 0℃ 이하의 온도로 설정되는, (C1) 내지 (C3) 중 어느 한 항에 기재된 에칭 방법.
(C5). 상기 (b)에 있어서, 상기 기판을 지지하는 기판 지지기의 온도가 -40℃ 이하의 온도로 설정되는, (C4)에 기재된 에칭 방법.
(C6). 상기 인 함유 가스는, 할로젠 원소를 함유하는, (C1) 내지 (C5) 중 어느 한 항에 기재된 에칭 방법.
(C7). 상기 할로젠 원소는, 불소 이외의 할로젠 원소인, (C6)에 기재된 에칭 방법.
(C8). 상기 불화 수소 가스의 유량, 상기 인 함유 가스의 유량, 및 상기 탄소 함유 가스의 유량의 합계에 있어서의 상기 인 함유 가스의 유량의 비율은, 2% 이상인, (C1) 내지 (C7) 중 어느 한 항에 기재된 에칭 방법.
(C9). 상기 처리 가스는, 불소를 함유하지 않는 할로젠 함유 가스를 더 포함하는, (C1) 내지 (C8) 중 어느 한 항에 기재된 에칭 방법.
(C10). 상기 불화 수소 가스의 유량, 상기 인 함유 가스의 유량, 상기 탄소 함유 가스, 및 상기 할로젠 함유 가스의 유량의 합계에 있어서의 상기 할로젠 함유 가스의 유량의 비율은, 0%보다 크고, 10% 이하인, (C9)에 기재된 에칭 방법.
(C11). 상기 실리콘 함유막은 실리콘 산화막을 포함하는, (C1) 내지 (C10) 중 어느 한 항에 기재된 에칭 방법.
(C12). 상기 실리콘 함유막은 실리콘 질화막을 더 포함하는, (C11)에 기재된 에칭 방법.
(C13). 실리콘 산화막의 플라즈마 에칭용의 처리 가스로서, 불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함하는, 처리 가스.
(C14). 상기 불화 수소 가스의 유량, 상기 인 함유 가스의 유량, 및 상기 탄소 함유 가스의 유량 중, 상기 불화 수소 가스의 유량이 가장 큰, (C13)에 기재된 처리 가스.
(C15). 상기 처리 가스는, 희가스를 더 포함하고,
상기 희가스를 제외한 상기 처리 가스에 있어서의 모든 가스 각각의 유량 중, 상기 불화 수소 가스의 유량이 가장 큰, (C13)에 기재된 처리 가스.
(C16). 상기 인 함유 가스는, 할로젠 원소를 포함하는, (C13) 내지 (C15) 중 어느 한 항에 기재된 처리 가스.
(C17). 상기 할로젠 원소는, 불소 이외의 할로젠 원소인, (C16)에 기재된 처리 가스.
(C18). 상기 불화 수소 가스의 유량, 상기 인 함유 가스의 유량, 및 상기 탄소 함유 가스의 유량의 합계에 있어서의 상기 인 함유 가스의 유량의 비율은, 2% 이상인, (C13) 내지 (C15) 중 어느 한 항에 기재된 처리 가스.
(C19). 챔버와,
상기 챔버 내에 마련된 기판 지지기와,
불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함하는 처리 가스를 상기 챔버 내에 공급하도록 구성된 가스 공급부와,
상기 처리 가스로부터 플라즈마를 생성하도록 구성된 플라즈마 생성부와,
상기 기판 지지기에 의하여 지지된 기판의 실리콘 함유막을 에칭하기 위하여, 상기 챔버 내에 상기 처리 가스를 공급하도록 상기 가스 공급부를 제어하고, 또한 상기 챔버 내의 상기 처리 가스로부터 플라즈마를 생성하도록 상기 플라즈마 생성부를 제어하도록 구성된 제어부를 구비하는 플라즈마 처리 장치.
이상의 설명으로부터, 본 개시의 다양한 실시형태는, 설명의 목적으로 본 명세서에서 설명되어 있으며, 본 개시의 범위 및 주지로부터 벗어나지 않고 다양한 변경을 할 수 있는 것이 이해될 것이다. 따라서, 본 명세서에 개시한 다양한 실시형태는 한정하는 것을 의도하고 있지 않고, 진정한 범위와 주지는, 첨부된 특허청구의 범위에 의하여 나타난다.
1…플라즈마 처리 장치
10…챔버
14…기판 지지기
80…제어부
W…기판
SF…실리콘 함유막

Claims (20)

  1. (a) 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이고, 상기 기판은 실리콘 함유막을 포함하는, 상기 공정과,
    (b) 상기 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는, 인 함유 가스, 불소 함유 가스, 및 불화 수소, H2, 암모니아와 탄화 수소로 이루어지는 군으로부터 선택되는 적어도 하나를 함유하는 수소 함유 가스를 포함하는, 상기 공정을 포함하는, 에칭 방법.
  2. 청구항 1에 있어서,
    상기 불소 함유 가스는, 플루오로카본 가스 및 탄소를 함유하지 않는 불소 함유 가스로 이루어지는 군으로부터 선택되는 적어도 하나의 가스를 포함하는, 에칭 방법.
  3. 청구항 2에 있어서,
    상기 탄소를 함유하지 않는 불소 함유 가스는, 삼불화 질소 가스 또는 육불화 황 가스인, 에칭 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 처리 가스는, 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 더 포함하는, 에칭 방법.
  5. (a) 플라즈마 처리 장치의 챔버 내에 기판을 준비하는 공정이고, 상기 기판은 실리콘 함유막을 포함하는, 상기 공정과,
    (b) 상기 챔버 내에서 처리 가스로 형성된 플라즈마로부터의 화학종에 의하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는, 인 함유 가스, 불소 함유 가스, 하이드로플루오로카본 가스, 및 불소 이외의 할로젠 원소를 함유하는 할로젠 함유 가스를 포함하는, 상기 공정을 포함하는, 에칭 방법.
  6. 청구항 5에 있어서,
    상기 불소 함유 가스는, 플루오로카본 가스 및 탄소를 함유하지 않는 불소 함유 가스로 이루어지는 군으로부터 선택되는 적어도 하나의 가스를 포함하는, 에칭 방법.
  7. 청구항 6에 있어서,
    상기 탄소를 함유하지 않는 불소 함유 가스는, 삼불화 질소 가스 또는 육불화 황 가스인, 에칭 방법.
  8. 청구항 4 내지 청구항 7 중 어느 한 항에 있어서,
    상기 할로젠 함유 가스는, Cl2 가스 및/또는 HBr 가스인, 에칭 방법.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 처리 가스에 있어서의 제1 가스의 유량에 대한 제2 가스의 유량의 비인 유량비는, 0보다 크고, 0.5 이하이며,
    상기 제1 가스는, 상기 처리 가스에 포함되는 상기 인 함유 가스 이외의 모든 가스이고,
    상기 제2 가스는, 상기 인 함유 가스인, 에칭 방법.
  10. 청구항 9에 있어서,
    상기 유량비는, 0.075 이상, 0.3 이하인, 에칭 방법.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 에칭에 의하여 형성된 개구를 구획 형성하는 측벽면 상에 상기 처리 가스에 포함되는 인과 산소의 결합을 포함하는 보호막을 형성하는 공정을 더 포함하는, 에칭 방법.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,
    상기 (b)는, 상기 챔버 내에 상기 플라즈마가 존재할 때에, 상기 기판을 지지하는 기판 지지기의 하부 전극에 전기 바이어스의 펄스파를 주기적으로 부여하는 것을 포함하고,
    상기 전기 바이어스는, 고주파 바이어스 전력이거나 음극성의 직류 전압의 펄스파인, 에칭 방법.
  13. 청구항 12에 있어서,
    상기 전기 바이어스의 상기 펄스파가 상기 하부 전극에 부여되는 주기를 규정하는 주파수는, 5Hz 이상, 100kHz 이하인, 에칭 방법.
  14. 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
    상기 (b) 전에, 상기 기판을 지지하는 기판 지지기의 온도를 0℃ 이하로 설정하는 공정을 더 포함하는, 에칭 방법.
  15. (a) 실리콘 함유막 및 마스크를 갖는 기판을 플라즈마 처리 장치의 챔버 내에 준비하는 공정과,
    (b) 상기 챔버 내에서 처리 가스로부터 플라즈마를 생성하여 상기 실리콘 함유막을 에칭하는 공정이며, 상기 처리 가스는, 불화 수소 가스, 인 함유 가스, 및 탄소 함유 가스를 포함하는, 상기 공정을 포함하는, 에칭 방법.
  16. 청구항 15에 있어서,
    상기 불화 수소 가스의 유량, 상기 인 함유 가스의 유량, 및 상기 탄소 함유 가스의 유량 중, 상기 불화 수소 가스의 유량이 가장 큰, 에칭 방법.
  17. 청구항 15에 있어서,
    상기 처리 가스는, 희가스를 더 포함하고,
    상기 희가스를 제외한 상기 처리 가스에 있어서의 모든 가스 각각의 유량 중, 상기 불화 수소 가스의 유량이 가장 큰, 에칭 방법.
  18. 청구항 15 내지 청구항 17 중 어느 한 항에 있어서,
    상기 (b)에 있어서, 상기 기판을 지지하는 기판 지지기의 온도가 0℃ 이하 또는 -40℃ 이하의 온도로 설정되는, 에칭 방법.
  19. 청구항 15 내지 청구항 18 중 어느 한 항에 있어서,
    상기 처리 가스는, 불소를 함유하지 않는 할로젠 함유 가스를 더 포함하는, 에칭 방법.
  20. 청구항 1 내지 청구항 19 중 어느 한 항에 있어서,
    상기 실리콘 함유막은, 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막, 또는 실리콘 산화막 및 다결정 실리콘막을 포함하는, 에칭 방법.
KR1020217009334A 2019-11-08 2020-11-02 에칭 방법 KR102401025B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227016762A KR20220082068A (ko) 2019-11-08 2020-11-02 에칭 방법

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP-P-2019-203326 2019-11-08
JP2019203326 2019-11-08
JPPCT/JP2020/005847 2020-02-14
PCT/JP2020/005847 WO2021090516A1 (ja) 2019-11-08 2020-02-14 エッチング方法
JPJP-P-2020-152786 2020-09-11
JP2020152786 2020-09-11
PCT/JP2020/041026 WO2021090798A1 (ja) 2019-11-08 2020-11-02 エッチング方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227016762A Division KR20220082068A (ko) 2019-11-08 2020-11-02 에칭 방법

Publications (2)

Publication Number Publication Date
KR20210057061A true KR20210057061A (ko) 2021-05-20
KR102401025B1 KR102401025B1 (ko) 2022-05-24

Family

ID=75848515

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227016762A KR20220082068A (ko) 2019-11-08 2020-11-02 에칭 방법
KR1020217009334A KR102401025B1 (ko) 2019-11-08 2020-11-02 에칭 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020227016762A KR20220082068A (ko) 2019-11-08 2020-11-02 에칭 방법

Country Status (6)

Country Link
US (3) US11551937B2 (ko)
EP (1) EP4050641A4 (ko)
JP (2) JP6990799B2 (ko)
KR (2) KR20220082068A (ko)
CN (2) CN114175214B (ko)
WO (1) WO2021090798A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210210355A1 (en) * 2020-01-08 2021-07-08 Tokyo Electron Limited Methods of Plasma Processing Using a Pulsed Electron Beam
JPWO2022215649A1 (ko) * 2021-04-08 2022-10-13
KR20240009537A (ko) * 2021-06-21 2024-01-22 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법
JP7348672B2 (ja) * 2021-12-03 2023-09-21 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
WO2023189292A1 (ja) * 2022-03-31 2023-10-05 東京エレクトロン株式会社 プラズマ処理装置
WO2024043239A1 (ja) * 2022-08-26 2024-02-29 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
WO2024062995A1 (ja) * 2022-09-22 2024-03-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
WO2024117212A1 (ja) * 2022-12-01 2024-06-06 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130680A (ja) * 1993-11-02 1995-05-19 Matsushita Electron Corp 半導体装置の製造方法
JP3115715B2 (ja) * 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
JP2001035832A (ja) * 1999-07-16 2001-02-09 Canon Inc ドライエッチング方法
KR20010014701A (ko) * 1999-04-09 2001-02-26 가네꼬 히사시 반도체 장치의 제조 방법
JP2010098040A (ja) * 2008-10-15 2010-04-30 Tokyo Electron Ltd Siエッチング方法
KR20150015408A (ko) * 2013-07-31 2015-02-10 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2016039310A (ja) 2014-08-08 2016-03-22 東京エレクトロン株式会社 多層膜をエッチングする方法
US20160343580A1 (en) 2014-12-04 2016-11-24 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP2017518645A (ja) * 2014-06-18 2017-07-06 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード Tsv/mems/パワーデバイスエッチング用の化学物質
WO2018222381A1 (en) * 2017-05-31 2018-12-06 Lam Research Corporation Porous low-k dielectric etch
KR20190025524A (ko) * 2017-09-01 2019-03-11 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20190026589A (ko) * 2017-09-04 2019-03-13 도쿄엘렉트론가부시키가이샤 에칭 방법
WO2019178030A1 (en) * 2018-03-16 2019-09-19 Lam Research Corporation Plasma etching chemistries of high aspect ratio features in dielectrics

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650970B2 (ja) * 1987-07-31 1997-09-10 株式会社日立製作所 ドライエッチング方法
JPH07147273A (ja) * 1993-11-24 1995-06-06 Tokyo Electron Ltd エッチング処理方法
JPH08181116A (ja) * 1994-12-26 1996-07-12 Mitsubishi Electric Corp ドライエッチング方法及びドライエッチング装置
TW487983B (en) 1996-04-26 2002-05-21 Hitachi Ltd Manufacturing method for semiconductor device
US6635185B2 (en) 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US7338907B2 (en) * 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7951683B1 (en) * 2007-04-06 2011-05-31 Novellus Systems, Inc In-situ process layer using silicon-rich-oxide for etch selectivity in high AR gapfill
US7993937B2 (en) 2009-09-23 2011-08-09 Tokyo Electron Limited DC and RF hybrid processing system
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
US9793126B2 (en) * 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
US8608973B1 (en) * 2012-06-01 2013-12-17 Lam Research Corporation Layer-layer etch of non volatile materials using plasma
JP2014049466A (ja) 2012-08-29 2014-03-17 Tokyo Electron Ltd エッチング処理方法及び基板処理装置
US20140248718A1 (en) * 2013-03-04 2014-09-04 Jisoo Kim Patterning of magnetic tunnel junction (mtj) film stacks
JP6199250B2 (ja) * 2014-07-25 2017-09-20 東京エレクトロン株式会社 被処理体を処理する方法
JP6400425B2 (ja) 2014-10-15 2018-10-03 東京エレクトロン株式会社 多層膜をエッチングする方法
US10246772B2 (en) * 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
US9922806B2 (en) 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法
US9754767B2 (en) 2015-10-13 2017-09-05 Applied Materials, Inc. RF pulse reflection reduction for processing substrates
US10861693B2 (en) 2015-12-18 2020-12-08 Applied Materials, Inc. Cleaning method
JP6568822B2 (ja) * 2016-05-16 2019-08-28 東京エレクトロン株式会社 エッチング方法
US9960049B2 (en) * 2016-05-23 2018-05-01 Applied Materials, Inc. Two-step fluorine radical etch of hafnium oxide
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10410878B2 (en) 2017-10-31 2019-09-10 American Air Liquide, Inc. Hydrofluorocarbons containing —NH2 functional group for 3D NAND and DRAM applications
US10453684B1 (en) 2018-05-09 2019-10-22 Applied Materials, Inc. Method for patterning a material layer with desired dimensions

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3115715B2 (ja) * 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
JPH07130680A (ja) * 1993-11-02 1995-05-19 Matsushita Electron Corp 半導体装置の製造方法
KR20010014701A (ko) * 1999-04-09 2001-02-26 가네꼬 히사시 반도체 장치의 제조 방법
JP2001035832A (ja) * 1999-07-16 2001-02-09 Canon Inc ドライエッチング方法
JP2010098040A (ja) * 2008-10-15 2010-04-30 Tokyo Electron Ltd Siエッチング方法
KR20150015408A (ko) * 2013-07-31 2015-02-10 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
JP2017518645A (ja) * 2014-06-18 2017-07-06 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード Tsv/mems/パワーデバイスエッチング用の化学物質
JP2016039310A (ja) 2014-08-08 2016-03-22 東京エレクトロン株式会社 多層膜をエッチングする方法
US20160343580A1 (en) 2014-12-04 2016-11-24 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
WO2018222381A1 (en) * 2017-05-31 2018-12-06 Lam Research Corporation Porous low-k dielectric etch
KR20190025524A (ko) * 2017-09-01 2019-03-11 도쿄엘렉트론가부시키가이샤 에칭 방법
KR20190026589A (ko) * 2017-09-04 2019-03-13 도쿄엘렉트론가부시키가이샤 에칭 방법
WO2019178030A1 (en) * 2018-03-16 2019-09-19 Lam Research Corporation Plasma etching chemistries of high aspect ratio features in dielectrics

Also Published As

Publication number Publication date
CN114175214A (zh) 2022-03-11
JP6990799B2 (ja) 2022-02-03
JP2022020007A (ja) 2022-01-27
WO2021090798A1 (ja) 2021-05-14
EP4050641A1 (en) 2022-08-31
KR20220082068A (ko) 2022-06-16
KR102401025B1 (ko) 2022-05-24
US20230197458A1 (en) 2023-06-22
US11615964B2 (en) 2023-03-28
CN114175214B (zh) 2023-01-31
EP4050641A4 (en) 2023-12-13
US20220199412A1 (en) 2022-06-23
US20220157610A1 (en) 2022-05-19
CN116169018A (zh) 2023-05-26
US11551937B2 (en) 2023-01-10
JPWO2021090798A1 (ja) 2021-11-25

Similar Documents

Publication Publication Date Title
KR102401025B1 (ko) 에칭 방법
TW201929090A (zh) 蝕刻方法
WO2021090516A1 (ja) エッチング方法
US11456180B2 (en) Etching method
KR20210056241A (ko) 에칭 방법 및 플라즈마 처리 장치
KR102459129B1 (ko) 기판 처리 방법 및 플라즈마 처리 장치
TW202125624A (zh) 蝕刻方法
JP7336623B2 (ja) エッチング方法
US11417535B2 (en) Etching method and plasma processing apparatus
JP7343461B2 (ja) エッチング方法及びプラズマ処理装置
WO2022234648A1 (ja) エッチング方法
JP2022172753A (ja) 基板処理方法および基板処理装置
KR20240006488A (ko) 기판 처리 방법 및 기판 처리 장치
KR20240004206A (ko) 기판 처리 방법 및 기판 처리 장치
KR20220064898A (ko) 에칭 방법

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant