CN103258824B - 闪存的存储单元及形成方法 - Google Patents

Abstract

一种闪存的存储单元及形成方法，其中，一种闪存的存储单元包括：半导体衬底，所述半导体衬底包括阵列区和台阶区，所述台阶区在阵列区两侧；依次位于半导体衬底表面的隔离层、底层选择栅和底层介质层；位于所述底层介质层表面的控制栅层，所述控制栅层还包括：若干层多晶硅层和位于各层多晶硅层表面的若干层间介质层；贯穿所述阵列区的控制栅层厚度的记忆插塞阵列；位于台阶区的控制栅层内的若干层多晶硅层，自最底层至最顶层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行。本发明实施例提供的闪存的存储单元使闪存的位密度提高，且位成本降低。

Description

闪存的存储单元及形成方法

技术领域

本发明涉及半导体器件及其形成方法，特别涉及一种闪存的存储单元及形成方法。

背景技术

近年来，闪存(flashmemory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

为了进一步提高闪存位密度(bitdensity)，同时减少位成本(bitcost)，一种闪存的低成本三维层叠结构(Bit-CostScalable，简称BiCS)技术得到了进一步的发展，请参考图1，为现有闪存BiCS结构的存储单元的剖面结构示意图，包括：

半导体衬底100，所述半导体衬底100包括阵列区101和台阶区102，所述台阶区102在阵列区101两侧；位于所述半导体衬底100表面的隔离层103；位于隔离层103表面的底层选择栅104；位于底层选择栅104表面的底层介质层105，贯穿所述阵列区101的隔离层103、底层选择栅104和底层介质层105厚度的底层选择栅插塞阵列106；

位于所述底层介质层105和底层选择栅插塞阵列106表面的控制栅层107，所述控制栅层还包括：若干层多晶硅层121，以及各层多晶硅层121表面覆盖的层间介质层122；贯穿所述阵列区101的控制栅层107厚度的记忆插塞阵列108，与底层选择插塞阵列106一一对应；

位于所述阵列区101的控制栅层107表面的顶层选择栅109，位于所述顶层选择栅109表面的顶层介质层110，位于所述顶层介质层110表面的位线111，贯穿所述顶层介质层110和顶层选择栅109厚度的顶层选择插塞阵列112，且与记忆插塞阵列108一一对应；

位于所述台阶区102内的控制栅层107表面的绝缘层114，位于所述绝缘层114表面的若干连接线113；贯穿所述绝缘层114厚度的若干连接插塞115，所述若干连接插塞115使若干连接线113与控制栅层107内的若干层多晶硅层121分别连接。

请参考图2，图2为图1沿AA’方向，忽略绝缘层114和层间介质层122(请参考图1)的俯视图，所述台阶区的控制栅层107内的多晶硅层121，由紧邻阵列区的位置向远离阵列区101的外侧由最上层多晶硅层至最下层多晶硅层逐层递增相同尺寸，形成阶梯状；所述的连接插塞115在半导体衬底100上的投影，相对于阵列区101与台阶区102相接的边界倾斜。

在公开号为US2011/0073935A1的美国专利文件中还可以发现更多的闪存的存储单元及其形成方法。

然而，现有闪存的BiCS结构存在空间浪费，造成了闪存的位密度降低，闪存器件的体积变大，位成本也相应降低，所述位成本是存储器件的制造工艺中每制造一位数据位存储空间所需要的制造成本，是体现存储器件造价的特征。

发明内容

本发明解决的问题是减小闪存控制栅层的面积，从而提高闪存的位密度，降低闪存的位成本。

为解决上述问题，本发明实施例提供了一种闪存的存储单元，包括：

半导体衬底，所述半导体衬底包括阵列区和台阶区，所述台阶区在阵列区两侧；位于半导体衬底表面的隔离层；位于隔离层表面的底层选择栅；位于底层选择栅表面的底层介质层；

贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；

位于所述底层介质层和底层选择栅插塞阵列表面的控制栅层，所述控制栅层还包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，且所述记忆插塞阵列与底层选择插塞阵列一一对应；

位于台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行；

位于所述台阶区的控制栅层表面的绝缘层，位于所述绝缘层表面的若干连接线，所述若干连接线分别通过贯穿所述绝缘层厚度的若干连接插塞与控制栅层内的若干层多晶硅层分别连接，所述若干连接插塞在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行。

可选的，还包括：位于所述阵列区的控制栅层表面的若干顶层选择栅；位于若干顶层选择栅表面的顶层介质层；位于顶层介质层表面的若干位线；贯穿所述顶层介质层和顶层选择栅厚度的顶层选择插塞阵列，所述顶层选择插塞阵列与记忆插塞阵列一一对应，且与位线连接。

可选的，所述层间介质层为绝缘材料层或无定形碳层。

可选的，所述绝缘材料层为氧化硅层、氮化硅层或氧化硅和氮化硅的多层堆叠。

可选的，所述台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减，且每一层多晶硅层相对与下一层多晶硅层减少的尺寸相同。

可选的，所述隔离层包括氧化层、捕获电荷层和阻挡氧化层，所述捕获电荷层位于所述氧化层表面，所述阻挡氧化层位于所述捕获电荷层表面。

可选的，所述氧化层的材料为氧化硅，所述捕获电荷层的材料为氮化硅，所述阻挡氧化层的材料氧化硅或氧化铝。

本发明实施例还提供一种闪存的存储单元的形成方法，包括：

提供半导体衬底，半导体衬底表面依次具有隔离层、底层选择栅、底层介质层和控制栅层，所述半导体衬底包括阵列区和台阶区，且所述台阶区位于阵列区两侧；贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；所述控制栅层包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，所述记忆插塞阵列与底层选择插塞阵列一一对应；

在控制栅层表面形成硬掩膜层；

在所述硬掩膜层表面形成第一光刻胶层，以第一光刻胶层为掩膜去除阵列区与台阶区以外的控制栅层和硬掩膜层；

去除台阶区的第一光刻胶层和硬掩膜层直至暴露出第一层间介质层为止，所述第一层间介质层为控制栅层内最顶层的层间介质层，去除阵列区的第一光刻胶层；

在硬掩膜层和第一层间介质层表面形成第二光刻胶层；

反复刻蚀层间介质层和多晶硅层并减薄第二光刻胶层若干次，使台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层由下至上逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行；

在台阶区的控制栅层表面形成绝缘层，形成贯穿所述绝缘层厚度的若干连接插塞，分别与若干层多晶硅层连接；

在绝缘层和连接插塞表面形成若干连接线，所述若干连接线分别通过若干连接插塞与若干多晶硅层连接。

可选的，还包括步骤：在阵列区的控制栅层表面形成若干顶层选择栅，在若干顶层选择栅表面形成顶层介质层；形成贯穿所述顶选择栅和顶层介质层厚度的顶层选择插塞阵列，所述顶层选择插塞阵列与记忆插塞阵列一一对应；在所述顶层介质层表面形成若干位线，所述位线与顶层选择插塞阵列连接。

可选的，所述在硬掩膜层和第一层间介质层表面形成第二光刻胶层，并反复刻蚀层间介质层和多晶硅层并减薄第二光刻胶层若干次的方法，还包括步骤：在硬掩膜层和第一层间介质层表面形成第二光刻胶层，并暴露出台阶区内的第一台阶区，所述第一台阶区为台阶区内最底层台阶所对应的区域；以第二光刻胶层与硬掩膜层为掩膜，刻蚀第一层间介质层和第一多晶硅层，并暴露出第二层间介质层，所述第一多晶硅层为控制栅层内最顶层的多晶硅层，所述第二层间介质层为第一层间介质层下一层的层间介质层；减薄第二光刻胶层并暴露出台阶区内第一层间介质层的第二台阶区，所述第二台阶区为最底层台阶的上一级台阶所在第一层间介质层上对应的区域；以第二光刻胶层与硬掩膜层为掩膜，在第二台阶区刻蚀第一层间介质层和第一多晶硅层，在第一台阶区刻蚀第二层间介质层和第二多晶硅层，所述第二多晶硅层为第一多晶硅层下一层的多晶硅层；减薄第二光刻胶层并暴露出第一层间介质层的第三台阶区，所述第三台阶区为第二台阶区上一级台阶所在第一层间介质层上对应的区域。

可选的，所述的减薄光刻胶的工艺为干法刻蚀。

可选的，所述刻蚀层间介质层和多晶硅层的工艺为反应离子刻蚀法。

可选的，所述层间介质层对于硬掩膜层的刻蚀选择比为1～50，所述多晶硅层对于硬掩膜层的刻蚀选择比为5～200。

可选的，所述硬掩膜层为绝缘材料层、金属层或无定形碳层中的一种或多种重叠构成。

可选的，所述绝缘材料层为氧化硅层、氮化硅层或氧化硅和氮化硅的多层堆叠。

可选的，所述金属层的材料为铜、钨、铝中的一种或多种的合金。

可选的，所述层间介质层为绝缘材料层或无定形碳层。

可选的，所述绝缘材料层为氧化硅层、氮化硅层或氧化硅和氮化硅的多层堆叠。

可选的，所述硬掩膜层和层间介质层的材料不相同。

可选的，所述台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减，且每一层多晶硅层相对与下一层多晶硅层减少的尺寸相同。

可选的，所述隔离层依次由氧化层、捕获电荷层和阻挡氧化层堆叠构成；

可选的，所述氧化层的材料为氧化硅，所述捕获电荷层的材料为氮化硅，所述阻挡氧化层的材料氧化硅或氧化铝。

与现有技术相比，本发明实施例具有以下优点：

本发明的实施例提供的闪存的存储单元，在不改变现有技术中控制栅层内的若干层多晶硅层的堆叠结构的同时，在台阶区上的控制栅层内的若干层多晶硅层，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边线平行，能够解决现有的控制栅层的BiCS结构中，控制栅层在半导体衬底的台阶区上的空间浪费问题。使得在保留控制栅层内的多晶硅层多层堆叠结构的同时，减小了控制栅层的面积，从而提高了闪存的位密度，而且降低了闪存的位成本。

本发明的实施例提供的闪存的存储单元形成方法，通过反复减薄第二光刻胶层和刻蚀层间介质层和多晶硅层，使控制栅层内的多晶硅层在台阶区形成台阶状，所述的形成方法能以较少的工艺步骤，精确的形成台阶状，具有工艺简便，成型精确度高的优点。

附图说明

图1是现有的闪存BiCS结构的存储单元的剖面结构示意图；

图2是为图1沿AA’方向忽略绝缘层和层间介质层的俯视图；

图3是本发明实施例的闪存的存储单元的形成方法的工艺流程图；

图4至图18是本发明实施例的闪存的存储单元的形成方法的结构示意图；

图19是图17沿CC’方向，忽略绝缘层、记忆插塞阵列以及控制栅层内若干层间介质层的俯视图；

图20是本发明实施例的闪存的存储单元的等效电路图。

具体实施方式

发明人发现，现有的闪存的BiCS结构内，闪存的控制栅层内的若干层多晶硅层在半导体衬底台阶区上，由紧邻阵列区的位置向远离阵列区的外侧由上至下逐层递增形成阶梯状，而造成了闪存的存储单元的空间浪费，进而增加了存储单元的面积，从而减小了闪存的位密度，增加了闪存的位成本。

为了减小闪存的存储单元的面积，从而提高闪存的位密度，降低闪存的位成本，发明人提供了一种闪存的存储单元，包括：

半导体衬底，所述半导体衬底包括阵列区和台阶区，所述台阶区在阵列区两侧；位于半导体衬底表面的隔离层；位于隔离层表面的底层选择栅；位于底层选择栅表面的底层介质层；贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；位于所述底层介质层和底层选择栅插塞阵列表面的控制栅层，所述控制栅层还包括：若干层多晶硅层和位于各层多晶硅层表面的若干层间介质层；其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，且所述记忆插塞阵列与底层选择插塞阵列一一对应；位于台阶区的控制栅层内的若干层多晶硅层，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行；位于所述台阶区的控制栅层表面的绝缘层，位于所述绝缘层表面的若干连接线，所述若干连接线分别通过贯穿所述绝缘层厚度的若干连接插塞与控制栅层内的若干层多晶硅层分别连接，所述若干连接插塞在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边线平行；

位于所述阵列区的控制栅层表面的若干顶层选择栅；位于若干顶层选择栅表面的顶层介质层；位于顶层介质层表面的若干位线；贯穿所述顶层介质层和顶层选择栅厚度的顶层选择插塞阵列，所述顶层选择插塞阵列与记忆插塞阵列一一对应，且与位线连接。

发明人所提供的闪存的存储单元，在不改变现有技术中闪存的控制栅层的若干层多晶硅层的堆叠结构的同时，通过使半导体衬底台阶区上的控制栅层内的若干层多晶硅层，在紧邻半导体衬底阵列区的同一列的方向上，由最下层至最上层逐层递减，形成阶梯状的方法，以解决现有的控制栅层的BiCS结构中，控制栅层内的若干层多晶硅层由紧邻阵列区的位置向远离阵列区的外侧由上至下逐层递增相同尺寸，形成阶梯状而造成的空间浪费问题，使得在保留控制栅层内的多晶硅层多层堆叠结构的同时，减小了闪存的存储单元的面积，从而提高了闪存的位密度，而且降低了闪存的位成本。

为了形成所述闪存的存储单元，发明人还提供了一种闪存的存储单元的形成方法，以下将结合具体实施例进行详细说明，请参考图3，闪存的存储单元的形成方法，包括步骤：

步骤S101，提供半导体衬底，半导体衬底表面依次具有隔离层、底层选择栅、底层介质层和控制栅层，所述半导体衬底包括阵列区和台阶区，且所述台阶区位于阵列区两侧；贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；所述控制栅层包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，所述记忆插塞阵列与底层选择插塞阵列一一对应。

步骤S102，在控制栅层表面形成硬掩膜层。

步骤S103，在所述硬掩膜层表面形成第一光刻胶层，以第一光刻胶层为掩膜去除阵列区与台阶区以外的控制栅层和硬掩膜层。

步骤S104，去除台阶区的第一光刻胶层和硬掩膜层直至暴露出第一层间介质层为止，所述第一层间介质层为控制栅层内最顶层的层间介质层，去除阵列区的第一光刻胶层。

步骤S105，在硬掩膜层和第一层间介质层表面形成第二光刻胶层。

步骤S106，反复刻蚀层间介质层和多晶硅层，并减薄第二光刻胶层若干次，使台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层由下至上逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行。

步骤S107，在台阶区的控制栅层表面形成绝缘层，形成贯穿所述绝缘层厚度的连接插塞，分别与若干层多晶硅层分别连接。

步骤S108，在绝缘层和连接插塞表面形成若干连接线，所述若干连接线分别通过若干连接插塞与若干多晶硅层连接。

本发明的实施例提供的闪存的存储单元形成方法，通过反复减薄第二光刻胶层和刻蚀层间介质层和多晶硅层，使控制栅层内的多晶硅层在台阶区形成台阶状，所述的形成方法能以较少的工艺步骤，精确的形成台阶状，具有工艺简便，成型精确度高的优点。

图4至图18为本发明实施例闪存的存储单元的形成方法的结构示意图。

请参考图4，提供半导体衬底200，所述半导体衬底200包括阵列区201和台阶区202，所述台阶区202在阵列区201两侧，半导体衬底200表面具有隔离层210，隔离层210表面具有底层选择栅220，底层选择栅220表面具有底层介质层221，底层介质层221表面具有控制栅层230，贯穿所述阵列区201的隔离层210、底层选择栅220和底层介质层221的厚度的底层选择插塞阵列222，所述控制栅层230还包括：若干层多晶硅层(未示出)以及各多晶硅层表面覆盖的层间介质层(未示出)，其中，贯穿所述阵列区201的控制栅层230的厚度的记忆插塞阵列231，所述记忆插塞阵列231与底层选择插塞阵列222一一对应。

所述半导体衬底200的材料为硅或绝缘体上硅，作用是为后续工艺提供工作平台。

所述隔离层210依次由氧化层211、捕获电荷层212和阻挡氧化层213堆叠构成，所述氧化层211的材料为氧化硅，所述捕获电荷层212的材料为氮化硅，所述阻挡氧化层213的材料氧化硅或氧化铝。

其中，所述捕获电荷层212的作用是存储电子，代替了现有工艺中的浮栅的作用，能够进一步的减小存储单元的尺寸。

所述底层选择栅220的材料为多晶硅，所述底层介质层221的材料为氮化硅，所述控制栅层230内的层间介质层的材料为绝缘材料或无定形碳，所述绝缘材料为氧化硅、氮化硅或氧化硅和氮化硅的多层堆叠。

所述隔离层210、底层选择栅220和底层介质层221的形成工艺为沉积法，优选的是化学气相沉积法，依次在半导体衬底200表面沉积形成隔离层210、底层选择栅220和底层介质层221。

底层选择栅插塞阵列222的形成工艺为：在底层介质层221表面涂覆光刻胶并图形化，以光刻胶为掩膜刻蚀底层介质层221、底层选择栅220和隔离层210形成若干开口直至暴露出半导体衬底200，优选的是干法刻蚀，在所述开口的侧壁形成氧化硅层并暴露出半导体衬底200，形成所述氧化硅层的工艺可以是化学气相沉积法，在开口底部的半导体衬底200和氧化硅层表面填充多晶硅直至与底层介质层221表面齐平，形成底层选择栅插塞阵列222。

在所述底层介质层221和底层选择栅插塞阵列222的表面形成控制栅层230，所述控制栅层230的形成工艺为：在底层介质层221和底层选择栅插塞阵列222的表面沉积多晶硅层，在所述多晶硅层表面沉积形成层间介质层，所述层间介质层的材料为绝缘材料或无定形碳，所述绝缘材料为氧化硅、氮化硅、氮氧化硅，在所述层间介质层表面继续依次沉积多晶硅层和层间介质层若干次，形成控制栅层230。

所述记忆插塞阵列231的形成工艺为：在控制栅层230表面涂覆光刻胶并图形化，以光刻胶为掩膜刻蚀控制栅层230内的若干多晶硅层和层间介质层形成贯穿控制栅层230厚度的开口，在所述开口的侧壁形成氮化硅层并且暴露出底层选择栅插塞阵列222表面，在开口内的底层选择栅插塞阵列222和氮化硅层表面中填充多晶硅直至与控制栅层230表面齐平，形成记忆插塞阵列231。

请参考图5，在控制栅层230表面形成硬掩膜层240，在所述硬掩膜层240表面形成第一光刻胶层241，以第一光刻胶层241为掩膜去除阵列区201与台阶区202以外的控制栅层230和硬掩膜层240，以及隔离层210、底层选择栅220和底层介质层221。

所述硬掩膜层240由绝缘材料、金属或无定形碳中的一种或多种重叠构成，所述绝缘材料为氧化硅、氮化硅或氧化硅和氮化硅的多层堆叠，金属为铜、钨、铝中的一种或多种的合金，硬掩膜层240的材料与控制栅层230内的层间介质层的材料不同，形成工艺为沉积法，优选的是化学气相沉积法，所述硬掩膜层240与层间介质层的材料不同，可用于作为后续刻蚀层间介质层和多晶硅层的掩膜，不与刻蚀气体发生反应。

涂覆光刻胶并图像化，形成第一光刻胶层241，所述第一光刻胶层241覆盖硬掩膜层240的阵列区201和台阶区202对应位置，以第一光刻胶层241为掩膜，通过刻蚀去除阵列区201和台阶区202外的硬掩膜层240、控制栅层230、隔离层210、底层选择栅220和底层介质层221，所述刻蚀工艺为干法刻蚀或湿法刻蚀。

请参考图6，去除台阶区202的第一光刻胶层241和硬掩膜层240直至暴露出第一层间介质层232为止，所述第一层间介质层232为控制栅层230内最顶层的层间介质层。

通过干法刻蚀去除台阶区202的第一光刻胶层241，所述的刻蚀气体为氮气、氧气、氟碳化合物气体及碳氢化合物气体中的一种或多种，以第一光刻胶层241为掩膜，干法刻蚀或湿法刻蚀去除台阶区202的硬掩膜层240，直至暴露出层间介质层232。

请参考图7和图8，图8为图7在BB’方向上的侧视图，去除阵列区201的第一光刻胶层241(请参考图6)，在硬掩膜层240和第一层间介质层232表面形成第二光刻胶层242，并暴露出台阶区202内的第一台阶区203，所述第一台阶区203为台阶区202内在后续工艺中所形成的阶梯的最底层台阶所对应的区域。

去除第一光刻胶层241的工艺为干法刻蚀或湿法刻蚀，在硬掩膜层240和第一层间介质层232表面涂覆光刻胶并图形化，暴露出第一台阶区203以及第一台阶区203所夹的阵列区201的硬掩膜层240。

请参考图9和图10，图10为图9在BB’方向上的侧视图，以第二光刻胶层242与硬掩膜层240为掩膜，刻蚀第一层间介质层232和第一多晶硅层233，并暴露出第二层间介质层234，所述第一多晶硅层233为控制栅层230内最顶层的多晶硅层，所述第二层间介质层234为第一层间介质层232下一层的层间介质层。

所述刻蚀工艺为反应离子刻蚀法，反应离子可是发的优点是各向异性和选择性好，能够形成平整的台阶，同时不损伤硬掩膜层240和第二光刻胶层242，刻蚀第一多晶硅层233的刻蚀气体为Cl₂、HBr或Cl₂和HBr的混合气体，由于第一层间介质层232与硬掩膜层240的材料不同，因此第一层间介质层232和第一多晶硅层233对于硬掩膜层240分别具有选择性，多晶硅层对于硬掩膜层240的刻蚀选择比为5～200，层间介质层对于硬掩膜层240的刻蚀选择比为1～50，这样则可彻底去除第一层间介质层232和第一多晶硅层233的同时，对硬掩膜层240无影响。

请参考图9和图11，图11为图9在BB’方向上的侧视图，减薄第二光刻胶层242并暴露出台阶区202内第一层间介质层232的第二台阶区204，所述第二台阶区204为第一台阶区203上一级台阶所在第一层间介质层232上对应的区域。

所述减薄第二光刻胶层242工艺为干法刻蚀，干法刻蚀能够使第二光刻胶层242精确地减薄至暴露出第二台阶区204，所述干法刻蚀的气体为惰性气体、氮气、氧气、氟碳化合物气体以及碳氢化合物气体中的一种或多种混合。

请参考图12和图13，图13为图12在BB’方向上的侧视图，以第二光刻胶层242与硬掩膜层240为掩膜，在第二台阶区204刻蚀第一层间介质层232和第一多晶硅层233，在第一台阶区203刻蚀第二层间介质层234和第二多晶硅层235，所述第二多晶硅层235为第一多晶硅层233下一层的多晶硅层。

所述刻蚀工艺为反应离子刻蚀法，具体的反应离子刻蚀法的工艺与本实施例图9和图10一致，且为本领域技术人员所熟知，在此不作赘述。

请参考图12和图14，图14为图12在BB’方向上的侧视图，减薄第二光刻胶层242并暴露出第一层间介质层234的第三台阶区205，所述第三台阶区205为第二台阶区204上一级台阶所在第一层间介质层232上对应的区域。

所述减薄第二光刻胶层242的工艺与本实施例图9和图11所述一致，且为本领域技术人员所熟知，在此不作赘述。

请参考图15和图16，图16为图15在BB’方向上的侧视图，反复述刻蚀层间介质层和多晶硅层，并减薄第二光刻胶层242(请参考图14)若干次，使台阶区202的控制栅层230内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层由下至上逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底200上的投影排列呈线形，且所述线形与阵列区201与台阶区202相接触的边界平行。

刻蚀层间介质层和多晶硅层的工艺为反应离子刻蚀法，每去除一层层间介质层和一层多晶硅层，则以干法刻蚀减薄一定尺寸的第二光刻胶层242，反复若干次直至第二光刻胶层242被完全去除，且控制栅层230内的多晶硅层在台阶区202内所形成的阶梯，各层台阶相对于下一层台阶减少的尺寸相同。

请参考图17和图18，图18为图17在BB’方向上的侧视图，去除硬掩膜层240(请参考图15)，在台阶区202的控制栅层230表面形成绝缘层250，在所述绝缘层250内形成贯穿其厚度的若干连接插塞251与若干层多晶硅层分别连接，在绝缘层250和连接插塞251表面形成若干连接线252，所述若干连接线252通过连接插塞251与若干多晶硅层和底层选择栅220分别连接。

所述去除硬掩膜层240的工艺为干法刻蚀或湿法刻蚀。

所述绝缘层250的材料为氧化硅或氮化硅，所述连接层252的材料为多晶硅，绝缘层250和连接层252的形成工艺为沉积法，较佳的是化学气相沉积法。

所述连接插塞251的形成工艺为：在所述绝缘层250表面涂覆光刻胶，并曝光显影图形化，以光刻胶为掩膜刻蚀绝缘层250，形成若干连接插塞251的开口，并暴露各连接插塞251所连接的多晶硅层的表面，在所述开口中填充多晶硅，形成连接插塞251。

进一步的，请参考图17，在闪存的存储单元的形成方法，还包括步骤：在阵列区201的控制栅层230表面形成若干顶层选择栅260，在所述顶层选择栅260表面形成顶层介质层261；形成贯穿顶层选择栅260和顶层介质层261厚度的顶层选择插塞阵列262，所述顶层选择插塞阵列262与记忆插塞阵列231一一对应；在所述顶层介质层261表面形成若干位线263，所述位线263与顶层选择插塞阵列262连接。

所述若干顶层选择栅260，连接第一方向上的同一排顶层选择插塞阵列262中的插塞，材料为多晶硅，形成工艺为在控制栅层230表面沉积形成顶层选择栅层(未示出)，在所述顶层选择栅层表面涂覆光刻胶，并曝光显影图形化，以光刻胶作为掩膜刻蚀顶层选择栅层，形成顶层选择栅260。

在顶层选择栅260表面沉积顶层介质层261，所述顶层介质层261的材料为氧化硅或氮化硅，所述顶层介质层261表面与绝缘层250表面齐平。

所述顶层选择插塞阵列262的形成工艺与图4所述底层选择插塞阵列222的形成工艺一致，且为本领域技术人员所熟知，在此不作赘述。

所述若干位线263连接第二方向上的同一排顶层选择插塞阵列262中的插塞，所述第二方向与第一方向相垂直，位线263表面与连接层252的表面齐平，形成工艺与形成顶层选择栅260的工艺相同，且为本领域技术人员所熟知，在此不作赘述。

本发明实施例的闪存控制栅层的形成方法，通过反复刻蚀层间介质层和多晶硅层，并减薄第二光刻胶层242，使控制栅层230内的若干多晶硅层，自最底层的多晶硅层至最顶层的多晶硅层由下至上逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底200上的投影排列呈线形，且所述线形与阵列区201与台阶区202相接触的边界平行，所述的形成方法能以较少的工艺步骤，精确的形成台阶状，具有工艺简便，成型精确度高的优点。

本实施例闪存的存储单元的形成方法所形成的闪存的存储单元，请参考图17和图18，图18为图17在BB’方向上的侧视图，包括：

半导体衬底200，所述半导体衬底200包括阵列区201和台阶区202，所述台阶区202在阵列区201两侧；

位于半导体衬底200表面的隔离层210；位于隔离层210表面的底层选择栅220；位于底层选择栅220表面的底层介质层221；贯穿所述阵列区201的隔离层210、底层选择栅220和底层介质层221的底层选择栅插塞阵列222；

位于所述底层介质层221和底层选择栅插塞阵列222表面的控制栅层230，所述控制栅层230还包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区201的控制栅层230厚度的记忆插塞阵列231，所述记忆插塞阵列231与底层选择插塞阵列222一一对应；

位于台阶区202的控制栅层230内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯；

位于台阶区202的控制栅层230表面的绝缘层250，位于所述绝缘层250表面的若干连接线252，所述若干连接线252分别通过贯穿所述绝缘层250厚度的若干连接插塞251与控制栅层230内的若干层多晶硅层分别连接；

所述闪存的存储单元还包括：位于所述阵列区201的控制栅层230表面的若干顶层选择栅260，位于所述顶层选择栅260表面的顶层介质层261，和位于所述顶层介质层261表面的若干位线263；贯穿所述顶层介质层261厚度的顶层选择插塞阵列262，所述顶层选择插塞阵列262与记忆插塞231阵列一一对应。

所述若干顶层选择栅260分别连接第一方向上的同一排顶层选择插塞阵列262，所述若干位线263连接第二方向上的同一排顶层选择插塞阵列262中的插塞，且所述第二方向与第一方向相垂直。

请参考图19，图19为图17所示闪存的存储单元沿CC’方向，忽略绝缘层250、记忆插塞阵列231以及控制栅层230内若干层间介质层的俯视图，所述阶梯的各级台阶在半导体衬底200上的投影排列呈线形，且所述线形与阵列区201与台阶区202相接触的边界平行。

需要说明的是，所述台阶区202的控制栅层230内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减，且每一层多晶硅层相对与下一层多晶硅层减少的尺寸相同。

所述若干连接插塞251在半导体衬底上的投影排列呈线形，且所述线形与阵列区201与台阶区202相接触的边界平行。

请参考图20，为本发明实施例闪存的存储单元的等效电路图，由于若干位线263与若干顶层选择栅260相互垂直，当给予一根位线263以及一根顶层选择栅260一定偏压，则该位线263与该顶层选择栅260选择选中了一条插塞阵列中的插塞，该插塞由上至下包括：顶层选择插塞、记忆插塞以及底层选择插塞；在底层选择栅220加入另一偏压，则该插塞中形成偏流；此时当给予控制栅层230内的某一多晶硅层一定偏压，则可通过该控制栅层230内的多晶硅层对于选中的插塞进行控制，使其实现读取、写入以及擦除的功能。

本发明的实施例提供的闪存的存储单元，在不改变现有技术中控制栅层内若干层多晶硅层的堆叠结构的同时，通过使半导体衬底200的台阶区202上的控制栅层230内的若干层多晶硅层，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底200上的投影排列呈线形，且所述线形与阵列区201与台阶区202相接触的边线平行，解决了现有控制栅层的BiCS结构中，控制栅层在半导体衬底的台阶区上的空间浪费问题。使得在保留控制栅层230内的多晶硅层多层堆叠结构的同时，减小了控制栅层230的面积，从而提高了闪存的位密度，而且降低了闪存的位成本。

综上所述，本发明的实施例提供的闪存的存储单元，在不改变现有技术中控制栅层内的若干层多晶硅层的堆叠结构的同时，在台阶区上的控制栅层内的若干层多晶硅层，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边线平行，能够解决现有的控制栅层的BiCS结构中，控制栅层在半导体衬底的台阶区上的空间浪费问题。使得在保留控制栅层内的多晶硅层多层堆叠结构的同时，减小了控制栅层的面积，从而提高了闪存的位密度，而且降低了闪存的位成本。

本发明的实施例提供的闪存的存储单元形成方法，通过反复减薄第二光刻胶层和刻蚀层间介质层和多晶硅层，使控制栅层内的多晶硅层在台阶区形成台阶状，所述的形成方法能以较少的工艺步骤，精确的形成台阶状，具有工艺简便，成型精确度高的优点。

进一步的，本发明的实施例的闪存控制栅层的形成方法通过反复减薄第二光刻胶层和刻蚀层间介质层和多晶硅层，使控制栅层内的多晶硅层在台阶区形成台阶状，所述的形成方法能以较少的工艺步骤，精确的形成台阶状，具有工艺简便，成型精确度高的优点。

虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种闪存的存储单元，其特征在于，包括：

半导体衬底，所述半导体衬底包括阵列区和台阶区，所述台阶区在阵列区两侧；位于半导体衬底表面的隔离层；位于隔离层表面的底层选择栅；位于底层选择栅表面的底层介质层；

所述隔离层包括氧化层、捕获电荷层和阻挡氧化层，所述捕获电荷层位于所述氧化层表面，所述阻挡氧化层位于所述捕获电荷层表面，所述捕获电荷层用于存储电子；

所述氧化层的材料为氧化硅，所述捕获电荷层的材料为氮化硅，所述阻挡氧化层的材料氧化硅或氧化铝；

贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；

位于所述底层介质层和底层选择栅插塞阵列表面的控制栅层，所述控制栅层还包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，且所述记忆插塞阵列与底层选择插塞阵列一一对应；

位于台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行；

位于所述台阶区的控制栅层表面的绝缘层，位于所述绝缘层表面的若干连接线，所述若干连接线分别通过贯穿所述绝缘层厚度的若干连接插塞与控制栅层内的若干层多晶硅层分别连接，所述若干连接插塞在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行。

2.根据权利要求1所述闪存的存储单元，其特征在于，还包括：位于所述阵列区的控制栅层表面的若干顶层选择栅；位于若干顶层选择栅表面的顶层介质层；位于顶层介质层表面的若干位线；贯穿所述顶层介质层和顶层选择栅厚度的顶层选择插塞阵列，所述顶层选择插塞阵列与记忆插塞阵列一一对应，且与位线连接。

3.根据权利要求1所述闪存的存储单元，其特征在于，所述层间介质层为绝缘材料层或无定形碳层。

4.根据权利要求3所述闪存的存储单元，其特征在于，所述绝缘材料层为氧化硅层、氮化硅层或氧化硅和氮化硅的多层堆叠。

5.根据权利要求1所述闪存的存储单元，其特征在于，所述台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减，且每一层多晶硅层相对与下一层多晶硅层减少的尺寸相同。

6.一种闪存的存储单元的形成方法，其特征在于，包括：

提供半导体衬底，半导体衬底表面依次具有隔离层、底层选择栅、底层介质层和控制栅层，所述半导体衬底包括阵列区和台阶区，且所述台阶区位于阵列区两侧；贯穿所述阵列区的隔离层、底层选择栅和底层介质层厚度的底层选择栅插塞阵列；所述控制栅层包括：若干层多晶硅层和位于各层多晶硅层表面的层间介质层，其中，贯穿所述阵列区的控制栅层厚度的记忆插塞阵列，所述记忆插塞阵列与底层选择插塞阵列一一对应；

所述隔离层依次由氧化层、捕获电荷层和阻挡氧化层堆叠构成，所述捕获电荷层用于存储电子；

所述氧化层的材料为氧化硅，所述捕获电荷层的材料为氮化硅，所述阻挡氧化层的材料氧化硅或氧化铝；

在控制栅层表面形成硬掩膜层；

在所述硬掩膜层表面形成第一光刻胶层，以第一光刻胶层为掩膜去除阵列区与台阶区以外的控制栅层和硬掩膜层；

去除台阶区的第一光刻胶层和硬掩膜层直至暴露出第一层间介质层为止，所述第一层间介质层为控制栅层内最顶层的层间介质层，去除阵列区的第一光刻胶层；

在硬掩膜层和第一层间介质层表面形成第二光刻胶层；

反复刻蚀层间介质层和多晶硅层并减薄第二光刻胶层若干次，使台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层由下至上逐层递减形成阶梯，所述阶梯的各级台阶在半导体衬底上的投影排列呈线形，且所述线形与阵列区与台阶区相接触的边界平行；

在台阶区的控制栅层表面形成绝缘层，形成贯穿所述绝缘层厚度的若干连接插塞，分别与若干层多晶硅层连接；

在绝缘层和连接插塞表面形成若干连接线，所述若干连接线分别通过若干连接插塞与若干多晶硅层连接。

7.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，还包括步骤：在阵列区的控制栅层表面形成若干顶层选择栅，在若干顶层选择栅表面形成顶层介质层；形成贯穿所述顶层选择栅和顶层介质层厚度的顶层选择插塞阵列，所述顶层选择插塞阵列与记忆插塞阵列一一对应；在所述顶层介质层表面形成若干位线，所述位线与顶层选择插塞阵列连接。

8.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述在硬掩膜层和第一层间介质层表面形成第二光刻胶层，并反复刻蚀层间介质层和多晶硅层并减薄第二光刻胶层若干次的方法，还包括步骤：

在硬掩膜层和第一层间介质层表面形成第二光刻胶层，并暴露出台阶区内的第一台阶区，所述第一台阶区为台阶区内最底层台阶所对应的区域；

以第二光刻胶层与硬掩膜层为掩膜，刻蚀第一层间介质层和第一多晶硅层，并暴露出第二层间介质层，所述第一多晶硅层为控制栅层内最顶层的多晶硅层，所述第二层间介质层为第一层间介质层下一层的层间介质层；

减薄第二光刻胶层并暴露出台阶区内第一层间介质层的第二台阶区，所述第二台阶区为最底层台阶的上一级台阶所在第一层间介质层上对应的区域；

以第二光刻胶层与硬掩膜层为掩膜，在第二台阶区刻蚀第一层间介质层和第一多晶硅层，在第一台阶区刻蚀第二层间介质层和第二多晶硅层，所述第二多晶硅层为第一多晶硅层下一层的多晶硅层；

减薄第二光刻胶层并暴露出第一层间介质层的第三台阶区，所述第三台阶区为第二台阶区上一级台阶所在第一层间介质层上对应的区域。

9.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述的减薄光刻胶的工艺为干法刻蚀。

10.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述刻蚀层间介质层和多晶硅层的工艺为反应离子刻蚀法。

11.根据权利要求10所述闪存的存储单元的形成方法，其特征在于，所述层间介质层对于硬掩膜层的刻蚀选择比为1～50，所述多晶硅层对于硬掩膜层的刻蚀选择比为5～200。

12.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述硬掩膜层为绝缘材料层、金属层或无定形碳层中的一种或多种重叠构成。

13.根据权利要求12所述闪存的存储单元的形成方法，其特征在于，所述绝缘材料层为氧化硅层、氮化硅层或氧化硅和氮化硅的多层堆叠。

14.根据权利要求12所述闪存的存储单元的形成方法，其特征在于，所述金属层的材料为铜、钨、铝中的一种或多种的合金。

15.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述层间介质层为绝缘材料层或无定形碳层。

16.根据权利要求15所述闪存的存储单元的形成方法，其特征在于，所述绝缘材料层为氧化硅层、氮化硅层或氧化硅和氮化硅的多层堆叠。

17.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述硬掩膜层和层间介质层的材料不相同。

18.根据权利要求6所述闪存的存储单元的形成方法，其特征在于，所述台阶区的控制栅层内的若干层多晶硅层的尺寸，自最底层的多晶硅层至最顶层的多晶硅层逐层递减，且每一层多晶硅层相对与下一层多晶硅层减少的尺寸相同。