CN111154490A - 刻蚀气体、刻蚀方法及3d存储器件制造方法 - Google Patents
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Abstract
本发明提供一种用于多层堆叠半导体结构的刻蚀气体、刻蚀方法及3D存储器件制造方法，该刻蚀气体的化学通式表示为：CzHxFy，其中，x≥0，y＞0，z＞0；该刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。在一定的射频功率下上述刻蚀气体能够解离成CFx*、CHF*、CH*和HF*，由此优化C/H/F的比，调节氧化物/氮化物的刻蚀选择比介于0～1，利用该刻蚀气体进行高深宽比的孔或者缝隙刻蚀时，不会形成聚合物的局部不均匀堆积，进而改善刻蚀孔或者缝隙的侧壁的扭曲、变形或者倾斜缺陷，减少对侧壁的损伤。该刻蚀气体尤其适用于多层堆叠结构的刻蚀，例如3DNAND存储器、DRAM、CMOS图像传感器等三维器件的制造，有利于提高器件的良率。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种用于多层堆叠半导体结构的刻蚀气体、刻蚀方法及3D存储器件制造方法。
背景技术
等离子体刻蚀是干法刻蚀中最常见的一种形式，低压下，反应气体在射频功率的激发下，发生电离并形成等离子体，等离子体由带电的电子和离子组成，反应腔体中的气体在电子的撞击下，除了转变成离子外，还能吸收能量并形成大量的活性基团；活性反应基团和被刻蚀物质表面形成化学反应，并形成挥发性的反应生成物；反应生成物脱离被刻蚀物质表面，并被真空***抽出腔体。
由于等离子体刻蚀可以很好地实现各向异性刻蚀，因此广泛应用于高深宽比的孔或者沟槽的刻蚀中。但是高深宽比的孔或者沟槽的刻蚀通常面临上下尺寸不一致、孔或者沟槽出现倾斜、孔或者沟槽的侧壁出现扭曲变形等问题。因此在高深宽比的孔或者缝隙的刻蚀过程中，尤其在贯穿不同半导体材料的孔或者缝隙的刻蚀过程中，控制刻蚀气体中的组分，以调节不同材料的刻蚀选择比尤为重要。
上述方法不仅过程繁琐，而且刻蚀效果并不理想，通常还会伴有孔或者缝隙的侧壁扭曲或者变形等缺陷，无法保证后期的器件良率。另外，如果刻蚀气体中C/F比控制不好很容易造成不均匀的聚合物沉积，造成孔或者缝隙倾斜。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于多层堆叠半导体结构的刻蚀气体、刻蚀方法及3D存储器件制造方法，上述刻蚀气体化学通式为CzHxFy，其中x≥0，y＞0，z＞0，并且所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。例如该化学同时中的x+y可以是本发明具体实施例中所述的x+y＝4或者x+y＝6，该刻蚀气体具体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。上述气体在一定的射频功率下能够解离成CFx*、CHF*、CH*和HF*，由此优化C/H/F的比，从而调节氧化物/氮化物的刻蚀选择比介于0～1，不会形成聚合物的局部不均匀堆积，进而改善刻蚀孔或者缝隙的侧壁的扭曲、变形或者倾斜缺陷，减少对侧壁的损伤。该刻蚀气体尤其适用于多层堆叠结构的刻蚀，例如3D NAND存储器、DRAM、CMOS图像传感器等三维器件的制造，有利于提高器件的良率。
为实现上述目的及其它相关目的，本发明提供了一种用于多层堆叠半导体结构的刻蚀气体，所述多层堆叠半导体结构包括衬底以及形成在所述衬底上的多层堆叠结构；所述刻蚀气体用于刻蚀所述多层堆叠结构或者所述多层堆叠结构及部分所述衬底以形成刻蚀结构；其中，所述刻蚀气体的化学通式表示为：CzHxFy，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。
可选地，所述刻蚀气体的化学通式中的x和y的值由待刻蚀的所述多层堆叠半导体结构的参数确定。
可选地，待刻蚀的所述多层堆叠半导体结构的参数包括：
所述堆叠结构的层数、厚度和/或形成所述堆叠结构的材料；和/或
所述刻蚀结构的深度和/或所述刻蚀结构的深宽比。
可选地，所述刻蚀结构包括：刻蚀所述多层堆叠结构或者所述多层堆叠结构及部分所述衬底形成的沟道孔和/或栅极缝隙。
可选地，所述刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。
可选地，所述刻蚀气体还掺杂有惰性气体。
本发明还提供了一种多层堆叠半导体结构的刻蚀方法，包括以下步骤：
提供待刻蚀的多层堆叠半导体结构，所述多层堆叠半导体结构包括衬底以及形成在所述衬底上的多层堆叠结构，将所述多层堆叠半导体结构置于蚀刻反应腔室中；
向所述反应腔室通入刻蚀气体；
调整刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述半导体结构进行刻蚀；
其中，所述刻蚀气体的化学通式表示为：CzHxFy，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。
可选地，所述刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。
可选地，调整刻蚀的射频源的频率及射频功率，使所述刻蚀气体发生解离包括：调整所述射频源的频率及射频功率，使得所述刻蚀气体解离成CFx*、CHF*、CH*和HF*。
本发明还提供了一种3D存储器件制造方法，包括以下步骤：
提供一衬底，所述衬底上形成有堆叠结构；
将形成有所述堆叠结构的所述衬底置于等离子体刻蚀机台的反应腔室中；
向所述反应腔室通入刻蚀气体；
调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底及部分所述衬底进行刻蚀；
在所述沟道孔中形成沟道结构；
其中，所述刻蚀气体的化学通式表示为：CzHxFy，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。
可选地，调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀包括：调整所述射频源的频率及射频功率，使得所述刻蚀气体解离成CFx*、CHF*、CH*和HF*。
可选地，调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀还包括：
所述堆叠结构及部分所述衬底进行刻蚀形成沟道孔；
在所述沟道孔中形成沟道结构。
可选地，所述刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。
可选地，所述衬底上的堆叠结构包括交替排列绝缘层和牺牲层，其中所述绝缘层材料为氧化物，所述牺牲层材料为氮化物，所述氧化物与所述氮化物的蚀刻选择比介于0～1。
可选地，调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀还包括：
采用所述刻蚀气体对所述堆叠结构进行刻蚀至暴露所述衬底，形成栅线缝隙；
通过所述栅线缝隙湿法刻蚀去除所述堆叠结构中的所述牺牲层，在所述牺牲层位置处形成栅极沟槽；
在所述栅极沟槽中填充第一导电介质，与所述绝缘层形成堆叠栅极结构。
可选地，3D存储器件制造方法还包括：
在所述栅线缝隙的侧壁上形成堆叠栅极结构隔离层；
在所述栅线缝隙中填充第二导电介质，形成共源极接触。
如上所述，本发明提供的用于多层堆叠半导体结构的刻蚀气体、刻蚀方法及3D存储器件制造方法，具备如下有益技术效果：
本发明的刻蚀气体化学通式为CzHxFy，其中x≥0，y＞0，z＞0，并且所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。例如该化学同时中的x+y可以是本发明具体实施例中所述的x+y＝4或者x+y＝6，具体地，可以包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。在一定的射频功率下上述刻蚀气体能够解离成CFx*、CHF*、CH*和HF*自由基，这些自由基在电子的持续碰撞下，进一步解离成CF+，CHF+，CH+和HF+离子和电子，由此优化C/H/F的比，从而调节氧化物/氮化物的刻蚀选择比介于0～1，利用该刻蚀气体进行高深宽比的孔或者缝隙刻蚀时，能够减少刻蚀过程对孔或者栅线缝隙的侧壁的损伤，避免聚合物的局部不均匀堆积，进而避免孔或者栅线缝隙的侧壁扭曲或变形。最终能够得到在保证孔或栅线缝隙的顶部线宽和底部线宽的同时保证孔或者栅线缝隙不会歪斜或者偏斜。
该刻蚀气体尤其适用于多层堆叠结构的刻蚀，例如3D NAND存储器、DRAM、CMOS图像传感器等三维器件的制造，有利于提高器件的良率。
附图说明
图1显示为本发明提供的用于多层堆叠半导体结构的刻蚀方法的流程图。
图2显示为3D存储器件制造方法的流程图。
图3显示为图2所示方法中形成有堆叠结构的衬底的示意图。
图4显示为在图3所示堆叠结构中形成沟道孔的示意图。
图5显示为在图4所示的结构中形成沟道结构的示意图。
图6显示为在图5所示的堆叠结构中形成栅线缝隙的示意图。
图7显示为去除堆叠结构中的牺牲层形成栅极沟槽的示意图。
图8显示为形成栅极结构的示意图。
图9显示为在栅线缝隙中形成共源极接触的示意图。
元件标号说明
100 衬底
101 堆叠结构
1011 堆叠结构中的绝缘层
1012 堆叠结构中的牺牲层
102 沟道孔
103 沟道结构
104 栅线缝隙
105 栅极沟槽
106 第一导电介质层
107 栅极结构隔离层
108 第二导电介质层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
目前，在刻蚀由氧化物和氮化物形成的半导体结构时，通常采用CF4、CHF3、CH2F2、CH3F、C4F6、C4F8等中的一种或几种的任意组合。例如采用CH2F2、C4F8、C4F对氧化硅和氮化硅的堆叠结构进行等离子体刻蚀。通过调整刻蚀气体CH2F2/(C4F8+C4F)的比来调节氧化硅/氮化硅的刻蚀选择比。刻蚀过程中氧化硅和氮化硅与刻蚀气体发生如下反应：
SiO2+CFx→SiF4+CO/CO2
1/3Si3N4+CFx+O2→SiF4+NF3+CO/CO2
1/3Si3N4+CHF+O2→SiF4+NH3+CO/CO2
由以上反应式可以看出，SiO2的刻蚀速率比SiN的刻蚀速率快，这样会得到较差的孔结构，例如孔或者缝隙的侧壁上会产生条纹缺陷。针对上述问题，目前常用的方式是引入H*来提高SiN的刻蚀速率，以平衡氧化硅和氮化硅的刻蚀速率。然而，在这一过程中，很难准确控制C/F的比，而这会导致聚合物的不均匀聚集，很容易造成孔或者缝隙的倾斜。并且上述方法还会打破孔或缝隙的侧壁损伤与变形的平衡或者弯曲与上部尺寸和下部尺寸比之间的平衡。
针对上述问题，本发明引入一种新的用于多层堆叠半导体结构的刻蚀气体、刻蚀方法以及采用该刻蚀气体制造3D存储器件的方法。现通过下面的实施例及其附图进行详细说明。
实施例一
本实施例提供一种用于多层堆叠半导体结构的刻蚀气体，所述多层堆叠半导体结构包括衬底以及形成在所述衬底上的多层堆叠结构；
所述刻蚀气体用于刻蚀所述多层堆叠结构或者所述多层堆叠结构及部分所述衬底以形成刻蚀结构，在优选实施例中，该刻蚀结构可以是刻蚀多层堆叠结构或者所述多层堆叠结构及部分所述衬底形成的沟道孔和/或栅极缝隙。
该刻蚀气体的化学通式表示为：CzHxFy，其中，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。其中x和y的值可以由待刻蚀的所述多层堆叠半导体结构的参数确定，例如多层堆叠结构的参数可以包括堆叠结构的层数、厚度和/或形成所述堆叠结构的材料；和/或要形成的所述刻蚀结构的深度和/或所述刻蚀结构的深宽比。例如沟道孔和/或栅线缝隙的深度和/或深宽比等。
该刻蚀气体所用于多层堆叠半导体结构的刻蚀，例如3D NAND存储器、DRAM(Dynamic Random Access Memory，动态随机存取存储器)、CIS(CMOS image sensor，CMOS图像传感器等。以3D NAND存储器为例(可参考说明书附图3-9)，制备3D NAND存储器时，需在衬底上形成堆叠结构，在该堆叠结构中形成高深宽比的沟道孔或者栅线缝隙。该堆叠结构例如是交替排列的绝缘层和牺牲层。在优选实施例中，绝缘层可以是氧化硅，牺牲层可以是氮化硅或者氮氧化硅，该堆叠结构可以包括64层、128层甚至更多层。
根据形成上述堆叠结构的材料(绝缘层可以是氧化硅，牺牲层可以是氮化硅或者氮氧化硅)以及堆叠结构的层数，以及要形成的沟道孔或者栅线缝隙的深度以及深宽比要求，在该优选实施例中，确定上述刻蚀气体通式CzHxFy中x+y＝4或者x+y＝6，具体地，上述刻蚀气体可以是C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种，也可以是其中任意多种气体的组合。
另外，该刻蚀气体中还掺杂有惰性气体，例如He、Ar或N2。上述惰性气体一方面能够使该刻蚀气体顺利到达所要形成的沟道孔的底部，另一方面通过调节惰性气体的比例有利于控制刻蚀速率。例如在刻蚀气体中通入氩气Ar，能够提高电子的密度，增加电子与刻蚀气体的撞击率，加快刻蚀气体的电离，从而提高刻蚀速率。通入氦气He，能够提高刻蚀气体的解离率，同样能够增加刻蚀速度。因此，通过控制掺入的惰性气体的比例可以有效控制刻蚀速率。
由于氧化硅和氮化硅的蚀刻选择比不同，因此容易引起沟道孔或者栅线缝隙的侧壁扭曲，如果刻蚀过程中控制不好C/F比，会引起聚合物的不均匀堆积，造成沟道孔或者栅线缝隙的倾斜。而采用本发明的刻蚀气体C2HxFy，优选地，采用刻蚀气体C2H3F3(CH3-CF3和/或CH2F-CHF2)对上述氧化物/氮化物的堆叠结构进行刻蚀。该气体在等离子体刻蚀机台的射频源一定的射频功率(例如，1000W～30000W)下解离成CFx*、CHF*、CH*和HF*自由基，这些自由基在电子的持续碰撞下，进一步解离成CF+，CHF+，CH+和HF+离子和电子，由此调整优化C/H/F的比，氧化物/氮化物的蚀刻选择比介于0～1，由此能够减少刻蚀过程对沟道孔或者栅线缝隙的侧壁的损伤，避免聚合物的局部不均匀堆积，进而避免沟道孔或者栅线缝隙的侧壁扭曲或变形。最终能够得到在保证沟道孔或栅线缝隙的顶部线宽和底部线宽的同时保证沟道孔或者栅线缝隙不会歪斜或者偏斜。通过上述刻蚀气体获得具有良好特征的沟道孔或者栅线缝隙，进而能够保证后期器件的良率。
如上所述，本实施例的用于多层堆叠半导体结构的刻蚀气体，在一定的射频功率下能够解离成CFx*、CHF*、CH*和HF*自由基，这些自由基在电子的持续碰撞下，进一步解离成CF+，CHF+，CH+和HF+离子和电子，由此优化C/H/F的比，从而调节氧化物/氮化物的刻蚀选择比介于0～1，利用该刻蚀气体进行高深宽比的孔或者缝隙刻蚀时，不会形成聚合物的局部不均匀堆积，进而改善刻蚀孔或者缝隙的侧壁的扭曲、变形或者倾斜缺陷，减少对侧壁的损伤。
实施例二
本实施例提供一种多层堆叠半导体结构刻蚀方法，如图1所示，该方法包括如下步骤：
S101：提供待刻蚀的多层堆叠半导体结构，所述多层堆叠半导体结构包括衬底以及形成在所述衬底上的多层堆叠结构，将所述多层堆叠半导体结构置于刻蚀反应腔室中；
该待刻蚀的半导体结构可以是形成有待刻蚀的不同膜层的晶圆，该半导体结构可以用于制造3D NAND存储器、DRAM(Dynamic Random Access Memory，动态随机存取存储器)、CIS(CMOS image sensor，CMOS图像传感器等。以3D NAND存储器为例，该不同膜层例如可以是氧化物膜层、氮化物膜层或者氧化物和氮化物形成的堆叠结构，该堆叠结构可以包括64层、128层甚至更多层。形成上述待刻蚀的不同膜层后，将半导体结构放置在例如等离子刻蚀腔室中。
S102：向所述反应腔室通入刻蚀气体；
本实施例中，刻蚀气体的化学通式为CzHxFy，其中，x≥0，y＞0，z＞0，并且所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。在优选实施例中，该刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。优选地，对上述氧化物/氮化物堆叠结构进行刻蚀时，采用的刻蚀气体为C2H3F3(CH3-CF3和/或CH2F-CHF2)，以在氧化物/氮化物的堆叠结构中形成沟道孔或者栅线缝隙等高深宽比的结构。
S103：调整刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述半导体结构进行刻蚀；
通入上述刻蚀气体之后，调整等离子体刻蚀机台中射频源的频率及射频功率，使得刻蚀气体解离成CFx*、CHF*、CH*和HF*，由此优化C/H/F的比。例如调整等离子体刻蚀机台的射频源的频率介于400KHz～60MHz，更加地，等离子体刻蚀机台的射频源的频率可以是400KHz、1MHz、2MHz、13.56MHz、27MHz或60MHz，射频功率介于1000W～30000W，此时可以通过将上述刻蚀气体解离成CFx*、CHF*、CH*和HF*优化C/H/F的比，调节氧化物/氮化物的刻蚀选择比介于0～1。以此对上述半导体结构进行刻蚀时，能够减少刻蚀过程对沟道孔或者栅线缝隙的侧壁的损伤，不会形成聚合物的局部不均匀堆积，进而能够改善刻蚀的孔或者缝隙的侧壁的扭曲或者变形，减少对侧壁的损伤及减少孔或者缝隙的倾斜。通过上述刻蚀气体获得具有良好特征的沟道孔或者栅线缝隙，进而能够保证后期器件的良率。
实施例三
本实施例提供一种3D存储器件制造方法，如图2所示，该方法包括以下步骤：
S201：提供一衬底，所述衬底上形成有堆叠结构；
如图3所示，提供一衬底100，在衬底100上方形成堆叠结构101，该堆叠结构101包括交替排列的绝缘层1011和牺牲层1012。在优选实施例中，绝缘层1011可以是氧化硅，牺牲层1012可以是氮化硅或者氮氧化硅，该堆叠结构可以包括64层、128层甚至更多层。
S202：将所述衬底置于等离子体刻蚀机台的反应腔室中；
S203：向所述反应腔室通入刻蚀气体；
如本领域技术人员公知的，等离子体刻蚀机台通常包括预真空室、反应腔室(刻蚀腔室)、供气***及真空***。
预真空室的作用是确保刻蚀腔内维持在设定的真空度，不受外界环境(如：粉尘、水汽)的影响，将危险性气体与洁净厂房隔离开来。
反应腔室是等离子体刻蚀机台的核心结构，它对刻蚀速率、刻蚀的垂直度以及粗糙度都有直接的影响。刻蚀腔的主要组成有：上电极、射频源、下电极***、控温***等组成。将上述形成有堆叠结构101的衬底100置于反应腔室中，例如放置在反应腔室的衬底托架上。
供气***向反应腔室输送各种刻蚀气体，通过压力控制器(PC)和质量流量控制器(MFC)精准的控制气体的流速和流量。气体供应***由气源瓶、气体输送管道、控制***、混合单元等组成。
将衬底放置在反应腔室中之后，通过上述供气***向上述反应腔室中通入刻蚀气体，该刻蚀气体的化学通式表示为：CzHxFy，其中x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。在优选实施例中，根据上述堆叠结构的材料(绝缘层可以是氧化硅，牺牲层可以是氮化硅或者氮氧化硅)以及堆叠结构的层数，以及要形成的沟道孔或者栅线缝隙的深度以及深宽比要求，在该优选实施例中，确定上述刻蚀气体通式CzHxFy中x+y＝4或者x+y＝6，具体地，该刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。在其他实施例中，上述同时中x+y也可为其他值，实际应用并不受限。本实施例仅以x+y＝4或者x+y＝6为例进行说明。
对于堆叠结构中的绝缘层1011是氧化硅，牺牲层1012是氮化硅或者氮氧化硅的衬底100来说，本实施例优选实施例中，刻蚀气体的通式为C2H3F3，更优选地，该刻蚀气体为CH3-CF3和CH2F-CHF2的混合气体，控制刻蚀气体CH3-CF3的流量为10～200sccm，CH2F-CHF2的流量为10～200sccm。
S204：调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀；
反应腔室中通入上述刻蚀气体之后，调整反应腔室中射频源的频率和射频功率，使得刻蚀气体在高频电场作用下产生辉光放电，负气体分子或原子发生电离，形成等离子体(Plasma)。本实施例中，射频源的频率介于400KHz～60MHz，射频功率介于1000W～30000W。更优选地，将射频源的频率设为13.56MHz。在射频源的高压电场下，刻蚀气体CH3-CF3和CH2F-CHF2发生电离，形成CFx*、CHF*CH*和HF*自由基，这些自由基在电子的持续碰撞下，进一步解离成CF+，CHF+，CH+和HF+离子和电子，由此能够优化C/H/F的比，调节氧化物/氮化物的刻蚀选择比介于0～1，因此对于绝缘层1011是氧化硅，牺牲层1012是氮化硅或者氮氧化硅的堆叠结构101来说，能够很好地控制氧化硅/氮化硅或者氮氧化硅的选择比，实现堆叠结构的各向异性刻蚀。如图4所示，在本实施例的一优选实施例中，刻蚀上述堆叠结构直至刻蚀至部分衬底中，形成如图4所示的沟道孔102。刻蚀形成沟道孔102的过程中，该刻蚀气体中还掺杂有惰性气体，例如He、Ar或N2。上述惰性气体一方面能够使该刻蚀气体顺利到达所要形成的沟道孔的底部，另一方面通过调节惰性气体的比例有利于控制刻蚀速率。例如在刻蚀气体中通入氩气Ar，能够提高电子的密度，增加电子与刻蚀气体的撞击率，加快刻蚀气体的电离，从而提高刻蚀速率。通入氦气He，能够提高刻蚀气体的解离率，同样能够增加刻蚀速度。因此，通过控制掺入的惰性气体的比例可以有效控制刻蚀速率。在上述沟道孔的刻蚀过程中，能够减少刻蚀对沟道孔侧壁的损伤并且不会形成聚合物的局部不均匀堆积，改善了沟道孔侧壁的扭曲或者变形，并且减少了侧壁的倾斜，得到均匀一致的高深宽比的沟道孔102。
如图5所示，形成沟道孔102之后，在沟道孔102中形成沟道结构103，具体包括：首先在衬底上进行外延生长，形成外延结构，然后在沟道孔102的侧壁上依次沉积阻挡层、电荷俘获层、遂穿层及沟道层，其中沟道层与外延结构连通。如本领域技术人员公知的，通常还在沟道孔的中心部分填充介电隔离材料，最终形成图5所示的沟道结构103。
在本实施例的优选实施例中，如图6所示，还包括继续采用上述刻蚀气体对堆叠结构进等离子体刻蚀，等离子体刻蚀的各参数和条件与沟道孔刻蚀的参数和条件基本一致，刻蚀堆叠结构101至衬底上方的绝缘层停止，或者刻蚀堆叠结构101以及部分衬底结构，形成栅线缝隙104。通过该栅线缝隙104经湿法刻蚀，腐蚀去除堆叠结构101中的牺牲层1012，形成图7所示的栅极沟槽105，然后如图8所示在栅极沟槽中填充第一导电介质层106，例如导电金属，该第一导电介质层106与交替排列的绝缘层1011形成堆叠金属栅极结构。
刻蚀栅线缝隙104所采用的刻蚀气体与刻蚀沟道孔102所采用的刻蚀气体，可以相同，也可以不同，具体地，可以根据形成的栅线缝隙的深度和/或深宽比来确定。
然后如图9所示，可以在栅线缝隙104中依次沉积栅极结构隔离层107和第二导电介质层108，例如多晶硅层，形成共源极接触。
如本实施例所示，利用上述刻蚀气体进行高深宽比的沟道孔或者栅线缝隙刻蚀时，不会形成聚合物的局部不均匀堆积，进而改善刻蚀孔或者缝隙的侧壁的扭曲、变形或者倾斜缺陷，减少对侧壁的损伤，有利于提高器件的良率。
如上所述，本发明提供的用于多层堆叠半导体结构的刻蚀气体、刻蚀方法及3D存储器件制造方法，具备如下有益技术效果：
本发明的刻蚀气体化学通式为CzHxFy，其中x≥0，y＞0，z＞0，并且所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。例如该化学同时中的x+y可以是本发明具体实施例中所述的x+y＝4或者x+y＝6，该刻蚀气体具体地可以包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。在一定的射频功率下上述刻蚀气体能够解离成CFx*、CHF*、CH*和HF*自由基，这些自由基在电子的持续碰撞下，进一步解离成CF+，CHF+，CH+和HF+离子和电子，由此优化C/H/F的比，从而调节氧化物/氮化物的刻蚀选择比介于0～1，利用该刻蚀气体进行高深宽比的孔或者缝隙刻蚀时，能够减少刻蚀过程对孔或者栅线缝隙的侧壁的损伤，避免聚合物的局部不均匀堆积，进而避免孔或者栅线缝隙的侧壁扭曲或变形。最终能够得到在保证孔或栅线缝隙的顶部线宽和底部线宽的同时保证孔或者栅线缝隙不会歪斜或者偏斜。
该刻蚀气体尤其适用于多层堆叠结构的刻蚀，例如3D NAND存储器、DRAM、CMOS图像传感器等三维器件的制造，有利于提高器件的良率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种用于多层堆叠半导体结构的刻蚀气体，其特征在于，
所述多层堆叠半导体结构包括衬底以及形成在所述衬底上的多层堆叠结构；
所述刻蚀气体用于刻蚀所述多层堆叠结构或者所述多层堆叠结构及部分所述衬底以形成刻蚀结构；
其中，所述刻蚀气体的化学通式表示为：CzHxFy，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。
2.根据权利要求2所述的用于多层堆叠半导体结构的刻蚀气体，其特征在于，所述刻蚀气体的化学通式中的x和y的值由待刻蚀的所述多层堆叠半导体结构的参数确定。
3.根据权利要求2所述的用于多层堆叠半导体结构的刻蚀气体，其特征在于，待刻蚀的所述多层堆叠半导体结构的参数包括：
所述堆叠结构的层数、厚度和/或形成所述堆叠结构的材料；和/或
所述刻蚀结构的深度和/或所述刻蚀结构的深宽比。
4.根据权利要求3所述的用于多层堆叠半导体结构的刻蚀气体，其特征在于，所述刻蚀结构包括：刻蚀所述多层堆叠结构或者所述多层堆叠结构及部分所述衬底形成的沟道孔和/或栅极缝隙。
5.根据权利要求1所述的用于多层堆叠半导体结构的刻蚀气体，其特征在于，所述刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。
6.根据权利要求1所述的用于多层堆叠半导体结构的刻蚀气体，其特征在于，所述刻蚀气体还掺杂有惰性气体。
7.一种多层堆叠半导体结构刻蚀方法，其特征在于，包括以下步骤：
提供待刻蚀的多层堆叠半导体结构，所述多层堆叠半导体结构包括衬底以及形成在所述衬底上的多层堆叠结构，将所述多层堆叠半导体结构置于蚀刻反应腔室中；
向所述反应腔室通入刻蚀气体；
调整刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述半导体结构进行刻蚀；
其中，所述刻蚀气体的化学通式表示为：CzHxFy，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。
8.根据权利要求7所述的多层堆叠半导体结构刻蚀方法，其特征在于，所述刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。
9.根据权利要求7所述的多层堆叠半导体结构刻蚀方法，其特征在于，调整刻蚀的射频源的频率及射频功率，使所述刻蚀气体发生解离包括：调整所述射频源的频率及射频功率，使得所述刻蚀气体解离成CFx*、CHF*、CH*和HF*。
10.一种3D存储器件制造方法，其特征在于，包括以下步骤：
提供一衬底，所述衬底上形成有堆叠结构；
将形成有所述堆叠结构的所述衬底置于等离子体刻蚀机台的反应腔室中；
向所述反应腔室通入刻蚀气体；
调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀；
其中，所述刻蚀气体的化学通式表示为：CzHxFy，x≥0，y＞0，z＞0，并且，所述刻蚀气体包括符合化学通式的一种气体或多种气体的混合气体。
11.根据权利要求10所述的3D存储器件制造方法，其特征在于，调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀包括：调整所述射频源的频率及射频功率，使得所述刻蚀气体解离成CFx*、CHF*、CH*和HF*。
12.根据权利要求11所述的3D存储器件制造方法，其特征在于，调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀还包括：
所述堆叠结构及部分所述衬底进行刻蚀形成沟道孔；
在所述沟道孔中形成沟道结构。
13.根据权利要求10所述的3D存储器件制造方法，其特征在于，所述刻蚀气体包括C2F6，C2HF5，C2H2F4，C2H3F3，C2H4F2，C2H5F，C2F4，C2HF3，C2H2F2及C2H3F中的一种或者多种。
14.根据权利要求10所述的3D存储器件制造方法，其特征在于，所述衬底上的堆叠结构包括交替排列绝缘层和牺牲层，其中，所述绝缘层材料为氧化物，所述牺牲层材料为氮化物，所述氧化物与所述氮化物的蚀刻选择比介于0～1。
15.根据权利要求11所述的3D存储器件制造方法，其特征在于，调整等离子体刻蚀的射频源的频率及射频功率，将所述刻蚀气体进行解离，对所述衬底上的所述堆叠结构或者所述堆叠结构及部分所述衬底进行刻蚀还包括：
采用所述刻蚀气体对所述堆叠结构进行刻蚀至暴露所述衬底或者刻蚀部分所述衬底，形成栅线缝隙；
通过所述栅线缝隙湿法刻蚀去除所述堆叠结构中的所述牺牲层，在所述牺牲层位置处形成栅极沟槽；
在所述栅极沟槽中填充第一导电介质，与所述绝缘层形成堆叠栅极结构。
16.根据权利要求15所述的3D存储器件制造方法，其特征在于，还包括：
在所述栅线缝隙的侧壁上形成堆叠栅极结构隔离层；
在所述栅线缝隙中填充第二导电介质，形成共源极接触。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102983052A (zh) * | 2011-09-06 | 2013-03-20 | 朗姆研究公司 | 3d闪存结构的蚀刻工艺 |
| US20150279697A1 (en) * | 2014-03-27 | 2015-10-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| CN107924837A (zh) * | 2015-08-12 | 2018-04-17 | 中央硝子株式会社 | 干式蚀刻方法 |
| WO2018182968A1 (en) * | 2017-03-30 | 2018-10-04 | Lam Research Corporation | Gas additives for sidewall passivation during high aspect ratio cryogenic etch |
| CN109346474A (zh) * | 2018-10-16 | 2019-02-15 | 长江存储科技有限责任公司 | 三维存储器以及形成三维存储器的方法 |
| CN109427576A (zh) * | 2017-09-04 | 2019-03-05 | 东京毅力科创株式会社 | 蚀刻方法 |
| TW201918470A (zh) * | 2017-10-31 | 2019-05-16 | 法國商液態空氣喬治斯克勞帝方法研究開發股份有限公司 | 用於3d nand和dram應用的含有–nh2官能基之氫氟烴 |
-
2020
- 2020-01-02 CN CN202010002273.5A patent/CN111154490A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102983052A (zh) * | 2011-09-06 | 2013-03-20 | 朗姆研究公司 | 3d闪存结构的蚀刻工艺 |
| US20150279697A1 (en) * | 2014-03-27 | 2015-10-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| CN107924837A (zh) * | 2015-08-12 | 2018-04-17 | 中央硝子株式会社 | 干式蚀刻方法 |
| WO2018182968A1 (en) * | 2017-03-30 | 2018-10-04 | Lam Research Corporation | Gas additives for sidewall passivation during high aspect ratio cryogenic etch |
| CN109427576A (zh) * | 2017-09-04 | 2019-03-05 | 东京毅力科创株式会社 | 蚀刻方法 |
| TW201918470A (zh) * | 2017-10-31 | 2019-05-16 | 法國商液態空氣喬治斯克勞帝方法研究開發股份有限公司 | 用於3d nand和dram應用的含有–nh2官能基之氫氟烴 |
| CN109346474A (zh) * | 2018-10-16 | 2019-02-15 | 长江存储科技有限责任公司 | 三维存储器以及形成三维存储器的方法 |
Non-Patent Citations (1)
| Title |
|---|
| H.P.赫尔齐克（HANS PETER HERZIG）: "《微光学元件、***和应用》", 31 August 2002, 国防工业出版社 * |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200515 |
|
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