KR20140057544A - 드-스큐형 멀티-다이 패키지 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

마이크로전자 패키지(10)는 하나 이상의 외부 컴포넌트, 예, 회로 패널(70)과의 접속을 위해 구성되고, 그것의 면(32)에 배치되는 복수의 단자(36)를 포함할 수 있다. 제1 및 제2 마이크로전자 소자(12, 14)는 내부에 패키징 구조(30)와 고정될 수 있다. 전기적 제1 접속부(51A, 40A, 74A)는 패키지(10)의 각 단자(36A)로부터 제1 마이크로전자 소자(12) 상의 대응하는 접촉부(20A)에 연장할 수 있고, 전기적 제2 접속부(53A, 40B, 52A)는 각 단자(36A)로부터 제2 마이크로전자 소자(14) 상의 대응하는 접촉부(26A)로 연장할 수 있고, 제1 및 제2 접속부는 제1 및 제2 접속부가 각 단자(36A)와 그것에 연결되는 각각의 대응하는 접촉부(20A, 26A) 사이의 동일 듀레이션의 전파 지연의 대상이 되도록 구성된다.

Description

드-스큐형 멀티-다이 패키지 {DE-SKEWED MULTI-DIE PACKAGES}
이 출원은 2011년 7월 12일자로 출원된 미국가출원 제61/506,889호의 출원일의 이익을 주장하고, 2011년 11월 29일자로 출원된 미국출원 제13/306,068호의 우선권을 청구하며, 이들의 게시물은 여기에서 원용에 의해 본 명세서에 포함된다.
본원 발명은 마이크로전자 패키지 또는 어셈블리, 및 그러한 어셈블리에 유용한 컴포넌트에 대한 것이다.
반도체 칩은 일반적으로 개별적으로, 패키징 유닛으로 제공된다. 표준 칩은 칩의 내부 회로에 연결된 접촉부를 갖는 큰 전면을 갖는 평평하고 직사각형의 몸체를 갖는다. 각 개별의 칩은 인쇄 회로 보드(printed circuit board)과 같은 회로 패널 상에 차례로 탑재되고 회로 패널의 컨덕터에 칩의 접촉부를 연결하는 패키지로 전형적으로 탑재된다. 다수의 종래 설계에서, 칩 패키지는 칩 그 자체의 영역보다 상당히 큰 회로 패널의 영역을 차지한다. 전면을 갖는 평면 칩을 참조하여 본 명세서에 사용된 것처럼, "칩의 영역"은 전면의 영역을 참조하여 이해되어야 한다. "플립 칩" 설계에서, 칩의 전면은 패키지 기판의 면에 대면하며, 즉, 칩 캐리어 및 칩 상의 접촉부는 숄더 볼 또는 다른 접속 소자에 의해 칩 캐리어의 접촉부에 직접 본딩된다. 차례로, 칩 캐리어는 칩의 전면 위에 놓이는 단자를 통해 회로 패널에 본딩될 수 있다. "플립 칩" 설계는 비교적 조밀한 배열을 제공하며; 각 칩은, 예컨대 그 공개 내용이 원용으로 포함되는, 공통으로 할당된 미국특허 제5,148,265호; 제5,148,266호; 및　제5,679,977호의 특정 실시예에서 공개된 것처럼, 칩의 전면의 영역과 동일하거나 조금 더 큰 회로 패널의 영역을 차지한다.
특정의 획기적인 탑재 기술이 종래의 플립-칩 본딩의 기술에 접근하거나 동일한 조밀함을 제안한다. 칩 그 자체의 영역과 동일하거나 조금 더 큰 회로 패널의 영역에 단일 칩을 수용할 수 있는 패키지가 일반적으로 "칩-크기의 패키지(chip-sized package)"로 지칭된다.
크기는 칩의 임의의 물리적 배열의 상당한 고려대상이다. 칩의 더욱 조밀한 물리적 배열에 대한 요구는 휴대용 전자 디바이스의 급속한 진전으로 더욱 극심해졌다. 단지 예로서, 일반적으로 "스마트 폰"이라 지칭되는 디바이스는 고-해상도 디스플레이 및 연관 이미지 처리 칩과 함께, 강력한 데이터 프로세서, 메모리, 및 글로벌 위치설정 시스템 수신기, 전자 카메라와 로컬 영역 네트워크 접속과 같은 부수적 디바이스와 휴대 전화의 기능을 통합한다. 그러한 디바이스는 풀 인터넷 접속성(full internet connectivity), 풀-고화질 비디오(full-resolution video), 네비게이션, 전자 뱅킹 등, 포켓-크기 디바이스의 모든 것을 포함하는 오락성과 같은 능력을 제공할 수 있다. 복합 휴대용 디바이스는 작은 공간으로의 패킹된 다수의 칩을 요구한다. 게다가, 일부 칩은, 일반적으로 "I/O"로 지칭되는 다수의 입력 및 출력 접속부를 갖는다. 이 "I/O"는 다른 칩의 I/O와 상호접속되어야 한다. 상호접속부는 짧아야 하며 신호 전파 지연(signal propagation delay)을 최소화하기 위해 저 임피던스를 가져야 한다. 상호접속부를 형성하는 컴포넌트는 어셈블리의 크기를 크게 증가시켜서는 안된다. 유사한 요구가 다른 어플리케이션, 예컨대 인터넷 검색 엔진에서 사용되는 것과 같은 데이터 서버에서도 발생한다. 예를 들어, 복합 칩들 간의 다수의 짧고, 저-임피던스의 상호접속부를 제공하는 구조는 검색 엔진의 대역폭을 증가시키고 그것의 전력 소비를 감소시킬 수 있다.
메모리 저장 어레이를 포함하는 패키징 칩, 특히 동적 랜덤 액세스 칩(DRAM) 및 플래시 메모리 칩에 대해, 다수의 칩을 포함하는 패키지 및 어셈블리가 일반적이다. 각 패키지는 신호, 단자 간의 접지 및 파워를 수반하는 다수의 전자 접속부, 즉 패키지의 외부 접속 포인트 및 내부의 칩을 포함한다. 전기적 접속은 칩의 접촉-베어링 표면에 대하여 수평 방향으로 연장되는 수평 컨덕터, 예컨대 트레이스, 빔 리드 등과 같은 상이한 종류들의 컨덕터, 칩의 표면에 대하여 수직 방향으로 연장되는 비아와 같은 수직 컨덕터, 및 칩의 표면에 대하여 수평 및 수직 방향 둘 다의 방향으로 연장하는 와이어 본드를 포함할 수 있다.
특히 패키지의 둘 이상의 칩에 공통되는 신호, 예컨대 클록 신호, 및 메모리 칩에 대한 어드레스와 스트로브 신호를 위해, 패키지 내의 신호의 멀티-칩 패키지의 칩으로의 전송을 도전한다. 그러한 멀티-칩 패키지 내에서, 패키지의 단자들과 칩들 간의 접속 경로의 길이는 다양할 수 있다. 상이한 경로 길이는, 신호가 단자와 각 칩 사이에 이동하는데 보다 장시간 또는 보다 단시간이 걸리도록 유발한다.
하나의 포인트로부터 또 다른 포인트로 신호의 이동 시간을 "전파 지연"이라 하며, 이것은 컨덕터 길이, 컨덕터의 구조, 즉 폭 및 다른 유전체 또는 이와 유사한 도전성 구조의 기능이다.
특정 신호가 상이한 위치에 도달하는 시간 차를 "스큐(skew)"라 한다. 두 상이한 신호가 특정 위치에 도달하는 시간 차를 또한 "스큐"라 한다. 둘 이상의 위치에 특정 신호의 도달 시간의 스큐는 전파 지연, 및 특정 신호가 위치를 향해 이동하기 시작하는 시간 모두의 결과이다. 스큐는 회로 성능에 영향을 줄 수도 있고, 주지 않을 수도 있다. 스큐는 종종 신호의 동기 그룹에 있는 모든 신호가 함께 스큐화되는 경우에 성능에는 거의 영향을 미치지 않으며, 이 경우에 작동에 필요한 모든 신호는 필요로 하는 때에 함께 도달한다. 그러나, 이는 작동에 필요한 동기 신호의 그룹의 상이한 신호들이 상이한 신호에 도달하는 경우는 아니다. 이 경우에, 모든 필요한 신호가 도달하지 않았다면 작동이 수행될 수 없기 때문에 스큐는 성능에 영향을 미친다.
도 1은 신호 스큐 및 그것의 성능에 대한 잠재적 영향의 실시예를 도시한다. 도 1은 복수의 메모리 칩, 예컨대 패키지 또는 모듈 내의 DRAM 칩의 각각에 의한 작동을 위해 필요한 신호 Addr0, Addr1, 및 Addr2의 전이를 도시하는 그래프이다. 도 1에 기재된 것처럼, 상이한 전파 지연 때문에, Addr 신호들은 상이한 시간에 DRAM 칩에 도달한다. 그러므로, 신호 레벨 간의 Addr1 전이 이전에, 저 신호 레벨과 고 신호 레벨 간의 Addr0 전이가 있다. 유사하게, 신호 레벨 간의 Addr2 전이 이전에 신호 레벨 간의 Addr1 전이가 있다.
상이한 시간에 칩의 접촉부에 도달하는 패키지로부터의 동기 신호의 문제점은 칩이 신호를 전송하거나 수신할 수 있는 속도나 주파수를 제한한다는 것이다. 적절하게 기능하기 위하여, 작동에 요구되는 모든 동기 신호는 작동이 수행될 수 있기 전에 도달하는 것이 필요하다. 상이한 시간에 도달하는 동기 신호의 결과는 칩으로의 신호의 클록에 사용되는 주파수가 감소 되어야 할 수도 있다는 것이다. 도 1은 관련된 신호의 상이한 도달 시간에 기초한 두 간격을 추가로 도시하고 있다. 제1 간격은 도 1의 CK 표시의 샘플링 클록 전이와 가장 최근의 도달 신호 간의 간격에 기초하여 시간(102)을 설정한다. 제2 간격은 작동에서 다음의 연속의 클록 사이클의 가장 빠른 도달 신호와 샘플링 클록 전이 CK 간의 간격에 기초하는 시간(104)에 중단된다. 신호가 패키지 내의 칩으로 래칭된(latched) 시간은 "CK"로 나타낸다. 주어진 클록 주파수 당 최대 성능을 위하여, 설정 시간과 중단 시간 둘다를 최대화하는 것이 바람직하다.
위에서 설명한 배경기술을 고려하여, 스큐를 다루는 멀티-칩 패키지 및 어셈블리가 추가적으로 개선되어야 한다.
본원의 양상에 따른 마이크로전자 패키지는 그 면에 배치된 복수의 단자를 포함하는 패키징 구조를 포함하며, 단자는 마이크로전자 패키지를 패키지의 외부에 있는 하나 이상의 컴포넌트에 접속시키기 위해 구성된다. 제1 및 제2 마이크로전자 소자는 패키징 구조와 부착될 수 있다. 패키지는 패키지의 단자들을 제1 및 제2 마이크로전자 소자와 전기적으로 연결하는 접속부를 포함한다. 접속부는 각각의 신호를 전달하기 위한 접속부 그룹을 포함할 수 있고, 각각의 그룹은 둘 이상의 접속부, 예컨대 패키지의 각각의 단자로부터 제1 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제1 접속부, 및 상기 각각의 단자로부터 제2 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제2 접속부를 포함한다. 제1 및 제2 접속부가 구성되어, 각 그룹의 제1 및 제2 접속부에 의해 전달된 각각의 신호는 각각의 단자와 이에 연결된 대응하는 각각의 접촉부 사이의 동일한 듀레이션의 전파 지연의 대상일 수 있다.
본 발명의 특정 양상에 따르면, 심지어 단자 및 그러한 접속부 그룹에 의해 연결된 각각의 접촉부 사이의 직선을 따른 거리가 10 퍼센트보다 더 크게 변화하는 경우라 할지라도, 접속부의 각 그룹에 있는 접속부의 총 전기적 길이 간의 차이는 10 퍼센트보다 더 클 수 없다.
본 발명의 양상에 따르면, 매칭된(matched) 지연은 기판의 다른 도전성 구조에 대하여 전기적 접속부의 컨덕터의 공간의 차이가 적어도 부분적으로 원인일 수 있다.
본 발명의 양상에 따르면, 마이크로전자 패키지는 회로 접촉부를 갖는 회로 패널을 더 포함할 수 있고, 패키지의 단자는 회로 접촉부에 전기적으로 접속된다.
본 발명의 특정 양상에 따르면, 하나 이상의 신호가 클록 신호 또는 커맨드 신호일 수 있다.
본 발명의 특정 양상에 따르면, 신호는 복수의 어드레스 신호 및 어드레스 신호를 샘플링하는데 사용되는 샘플링 신호를 포함할 수 있다.
본 발명의 특정 양상에 따르면, 신호는 커맨드 스트로브 신호를 더 포함할 수 있다.
본 발명의 특정 양상에 따르면, 각 그룹 내의 제1 및 제2 접속부 상의 각 신호의 전파 지연의 동일한 듀레이션이 상기 신호의 사이클 시간의 10 퍼센트의 허용오차(tolerance) 내에 있을 수 있다.
본 발명의 특정 양상에 따르면, 제3 마이크로전자 소자가 패키징 구조와 부착될 수 있으며, 접속부의 하나 이상의 그룹은 각각의 단자를, 각각의 신호를 전달하기 위한 제3 마이크로전자 소자의 대응하는 접촉부에 전기적으로 접속하는 제3 접속부를 포함하며, 제1, 제2 및 제3 접속부에 의해 전달된 신호는 각각의 단자와 그에 접속되는 대응하는 각각의 접촉부 사이의 동일한 듀레이션의 전파 지연의 대상이 된다. 특정 실시예에서, 제4 마이크로전자 소자는 또한 패키징 구조와 부착될 수 있고, 접속부의 하나 이상의 그룹은 각각의 단자를, 각각의 신호를 전달하기 위한 제4 마이크로전자 소자의 대응하는 접촉부에 전기적으로 접속하는 제4 접속부를 포함하며, 제1, 제2, 제3 및 제4 접속부에 의해 전달된 신호는 각각의 단자와 그에 연결되는 대응하는 각각의 접촉부 사이의 동일한 듀레이션의 전파 지연의 대상이 된다.
본 발명의 특정 양상에 따르면, 패키징 구조는 면을 경계 짓는 에지들을 가지며, 면은 그것의 중앙 부분을 차지하는 중앙 영역, 상기 중앙 부분과 하나 이상의 에지 사이의 면의 부분을 차지하는 제2 영역을 포함한다. 단자는 중앙 영역에 노출되는 제1 단자 및 제2 영역에 노출된 제2 단자를 포함할 수 있고, 접속부 그룹들은 대응하는 접촉부와 제1 단자를 연결한다. 이 경우에, 특정 실시예에서, 마이크로전자 패키지는 마이크로전자 소자의 접촉부와 제2 단자를 전기적으로 연결하는 접속부를 더 포함할 수 있다.
본 발명의 특정 양상에 따르면, 패키징 구조는 대향하는 제1 및 제2 표면을 갖는 기판을 포함하고, 제1 표면은 마이크로전자 소자로부터 떨어져서 대면하고, 제2 표면은 마이크로전자 소자를 향해 대면하고, 적어도 제1 및 제2 어퍼처는 상기 제1 및 제2 표면 사이에 연장된다. 특정 실시예에서, 어퍼처는 서로 평행한 축을 따라 연장된 길이인 긴 치수를 가질 수 있다. 중앙 영역은 적어도 부분적으로 제1 및 제2 어퍼처에 의해 경계 지어질 수 있고, 접속부는 적어도 하나의 제1 및 제2 어퍼처와 정렬된 부분을 갖는 리드를 포함할 수 있다. 본 발명의 특정 양상에 따르면, 적어도 하나의 어퍼처와 정렬된 부분을 갖는 리드는 와이어 본드를 포함할 수 있다. 특정 실시예에서, 마이크로전자 패키지는 각각 패키징 구조로 부착된 제3 및 제4 마이크로전자 소자를 더 포함할 수 있고, 접속부의 하나 이상의 그룹은 각 신호를 전달하기 위해 각 단자를 제3 및 제4 마이크로전자 소자의 대응하는 접촉부에 전기적으로 연결하는 제3 및 제4 접속부를 포함하며, 제1, 제2, 제3 및 제4 접속부에 의해 전달된 신호는 각각의 단자와 그에 접합되는 각각의 대응하는 접촉부 간의 동일 듀레이션의 전파 지연의 대상이 된다. 특정 양상에 따르면, 평행 축들은 제1 평행 축들일 수 있고, 기판은 제1 및 제2 표면 사이에 연장하는 제3 및 제4 어퍼처를 더 포함한다. 제3 및 제4 어퍼처는 서로 평행한 제2 축들을 따라 연장하는 길이를 갖는 긴 치수를 가질 수 있고, 제2 평행 축들은 제1 평행 축들을 가로지르고, 중앙 영역은 제3 및 제4 어퍼처에 의해 적어도 부분적으로 경계 지어지며, 접속부는 적어도 하나의 제3 또는 제4 어퍼처와 정렬된 부분을 포함하는 리드를 포함한다.
본 발명의 특정 양상에 따르면, 각각의 제1, 제2, 제3 및 제4 마이크로전자 소자는 메모리 저장 기능을 주로 제공하도록 구성된다.
특정 실시예에 따르면, 제3 및 제4 마이크로전자 소자는 패키징 구조와 부착될 수 있고, 접속부의 하나 이상의 그룹은 각각의 신호를 전달하기 위한 제3 및 제4 마이크로전자 소자의 대응하는 접촉부에 각각의 단자를 전기적으로 연결하는 제3 및 제4 접속부를 포함한다. 제1, 제2, 제3 및 제4 접속부에 의해 전달되는 신호가 각각의 단자와 그에 연결되는 대응하는 접촉부 간의 동일 듀레이션의 전파 지연의 대상이 되도록, 제1, 제2, 제3 및 제4 접속부가 구성될 수 있다. 특정 실시예에서, 면의 중앙 영역이 제1 평행 축들과 상기 제1 평행 축들을 가로지르는 제2 평행 축들에 의해 경계 지어질 수 있다. 각 제1 축은 제1 및 제2 마이크로전자 소자 중 하나의 영역을 각각 양분할 수 있고, 각각의 제1 및 제2 마이크로전자 소자의 대향하는 제1 및 제2 에지에 평행한 방향으로 연장될 수 있다. 각 제2 축은 제3 및 제4 마이크로전자 소자 중 하나의 영역을 각각 양분할 수 있고, 각각의 제3 및 제4 마이크로전자 소자의 대향하는 제1 및 제2 에지에 평행한 방향으로 연장될 수 있다.
본 발명의 특정 양상에 따르면, 패키징 구조는 마이크로전자 소자를 대면하는 표면에 접촉부를 갖는 기판을 포함할 수 있고, 상기 마이크로전자 소자의 접촉부는 기판 접촉부를 대면하고 거기에 연결된다. 특정 실시예에 따르면, 각각의 제1 평행 축은 제3 또는 제4 마이크로전자 소자 중 하나와 정확하게 교차할 수 있고, 각각의 제2 평행 축은 제1 또는 제2 마이크로전자 소자 중 하나와 정확하게 교차할 수 있다.
본 발명의 특정 양상에 따르면, 마이크로전자 패키지는 단자에 인접하고 전기적으로 접속되는 패널 접촉부를 갖는 회로 패널을 더 포함할 수 있고, 상기 회로 패널은 지연 매칭을 제공하는 도전성 소자를 가져서, 접속부의 각 그룹에 의해 마이크로전자 소자로 전달되는 신호는 패키징 구조 및 회로 패널을 통한 동일 듀레이션의 지연의 대상이 된다.
본 발명의 특정 양상에 따르면, 제1 및 제2 마이크로전자 소자는 패키징 구조의 면에 평행한 방향으로 서로 이격될 수 있다.
본 발명의 특정 양상에 따르면, 패키징 구조는 기판을 통해 연장되는 하나 이상의 어퍼처를 갖는 기판을 포함할 수 있고, 제2 마이크로전자 소자는 제1 마이크로전자 소자 위에 부분적으로 놓일 수 있어서, 제2 마이크로전자 소자의 접촉부는 제1 마이크로전자 소자의 에지를 넘어 배치되며, 제2 마이크로전자 소자의 대응하는 접촉부로의 접속부는 하나 이상의 어퍼처와 정렬된 부분을 갖는 리드를 포함한다.
본 발명의 특정 양상에 따르면, 리드는 하나 이상의 어퍼처를 통해 연장하는 와이어 본드를 포함할 수 있다.
본 발명의 특정 양상에 따르면, 하나 이상의 어퍼처는 제1 및 제2 본드 윈도우를 포함할 수 있고, 접속부는 제1 본드 윈도우와 정렬된 부분을 갖는 제1 마이크로전자 소자에 연결된 제1 리드, 및 상기 제2 본드 윈도우와 정렬된 부분을 갖는 제2 마이크로전자 소자에 연결된 제2 리드를 포함할 수 있다.
본 발명의 특정 양상에 따르면, 제1 및 제2 리드가 연결되는 적어도 일부의 단자는 제1 및 제2 본드 윈도우 사이에 배치될 수 있다.
본 발명의 특정 양상에 따르면, 제1 마이크로전자 소자는 그 앞면과 상기 앞면에 대향하는 후면에 접촉부를 가질 수 있다. 후면은 패키징 구조에 탑재될 수 있고, 리드는 접촉부와 패키징 구조 사이에 연결된 와이어 본드를 포함할 수 있다.
본 발명의 특정 양상에 따르면, 적어도 하나의 제1 또는 제2 마이크로전자 소자는 메모리 저장 어레이를 포함할 수 있고, 적어도 하나의 제1 또는 제2 마이크로전자 소자는 마이크로제어기를 포함할 수 있다.
본 발명의 특정 양상에 따르면, 패키징 구조는 제1 및 제2 마이크로전자 소자의 접촉-베어링 표면 상에 형성되는 유전체 층, 상기 유전체 층에 평행한 방향으로 연장하는 트레이스, 및 적어도 부분적으로 상기 유전체 층의 두께를 통해 연장되고 제1 및 제2 마이크로전자 소자의 접촉부와 전기적으로 연결되는 금속화 비아를 포함할 수 있고, 단자는 트레이스 및 비아에 의해 접촉부로 전기적으로 연결된다.
본 발명의 양상에 따른 마이크로전자 패키지 제조 방법은 면에 배치되는 복수의 단자를 갖는 패키징 구조와 제1 및 제2 마이크로전자 소자를 연결하는 전기적 접속부를 형성하는 단계를 포함할 수 있고, 상기 단자는 마이크로전자 패키지를 패키지의 외부에 있는 하나 이상의 컴포넌트로 연결시키기 위해 구성된다. 접속부는 각각의 신호를 전달하기 위한 접속부 그룹을 포함할 수 있고, 각 그룹은 둘 이상의 접속부, 예컨대 상기 패키지의 각각의 단자로부터 제1 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제1 접속부, 및 각각의 단자로부터 제2 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제2 접속부를 포함한다. 각 그룹의 제1 및 제2 접속부에 의해 전달된 각각의 신호가 각각의 단자와 그와 연결되는 각각의 대응하는 접촉부 간의 동일 듀레이션의 전파 지연의 대상이 되도록, 제1 및 제2 접속부가 구성될 수 있다.
본 발명의 특정 양상에 따르면, 패키징 구조는 면을 경계 짓는 에지를 가질 수 있고, 상기 면은 중앙 부분을 차지하는 중앙 영역, 및 상기 중앙 부분과 하나 이상의 에지 사이의 면의 부분을 차지하는 제2 영역을 가질 수 있다. 단자는 중앙 영역에 노출되는 제1 단자 및 제2 영역에 노출되는 제2 단자를 포함할 수 있다. 접속부 그룹은 제1 단자를 대응하는 접촉부와 연결할 수 있고, 상기 마이크로전자 패키지는 제2 단자를 마이크로전자 소자의 접촉부와 전기적으로 연결하는 추가 접속부를 포함할 수 있다.
본 발명의 특정 양상에 따르면, 패키징 구조는 기판을 통해 연장하는 하나 이상의 어퍼처를 갖는 기판을 포함할 수 있고, 제2 마이크로전자 소자는 제1 마이크로전자 소자 위에 부분적으로 놓일 수 있다. 그런 방법으로, 제2 마이크로전자 소자의 접촉부는 제1 마이크로전자 소자의 에지를 넘어 배치될 수 있다. 제2 마이크로전자 소자의 대응하는 접촉부로의 접속부가 하나 이상의 어퍼처와 정렬된 부분을 갖는 리드를 포함할 수 있다.
도 1은 종래 기술에 따른 신호 도달에서 스큐를 도시하는 타이밍 도표이다.
도 1a는 본 발명의 구현예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 1b는 본 발명의 구현예에 따른 패키지의 단자-베어링 또는 바닥면을 향한 평면도이다.
도 1c는 본 발명의 구현예에 따른 회로 패널과 조립된 마이크로전자 패키지를 도시하는 단면도이다.
도 1d는 도 1a-1c에 도시된 본 발명의 구현예의 변형예에 따른 마이크로전자 패키지를 도시하는 단면도이다.
도 1e는 도 1a-1c에 도시된 구현예의 특정 구현에 따른 빔 리드 전기 접속부를 도시하는 부분도이다.
도 2는 본 발명의 구현예에 따른 중앙 영역과 주변 영역의 배치 및 내부에 신호의 단자 할당을 도시하는 평면도이다.
도 3은 본 발명의 구현예에 따른 각각의 단자와 각각의 제1 및 제2 마이크로전자 소자의 접촉부 간의 전기적 접속부를 도시하는 평면도이다.
도 4는 본 발명의 구현예에 따른 마이크로전자 패키지의 동작을 도시하는 타이밍 도표이다.
도 5a 및 5b는 도 1a-1c에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 평면도 및 대응하는 단면도이다.
도 5c는 도 1a-1c에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 단면도이다.
도 6a 및 6b는 도 1a-1c에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 평면도 및 대응하는 단면도이다.
도 6c는 도 6a 및 6b에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 단면도이다.
도 7a 및 7b는 도 1a-1c에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 평면도 및 대응하는 단면도이다.
도 8은 도 7a 및 7b에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 단면도이다.
도 9a는 도 1a-1c에 도시된 구현예의 변형예에 따른 마이크로전자 패키지의 바닥면을 향해 보이는 평면도이다.
도 9b는 도 9a의 라인 9b-9b의 단면도이다.
도 9c는 도 9a의 라인 9c-9c의 단면도이다.
도 9d는 도 9a의 라인 9d-9d의 단면도이다.
도 9e는 도 9a의 라인 9e-9e의 단면도이다.
도 10은 도 9a-9e에 도시된 본 발명의 구현예의 단자의 배열을 추가로 도시하는 평면도이다.
도 11은 도 9a-9e 및 10에 도시된 구현예의 변형예의 마이크로전자 소자의 상대적 위치를 도시한 평면도이다.
도 12는 도 9a-9e 및 10의 구현예의 변형예의 마이크로전자 소자의 상대적 위치를 도시한 평면도이다.
도 13은 도 12의 구현예의 변형예의 마이크로전자 소자의 상대적 위치를 도시한 평면도이다.
도 14는 도 13의 구현예의 변형예의 마이크로전자 소자의 상대적 위치를 도시한 평면도이다.
도 15는 도 11의 구현예의 변형예의 마이크로전자 소자의 상대적 위치를 도시한 평면도이다.
도 16은 본 발명의 구현예에 따른 시스템을 도시한 개략 단면도이다.
본 명세서의 발명의 구현예는 하나 이상의 반도체 칩, 예컨대 마이크로전자 소자를 내부에 갖는 패키지를 제공한다. 다수의 칩 패키지는 내부의 칩을 회로 패널, 예를 들어 패키지가 전기적으로 및 기계적으로 볼 그리드 어레이(ball grid array), 랜드 그리드 어레이(land grid array) 또는 핀 그리드 어레이(pin grid array) 등과 같은 단자의 어레이를 통해 접속될 수 있는 인쇄 배선 보드(printed wiring board)에 접속되는 것이 요구되는 영역 또는 공간의 양을 줄일 수 있다. 그러한 접속 공간은, 소형 또는 휴대용 컴퓨팅 디바이스, 예컨대 더 넓은 세상으로의 무선 접속성을 가진 퍼스널 컴퓨터의 기능을 전형적으로 결합하는 테블릿 또는 "스마트폰"과 같은 소형 디바이스에 특히 제한된다. 멀티-칩 패키지는 시스템에 이용가능한 대용량의 비교적 저렴한 메모리, 예컨대 DDR3 유형 DRAM 칩 및 그것의 속행의 개선된 고성능 동적 랜덤 액세스 메모리("DRAM") 칩을 제조하는데 특히 유용하다.
적어도 일부의 신호가 패키지 내의 둘 이상의 칩으로 이동하는 또는 둘 이상의 칩으로부터 이동하는 패키지 상의 공통 단자를 제공함으로써, 멀티-칩 패키지를 연결하도록 요구되는 회로 패널의 영역의 분량이 감소될 수 있다. 그러나, 고성능 동작을 지지하는 방법으로 그렇게 하는 것이 도전의 대상이 된다. 패키지 내의 노이즈 및 전파 지연과 같은 원하지 않은 영향을 피하도록 과도한 인덕턴스 및 스터브 길이를 비하기 위하여, 패키지의 외부에 있는 단자를 내부의 칩과 전기적으로 접속하는 트레이스, 비아 및 다른 컨덕터가 너무 길거나 너무 짧아서는 안 되며, 과도한 커패시턴스를 가져서도 안된다. 방열(heat dissipation)도 개선된 칩에 대한 도전의 대상이 되어, 각 칩의 하나 이상의 크고 평평한 표면이 열 확산기(heat spreader)에 연결되거나 설치된 시스템에 노출되거나 설치된 시스템 내의 공기 또는 흐름과 열적 소통으로 노출되는 것이 바람직하다. 이하 기재될 패키지는 이러한 추가의 목표에 도움을 줄 것이다.
본 명세서의 구현예는 둘 이상의 마이크로전자 소자를 갖는 마이크로전자 패키지 내에 전달되는 드-스큐형 신호의 방법을 제공하며, 패키지에 있는 복수의 마이크로전자 소자 각각은 패키지의 공통 단자의 세트를 통해 동일 신호의 일부를 전송하거나 수신한다. 따라서, 패키지 내의 다수의 칩의 대응하는 접촉부는 패키지의 외부에 있는 컴포넌트, 예컨대 인쇄 회로 보드, 외부 마이크로전자 소자 또는 다른 컴포넌트와 같은 회로 패널과 접속하도록 구성된 패키지의 단일의 공통 단자와 전기적으로 접속될 수 있다.
본 명세서의 구조 및 프로세스는 공통 패키지 단자로부터 하나 이상의 칩 상의 접촉부에 다음의 하나 이상의 구성을 통해 신호의 드-스큐형 타이밍을 달성하는데 도움을 준다: 둘 이상의 칩 사이의 패키지의 영역에 있는 시간-가변성 신호를 전달하는데 사용되는 패키지의 적어도 일부의 공통 단자의 배치; 및 각 공통단자와 그에 접속되는 각 칩의 대응하는 접촉부 사이의 신호 전파 지연이 예컨대 제한된 허용오차 내에서 동일하도록 패키지의 트레이스 또는 다른 컨덕터의 설계.
도 1a-b는 드-스큐형 신호가 본 발명의 구현예에 따라 달성될 수 있는 마이크로전자 어셈블리 또는 패키지(10)의 특정 유형을 도시하고 있다. 본 명세서에 나타나 있는 것처럼, 패키지(10)는 앞면(16) 및 앞면에 있는 복수의 전기적 도전성 접촉부(20)를 갖는 제1 마이크로전자 소자(12)를 포함한다. 예를 들어, 도 1a-b에 도시된 것처럼, 접촉부(20)는 앞면의 영역의 중앙 부분을 차지하는 앞면(16)의 중앙 영역(13)에 배치되는 하나 이상의 로우에 배열될 수 있다. 제1 마이크로전자 소자(12)의 앞면(16)은 주변 에지(27)에 인접한 제1 외부 영역, 또 다른 주변 에지(29)에 인접한 제1 외부 영역, 및 상기 제1 및 제2 외부 영역 사이에 배치된 중앙 영역(13)을 가지는 것으로 고려될 수 있다.
본 명세서에 사용된 것처럼, 마이크로전자 소자의 표면 또는 면의 중앙 영역, 예컨대 마이크로전자 소자의 앞면은 면의 제1 및 제2 주변 영역 사이에 배치되는 면의 부분을 의미하며, 상기 주변 영역은 마이크로전자 소자의 대향하는 각각의 제1 및 제2 주변 에지(예, 제1 마이크로전자 소자의 대향하는 주변 에지(27, 29))에 인접하게 배치되고, 각각의 제1 및 제2 주변 영역과 중앙 영역은 동일한 폭을 가져서, 중앙 영역은 그러한 마이크로전자 소자의 대향하는 제1 및 제2 주변 에지 사이의 최단 거리의 중앙 삼분점을 연장하는 면의 영역을 차지한다.
일실시예에서, 제1 및 제2 마이크로전자 소자는 메모리 저장 어레이 기능을 주로 제공하도록 각각 구성되는 마이크로전자 유닛 또는 베어 칩(bare chip)일 수 있다. 따라서, 일실시예에서, 각 마이크로전자 소자는 동적 랜덤 액세스 메모리("DRAM") 저장 어레이를 통합하거나 DRAM 저장 어레이와 같은 기능을 주로 구성할 수 있다. 그러한 "메모리" 마이크로전자 소자 또는 "메모리 칩"은 더 큰 수의 능동 회로 소자, 예컨대 마이크로전자 소자의 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하도록 구성되는 능동 반도체 디바이스를 가질 수 있다.
패키지는 패키징 구조, 예를 들어, 단자(36), 예컨대 도전성 패드(36), 랜드 또는 도전성 포스트를 내부에 가진 선택적 기판(30)을 포함한다. 이 경우에, 상기 기판은, 반도체 물질 예컨대 실리콘, 또는 세라믹 물질 또는 이산화규소, 예를 들어, 유리와 같은 유전체 물질과 같은 낮은 열팽창계수(coefficient of thermal expansion, CTE), 즉 섭씨 온도당 10 백만분율(이하, "ppm/℃") 미만인 CTE를 갖는 물질로 필수적으로 이루어질 수 있다. 대안으로, 기판은 폴리이미드, 에폭시, 열가소성 수지, 열경화성 플라스틱, 또는 다른 적합한 중합체 물질과 같은 중합체 물질로 필수적으로 이루어질 수 있거나, FR-4 등과 같은 에폭시-유리 또는 BT 수지 비스말레이미드 트리아진(bismaleimide triazine)의 유리 강화 구조와 같은 복합 중합체 무기 물질로 필수적으로 이루어지거나 포함하는 시트형 유전체 소자를 포함할 수 있다. 접촉부(20)와 단자(36) 사이의 전기적 접속은 선택적 리드, 예, 와이어 본드(72, 74), 또는 적어도 일부의 리드가 기판의 표면들(32, 34) 사이에 연장하는 어퍼처(33)와 정렬되는 다른 가능한 구조를 포함할 수 있다. 예를 들어, 도 1e에서 알 수 있는 바와 같이, 접속부는 마이크로전자 소자(12)를 대면하는 기판의 표면(34)을 따라 연장하는 빔 리드(73)를 포함할 수 있고, 그러한 리드는 기판의 에지를 넘어 연장하거나 기판에 있는 어퍼처(33)의 에지를 넘어 연장하고, 접촉부(20)에 접합된다. 대안으로, 접촉부(20)에 접합된 빔 리드(75)는 대신에 마이크로전자 소자(12)로부터 떨어져서 대면하는 기판의 표면(32)을 따라 연장할 수 있다.
단자(36)는 회로 패널, 예, 인쇄 배선 보드, 가요성 회로 패널, 소켓, 그외 마이크로전자 어셈블리 또는 패키지, 인터포저, 또는 수동 컴포넌트 어셈블리 등과 같은 외부 컴포넌트의 대응하는 전기적 도전성 소자를 갖는 마이크로전자 패키지(10)의 접속부에 대한 엔드포인트로서 기능한다. 특정 실시예에서, 패키지(10)의 단자는 접합 소자(38), 예, 숄더 볼과 같은 도전성 매스, 도전성 물질의 매스, 예컨대 도전성 패이스트, 도전성 매트릭스 물질, 또는 단자에 부착되는 도전성 접착제를 포함할 수 있다.
도 1a에서 추가로 알 수 있는 것처럼, 패키지(10)는 상부에 복수의 접촉부(26)를 갖는 앞면(22)을 포함하는 제2 마이크로전자 소자(14)를 더 포함할 수 있다. 도 1a의 특정 실시에에서, 제2 마이크로전자 소자(14)의 접촉부(26)는 제1 마이크로전자 소자의 주변 에지(29)를 넘어 배치된다. 이는 접촉부(26)와, 적어도 부분적으로 어퍼처(39) 또는 패키징 구조(10)의 갭 내의 제2 마이크로전자 소자(14)의 접촉부(26)로부터 연장하는 와이어 본드(52, 54) 등의 리드를 포함하는 단자(36) 사이의 전기적 접속을 허용한다. 특정 구현예에서, 접촉부(26)과 접합된 리드는 도 1e와 관련하여 위에서 도시되고 기재된 것과 같이 배열될 수 있다. 일실시예에서, 제2 마이크로전자 소자(14)의 접촉부(26)는 위에서 미리정의된 바와 같이 그것의 앞면(28)의 중앙 영역(14A) 내에 배치될 수 있으며, 앞면(28)의 제1 및 제2 주변 영역(14B 및 14C)은 도 1A에 도시된 바와 같다.
도 1A의 특정 구현예에서, 패키징 구조는 와이어 본드(72, 74)와 같은 리드 또는 다른 유형의 전기적 접속부 정렬될 수 있는 어퍼처 또는 갭(33, 39)을 형성할 수 있다. 예를 들어, 도 1a-b에 도시된 것처럼, 어퍼처(33, 39)는 기판(30)의 대향하는 제1 및 제2 표면(32, 34) 사이에 연장할 수 있다. 도 1a-b의 실시예에서, 리드(72 74)는 어퍼처(33, 39)와 정렬된 부분들을 가질 수 있다. 일구현예에서, 도 1a에서처럼, 리드는 제1 마이크로전자 소자(12)의 접촉부(20)으로부터, 또는 제2 마이크로전자 소자(14)의 접촉부(26)로부터 기판의 표면(32)에 있는 도전성 소자(40)으로 연장하는 빔 리드 또는 와이어 본드이거나 이를 포함할 수 있다. 도전성 소자는 단자(36)와 추가로 접속될 수 있다.
특정 구현예에서, 리드는 제1 또는 제2 마이크로전자 소자, 또는 둘 다의 마이크로전자 소자의 표면(16, 22)에 대면하고, 접촉부(20) 또는 접촉부(26) 또는 둘 다로 어퍼처(33 또는 39)의 에지를 넘어 연장하는 기판의 표면(34)를 따라 연장하는 빔 리드(73)일 수 있거나 이를 포함할 수 있다. 또 다른 구현예에서, 빔 리드(75)는 패키징 구조의 면에서 기판의 표면(32)을 따라 연장할 수 있다. 일구현예에서, 빔 리드(73 및 75)는 동일 패키지에 존재할 수 있다. 봉합재(encapsulant)(82)가 리드의 적어도 부분을 선택적으로 덮을 수 있고, 패키징 구조의 어퍼처 또는 갭으로 연장할 수 있다.
도 1a에서 추가로 알 수 있는 것처럼, 패키지는 스페이서(31)와 같은 제3 소자 또는 제2 마이크로전자 소자(14)와 기판(30) 사이의 다른 소자를 더 포함할 수 있다. 일구현예에서, 제3 소자는 열팽창계수(coefficient of thermal expansion, CTE), 즉 섭씨 온도당 10 백만분율(이하, "ppm/℃") 미만인 낮은 CTE를 갖는 소자와 같은 낮은 열팽창계수("CTE")를 갖는 소자일 수 있다. 일구현예에서, 제3 소자는 반도체, 유리, 또는 세라믹 물질로 필수적으로 이루어질 수 있고, 낮은 CTE를 갖는 충전 입자를 포함하는 충전 중합체 물질 또는 고분자 액정 물질로 필수적으로 이루어질 수 있다.
패키지는 제1 및 제2 마이크로전자 소자(12, 14)의 인접 면들 사이의 접착제(60), 및 에지 표면(27, 29, 40, 42)에 접촉하는 봉합재(62) 를 더 포함할 수 있다. 봉합재는 마이크로전자 소자(12, 14)의 후면(15, 24)을 선택적으로 덮거나, 부분적으로 덮거나, 또는 덮지 않은 상태로 둘 수 있다. 예를 들어, 도 1a에 도시된 패키지에서, 봉합재(62)는 후면(15)으로 흐르거나, 스텐실하거나(stencil), 스크리닝하거나 나누어질 수 있다. 또 다른 실시예에서, 봉합재는 오버몰딩에 의해 상부에 형성되는 몰드 화합물일 수 있다.
도 1b의 마이크로전자 패키지(10)의 바닥 평면도에 도시된 것처럼, 중앙 단자(36)의 위치는 어퍼처(33, 39) 사이의 기판의 표면(32)의 영역을 차지하는 기판의 대응하는 중앙 영역(44)에 배치된다. 각각의 어퍼처(33, 39)와 기판의 에지(132, 134) 사이에 배치될 수 있는 기판의 주변 영역(46, 48)은 주변 단자(136, 137)를 각각 수용할 수 있다.
도 1a-b의 구현예에서, 패키지의 중앙 단자(36)을 통해 통과하는 적어도 일부의 신호는 두 마이크로전자 소자에 공통된다. 이 신호들은 단자(36)로부터 제1 및 제2 마이크로전자 소자(12, 14)의 대응하는 접촉부(20, 26)로 기판의 표면(32)에 평행한 방향으로 연장하는 도전성 트레이스와 같은 접속부를 통해 라우팅된다. 예를 들어, 도 1b에 도시된 바와 같이, 기판 표면(32)의 중앙 영역(44)에 배치된 다수의 단자(36) 중 하나인 단자(36A)는 도전성 트레이스(51A), 도전성 소자(40A), 예, 본드 패드, 및 제1 마이크로전자 소자(12)의 접촉부(40A)와 접촉부(20A)에 접합된 와이어 본드(74A)를 통해 제1 마이크로전자 소자(12)의 도전성 접촉부(20A)와 전기적으로 접속될 수 있다. 단자(36A)는 또한 도전성 트레이스(53A), 도전성 소자(40B), 예, 본드 패드, 및 제2 마이크로전자 소자(14)의 접촉부(40B) 및 접촉부(26A)와 접합된 와이어 본드(52A)를 통해 제2 마이크로전자 소자(14)의 도전성 접촉부(26A)와 전기적으로 연결될 수 있다.
도 1c를 참조하면, 패키지의 단자는 회로 보드(70)와 같은 외부 컴포넌트의 대응하는 접촉부(71)에 접합 소자(38)를 통해 접합될 수 있다. 본 명세서의 특정 배열에서, 마이크로전자 패키지(10)는 특정한 하나의 마이크로전자 소자에 각각 전용인 패키지의 둘 이상의 단자를 통해서 보다는, 패키지의 공통 중앙 단자(36A)를 통해서 다수의 마이크로전자 소자(12, 14)에 공통되는 신호를 라우팅한다. 이 방법으로, 그러한 단자에 의해 차지되는 패키지 기판(30)의 영역의 분량이 감소될 수 있다.
도 1d는 패키징 구조가 제1 및 제2 마이크로전자 소자(12, 14)의 표면 상에 형성되는 유전체 층(90), 및 마이크로전자 소자의 접촉부(20, 26)에 전기적으로 연결되고 적어도 부분적으로 유전체 층의 두께를 통해 연장하는 금속화 비아(92)를 포함하는, 상기-기재된 구현예의 변형예에 따른 마이크로전자 패키지(110)를 도시한다. 전기적 도전성 트레이스(94)는 유전체 층의 표면(93)에 전형적으로 평행한 하나 이상의 방향으로 연장하고, 금속화 비아를 단자(36, 136, 137)와 전기적으로 접속한다. 트레이스는 완전히 금속화 비아로 형성될 수 있고, 일부 또는 전부의 트레이스 및 비아는 단일 모놀리식 금속층의 부분, 예를 들어, 금속 도금되거나, 그렇지 않으면 증착된(예, 스크린-인쇄되고, 스텐실되고, 디스펜스되는(dispensed) 등) 층과 같은 증착 금속의 단일층의 부분을, 트레이스와 비아가 만들어지는 모놀리식 금속 층을 형성하기 위해 유전체 층의 개구 내로 유전체 층(90)에 포함할 수 있다.
패키지(110)는 랜드 그리드 어레이("LGA") 또는 볼 그리드 어레이("BGA") 형식의 단자 접속 배열을 갖는 팬-출력(fan-out) 웨이퍼-레벨 패키지일 수 있다. 패키지(110)는 마이크로전자 소자(12, 14)의 에지(27, 42)를 넘어 연장하는 봉합재(62)를 가질 수 있다. 봉합재(62)는 제1 마이크로전자 소자(12)의 접촉-베어링 표면(16)과 동일 평면상인 표면(17)을 갖는 오버몰드이거나, 접촉-베어링 표면(16)과 일반적으로 동일평면상일 수 있다. 유전체 층(90)은 봉합재(62) 위에 놓일 수 있고, 단자 또는 트레이스의 일부가 봉합재(62) 위에 놓일 수 있다.
패키지(110)는, 그 개시 내용이 본 명세서에 참조로 원용되는 2010년 11월 24일 출원된 공통 소유의 미국출원 제12/953,994호에 기재된 하나 이상의 구현예의 기술에 따라 제조될 수 있다. 그러나, 특정 특징, 예컨대 상대적 트레이스 길이, 단자와 그에 연결되는 대응하는 접촉부 사이의 상대적 전파 지연, 및 특정 신호를 전달하기 위한 패키지 단자의 할당 및 배열은 본 명세서에서 기재된다.
도 1d에 추가로 도시된 것처럼, 패키지(110)는 제2 마이크로전자 소자의 접촉-베어링 표면(25) 위에 올려지는 접촉부를 효과적으로 제공하는, 증착되거나, 접합되거나, 본딩되거나, 에칭된 금속성 또는 금속-함유 구조와 같은 전기적 도전성 필러(pillar)(96)를 더 포함한다. 특정 구현예에서, 도시되지 않지만, 그러한 필러가 제1 마이크로전자 소자의 접촉부(20) 상에도 제공될 수 있다. 도 1d에 도시된 것처럼, 금속화 비아(92)는 필러(96)를 통해 접촉부(26)에 연결될 수 있다.
도 2를 참조하면, 중앙 단자(기판의 중앙 영역(44)에 있음)를 통해 최적으로 라우팅되는 신호는 두 마이크로전자 소자에 의해 공통으로 수행되는 동작을 위한 각 마이크로전자 소자에 의해 사용되는 신호이다. 제1 및 제2 마이크로전자 소자(12, 14)가 각각 DRAM 저장 어레이를 포함하는 상기-기재된 실시예에서, 어드레스 신호는 마이크로전자 소자에 의해 수행되는 공통 동작에 사용되고, 가능한 경우 공통 중앙 단자를 통해 라우팅된다. 어드레스 신호, 클록 신호, 스트로브, 예, 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 및 기록 인에이블 신호와 같은 시간 동작을 위한 신호는 공통 동작을 위해서도 사용될 수 있고, 패키지(10) 내의 마이크로전자 소자에 공통되는 중앙 단자를 통해 최적으로 라우팅된다. 그러한 신호는 각 마이크로전자 소자(12, 14)에 들어가거나 나오는 신호를 샘플링하는데 사용될 수 있다. 임계적 타이밍 경로를 포함하지 않고, 기판(30)의 주변 영역(46, 48)의 주변 단자를 통해 라우팅될 수 있는 다른 전기적 접속부는 데이터 신호, 예, 양 방향성 데이터 입력-출력 신호, 데이터 스트로브, 전력 및 접지와 접속, 컬럼 선택 신호 및 클록 인에이블 신호를 포함한다. 한 예로서, 클록 인에이블 신호는 동작을 수행하는데 필요한 경우 마이크로전자 소자를 활동 동작 모드로 스위칭하도록 작동하는데 사용될 수 있고, 대안으로 마이크로전자 소자가 동작을 수행하는데 필요하지 않는 경우, 비활동 시에는 마이크로전자 소자를 비활동 동작 모드, 예 스탠바이 모드 또는 휴면(quiesced) 모드로 스위칭하도록 사용될 수 있다.
그러나, 신호가 공통 중앙 단자를 통해 라우팅된다 할지라도, 구조는 각 마이크로전자 소자로, 및 각 마이크로전자 소자로부터 통과하는 신호를 드-스큐잉되도록 추가로 구성될 수 있다. 신호 드-스큐잉(de-skewing)은 각 공통 단자와 그에 접속되는 각 마이크로전자 소자 상의 접촉부 사이의 전기적 접속부가 매칭된 지연을 가져서 각각 전기적 접속에 의해 전달되는 신호가 각각의 공통 중앙 단자와 각각의 제1 및 제2 마이크로전자 소자 상의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되는 것을 보장하도록 제공될 수 있다.
매칭된 전파 지연이 공통 단자와 각 마이크로전자 소자 사이에서 달성될 수 있는 한 가지 방법은 공통 단자로부터 각각의 마이크로전자 소자로의 접속 또는 각 경로 상(예, 도 1b에서처럼, 하나의 경로 또는 도전성 소자(51A, 40A 및 74A)를 포함하는 제1 접속부, 및 또 다른 경로 또는 도전성 소자(53A, 40B 및 52A)를 포함하는 제2 접속부)에 트레이스 및 다른 도전성 소자를 구성하여, 각각의 공통 단자로부터 연장하는 접속부 그룹에서 제1 및 제2 접속부에 의해 전달되는 신호가 각각의 단자와 그러한 단자에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되는 것이다. 어느 정도까지, 상이한 경로 또는 공통 단자로부터 연장하는 상이한 접속부 상의 지연은 각각의 경로나 접속부의 길이의 기능을 한다. 그러므로, 일부 경우에, 지연이 동일한 길이를 갖는 경로를 구성함으로써 동일하게 발생할 수 있다. 그러나, 전파 지연은 또한 각 경로 상의 인덕턴스, 커패시턴스, 및 저항의 기능을 하며, 각 경로에 인접한 다른 도전성 피처에 가깝기 때문에 영향을 끼친다. 그러므로, 이러한 추가 요인이 또한 경로나 접속부를 형성하는 도전성 소자를 구성하는 경우에 고려되어야 한다. 각 경로나 특정 공통 단자를 통해 대응하는 접촉부로의 접속부 상의 지연이 동일한 경우, 경로는 동일한 "총 전기적 길이"를 가진다고 할 수 있다.
도 3 및 4는 전술한 원리를 추가로 도시한다. 도 3에서처럼, 클록 신호가 각각의 마이크로전자 소자(12, 14)(도 3에 도시된 CHIP1 및 CHIP2)의 접촉부로 이동하는 공통 단자(36A-36B)는, 기판의 중앙 영역(44) 내에서 중심이 될 수 있다. 이 방법으로, 각각의 마이크로전자 소자의 접촉부(20, 26)로의 경로(80, 82)의 길이가 허용된 오차 내에서 동일할 수 있다. 일실시예에서, 허용오차는 마이크로전자 소자(12, 14)로 입력되는 신호를 샘플링하도록 사용되는 클록 신호의 사이클 시간의 10%일 수 있다. 또 다른 실시예에서, 허용오차는 마이크로전자 소자(12, 14)로 입력되는 신호를 샘플링하도록 사용된 클록 신호의 사이클 시간의 5%처럼 더 작을 수 있다. 도 4는 각 칩(20 또는 26, 각각)의 각각의 접촉부(20, 26)에 수신되는 클록 신호의 시간 tCK의 특정 포인트에서 고 레벨과 저 레벨 사이의 전이를 도시한다.
도 3은 단자(36C)를 각각의 마이크로전자 소자 CHIP1 및 CHIP2의 접촉부(20, 26)와 전기적으로 접속하는 경로(84 및 86)를 더 도시한다. 여기에서, 단자(36C)가 CHIP1의 접촉부(20)에 있는 것보다 CHIP2의 접촉부(26)에 더 가까이 있기 때문에 경로(84, 86)는 다르게 구성되는 것이 요구된다. 따라서, 경로(84)가 비교적 일직선일 수 있으나, 경로(86)는 그 길이를 증가시키는 조그(jog)를 내부에 갖는다. 이런 방법으로, 경로(84, 86)의 총 전기적 길이가 동일하게, 즉 허용오차 내에서 동일하게 될 수 있다. 이 결과로, 단자(36C)에 수신되는 어드레스1 신호는 도 4에서 보는 바와 같이 동일한 시간 tCK에 각 마이크로전자 소자의 접촉부에 도달한다. 단자(36C)와 그것이 전기적으로 접속되는 접촉부(20. 26) 사이의 직선 거리가 허용오차보다 훨씬 큰 경우라도, 단자(36C)를 포함하는 실시예에서 경로(84, 86)의 길이가 허용오차 내에서 동일할 수 있다는 것을 주목한다.
게다가, 경로가 와이어 본드와 트레이스를 포함하는 경우, 와이어 본드의 길이는 더 짧은 트레이스를 갖는 경로를 위하여 증가될 수 있거나, 와이어 본드의 길이는 더 긴 트레이스를 갖는 경로를 위하여 감소될 수도 있다.
또다른 실시예에서, 패키지의 경로를 위해 존재하는 차폐(shielding) 정도가 또다른 경로에 비하여 하나의 경로 상의 지연을 감소시키기 위해 선택적으로 감소될 수 있고, 또한 또다른 경로에 비하여 경로 상의 지연을 증가시키기 위해 선택적으로 증가될 수도 있다. 예를 들어, 패키지가 각 경로의 컨덕터 위에 놓이는 파워 평면 또는 접지를 포함한다면, 그러한 접지 또는 파워 평면의 부분이 제거되어 하나의 컨덕터 위에 놓이고, 이로써 그러한 컨덕터의 길이의 일부분이 차폐되지 않게 되며, 따라서, 그러한 컨덕터와 접지 또는 파워 평면 사이의 커패시턴스가 감소되게 된다. 이 방법으로, 컨덕터의 차폐되지 않은 부분에 대한 감소된 커패시턴스는 그러한 컨덕터 상의 지연 감소의 영향을 받는다.
게다가 대안으로, 에어 갭이 특정 경로에 따라 지연을 감소시키기에 적절한 곳에 생성될 수 있고, 또는 기판의 특정 위치의 유전율은 상이한 유전율을 갖는 특정 유전체 물질, 예 봉합재, 숄더 마스크 등이 제조 동안 위치로 흐르도록 함으로써 변화될 수 있다.
도 5a-5b는 제1 및 제2 마이크로전자 소자(212, 214)가 서로 떨어져 이격되고 각각 기판에 결합되는, 전술한 구현(도 1a-1c)의 변형예에 따른 마이크로전자 패키지를 도시한다. 이 경우, 제1 또는 제2 마이크로전자 소자(212, 214) 중 하나에 의해 덮히지 않는 기판(230) 상의 공간(238)이 존재하며, 상기 공간(238)은 마이크로전자 소자(212, 214)의 주변 에지(229, 240) 사이에 배치된다. 도 5a는 단자(236), 및 단자와 각각의 마이크로전자 소자 사이의 경로가, 236A에 도시된 일례에서 처럼, 공통 중앙 단자(236)으로부터 전기적 접속부의 각 쌍에 대한 매칭된 지연을 달성하기 위해 전술한 것과 같은 원리에 따라 배열될 수 있음을 도시한다.
도 5c는 각 마이크로전자 소자(312, 314)가 그것의 주변 에지(332)에 인접하여 배치되는 접촉부를 가지고, 각 마이크로전자 소자로의 와이어 본드(352)가 동일 어퍼처(333)을 통해 연장되는 변형예를 도시한다. 단자와 각 마이크로전자 소자 사이의 경로는 패키지 상의 공통 단자(336)으로부터의 전기적 접속부의 각 쌍에 대한 매칭된 지연을 달성하기 위해 전술한 원리에 따라 배열될 수 있다.
도 6a-6b는 각 마이크로전자 소자(412, 414)가 기판(430) 상에 위로 보면서(face-up) 탑재되어서, 와이어 본드(452)가 단자에 대향하는 기판의 표면(434)에 노출되는 접촉부(도시되지 않음)로 마이크로전자 소자 상의 접촉부 사이에 연장하는, 추가의 변형예를 도시한다. 이 경우에, 공통 단자(436A)는 마이크로전자 소자가 배치되는 영역의 밖에 기판 표면(432)의 주변 영역에 배치될 수 있다. 게다가 또는 대안으로, 공통 단자는, 단자(436B)의 경우처럼 마이크로전자 소자가 위에 놓이는 기판 표면의 영역에 배치되거나, 또는 단자(436C)의 경우처럼 마이크로전자 소자 사이의 영역에 배치될 수 있다. 또한, 공통 단자(436)와 각각의 마이크로전자 소자 사이의 경로는 패키지 상의 공통 단자(436)으로부터 전기적 접속부의 각 쌍에 대한 매칭된 지연을 달성하기 위해 전술한 원리에 따라 배열될 수 있다. 예를 들어, 전술한 것처럼, 각 단자로부터 그것이 연결되는 접촉부로의 접속부들의 총 전기적 길이가 동일해질 수 있다. 대안으로 또는 이에 더하여, 선택적 차폐 또는 전술한 다른 수단이 각 단자와 그러한 단자에 연결되는 각 마이크로전자 소자의 접촉부 사이의 접속부 상의 매칭된 지연을 달성하도록 사용될 수 있다.
도 6c는 각 마이크로전자 소자(512, 514)가 기판 상에 위로 보면서 탑재되고, 각 마이크로전자 소자가 주변 에지(532)를 따라 배치되는 접촉부를 갖는 추가의 변형예를 도시한다. 각 마이크로전자 소자로의 와이어 본드(552)는 마이크로전자 소자의 인접하는 에지(532)를 넘어 연장한다. 단자와 각 마이크로전자 소자 사이의 경로가는 패키지 상의 공통 단자(536)로부터 전기적 접속부의 각 쌍에 대한 매칭된 지연을 달성하기 위해 전술한 원리에 따라 배열될 수 있다.
도 7a-7b는 각 마이크로전자 소자(612, 614)가 기판에 탑재된 플립-칩인 추가의 변형예를 도시하며, 이로 인해 각 마이크로전자 소자가 기판의 표면(634) 상의 대응하는 기판 접촉부(640)에 대면하고, 예컨대 숄더 범프 또는 다른 전기적 도전성 매스와 같은 접합 소자(642) 또는 조인트(642)를 통해 거기에 접합되는 접촉부(620)을 가진다. 단자와 각 마이크로전자 소자 사이의 경로는 패키지 상의 공통 단자(636)로부터 각각의 제1 및 제2 마이크로전자 소자(612, 614) 상의 대응하는 접촉부로의 전기적 접속부의 각 쌍 또는 그룹에 대한 매칭된 지연을 달성하기 위해 전술한 원리에 따라 배열될 수 있다.
도 8은 마이크로전자 소자(712, 714)의 적층 어셈블리(790)가 하나 이상의 마이크로전자 소자(612, 614)를 대신할 수 있는 도 7a-7b에 도시된 구현예의 변형예를 도시한다. 마이크로전자 소자(712 및 714)는 동일하거나 상이한 유형일 수 있다. 이 경우, 각 적층 어셈블리 내의 마이크로전자 소자 사이의 전기적 접속부는 실리콘 비아(730), 또는 어셈블리의 하나 이상의 에지 또는 주변 에지를 따라 연장하는 에지 접속부(도시되지 않음), 또는 이들의 조합을 통해 포함할 수 있다. 각 마이크로전자 어셈블리가 언패키지된 반도체 칩의 적층 어셈블리일 수 있고, 또는 개별적으로 패키지된 칩의 적층 또는 전기적 연결 어셈블리일 수 있다.
도 9a는 마이크로전자 패키지(800)가 내부에 도시된 것과 같이 배치되는 제1, 제2, 제3 및 제4 마이크로전자 소자를 포함하는 추가의 변형예를 도시한다. 특정 실시예에서, 각 마이크로전자 소자는 DRAM 칩일 수 있고, 또는 DRAM 저장 어레이를 포함할 수 있다. 또다른 실시예에서, 칩은 플래시 메모리와 같은 비-휘발성일 수 있는 메모리의 또다른 유형을 포함할 수 있다. 제1 및 제2 마이크로전자 소자(812, 814)는 이격될 수 있고, 기판의 표면에 탑재될 수 있고, 제3 및 제4 마이크로전자 소자(816, 818)는 제1 및 제2 마이크로전자 소자 위에 부분적으로 놓인다. 제3 및 제4 마이크로전자 소자(816, 818)는 서로 떨어져 이격될 수 있고, 각각은 적어도 부분적으로 제1 및 제2 마이크로전자 소자 위에 놓인다. 기판의 두께의 방향으로 기판을 통해 연장하는 본드 윈도우 등의 어퍼처가 833, 839, 843, 및 849에 도시된다. 특정 피처, 예컨대 상대적 트레이스 길이, 단자와 그에 연결되는 대응하는 접촉부 사이의 상대적 전파 지연, 및 특정 신호를 전달하기 위한 패키지 단자의 배열 및 배치가 본 명세서에 기재되어 있다 할지라도, 마이크로전자 패키지(800)는, 그 개시내용이 본 명세서에 원용으로 포함되는, 2011년 4월 21일자 출원의 공통 소유의 미국가출원 제61/477,877호에서 기재된 구현예(도 7-9)와 유사한 방식으로 배열되거나 제조될 수 있다.
도 9a에서처럼, 제1 및 제2 어퍼처(833, 839)는, 어퍼처의 최장 치수, 즉 어퍼처(833, 839)의 길이가 라인 9C-9C 및 라인 9E-9E에 의해 정의된 제1 평행 축들을 따라 연장되도록 배열될 수 있다. 추가로 보는 바와 같이, 어퍼처(833, 839)의 길이가 연장하는 이러한 제1 평행 축(9C, 9E)은 어퍼처(843, 849)의 최장 치수(길이)의 제2 평행 축(850, 852)를 가로지른다. 어퍼처(843, 849)는 제1 및 제2 마이크로전자 소자(816, 818)의 대향하는 각 에지(820, 822)를 넘어 배치될 수 있다. 이 방법으로, 리드(74)(도 9C)는 제3 및 제4 마이크로전자 소자의 접촉부(826)와 전기적으로 연결될 수 있고, 리드(74)는 어퍼처(843, 849)과 정렬되는 부분을 가진다. 도 1a-d에 대하여 전술한 바와 같이, 리드(74), 그리고 제1 및 제2 마이크로전자 소자(812, 814)(도 9b)의 접촉부에 연결되는 리드(72)는 와이어 본드 또는 빔 리드를 포함하거나, 와이어 본드 또는 빔 리드일 수 있다.
도 9b는 라인 9B-9B를 통한 마이크로전자 패키지의 단면도이다. 여기에서처럼, 제1 및 제2 마이크로전자 소자는 서로 떨어져서 이격될 수 있고, 그것의 접촉-베어링 표면(16)은 기판을 대면하고, 리드(72)는 어퍼처(833, 839)와 정렬된 부분을 포함한다. 도 9a에서 보는 바와 같이, 어퍼처(833)의 길이가 연장하는 축 9C-9C는 어퍼처(849, 843)를 교차할 수 있다. 도 9a에서 추가로 보는바와 같이, 어퍼처(839)의 길이 방향으로 연장하는 축 9E-9E는 어퍼처(843 및 849)를 교차할 수 있다. 도 9d는 도 9a의 라인 9E-9E를 통한 패키지의 도면이다. 라인 9D-9D(도 9a)을 따른 단면이 제1 및 제2 마이크로전자 소자 사이에 있으므로, 패키지 내의 제1 마이크로전자 소자(812)의 위치는 파선을 사용하여 안전하게 도시된다.
도 9a-9e의 기판(830)의 중앙 영역 및 제2 또는 주변 영역의 위치가 도 10에 추가로 도시된다. 중앙 영역(870)은 860에 도시된 경계를 가지며, 어퍼처(예, 본드 윈도우)(853, 855, 857, 859), 또는 더욱 자세하게는 어퍼처의 최장 치수에 경계 지어진다. 제1 단자(36)는 전형적으로 중앙 영역에 분포되고, 제1 단자의 적어도 일부의 각각은 둘 이상의 마이크로전자 소자(812, 814, 816, 818)의 접촉부에 전기적으로 연결된다. 전술한 바와 같이, 제1 단자, 및 상기 제1 단자와 접촉부 사이의 전기적 접속부는 클록 신호, 어드레스 신호 및 공통 신호와 같은 타이밍 임계 신호를 전달하도록 사용될 수 있다.
제2 단자(136)가 전형적으로 기판의 중앙 영역(870)의 에지를 넘어 배치되는 기판의 주변 영역(872)에 분포될 수 있다. 주변 영역은 862에 도시된 어퍼처의 에지 및 기판의 에지(832, 834)에 의해 경계 지어져서, 어퍼처(853, 855, 857, 859)를 넘어 배치될 수 있다. 전형적으로, 제2 단자는, 물론 예외가 존재하긴 하지만, 단일의 마이크로전자 소자의 단일 접촉부에만 접속한다. 제2 단자에 의해 전달되는 신호를 드-스큐잉하도록, 즉 제2 단자로부터 접촉부로의 동일한 전파 지연을 동일하게 하도록 패키지 내의 구조를 배열하는 것의 요구가 중대한 것은 아니다. 이것은 필요한 경우 제2 단자 중 개별의 하나에 드-스큐잉하도록 선택적으로 제공하기 위해 패키지가 접속되는 보드 또는 회로 패널 상의 도전성 소자가 배열될 수 있기 때문이다. 그러나, 제2 단자는 패키지 내의 마이크로전자 소자(812, 814, 816 또는 818)의 하나 이상의 접촉부에, 또는 하나 이상의 마이크로전자 소자 상의 대응하는 접촉부에 전기적으로 연결하는 것이 가능하다. 이 경우, 포텐셜, 예 파워 또는 접지, 또는 제2 단자에 의해 전달되는 신호는, 예컨대 "스큐"를 위해 포텐셜 또는 신호의 도달 시간의 차이에 덜 민감한 것일 수 있고, 따라서, 스큐를 보상하기 위해 패키지 상에 특정 배열이 요구되지 않을 수 있다.
도 11은 마이크로전자 소자들을 서로 멀리 떨어지게 이격함으로써 기판의 중앙 영역(950)이 더 커지게 되는, 도 9a-9d 및 10에 대하여 전술한 구현예 변형예를 도시한다. 단자 및 리드는 전술한 바와 유사하며, 명확성을 위해 도면으로부터 생략될 수 있다. 파선(960)은 중앙 영역(950)과 주변 영역(952) 사이의 경계를 표시한다. 도 9a-9d 및 10의 구현예에서처럼, 중앙 영역(960)은 어퍼처(933, 939, 943, 949)의 최장 치수를 형성하는 에지(944, 946) 사이에 배치될 수 있다. 주변 영역은 중앙 영역을 넘는 기판의 영역을 차지한다. 도 1의 배열에서, 기판의 중앙 영역은 일부 경우에 더 많은 수의 단자가 중앙 영역에 배열되도록 하기 위해 주변 영역 보다 큰 영역을 가질 수 있다. 전술한 바와 같이, 공유 단자로부터 신호를 드 스큐잉하기 위한, 즉 매칭된 지연을 제공하기 위한 전술된 구성은, 그러한 중앙 영역 내의 공유 단자를 위해 구현될 수 있다.
도 12는 핀휠(pinwheel) 형태와 유사한 기판 상의 마이크로전자 소자(1012, 1014, 1016, 1018)의 특정 배열을 도시한다. 또한, 단자와 리드는 전술한 바와 유사하며, 명확성을 위해 도면으로부터 생략될 수 있다. 이 경우, 어퍼처(1043, 1049)의 최장 치수가 제1 평행 축(1050, 1052)을 정의하고, 어퍼처(1033, 1039)의 최장 치수가 제2 평행 축(1054, 1056)을 정의한다. 제2 평행 축은 제1 평행 축을 가로지른다. 도 12의 특정 실시예에서, 각 마이크로전자 소자의 접촉부(1020)가 마이크로전자 소자의 중앙 영역 내에 배열되는 경우, 접촉부(1020)는 마이크로전자 소자(1012)의 접촉-베어링 면의 영역을 양분하는 축(1050)을 따라 배열될 수 있다. 그렇지 않으면 대안으로, 접촉부(1020)는 축(1050)에 평행하게 연장하는 접촉부의 하나 이상의 평행 컬럼 내에 배열될 수 있다. 축(1050)은 패키지(1000)의 정확히 하나의 다른 마이크로전자 소자의 영역을 교차하며, 즉 축(1050)은 마이크로전자 소자(1018)의 영역을 교차한다. 유사하게, 마이크로전자 소자(1016)의 접촉-베어링 면의 영역을 양분하는 축(1052)은 정확히 하나의 다른 마이크로전자 소자(1014)의 영역을 교차할 수 있다. 동일하게 축(1054)은 마이크로전자 소자(1014)의 접촉-베어링 면의 영역을 양분하고 정확히 하나의 다른 마이크로전자 소자(1012)의 영역을 교차한다. 사실, 유사하게 정확히 하나의 다른 마이크로전자 소자(1016)의 영역을 교차하는 마이크로전자 소자(1018)의 축(1056)도 형성된다.
기판(1030) 상의 마이크로전자 소자(1012, 1014, 1016, 1018)의 배열은 파선(1072), 즉 어퍼처(1033, 1039, 1043, 및 1049)로 경계 지워지는 직사각형 영역으로 도시된 것처럼, 일반적으로 경계를 갖는 기판의 중앙 영역(1070)을 형성한다. 주변 영역(1074)은 경계(1072)의 밖에 놓인다. 도 12의 배열은, 도 9a-9d의 마이크로전자 소자(816, 818)의 경우처럼 특히 또다른 마이크로전자 소자 위에 놓이는 것보다 도 12에서 각 마이크로전자 소자가 기판에 인접하게 배치되는 것을 제외하고, 도 9a-9d 및 10에 도시된 것과 같이 특히 밀집된 배열일 수 있다. 따라서, 배열은, 마이크로전자 소자가 임의의 다른 마이크로전자 소자 위에 놓이게 요구하지 않고, 기판의 비교적 광범위한 중앙 영역 및 마이크로전자 소자의 밀집된 배열을 제공할 수 있다.
전술한 구현예의 변형예에서, 마이크로전자 소자의 접촉부가 각 마이크로전자 소자의 표면의 중앙 영역에 배치되지 않는 것이 가능하다. 대신에, 접촉부는 그러한 마이크로전자 소자의 에지에 인접한 하나 이상의 로우에 배치될 수 있다. 또다른 변형예에서, 마이크로전자 소자의 접촉부는 그러한 마이크로전자 소자의 대향하는 두 에지에 인접하여 배치될 수 있다. 또다른 변형예에서, 마이크로전자 소자의 접촉부는, 임의의 두 에지에 인접하여 배치될 수 있고, 또는 그러한 마이크로전자 소자의 둘 이상의 에지에 인접하여 배치된다. 이 경우에, 기판에 있는 어퍼처의 위치는 마이크로전자 소자의 에지 또는 그러한 에지에 인접하여 배치되는 접촉부의 위치에 대응하도록 변경될 수 있다.
도 13은 패키징 구조의 어퍼처가 생략된 도 12의 구현예의 변형예를 도시한다. 제1 평행 축(1150, 1152)은 마이크로전자 소자(1112, 1116)의 접촉-베어링 면의 총 영역을 양분하고 마이크로전자 소자의 주변 에지(1160)에 평행한 방향으로 연장한다. 제2 평행 축(1154, 1156)은 마이크로전자 소자(1114, 1118)의 접촉-베어링 면의 총 영역을 양분하고 마이크로전자 소자의 주변 에지(1162)에 평행한 방향으로 연장한다. 도 12의 구현예처럼, 각 축은 그것이 양분하는 마이크로전자 소자 외에 정확히 하나의 마이크로전자 소자의 영역을 교차한다.
일 구현예에서, 패키징 구조는, 도 1d에 대하여 전술한 바와 같이 마이크로전자 소자의 표면 상에 형성되는 유전체 층 및 재분포 층(redistribution layer)을 그 위에 형성하는 도전성 구조를 포함할 수 있다. 예를 들어, 금속화 비아는 각 마이크로전자 소자의 접촉부에 연결될 수 있고, 도전성 구조, 예를 들어 트레이스는 패키지의 단자와 금속화 비아에 전기적으로 접속될 수 있다.
또다른 구현예에서, 패키징 구조는 기판의 표면 상의 기판 접촉부를 갖는 기판을 포함할 수 있다. 마이크로전자 소자의 대응하는 접촉부는 접촉부가 기판 접촉부를 대면하고, 도전성 매스, 예 숄더, 틴, 인듐, 공융 조성물(eutectic composition) 또는 이들이 조성물 또는 도전성 페이스트와 같은 그외 접합 물질 등의 본드 금속의 매스와 같은 플립-칩 구성의 기판 접촉부로 접합할 수 있도록 배열될 수 있다. 특정 구현예에서, 접촉부와 기판 접촉부 사이의 접합부는, 그 개시내용이 본 명세서에 원용으로 포함되는, 2011년 6월 8일자 출원된 공통 소유의 미국출원 제13/155,719호, 및 2011년 6월 13일자 출원된 미국출원 제13/158,797호에 기재된 전기적 도전성 매트릭스 물질을 포함할 수 있다. 특정 구현예에서, 상기 접합부는 유사한 구조를 가질 수 있고, 또는 본 명세서에 기술한 방식으로 형성될 수 있다.
특정 구현예에서, 하나 이상의 마이크로전자 소자는 하나 또는 둘 이상의 평행한 인접 로우를 내부에 배치하는 본드 패드를 가지는 반도체 칩을 포함할 수 있다. 특정 구현예에서, 접촉부의 모든 로우는 그렇나 칩의 면의 중앙 영역에 배치될 수 있다. 그러한 마이크로전자 소자는 그 위에 형성된 도전성 재분포 층을 가질 수 있다. 예를 들어, 그러한 마이크로전자 소자는 도 1d에 도시된 바와 같이, 그러한 마이크로전자 소자가 그에 연결되는 도전성 구조 및 반도체 칩(14)을 생략한다 할지라도, 마이크로전자 소자(12)의 접촉-베어링 면 위에 놓이고 마이크로전자 소자의 접촉면(20)에 연결되는 트레이스(94) 및 금속화 비아(92)를 갖는 재분포 층을 포함할 수 있다. 재분포 층은 기판(1130)에 결합되는 플립-칩에 적합한 재분포 접촉부로 반도체 칩(12) 상의 세밀한 피치(pitch) 접촉부(20)를 재분포할 수 있다.
또다른 변형예에서, 제1, 제2, 제3 및 제4 마이크로전자 소자, 예, 접촉부, 예, 본드 패드를 그 위에 갖는 반도체 칩(1112, 1114, 1116, 및 1118)가 도 13에서처럼 배열될 수 있고, 유전체 층이 마이크로전자 소자의 접촉-베어링 면 상에 형성될 수 있고, 도전성 재분포 층이 패키지의 면에서 접촉부에, 및 단자에 전기적으로 연결되는 금속화 비아를 가지도록 형성될 수 있다. 전술한 구현예에서처럼, 단자는 회로 패널 또는 회로 보드와 같은 외부 컴포넌트와의 접속을 위해, 예컨대 접합 유닛, 예, 숄더 볼 등을 통해 패키지의 면에 이용가능하다.
마이크로전자 소자(1112, 1114, 1116, 1118)의 접촉부는, 도 12에 대해 전술한 것처럼, 마이크로전자 소자의 면의 중앙 영역 내의 하나 이상의 로우에 배치될 수 있다. 대안으로, 마이크로전자 소자의 접촉부는 그러한 마이크로전자 소자의 접촉 베어링 면을 가로질러 분포될 수 있다. 그 경우에, 접촉부는, 마이크로전자 소자가 제조되는 웨이퍼를 제작하도록 사용되는 공정 동안 만들어지는 것처럼, 마이크로전자 소자의 존재하는 도전성 패드일 수 있다. 대안으로, 접촉부는 본래 제조된 접촉부와 전기적 접속으로 형성될 수 있다. 접촉부가, 적어도 일부가 본래 제조된 접촉부로부터 마이크로전자 소자의 표면에 따른 하나 이상의 측 방향으로 배치되는 본래 제조된 접촉부와 전기적으로 연결되도록 형성되는 재분포 접촉부일 수 있는 또다른 가능성이 있다. 도 13의 구현예의 또다른 변형예에서, 마이크로전자 소자의 접촉부는 그러한 마이크로전자 소자의 하나 이상의 에지와 인접하여 배치되는 주변 접촉부일 수 있다.
도 14는 공유 단자가 배치될 수 있는 패키징 구조의 면의 중앙 영역(1260)을 제공하는 전술한 원리가 세 개의 마이크로전자 소자를 가진 패키에 적용될 수 있음을 추가로 도시한다. 공유 단자, 또는 다수의 "제1 단자" 중 하나는 중앙 영역(1260) 내에 배치될 수 있고, 전기적 접속부의 그룹은 각각의 제1, 제2, 및 제3 마이크로전자 소자(1112, 1114, 및 1116) 상의 접촉부에 제1 단자를 전기적으로 연결할 수 있다. 패키징 구조는 전술한 임의의 구현예에 기재된 것과 같을 수 있다.
도 15는 세 개의 마이크로전자 소자가 하나의 유닛에 함께 패키징될 수 있는 또다른 구현예를 도시한다. 특정 실시예에서, 기판(1130)은, 기판의 제1 및 제2 표면 사이에 연장되는 본드 윈도우(1122, 1124) 또는 어퍼처와 정렬된 접촉부를 그 위에 각각 갖는 제1 및 제2 마이크로전자 소자(1112, 1114)를 가질 수 있다. 도 15에서처럼, 어퍼처는 평행 축(1132, 1134)을 따라 연장하는 길이를 갖는, 긴 치소를 가질 수 있다. 축(1126)은 제3 마이크로전자 소자의 대향하는 에지(1118, 1119)에 직교 방향으로 제3 마이크로전자 소자(1116)의 접촉-베어링의 영역을 양분한다. 평행 축(1132, 1134) 및 축(1126), 또는 어퍼처(1122, 1124) 및 축(1126)은 기판의 중앙 영역(1140)을 적어도 부분적으로 경계 지을 수 있다.
도 15에 도시된 구현예에서, 마이크로전자 소자(1112, 1114)는 전술한 바와 같이, 메모리 저장 어레이 기능을 주로 제공하도록 구성될 수 있다. 또다른 마이크로전자 소자(1116)는 메모리 저장 어레이 기능 또는 논리(logic)와 같은 또다른 기능을 주로 제공하도록 구성될 수도 있다.
임의의 이전 도면에서 도시한 것과 같은 전술한 구현예의 변형예에서, 내부의 하나 이상의 마이크로전자 소자는 각각 메모리 저장 어레이 기능, 예 플래시 메모리, DRAM 또는 그외 유형의 메모리를 주로 제공하도록 구성될 수 있다. 그러한 "메모리" 마이크로전자 소자 또는 "메모리 칩"은 더 많은 수의 능동 회로 소자, 예를 들어, 마이크로전자 소자의 임의의 다른 기능보다 메모리 저장 어레이 기능을 제공하도록 구성되는 능동 반도체 디바이스를 가질 수 있다. 그러한 하나 이상의 마이크로전자 소자는 또다른 "논리" 마이크로전자 소자 또는 논리 기능을 주로 제공하도록 구성되는 "논리 칩"과 함께 패키지에 배열될 수 있다. 그러한 "논리" 마이크로전자 소자 또는 칩은 더 많은 수의 능동 회로 소자, 예를 들어, 마이크로전자 소자의 임의의 다른 기능보다 논리 기능을 제공하도록 구성된 능동 반도체 디바이스를 가질 수 있다.
특정 구현예에서, 논리 칩은 마이크로프로세서 또는 다른 일반 목적의 컴퓨팅 소자와 같은 프로세서 소자 또는 프로그램형 소자일 수 있다. 논리 칩은 마이크로제어기 소자, 그래픽 프로세서, 부동 소수점 프로세서(floating point processor), 코-프로세서, 디지털 신호 프로세서 등일 수 있다. 특정 구현예에서, 논리 칩은 하드웨어 상태 기계 기능을 주로 수행할 수 있고, 또는 그렇지 않으면 특정 기능이나 목적을 제공하도록 하드-코딩될(hard-coded) 수 있다. 대안으로, 논리 칩은 특정 용도 지향 집적 회로("ASIC") 또는 필드 프로그램형 게이트 어레이("FPGA") 칩일 수 있다. 그러한 변형예에서, 패키지는 "패키지 내 시스템(system in a pakage)"("SIP")일 수 있다.
또다른 변형예에서, 패키지의 마이크로전자 소자는, 동일한 마이크로전자 소자에서 함께 내장되는 하나 이상의 연관 메모리 저장 어레이를 갖는 프로그램형 프로세서와 같이, 내장되는 메모리 기능과 논리 기능 모두를 가질 수 있다. 프로세서와 같은 논리가 전문적인 기능일 수 있는 일부 다른 기능을 수행하기 위해 메모리 저장 어레이 또는 회로와 같은 다른 회로와 함께 저장된다는 점에서, 그러한 마이크로전자 소자를 "시스템-온-어-칩(system-on-a-chip)"("SOC")이라 한다.
전술한 구조는 다양한 전자 시스템의 구조로 사용될 수 있다. 예를 들어, 도 16에 도시된 것처럼, 본 발명의 추가 구현예에 따른 시스템(1200)은 다른 전자 컴포넌트(1208 및 1210)와 함께 전술한 마이크로전자 패키지 또는 구조(1206)를 포함한다. 실시예에서, 컴포넌트(1210)가 디스플레이 스크린인 반면, 컴포넌트(1208)는 반도체 칩 또는 마이크로전자 패키지일 수 있으나, 임의의 다른 컴포넌트가 사용될 수 있다. 물론, 명확성을 위해 오직 두 개의 추가 컴포넌트만 도 16에 도시된다 할지라도, 시스템은 임의의 수의 그러한 컴포넌트를 포함할 수 있다. 전술한 구조(1206)는 예를 들어, 임의의 전술한 구현예와 접속되는 위에 언급된 마이크로전자 패키지일 수 있다. 추가 변형예에서, 하나 이상의 패키지가 제공될 수 있고, 임의의 수의 패키지가 사용될 수 있다. 패키지(1206) 및 컴포넌트(1208 및 1210)는 점선으로 개략적으로 도시되는 공통 하우징(1201)에 탑재되며, 요구되는 회로 형성의 필요로서 서로 전기적으로 상호접속된다. 도시된 일례의 시스템에서, 시스템은 가요성 인쇄 회로 패널 또는 회로 보드와 같은 회로 패널(1202)를 포함하며, 회로 패널은 컴포넌트와 서로 상호접속되고, 도 16에 오직 하나만이 도시되어 있는, 다수의 컨덕터(1204)를 포함한다. 그러나, 이는 단지 예시이며; 전자 접속부를 제조하기 위한 임의의 적합한 구조가 사용될 수 있다. 하우징(1201)은 휴대전화 또는 퍼스널 디지털 보조기에서 사용되는 유형의 휴대용 하우징일 수 있으며, 스크린(1210)은 상기 하우징의 표면에 노출된다. 구조(1206)는 이미징 칩과 같은 감광 소자를 포함하며, 렌즈(1211) 또는 다른 광 디바이스가 또한 상기 구조에 광을 라우팅하기 위해 제공될 수 있다. 또한, 도 16의 간략화 시스템은 단지 일례이며; 데스크탑 컴퓨터, 라우터 등과 같은 고정 구조로 보통 간주되는 시스템을 포함하는 다른 시스템이 전술한 구조를 사용하여 제조될 수 있다.
본 명세서의 임의의 또는 모든 도면에 대하여 기재된 본 발명의 원리는 마이크로전자 패키지의 제조 방법 등의 제작에 적용될 수 있다. 그러므로, 본 발명의 구현예에 따른 마이크로전자 패키지의 제조 방법은 제1 및 제2 마이크로전자 소자를 전술한 도면에서 그것의 면에 배치하는 복수의 단자를 가지는 패키징 구조와 연결하는 전기 접속부를 형성하는 단계를 포함할 수 있으며, 단자는 패키지의 외부에 있는 하나 이상의 컴포넌트와 마이크로전자 패키지를 접속하기 위해 구성된다. 접속부는 각각의 신호를 전달하기 위한 접속부 그룹을 포함할 수 있고, 각 그룹은 패키지의 각 단자로부터 제1 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제1 접속부, 및 각각의 단자로부터 제2 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제2 접속부를 포함하고, 이로 인해 각 그룹에서 제1 및 제2 접속부에 의해 전달된 각각의 신호는 각 단자와 그에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 된다.
전술한 것처럼 추가 특징 또는 추가 확장을 구현하는 마이크로전자 패키지의 제조 방법이 본 명세서의 개시내용에 따라 이루어질 수 있다.
본 발명의 전술한 구현예의 다양한 특징이 본 발명의 범위 또는 개념을 벗어나지 않는 한 위에서 자세히 기재한 것과 다른 방법으로 조합될 수 있다. 본 개시내용은 전술한 본 발명의 구현예의 변형예 및 모든 그러한 조합을 포함하는 의도이다.
게다가, 전술한 임의의 구현예에서, 하나 이상의 제2 반도체 칩이 하나 이상의 다음 기술: DRAM, NAND 플래시 메모리, RRAM("저항성 RAM" 또는 "저항성 랜덤 액세스 메모리"), 상-변화 메모리("PCM"), 자기저항성 랜덤 액세스 메모리, 예를 들어, 터널 접합 디바이스, 스핀-토크 RAM, 또는 연상 기억 메모리(content addressable memory) 등을 포함하는 것들에서 구현될 수 있다.
본 명세서의 발명이 특정 구현예를 참조하여 기술된다 할지라도, 이 구현예는 단순히 본 발명의 원리와 응용을 도시하고 있음을 이해해야 할 것이다. 따라서, 다수의 변형이 도시된 구현예로 될 수 있으며, 첨부되는 청구항에 의해 정의되는 본 발명의 의미 및 범위를 벗어나지 dskg는 한은 다른 배열이 고안될 수 있음을 이해해야 할 것이다.

Claims (32)

  1. 마이크로전자 패키지로서,
    패키징 구조의 면에 배치되고 상기 마이크로전자 패키지를 패키지의 외부에 있는 하나 이상의 컴포넌트에 접속시키기 위해 구성되는 복수의 단자를 포함하는, 패키징 구조;
    상기 패키징 구조와 부착되는 제1 및 제2 마이크로전자 소자; 및
    패키지의 단자들을 상기 제1 및 제2 마이크로전자 소자와 전기적으로 연결하고, 각각의 신호를 전달하기 위한 접속부 그룹들을 포함하는 접속부
    를 포함하며,
    각 그룹은 패키지의 각 단자로부터 상기 제1 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제1 접속부, 및 상기 각 단자로부터 상기 제2 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제2 접속부를 포함하고,
    각 그룹의 상기 제1 및 제2 접속부에 의해 전달된 각각의 신호가 각 단자와 이 단자에 연결된 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되도록, 상기 제1 및 제2 접속부가 구성되는,
    마이크로전자 패키지.
  2. 제1항에 있어서,
    상기 단자와 상기 접속부 그룹에 의해 연결된 각각의 접촉부 사이의 직선에 따른 거리가 10 퍼센트 이상으로 변하는 경우라도, 각 접속부 그룹에 있는 접속부의 총 전기적 길이 간의 차는 10 퍼센트 이하인, 마이크로전자 패키지.
  3. 제1항에 있어서,
    매칭된 지연(matched delay)은 기판의 다른 도전성 구조에 대한 전기적 접속부의 컨덕터의 공간의 차로부터 적어도 부분적으로 기인하는, 마이크로전자 패키지.
  4. 제1항에 있어서,
    회로 접촉부를 갖는 회로 패널을 더 포함하고, 상기 패키지의 단자는 상기 회로 접촉부에 전기적으로 접속되는, 마이크로전자 패키지.
  5. 제1항에 있어서,
    하나 이상의 신호가 클록 신호 또는 커맨드 신호인 것인, 마이크로전자 패키지.
  6. 제1항에 있어서,
    상기 신호는 복수의 어드레스 신호, 및 상기 어드레스 신호를 샘플링하는데 사용되는 샘플링 신호를 포함하는, 마이크로전자 패키지.
  7. 제6항에 있어서,
    상기 신호는 커맨드 스트로브 신호를 더 포함하는, 마이크로전자 패키지.
  8. 제1항에 있어서,
    각 그룹 내의 상기 제1 및 제2 접속부 상의 각 신호의 전파 지연의 동일 듀레이션이 상기 신호의 사이클 시간의 10 퍼센트의 허용오차(tolerance) 내에 있는, 마이크로전자 패키지.
  9. 제1항에 있어서,
    상기 패키징 구조와 부착되는 제3 마이크로전자 소자를 더 포함하며,
    하나 이상의 접속부 그룹은, 각 단자를, 각 신호를 전달하기 위한 상기 제3 마이크로전자 소자의 대응하는 접촉부에 전기적으로 연결하는 제3 접속부를 포함하고, 상기 제1, 제2 및 제3 접속부에 의해 전달된 신호가 각 단자와 그 단자에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되는, 마이크로전자 패키지.
  10. 제9항에 있어서,
    상기 패키징 구조와 부착되는 제4 마이크로전자 소자를 더 포함하며,
    하나 이상의 접속부 그룹은, 각 단자를, 각 신호를 전달하기 위한 상기 제4 마이크로전자 소자의 대응하는 접촉부에 전기적으로 연결하는 제4 접속부를 포함하고, 상기 제1, 제2, 제3 및 제4 접속부에 의해 전달된 신호가 각 단자와 그 단자에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되는, 마이크로전자 패키지.
  11. 제1항에 있어서,
    상기 패키징 구조는 상기 면을 경계 짓는 에지들을 가지고, 상기 면은 그 면의 중앙 부분을 차지하는 중앙 영역 및 상기 중앙 부분과 하나 이상의 에지 사이의 면의 부분을 차지하는 제2 영역을 포함하고, 상기 단자는 상기 중앙 영역에 노출된 제1 단자 및 상기 제2 영역에 노출된 제2 단자를 포함하고, 상기 접속부 그룹은 상기 제1 단자를 대응하는 접촉부와 연결하며,
    상기 마이크로전자 패키지는 상기 제2 단자를 상기 마이크로전자 소자의 접촉부와 전기적으로 연결하는 접속부를 더 포함하는, 마이크로전자 패키지.
  12. 제11항에 있어서,
    상기 패키징 구조는 대향하는 제1 및 제2 표면을 갖는 기판을 포함하고, 상기 제1 표면은 마이크로전자 소자들로부터 떨어져서 대면하고, 상기 제2 표면은 마이크로전자 소자들을 향해 대면하고, 적어도 제1 및 제2 어퍼처는 상기 제1 및 제2 표면 사이에 연장하고, 서로 평행한 축을 따라 연장하는 길이를 갖는 긴 치수를 가지며,
    상기 중앙 영역은 적어도 부분적으로 상기 제1 및 제2 어퍼처에 의해 경계 지어지고, 상기 접속부는 제1 또는 제2 어퍼처 중 적어도 하나와 정렬된 부분을 갖는 리드를 포함하는, 마이크로전자 패키지.
  13. 제12항에 있어서,
    상기 패키징 구조와 각각 부착된 제3 및 제4 마이크로전자 소자를 더 포함하며,
    하나 이상의 접속부 그룹은, 각 단자를, 각각의 신호를 전달하기 위한 상기 제3 및 제4 마이크로전자 소자의 대응하는 접촉부에 전기적으로 연결하는 제3 및 제4 접속부를 포함하고, 상기 제1, 제2, 제3 및 제4 접속부에 의해 전달된 신호는 각 단자와 그 단자에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되고,
    상기 평행한 축들은 제1 평행 축들이고,
    상기 기판은 상기 제1 및 제2 표면 사이에 연장하는 제3 및 제4 어퍼처를 더 포함하고, 상기 제3 및 제4 어퍼처는 서로 평행한 제2 축들을 따라 연장하는 길이를 갖는 긴 치수를 가지고, 상기 제2 평행 축들은 상기 제1 평행 축들을 가로지르며,
    상기 중앙 영역은 적어도 부분적으로 제3 및 제4 어퍼처에 의해 경계 지어지며, 상기 접속부는 제3 또는 제4 어퍼처 중 적어도 하나와 정렬된 부분을 갖는 리드를 포함하는, 마이크로전자 패키지.
  14. 제13항에 있어서,
    적어도 하나의 어퍼처와 정렬된 부분을 갖는 상기 리드는 와이어 본드를 포함하는, 마이크로전자 패키지.
  15. 제14항에 있어서,
    각각의 제1, 제2, 제3 및 제4 마이크로전자 소자는 메모리 저장 기능을 주로 제공하도록 구성되는, 마이크로전자 패키지.
  16. 제11항에 있어서,
    상기 패키징 구조와 각각 부착되는 제3 및 제4 마이크로전자 소자를 더 포함하며,
    하나 이상의 접속부 그룹은, 각 단자를, 각각의 신호를 전달하기 위한 상기 제3 및 제4 마이크로전자 소자의 대응하는 접촉부에 전기적으로 연결하는 제3 및 제4 접속부를 포함하고, 상기 제1, 제2, 제3 및 제4 접속부에 의해 전달된 신호가 각 단자와 그 단자에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되며,
    상기 면의 중앙 영역이 제1 평행 축들과 상기 제1 평행 축들을 가로지르는 제2 평행 축들에 의해 경계 지어지고,
    각각의 제1 축은, 상기 제1 및 제2 마이크로전자 소자 중 하나의 영역을 각각 양분하고, 제1 및 제2 마이크로전자 소자 각각의 대향하는 제1 및 제2 에지에 평행한 방향으로 연장하고,
    각각의 제2 축은, 상기 제3 및 제4 마이크로전자 소자 중 하나의 영역을 각각 양분하고, 제3 및 제4 마이크로전자 소자 각각의 대향하는 제1 및 제2 에지에 평행한 방향으로 연장하는, 마이크로전자 패키지.
  17. 제16항에 있어서,
    상기 패키징 구조는 마이크로전자 소자들을 대면하는 표면에 접촉부를 갖는 기판을 포함하고, 마이크로전자 소자들의 접촉부는 기판 접촉부를 대면하고 그것에 연결되는, 마이크로전자 패키지.
  18. 제16항에 있어서,
    각각의 제1 평행 축은 상기 제3 또는 제4 마이크로전자 소자 중 하나와 정확하게 교차하고, 각각의 제2 평행 축은 상기 제1 또는 제2 마이크로전자 소자 중 하나와 정확하게 교차하는, 마이크로전자 패키지.
  19. 제1항에 따른 마이크로전자 패키지를 포함하는 마이크로전자 어셈블리로서,
    상기 단자에 인접하고 전기적으로 접속되는 패널 접촉부를 갖는 회로 패널을 더 포함하며,
    상기 회로 패널은 지연 매칭을 제공하는 도전성 소자를 그 위에 가져서, 각 접속부 그룹에 의해 마이크로전자 소자들로 전달되는 신호가 상기 패키징 구조 및 상기 회로 패널을 통한 동일 듀레이션의 지연의 대상이 되는, 마이크로전자 어셈블리.
  20. 제1항에 있어서,
    상기 제1 및 제2 마이크로전자 소자는 상기 패키징 구조의 면에 평행한 방향으로 서로 떨어져 이격되는, 마이크로전자 패키지.
  21. 제1항에 있어서,
    상기 패키징 구조는 기판을 통해 연장하는 하나 이상의 어퍼처를 갖는 기판을 포함하고, 상기 제2 마이크로전자 소자는 상기 제1 마이크로전자 소자 위에 부분적으로 놓여서, 상기 제2 마이크로전자 소자의 접촉부는 상기 제1 마이크로전자 소자의 에지를 넘어 배치되며, 상기 제2 마이크로전자 소자의 대응하는 접촉부로의 상기 접속부는 하나 이상의 어퍼처와 정렬된 부분을 갖는 리드를 포함하는, 마이크로전자 패키지.
  22. 제21항에 있어서,
    상기 제2 마이크로전자 소자의 면이 상기 제1 마이크로전자 소자 및 상기 기판을 향하여 배향되고, 상기 제2 마이크로전자 소자의 접촉부는 상기 제2 마이크로전자 소자의 면의 중앙 영역에 배치되는, 마이크로전자 패키지.
  23. 제22항에 있어서,
    상기 제1 마이크로전자 소자의 면이 상기 기판을 향하여 상기 제2 마이크로전자 소자와 떨어져서 배향되고, 상기 제1 마이크로전자 소자의 접촉부는 상기 제1 마이크로전자 소자의 면의 중앙 영역에 배치되는, 마이크로전자 패키지.
  24. 제21항에 있어서,
    상기 리드는 하나 이상의 어퍼처를 통해 연장하는 와이어 본드를 포함하는, 마이크로전자 패키지.
  25. 제21항에 있어서,
    하나 이상의 어퍼처는 제1 및 제2 본드 윈도우를 포함하고, 상기 접속부는 상기 제1 본드 윈도우와 정렬된 부분을 갖는 제1 마이크로전자 소자에 연결된 제1 리드, 및 상기 제2 본드 윈도우와 정렬된 부분을 갖는 제2 마이크로전자 소자에 연결된 제2 리드를 포함하는, 마이크로전자 패키지.
  26. 제25항에 있어서,
    상기 제1 및 제2 리드가 연결되는 적어도 일부의 단자가 상기 제1 및 제2 본드 윈도우 사이에 배치되는, 마이크로전자 패키지.
  27. 제1항에 있어서,
    상기 제1 마이크로전자 소자는 그 앞면과 상기 앞면에 대향하는 후면에 접촉부를 가지며, 상기 후면은 상기 패키징 구조에 탑재되고, 상기 리드는 상기 접촉부와 상기 패키징 구조 사이에 접속된 와이어 본드를 포함하는, 마이크로전자 패키지.
  28. 제1항에 있어서,
    제1 또는 제2 마이크로전자 소자 중 적어도 하나는 메모리 저장 어레이를 포함하고, 제1 또는 제2 마이크로전자 소자 중 적어도 하나는 마이크로제어기를 포함하는, 마이크로전자 패키지.
  29. 제1항에 있어서,
    상기 패키징 구조는 상기 제1 및 제2 마이크로전자 소자의 접촉-베어링 표면 상에 형성되는 유전체 층, 상기 유전체 층에 평행한 방향으로 연장하는 트레이스, 및 적어도 부분적으로 상기 유전체 층의 두께를 통해 연장되고 상기 제1 및 제2 마이크로전자 소자의 접촉부와 전기적으로 연결되는 금속화 비아를 포함하고, 상기 단자는 상기 트레이스 및 비아에 의해 상기 접촉부로 전기적으로 접속되는, 마이크로전자 패키지.
  30. 마이크로전자 패키지의 제조 방법으로서,
    면에 배치되는 복수의 단자를 갖는 패키징 구조와 제1 및 제2 마이크로전자 소자를 연결하는 전기적 접속부를 형성하는 단계
    를 포함하며,
    상기 단자는 상기 마이크로전자 패키지를 패키지의 외부에 있는 하나 이상의 컴포넌트와 접속하기 위해 구성되고,
    상기 접속부는 각각의 신호를 전달하기 위한 접속부 그룹들을 포함하고, 각 그룹은 상기 패키지의 각 단자로부터 상기 제1 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제1 접속부, 및 각 단자로부터 상기 제2 마이크로전자 소자 상의 대응하는 접촉부로 연장하는 제2 접속부를 포함하고,
    각 그룹의 상기 제1 및 제2 접속부에 의해 전달된 각각의 신호가 각 단자와 그 단자에 연결되는 각각의 대응하는 접촉부 사이의 동일 듀레이션의 전파 지연의 대상이 되도록, 상기 제1 및 제2 접속부가 구성되는,
    마이크로전자 패키지의 제조 방법.
  31. 제30항에 있어서,
    상기 패키징 구조는 면을 경계 짓는 에지를 가지고, 상기 면은 그 면의 중앙 부분을 차지하는 중앙 영역, 및 상기 중앙 부분과 하나 이상의 에지 사이의 면의 부분을 차지하는 제2 영역을 가지며, 상기 단자는 상기 중앙 영역에 노출되는 제1 단자 및 상기 제2 영역에 노출되는 제2 단자를 포함하고,
    접속부 그룹은 상기 제1 단자를 대응하는 접촉부와 연결하고,
    상기 마이크로전자 패키지는 상기 제2 단자를 상기 마이크로전자 소자들의 접촉부와 전기적으로 연결하는 추가의 접속부를 포함하는, 마이크로전자 패키지의 제조 방법.
  32. 제30항에 있어서,
    상기 패키징 구조는 기판을 통해 연장하는 하나 이상의 어퍼처를 갖는 기판을 포함하고,
    상기 제2 마이크로전자 소자는 상기 제1 마이크로전자 소자 위에 부분적으로 놓여서, 상기 제2 마이크로전자 소자의 접촉부가 상기 제1 마이크로전자 소자의 에지를 넘어 배치되며,
    상기 제2 마이크로전자 소자의 대응하는 접촉부로의 접속부는 하나 이상의 어퍼처와 정렬된 부분을 갖는 리드를 포함하는, 마이크로전자 패키지의 제조 방법.
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