KR20070055911A - 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템 - Google Patents

반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템 Download PDF

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KR20070055911A
KR20070055911A KR1020050114416A KR20050114416A KR20070055911A KR 20070055911 A KR20070055911 A KR 20070055911A KR 1020050114416 A KR1020050114416 A KR 1020050114416A KR 20050114416 A KR20050114416 A KR 20050114416A KR 20070055911 A KR20070055911 A KR 20070055911A
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Abstract

본 발명은 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신 시스템을 공개한다. 이 장치는 내부에서 발생되는 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 에러 검출 코드 발생부, 병렬 출력 데이터 및 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 병직렬 변환부, 구동 제어신호에 응답하여 전류 구동 능력이 가변되어 출력 데이터를 입력하여 데이터를 발생하는 출력 드라이버, 및 구동 제어신호를 가변하고 외부로부터 인가되는 에러 신호의 변화를 검출하여 구동 제어신호를 설정하는 제어부로 구성되어 있다. 따라서, 외부로부터 인가되는 에러 신호를 이용하여 출력 드라이버들의 전류 구동 능력을 에러없이 데이터를 전송할 수 있는 최소의 전류 구동 능력을 가지도록 가변함으로써 전력 소모를 최소화할 수 있다.

Description

반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신 시스템{Semiconductor memory device, memory system, and data transmitting and receiving system}
도1은 종래의 반도체 메모리 장치를 구비하는 메모리 시스템의 일예의 구성을 나타내는 블록도이다.
도2는 본 발명의 메모리 시스템의 일실시예의 구성을 나타내는 블록도이다.
도3a는 도2에 나타낸 출력 드라이버의 일실시예의 구성을 나타내는 것이다.
도3b는 도2에 나타낸 출력 드라이버의 다른 실시예의 구성을 나타내는 것이다.
도4a는 도2에 나타낸 입력 드라이버의 일실시예의 구성을 나타내는 것이다.
도4b는 도2에 나타낸 입력 드라이버의 다른 실시예의 구성을 나타내는 것이다.
도5는 도2에 나타낸 제어기의 실시예의 구성을 나타내는 것이다.
도6은 도2에 나타낸 구동 제어신호 발생기의 일실시예의 구성을 나타내는 것이다.
도7은 도6에 나타낸 구동 제어신호 발생기의 동작을 설명하기 위한 동작 타이밍도이다.
도8은 도2에 나타낸 구동 제어신호 발생기의 다른 실시예의 구성을 나타내는 것이다.
도9는 도8에 나타낸 구동 제어신호 발생기의 동작을 설명하기 위한 동작 타이밍도이다.
도10은 도2의 메모리 시스템의 에러 검출 코드 발생기의 실시예의 구성을 나타내는 것이다.
도11은 도2의 메모리 시스템의 에러 검출기의 실시예의 구성을 나타내는 것이다.
도12는 도2에 나타낸 에러 신호 발생기의 실시예의 구성을 나타내는 것이다.
도13은 도2에 나타낸 병직렬 변환기의 실시예의 구성을 나타내는 것이다.
도14는 도2에 나타낸 직병렬 변환기의 실시예의 구성을 나타내는 것이다.
도15는 본 발명의 메모리 시스템의 다른 실시예의 구성을 나타내는 블록도이다.
도16a는 도15에 나타낸 전압 발생기의 일실시예의 구성을 나타내는 것이다.
도16b는 도15에 나타낸 전압 발생기의 다른 실시예의 구성을 나타내는 것이다.
도17은 본 발명의 메모리 시스템의 또 다른 실시예의 구성을 나타내는 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력 드라이버를 구비하는 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신 시스템에 관한 것이다.
일반적으로, 반도체 메모리 장치는 내부에서 발생된 출력 데이터를 구동하는 출력 드라이버와 외부로부터 인가되는 입력 데이터를 구동하는 입력 드라이버를 구비하여 데이터를 입출력한다. 출력 드라이버의 구동 능력은 전송되는 데이터의 스윙과 관련되며, 만일 전송되는 데이터의 구동 능력을 크게 하면 데이터의 스윙이 커지게 되어, 전력 소모가 증가하게 된다. 반면에, 전송되는 데이터의 구동 능력을 작게 하면 데이터의 스윙이 작아지게 되어, 전력 소모가 작아지게 된다.
따라서, 반도체 메모리 장치의 출력 드라이버의 구동 능력을 조절하여 전송되는 데이터의 스윙을 데이터를 에러없이 전송할 수 있는 최소한의 스윙으로 조절하게 되면 데이터를 안정적으로 전송할 수 있게 됨은 물론 고속의 데이터 전송 및 전력 소모의 최소화를 이룰 수 있다.
도1은 종래의 반도체 메모리 장치를 구비하는 메모리 시스템의 일예의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100) 및 메모리 제어부(200)로 구성되고, 반도체 메모리 장치(100)는 데이터 출력부(10), 병직렬 변환기들(12-1 ~ 12-n), 클럭신호 발생기(14), 출력 드라이버들(16-1 ~ 16-n), 및 제어기(18)로 구성되고, 메모리 제어부(200)는 데이터 입력부(30), 직병렬 변환기들(32-1 ~ 32-n), 입력 드라이버들(34-1 ~ 34-n), 및 클럭신호 발생기(36)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
데이터 출력부(10)는 메모리 셀 어레이(미도시)로부터 출력되는 n개의 k비트씩의 출력 데이터(dout1 ~ doutn)를 발생한다. 클럭신호 발생기(14)는 k개의 서로 다른 위상을 가지는 클럭신호들(P1 ~ Pk)을 순차적으로 발생한다. 클럭신호 발생기(14)는 메모리 제어부(200)로부터 인가되는 외부 클럭신호에 응답하여 외부 클럭신호에 동기된 k개의 클럭신호들(P1 ~ Pk)을 발생할 수도 있고, 내부적으로 k개의 클럭신호들(P1 ~ Pk)을 발생할 수도 있다. 병직렬 변환기들(12-1 ~ 12-n) 각각은 k개의 클럭신호들(P1 ~ Pk)에 응답하여 k비트씩의 병렬 출력 데이터(dout1 ~ doutn)를 직렬로 변환하여 차동 출력 데이터((do1, do1B) ~ (don, donB))를 발생한다. 제어기(18)는 제어신호(CON;c1 ~ cm)의 상태를 설정한다. 제어기(18)가 제어신호(CON)를 설정하는 방법은 퓨즈 프로그램에 의해서 제어신호(CON)를 고정된 상태로 설정하거나, 메모리 제어부(200)의 제어에 의해서 제어기(14)의 제어신호(CON)를 고정된 상태로 설정할 수 있다. 출력 드라이버들(16-1 ~ 16-n)은 제어신호(CON)에 응답하여 전류 구동 능력이 조절되고 차동 출력 데이터((do1, do1B) ~ (don, donB))를 입력하여 데이터((DO1, DO1B) ~ (DOn, DOnB))를 발생한다. 입력 드라이버들(34-1 ~ 34-n)은 데이터((DO1, DO1B) ~ (DOn, DOnB))를 입력하여 차동 입력 데이터((di1, di1B) ~ (din, dinB))를 발생한다. 클럭신호 발생기(36)는 k개의 서로 다른 위상을 가지는 클럭신호들(CLK1 ~ CLKk)을 순차적으로 발생한다. 클럭신호 발생기(36) 또한 클럭신호 발생기(14)와 마찬가지로 외부로부터 인가되는 외부 클럭신호에 응답하여 외부 클럭신호에 동기된 k개의 클럭신호들(P1 ~ Pk)을 발생할 수도 있고, 내 부적으로 k개의 클럭신호들(P1 ~ Pk)을 발생할 수도 있다. 직병렬 변환기들(32-1 ~ 32-n) 각각은 k개의 클럭신호들(P1 ~ Pk) 각각에 응답하여 직렬로 입력되는 차동 입력 데이터((di1, di1B) ~ (din, dinB)) 각각을 병렬로 변환하여 k비트씩의 병렬 입력 데이터(din1 ~ dinn)를 발생한다. 데이터 입력부(30)는 k비트씩의 병렬 입력 데이터(din1 ~ dinn)를 입력한다.
상술한 바와 같은 종래의 메모리 시스템은 데이터((DO1, DO1B) ~ (DOn, DOnB))의 스윙을 조절하기 위하여 퓨즈 프로그램에 의해서 제어신호(CON)를 설정하게 되면 제어신호(CON)이 값이 고정되어 변경이 불가능하고, 메모리 제어부(200)의 제어에 의해서 제어신호(CON)를 설정하면 제어신호(CON)의 값을 동작 중에 변경하는 것이 불가능하다.
또한, 종래의 메모리 시스템은 제어신호(CON)를 설정할 때 출력 드라이버들(16-1 ~ 16-n)로부터 전송되는 데이터가 에러없이 전송될 수 있는 최소의 스윙을 가지도록 설정하는 것이 아니라, 데이터를 전송하는 채널의 환경과 상관없이 어느 정도의 여유있는 스윙을 가지도록 설정한다. 따라서, 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력을 최소로 설정할 수 없으며, 이에 따라 최대한 고속으로 데이터를 전송하는데 한계가 있으며, 전력 소모를 최소화하는 것이 불가능하다.
본 발명의 목적은 전송되는 데이터의 스윙을 에러없이 전송될 수 있는 최소한의 스윙을 가지도록 조절하는 것이 가능한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 구비하는 메모리 시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 데이터 송수신 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부에서 발생되는 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 에러 검출 코드 발생부, 상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 병직렬 변환부, 구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 출력 드라이버, 및 상기 구동 제어신호를 가변하고 외부로부터 인가되는 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제어부를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 직렬로 입력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 입력 드라이버, 상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 직병렬 변환부, 및 상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 에러 신호를 발생하는 에러 검출부를 추가적으로 구비하는 것을 특징으로 한다.
상기 에러 검출 코드 발생부 및 에러 검출부는 순환 리던던시 코드 방식에 의해서 상기 에러 검출 코드 및 에러 신호를 발생하며, 상기 에러 검출 코드 발생부는 상기 병렬 출력 데이터를 에러 검출 코드 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 검출 코드로 발생하고, 상기 에러 검출부는 상기 병렬 입력 데 이터를 에러 검출 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 신호로 발생하는 것을 특징으로 한다.
상기 제어부의 제1형태는 상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기, 및 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하거나, 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 상기 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기로 구성되어 있다.
상기 교정 클럭신호의 주기는 상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 한다.
상기 제어기의 제1형태는 주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기, 및 상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기로 구성되고, 상기 제어기의 제2형태는 상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기, 및 상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기로 구성되어 있다.
상기 제1형태의 제어기의 상기 교정 클럭신호 발생기는 상기 인에이블 신호에 응답하여 셋되고 상기 교정 클럭신호에 응답하여 제1신호를 가변하는 제1레지스터, 상기 교정 클럭신호에 응답하여 상기 제1신호를 상기 교정 클럭신호의 1클럭 사이클만큼 지연한 신호를 저장하여 제2신호를 발생하는 제2레지스터, 및 상기 인에이블 신호의 활성화 기간에 응답하여 상기 제1신호를 선택하여 상기 구동 제어신호로 발생하고, 상기 인에이블 신호가 비활성화되면 상기 제2신호를 선택하여 상기 구동 제어신호로 발생하는 선택기로 구성되고, 상기 제2형태의 제어기의 상기 교정 클럭신호 발생기는 상기 인에이블 신호에 응답하여 리셋되고 상기 교정 클럭신호에 응답하여 제1신호를 가변하는 제1레지스터, 상기 교정 클럭신호에 응답하여 상기 제1신호를 저장하여 제2신호를 발생하는 제2레지스터, 및 상기 인에이블 신호의 활성화 기간에 응답하여 상기 제1신호를 선택하여 상기 구동 제어신호로 발생하고, 상기 인에이블 신호가 비활성화되면 상기 제2신호를 선택하여 상기 구동 제어신호로 발생하는 선택기로 구성되어 있다.
상기 제어부는 상기 전압 제어신호를 가변하고, 상기 에러 신호의 변화를 검출하여 상기 전압 제어신호를 추가적으로 설정하고, 상기 반도체 메모리 장치는 상기 전압 제어신호에 응답하여 상기 병직렬 변환기로 인가되는 전압을 가변하는 전 압 발생기를 추가적으로 구비하는 것을 특징으로 한다.
상기 제어부의 제2형태는 제1인에이블 신호와 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기, 상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하거나, 상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기, 및 상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 전압 제어신호를 상기 전압 제어신호로 설정하거나, 상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내기 때의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기로 구성되어 있다.
상기 교정 클럭신호의 주기는 상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 한다.
상기 제어기의 제1형태는 주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기, 및 상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기로 구성되고, 상기 인에이블 신호 발생기는 주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 한다.
상기 제어기의 제2형태는 상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기, 및 상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발 생기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템은 내부에서 발생된 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 제1에러 검출 코드 발생부, 상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 제1병직렬 변환부, 구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 제1출력 드라이버, 및 상기 구동 제어신호를 가변하고 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제1제어부를 구비하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치로부터 직렬로 출력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 제1입력 드라이버, 상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 제1직병렬 변환부, 및 상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 상기 에러 신호를 상기 반도체 메모리 장치로 출력하는 제1에러 검출부를 구비하는 메모리 제어부로 구성되어 있다.
상기 반도체 메모리 장치는 상기 메모리 제어부로부터 직렬로 입력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 제2입력 드라이버, 상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 제2직병렬 변환부, 및 상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 상기 에러 신호를 상기 메모리 제어부로 출력하는 제2에러 검출부를 추가적으로 구비하고, 상기 메모리 시스템은 내부에서 발생된 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 제2에러 검출 코드 발생부, 상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 제2병직렬 변환부, 구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 제2출력 드라이버, 및 상기 구동 제어신호를 가변하고 상기 반도체 메모리 장치로부터 출력되는 상기 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제2제어부를 추가적으로 구비하여 구성되어 있다.
상기 제1 및 제2에러 검출 코드 발생부 및 에러 검출부는 순환 리던던시 코드 방식에 의해서 상기 에러 검출 코드 및 에러 신호를 발생하며, 상기 제1 및 제2에러 검출 코드 발생부는 각각으로 입력되는 상기 병렬 출력 데이터를 에러 검출 코드 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 검출 코드로 발생하고, 상기 제1 및 제2에러 검출부는 각각으로 입력되는 상기 병렬 입력 데이터를 상기 에러 검출 코드 다항식과 동일한 에러 검출 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 신호로 발생하는 것을 특징으로 한다.
상기 메모리 시스템의 제1 및 제2제어부는 상기 반도체 메모리 장치의 제어부와 동일한 기능을 수행하도록 구성되는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 데이터 송수신 시스템은 내부에서 발생된 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 에러 검출 코드 발생부, 상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 병직렬 변환부, 구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 출력 드라이버, 및 상기 구동 제어신호를 가변하고 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제어부를 구비하는 데이터 송신 장치; 및 상기 데이터 송신 장치로부터 직렬로 출력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 입력 드라이버, 상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 직병렬 변환부, 및 상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 상기 에러 신호를 상기 데이터 송신 장치로 출력하는 에러 검출부를 구비하는 데이터 수신 장치를 구비하는 것을 특징으로 한다.
상기 에러 검출 코드 발생부 및 에러 검출부는 순환 리던던시 코드 방식에 의해서 상기 에러 검출 코드 및 에러 신호를 발생하며, 상기 에러 검출 코드 발생부로 입력되는 상기 병렬 출력 데이터를 에러 검출 코드 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 검출 코드로 발생하고, 상기 에러 검출부로 입력되는 상기 병렬 입력 데이터를 상기 에러 검출 코드 다항식과 동일한 에러 검출 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 신호로 발생하는 것을 특징으로 한다.
상기 데이터 송수신 시스템의 제어부는 상기 반도체 메모리 장치의 제어부와 동일한 기능을 수행하도록 구성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신 시스템은 설명하면 다음과 같다.
도2는 본 발명의 메모리 시스템의 일실시예의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100') 및 메모리 제어부(200')로 구성되고, 반도체 메모리 장 치(100')는 도1의 반도체 메모리 장치(100)의 병직렬 변환기들(12-1 ~ 12-n) 및 클럭신호 발생기(14)를 병직렬 변환기들(12-1' ~ 12-n') 및 클럭신호 발생기(14')로 각각 대체하고, 도1의 반도체 메모리 장치(100)에서 제어기(18)를 제거하고 에러 검출 코드 발생기들(20-1 ~ 20-n), 입력 드라이버(22), 제어기(24), 및 구동 제어신호 발생기(26)를 추가하여 구성되고, 메모리 제어부(200')는 도1의 메모리 제어부(200)의 직병렬 변환기들(32-1 ~ 32-n), 클럭신호 발생기(36), 및 데이터 입력부(30)를 직병렬 변환기들(32-1' ~ 32-n'), 클럭신호 발생기(36'), 및 데이터 입력부(30')로 각각 대체하고, 도1의 메모리 제어부(200)에 에러 검출기들(38-1 ~ 38-n), 에러 신호 발생기(40), 및 출력 드라이버(42)를 추가하여 구성되어 있다.
도2에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 참조 번호를 가진 블록들의 기능은 도1의 기능과 동일하므로 설명을 생략하기로 하여, 여기에서는 추가되거나 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
에러 검출 코드 발생기들(20-1 ~ 20-n) 각각은 k비트씩의 병렬 출력 데이터(dout1 ~ doutn)를 각각 입력하여 출력 데이터(dout1 ~ doutn) 각각에 대응하는 s비트의 에러 검출 코드를 각각 발생한다. 클럭신호 발생기(14')는 서로 다른 위상의 (k+s)개의 클럭신호들(P1 ~ P(k+s))을 순차적으로 발생한다. 클럭신호 발생기(14')는 메모리 제어부(200)로부터 인가되는 외부 클럭신호에 응답하여 외부 클럭신호에 동기된 (k+s)개의 클럭신호들(P1 ~ P(k+s))을 발생할 수도 있고, 내부적으로 (k+s)개의 클럭신호들(P1 ~ P(k+s))을 발생할 수도 있다. 병직렬 변환기들(12-1' ~ 12-n') 각각은 (k+s)개의 클럭신호들(P1 ~ P(k+s))에 응답하여 k비트씩의 병 렬 출력 데이터(dout1 ~ doutn) 및 k비트씩의 병렬 출력 데이터(dout1 ~ doutn) 각각에 대한 s비트씩의 에러 검출 코드로 이루어진 (k+s)비트씩의 병렬 데이터를 직렬로 변환하여 차동 출력 데이터((do1, do1B) ~ (don, donB))를 발생한다. 입력 드라이버(22)는 에러 데이터(ED, EDB)를 입력하여 입력 에러 신호(er, erB)를 발생한다. 제어기(24)는 주기적으로 인에이블 신호(EN)를 활성화하거나 에러가 있음을 나타내는 입력 에러 신호(er, erB)가 검출되면 인에이블 신호(EN)를 활성화하고, 인에이블 신호(EN)의 활성화 기간내에서 소정 주기를 가진 교정 클럭신호(CCLK)를 발생하고, 입력 에러 신호(er, erB)의 변화가 검출되면 인에이블 신호(EN)를 비활성화한다. 교정 클럭신호(CCLK)의 주기는 데이터가 반도체 메모리 장치(100')의 출력 드라이버, 메모리 제어부(200')의 입력 드라이버, 직병렬 변환기, 에러 검출기, 에러 신호 발생기, 출력 드라이버, 및 반도체 메모리 장치(100')의 입력 드라이버를 통하여 전송될 때까지의 시간 정도를 가지도록 설정되면 된다. 즉, 교정 클럭신호(CCLK)의 주기는 제어신호(CON)에 응답하여 출력 드라이버의 전류 구동 능력이 가변된 후 반도체 메모리 장치(100')로부터 메모리 제어부(200')로 데이터가 출력되고, 메모리 제어부(200')가 데이터의 에러 유무를 나타내는 에러 데이터를 반도체 메모리 장치(100')로 전송하고 제어기(24)가 입력 에러 신호(er, erB)를 수신할 수 있을 정도의 시간을 가지도록 설정하면 된다. 구동 제어신호 발생기(26)는 인에이블 신호(EN)의 활성화 기간내에서 교정 클럭신호(CCLK)에 응답하여 제어신호(CON)를 가변한다. 클럭신호 발생기(36')는 서로 다른 위상을 가진 (k+s)개의 클럭신호들(P1 ~ P(k+s))을 순차적으로 발생한다. 직병렬 변환기들(32-1' ~ 32-n') 각각은 직렬로 입력되는 차동 입력 데이터((di1, di1B) ~ (din, dinB))를 병렬로 변환하여 (k+s)비트씩의 병렬 입력 데이터를 발생한다. 에러 검출기들(38-1 ~ 38-n) 각각은 직병렬 변환기들(32-1' ~ 32-n') 각각으로부터 출력되는 (k+s)비트씩의 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 에러 검출 신호들(E1 ~ En) 각각을 발생한다. 에러 신호 발생기(40)는 에러 검출 신호들(E1 ~ En)중의 적어도 하나가 에러가 있음을 나타내는 신호이면 출력 에러 신호(ER)를 발생한다. 출력 드라이버(42)는 출력 에러 신호(ER)를 입력하여 에러 데이터(ED, EDB)를 발생한다. 데이터 입력부(30')는 출력 에러 신호(ER)가 에러가 없음을 나타내면 (k+s)비트씩의 병렬 입력 데이터중 k비트씩의 병렬 입력 데이터(din1 ~ dinn)를 입력하여 출력하고, 출력 에러 신호(ER)가 에러가 있음을 나타내면 병렬 입력 데이터(din1 ~ dinn)를 차단한다.
도2에 나타낸 본 발명의 메모리 시스템의 반도체 메모리 장치(100')는 에러 검출 코드 발생기들(20-1 ~ 20-n)에 의해서 에러 검출 코드를 발생하여 에러 검출 코드를 포함하는 데이터((DO1, DO1B) ~ (DOn, DOnB))를 전송하고, 메모리 제어부(200')는 에러 검출 코드를 가진 데이터((DO1, DO1B) ~ (DOn, DOnB))를 입력하여 데이터에 에러가 있는지 여부를 검출하여 반도체 메모리 장치(100')로 에러 데이터(ED, EDB)를 전송한다. 그리고, 반도체 메모리 장치(100')는 주기적으로 구동 제어신호 발생기(26)를 인에이블하기 위한 인에이블 신호(EN)를 활성화하거나, 에러가 있음을 나타내는 에러 데이터(ED, EDB)가 입력되면 인에이블 신호(EN)를 활성화하고 교정 클럭신호(CCLK)에 응답하여 제어신호(CON)의 값을 가변하고, 에러 데이터 (ED, EDB)에 따라 발생되는 에러 신호(er, erB)의 변화, 예를 들면, 에러 신호(er)가 에러가 있음을 나타내는 상태에서 에러가 없음을 나타내는 상태로 변화되거나, 에러가 없음을 나타내는 상태에서 에러가 있음을 나타내는 상태로 변화되면 이 변화가 검출된 주기의 제어신호(CON)의 값으로 제어신호(CON)를 설정하거나, 이 변화가 검출되기 전의 주기의 제어신호(CON)의 값으로 제어신호(CON)를 설정한다.
도3a는 도2에 나타낸 출력 드라이버의 일실시예의 구성을 나타내는 것으로, 저항들(R1, R2), NMOS트랜지스터들(N1, N2), 및 NMOS트랜지스터들(N3-1 ~ N3-m)로 구성된 가변 전류원(I1)으로 구성되어 있다.
도3a에 나타낸 출력 드라이버의 동작을 설명하면 다음과 같다.
만일 차동 출력 데이터(do, doB)중 데이터(do)의 전압 레벨이 데이터(doB)의 전압 레벨보다 높으면 "로우"레벨과 "하이"레벨의 데이터(DOB, DO)를 발생하고, 만일 데이터(do)의 전압 레벨이 데이터(doB)의 전압 레벨보다 낮으면 "하이"레벨과 "로우"레벨의 데이터(DOB, DO)를 발생한다.
그런데, 제어신호(CON;c1 ~ cm)가 모두 "하이"레벨이면 NMOS트랜지스터들(N3-1 ~ N3-m)이 모두 온되어 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력이 최대가 되므로, 데이터(DO, DOB)의 스윙이 최대가 된다. 이때, 반도체 메모리 장치(100)의 출력 드라이버들(16-1 ~ 16-n)에 의해서 소모되는 전력이 최대가 된다. 반면에, 제어신호(CON;c1 ~ cm)의 하나의 비트 데이터만 "하이"레벨이면 NMOS트랜지스터들(N3-1 ~ N3-m)중의 하나의 NMOS트랜지스터만 온되어 출력 드라이버(16-1 ~ 16-n)의 전류 구동 능력이 최소가 되고, 데이터(DO, DOB)의 스윙이 최소가 된다. 이때, 반도체 메모리 장치(100)의 출력 드라이버들(16-1 ~ 16-n)에 의해서 소모되는 전력이 최소가 된다.
도3b는 도2에 나타낸 출력 드라이버의 다른 실시예의 구성을 나타내는 것으로, 저항들(R1, R2), NMOS트랜지스터들(N1, N2), 및 PMOS트랜지스터들(P1-1 ~ P1-m)로 구성된 가변 전류원(I2)으로 구성되어 있다.
도3b에 나타낸 출력 드라이버의 동작을 설명하면 다음과 같다.
도3b에 나타낸 출력 드라이버는 도3a에 나타낸 차동 출력 드라이버와 동일한 동작을 수행한다.
그런데, 도3b의 출력 드라이버는 도3a의 출력 드라이버와 반대로 제어신호(CON;c1 ~ cm)가 모두 "로우"레벨이면 PMOS트랜지스터들(P1-1 ~ P1-m)이 모두 온되어 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력이 최대가 되므로, 데이터(DO, DOB)의 스윙이 최대가 되고, 반면에, 제어신호(CON;c1 ~ cm)의 하나의 비트 데이터만 "로우"레벨이면 PMOS트랜지스터들(P1-1 ~ P1-m)중의 하나의 PMOS트랜지스터만 온되어 출력 드라이버(16-1 ~ 16-n)의 전류 구동 능력이 최소가 되고, 데이터(DO, DOB)의 스윙이 최소가 된다. 이때, 반도체 메모리 장치(100)의 출력 드라이버들(16-1 ~ 16-n)에 의해서 소모되는 전력이 최소가 된다.
도4a는 도2에 나타낸 입력 드라이버의 일실시예의 구성을 나타내는 것으로, 도3a의 가변 전류원(I1)을 정전류원(I3)으로 대체하여 구성되어 있다.
도4a에 나타낸 입력 드라이버의 동작을 설명하면 다음과 같다.
만일 데이터(DO, DOB)중 데이터(DO)의 전압 레벨이 데이터(DOB)의 전압 레벨 보다 높으면 "로우"레벨과 "하이"레벨의 차동 입력 데이터(diB, di)를 발생하고, 만일 데이터(DO)의 전압 레벨이 데이터(DOB)의 전압 레벨보다 낮으면 "하이"레벨과 "로우"레벨의 차동 입력 데이터(diB, di)를 발생한다. 그리고, 도4a의 입력 드라이버는 정전류원(I3)에 의해서 일정한 전류 구동 능력을 가진다.
도4b는 도2에 나타낸 입력 드라이버의 다른 실시예의 구성을 나타내는 것으로, 도3b의 가변 전류원(I2)을 정전류원(I4)으로 대체하여 구성되어 있다.
도4b에 나타낸 입력 드라이버는 도4a에 나타낸 입력 드라이버와 동일한 동작을 수행한다. 도4b의 입력 드라이버 또한 도4a의 입력 드라이버와 마찬가지로 정전류원(I4)에 의해서 일정한 전류 구동 능력을 가진다.
도5는 도2에 나타낸 제어기의 실시예의 구성을 나타내는 것으로, 인에이블 신호 발생기(24-1) 및 교정 클럭신호 발생기(24-2)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
인에이블 신호 발생기(24-1)는 에러 신호(er, erB)가 에러가 있음을 나타내면 인에이블 신호(EN)를 활성화하고, 이 후 에러 신호(er, erB)의 변화를 검출하여 인에이블 신호(EN)를 비활성화한다. 다른 예로, 인에이블 신호 발생기(50)는 주기적으로 인에이블 신호(EN)를 활성화하고, 이 후 에러 신호(er, erB)의 변화를 검출하여 인에이블 신호(EN)를 비활성화할 수도 있다. 교정 클럭신호 발생기(24-2)는 인에이블 신호(EN)의 활성화 기간내에서 일정한 주기를 가진 교정 클럭신호(CCLK)를 발생한다.
도6은 도2에 나타낸 구동 제어신호 발생기의 일실시예의 구성을 나타내는 것 으로, 쉬프트 레지스터(50), 레지스터(52), 및 선택기(54)로 구성되고, 쉬프트 레지스터(50)는 D플립플롭들(DF10 ~ DF1m)을 종속 연결하여 구성되고, 레지스터(52)는 D플립플롭들(DF21 ~ DF2m)로 구성되어 있다.
도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭들(DF10 ~ DF1m)은 인에이블 신호(EN)의 비활성화에 응답하여 셋되어 모두 "1"인 데이터를 출력하고, 인에이블 신호(EN)의 활성화에 응답하여 인에이블되고 교정 클럭신호(CCLK)에 응답하여 쉬프트 동작을 수행하여 데이터(R1)를 발생한다. D플립플롭들(DF21 ~ DF2m)은 교정 클럭신호(CCLK)에 응답하여 D플립플롭들(DF11 ~ DF1m)로부터 출력되는 데이터(R1)를 저장하여 데이터(R2)로 출력한다. 선택기(54)는 인에이블 신호(EN)의 비활성화에 응답하여 데이터(R2)를 선택하여 제어신호(CON)로 발생하고, 활성화에 응답하여 데이터(R1)를 선택하여 제어신호(CON)로 발생한다.
도7은 도6에 나타낸 구동 제어신호 발생기의 동작을 설명하기 위한 동작 타이밍도로서, 초기에 인에이블 신호(EN)가 비활성화된 상태에서 레지스터(52)가 "11...11"의 데이터(R2)를 출력하는 경우를 예로 들어 나타낸 것이다.
인에이블 신호(EN)가 비활성화되면 D플립플롭들(DF10 ~ DF1m)이 셋되어 "11...11"의 데이터(R1)를 출력한다. 선택기(54)는 인에이블 신호(EN)가 비활성화되면 레지스터(52)로부터 출력되는 데이터(R2)를 제어신호(CON)로 발생한다. 즉, "11...11"의 제어신호(CON)를 발생한다.
인에이블 신호(EN)가 활성화되면 D플립플롭들(DF10 ~ DF1m)의 셋이 해제되 고, 교정 클럭신호(CCLK)에 응답하여 쉬프트 레지스터(50) 및 레지스터(52)가 동작을 수행한다.
교정 클럭신호(CCLK)의 첫 번째 펄스 신호가 발생되면 쉬프트 레지스터(50) 및 레지스터(52)가 쉬프트 동작을 수행하는데, 이때, D플립플롭(DF10)의 데이터 입력단자가 접지전압에 연결되어 있으므로 쉬프트 레지스터(50)는 쉬프트 동작을 수행하여 "01...11"의 데이터(R1)를 발생하고, 레지스터(52)는 D플립플롭들(DF11 ~ DF1m)의 출력 데이터인 "11...11"를 입력하여 "11...11"의 데이터(R2)를 발생한다. 선택기(54)는 "01...11"의 데이터(R1)를 제어신호(CON)로 발생한다.
교정 클럭신호(CCLK)의 두 번째 펄스 신호가 발생되면 쉬프트 레지스터(50)는 "001...11"의 데이터(R1)를 발생하고, 레지스터(52)는 "01...11"의 데이터(R2)를 발생한다. 선택기(54)는 "001...11"의 데이터(R1)를 제어신호(CON)로 발생한다.
교정 클럭신호(CCLK)의 세 번째 펄스 신호가 발생되면 "0001...11"의 데이터(R1) 및 "001...11"의 데이터(R2)를 발생한다. 선택기(54)는 "0001...11"의 데이터(R1)를 제어신호(CON)로 발생한다.
이 후, 에러 신호(er)의 변화, 즉, 에러가 없음을 나타내는 "로우"레벨로부터 에러가 있음을 나타내는 "하이"레벨로의 변화가 검출되면 제어기(24)가 인에이블 신호(EN)를 비활성화한다. 그러면, 선택기(54)는 레지스터(52)로부터 출력되는 "001...11"의 데이터(R2)를 제어신호(CON)로 발생한다. 이에 따라, "001...11"의 제어신호(CON)에 의해서 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력이 설정된다.
도6에 나타낸 구동 제어신호 발생기에 의해서 발생되는 제어신호(CON)를 도3a에 나타낸 출력 드라이버로 인가하여 제어하거나, 도6에 나타낸 구동 제어신호 발생기에 의해서 발생되는 제어신호(CON)를 반전한 신호를 도3b에 나타낸 출력 드라이버로 인가하여 제어한다. 그러면, 도6에 나타낸 구동 제어신호 발생기에 의해서 에러가 발생될 때까지 제어신호(CON)를 가변하고 에러가 발생되기 전의 교정 클럭신호(CCLK)의 주기의 제어신호(CON)의 값을 제어신호(CON)로 설정한다.
따라서, 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력을 에러없이 데이터를 전송할 수 있는 최소의 전류 구동 능력으로 가지도록 설정하는 것이 가능하고, 이에 따라 출력 드라이버들(16-1 ~ 16-n)에서 소모되는 전력을 최소화할 수 있다.
도8은 도2에 나타낸 구동 제어신호 발생기의 다른 실시예의 구성을 나타내는 것으로, 쉬프트 레지스터(60), 레지스터(62), 및 선택기(64)로 구성되고, 쉬프트 레지스터(60)는 D플립플롭들(DF31 ~ DF3m)을 종속 연결하여 구성되고, 레지스터(62)는 D플립플롭들(DF41 ~ DF4m)로 구성되어 있다.
도8에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭들(DF31 ~ DF3m)은 인에이블 신호(EN)의 비활성화에 응답하여 리셋되어 모두 "0"을 출력하고, 인에이블 신호(EN)의 활성화에 응답하여 인에이블되고 교정 클럭신호(CCLK)에 응답하여 쉬프트 동작을 수행하여 데이터(R1)를 발생한다. D플립플롭들(DF41 ~ DF4m)은 교정 클럭신호(CCLK)에 응답하여 D플립플롭(DF31)의 데이터 입력단자로 인가되는 전원전압 및 D플립플롭들(DF31 ~ DF3(m-1))로부터 출력되는 데이터(R1)를 저장하여 데이터(R2)를 출력한다. 선택기(64)는 인에이블 신 호(EN)의 비활성화에 응답하여 데이터(R2)를 선택하여 제어신호(CON)로 발생하고, 활성화에 응답하여 데이터(R1)를 선택하여 제어신호(CON)로 발생한다.
도9는 도8에 나타낸 구동 제어신호 발생기의 동작을 설명하기 위한 동작 타이밍도로서, 초기에 인에이블 신호(EN)가 비활성화된 상태에서 레지스터(62)가 "11..11"의 데이터(R2)를 출력하는 경우를 예로 들어 나타낸 것이다.
인에이블 신호(EN)가 비활성화되면 D플립플롭들(DF31 ~ DF3m)이 리셋되어 "00...00"의 데이터(R1)를 출력한다. 선택기(64)는 인에이블 신호(EN)가 비활성화되면 레지스터(64)로부터 출력되는 데이터(R2)를 제어신호(CON)로 발생한다. 즉, "11...11"의 제어신호(CON)를 발생한다.
인에이블 신호(EN)가 활성화되면 D플립플롭들(DF10 ~ DF1m)의 리셋이 해제되고, 교정 클럭신호(CCLK)에 응답하여 쉬프트 레지스터(60) 및 레지스터(62)가 동작을 수행한다.
교정 클럭신호(CCLK)의 첫 번째 펄스 신호가 발생되면 쉬프트 레지스터(60) 및 레지스터(62)가 쉬프트 동작을 수행하는데, 이때, D플립플롭(DF31)의 데이터 입력단자가 전원전압에 연결되어 있으므로 쉬프트 레지스터(60)는 쉬프트 동작을 수행하여 "10...00"의 데이터(R1)를 발생하고, 레지스터(62)는 D플립플롭들(DF31 ~ DF3m)의 입력 데이터인 "10...00"를 입력하여 "10...00"의 데이터(R2)를 발생한다. 선택기(64)는 "10...00"의 데이터(R1)를 제어신호(CON)로 발생한다.
교정 클럭신호(CCLK)의 두 번째 펄스 신호가 발생되면 쉬프트 레지스터(60)는 "110...00"의 데이터(R1)를 발생하고, 레지스터(62) 또한 "110...00"의 데이터 (R2)를 발생한다. 선택기(64)는 "110...00"의 데이터(R1)를 제어신호(CON)로 발생한다.
교정 클럭신호(CCLK)의 세 번째 펄스 신호가 발생되면 "1110...00"의 데이터(R1) 및 데이터(R2)를 발생한다. 선택기(64)는 "1110...00"의 데이터(R1)를 제어신호(CON)로 발생한다.
이 후, 에러 신호(er)의 변화, 즉, 에러가 있음을 나타내는 "하이"레벨로부터 에러가 없음을 나타내는 "로우"레벨로의 변화가 검출되면 제어기(24)가 인에이블 신호(EN)를 비활성화한다. 그러면, 선택기(64)는 레지스터(62)로부터 출력되는 "1110...00"의 데이터(R2)를 제어신호(CON)로 발생한다. 이에 따라, "1110...00"의 제어신호(CON)에 의해서 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력이 설정된다.
도8에 나타낸 구동 제어신호 발생기에 의해서 발생되는 제어신호(CON)를 도3a에 나타낸 출력 드라이버로 인가하여 제어하거나, 도8에 나타낸 구동 제어신호 발생기에 의해서 발생되는 제어신호(CON)를 반전한 신호를 도3b에 나타낸 출력 드라이버로 인가하여 제어한다. 그러면, 도8에 나타낸 구동 제어신호 발생기에 의해서 에러가 발생되지 않은 때의 교정 클럭신호(CCLK)의 주기의 제어신호(CON)의 값을 제어신호(CON)로 설정한다.
따라서, 출력 드라이버들(16-1 ~ 16-n)의 전류 구동 능력을 최적으로 설정하는 것이 가능하고, 이에 따라 출력 드라이버들(16-1 ~ 16-n)에서 소모되는 전력을 최소화할 수 있다.
도10은 도2의 메모리 시스템의 에러 검출 코드 발생기의 실시예의 구성을 나타내는 것으로, 순환 리던던시 체크(CRC; Cyclic Redundancy Check) 코드 방식에 따른 구성으로, 에러 검출 코드 발생 다항식이 X4+X+1인 경우의 구성을 나타내는 것으로, XOR게이트들(XOR1 ~ XOR15)로 구성되어 있다.
또한, 도10의 에러 검출 코드 발생기는 8비트의 병렬 출력 데이터(d8 ~ d1)의 최하위 비트 데이터 측에 "0000"의 데이터를 추가한 12비트의 데이터(d8d7d6d5d4d3d2d10000)를 다항식에 해당하는 데이터 "10011"로 나누어서 발생되는 나머지를 에러 검출 코드(r1 ~ r4)로 발생하는 구성을 나타낸 것이다.
도10에서, XOR게이트들(XOR1 ~ XOR3)는 4비트의 데이터(d1, d4, d5, d7)를 배타논리합하여 에러 검출 코드(r1)를 발생하고, XOR게이트들(XOR4 ~ XOR8)은 6비트의 데이터(d1, d2, d4, d6, d7, d8)를 배타논리합하여 에러 검출 코드(r2)를 발생하고, XOR게이트들(XOR9 ~ XOR12)은 5비트의 데이터(d2, d3, d5, d7, d8)를 배타논리합하여 에러 검출 코드(r3)를 발생하고, XOR게이트들(XOR13 ~ XOR15)은 4비트의 데이터(d3, d4, d6, d8)를 배타논리합하여 신호(r4)를 발생한다. XOR게이트들(XOR1 ~ XOR15) 각각은 입력되는 두 개의 데이터가 동일하면 "0"의 데이터를 출력하고, 다르면 "1"의 데이터를 출력한다.
예를 들어 설명하면, 8비트의 병렬 출력 데이터(d8 ~ d1)가 "01011001"인 경우에 12비트의 데이터 "010110010000"를 다항식에 해당하는 데이터 "10011"로 나누면 나머지에 해당하는 데이터가 "1010"이 된다. 도10의 구성에 따르면, XOR게이트 들(XOR1 ~ XOR3)이 "0"의 에러 검출 코드(r1)를 발생하고, XOR게이트들(XOR4 ~ XOR8)이 "1"의 에러 검출 코드(r2)를 발생하고, XOR게이트들(XOR9 ~ XOR12)이 "0"의 에러 검출 코드(r3)를 발생하고, XOR게이트들(XOR13 ~ XOR15)이 "1"의 에러 검출 코드(r4)를 발생한다.
도11은 도2의 메모리 시스템의 에러 검출기의 실시예의 구성을 나타내는 것으로, 도10과 마찬가지로 순환 리던던시 체크(CRC; Cyclic Redundancy Check) 코드 방식에 따른 구성으로, 에러 검출 코드 발생 다항식이 X4+X+1인 경우의 구성을 나타내는 것으로, XOR게이트들(XOR1 ~ XOR19) 및 OR게이트(OR1)로 구성되어 있다. 즉, 도10의 에러 코드 신호 발생기의 구성에 XOR게이트들(XOR16 ~ XOR19) 및 OR게이트(OR1)를 추가하여 구성되어 있다.
또한, 도11의 에러 검출기는 8비트의 병렬 입력 데이터(d8' ~ d1') 및 4비트의 에러 검출 코드(r4' ~ r1')로 이루어진 12비트의 병렬 입력 데이터(d8'd7'd6'd5'd4'd3'd2'd1'r4'r3'r2'r1')를 다항식에 해당하는 데이터 "10011"로 나누어서 발생되는 나머지를 에러 검출 신호(e1 ~ e4)로 발생하는 구성을 나타낸 것이다.
도11에서, XOR게이트들(XOR1 ~ XOR3, XOR16)은 4비트의 데이터(d1', d4', d5', d7') 및 에러 검출 코드(r1')를 배타논리합하여 에러 검출 신호(e1)를 발생하고, XOR게이트들(XOR4 ~ XOR8, XOR17)은 6비트의 데이터(d1', d2', d4', d6', d7', d8') 및 에러 검출 코드(r2')를 배타논리합하여 에러 검출 신호(e2)를 발생하고, XOR게이트들(XOR9 ~ XOR12, XOR18)은 5비트의 데이터(d2', d3', d5', d7', d8') 및 에러 검출 코드(r3')를 배타논리합하여 에러 검출 신호(e3)를 발생하고, XOR게이트들(XOR13 ~ XOR15, XOR19)은 4비트의 데이터(d3', d4', d6', d8') 및 에러 검출 코드(r4')를 배타논리합하여 에러 검출 신호(e4)를 발생한다. XOR게이트들(XOR1 ~ XOR19) 각각은 입력되는 두 개의 데이터가 동일하면 "0"의 데이터를 출력하고, 다르면 "1"의 데이터를 출력한다. OR게이트(OR1)는 에러 검출 신호들(e1 ~ e4)을 논리합하여 적어도 하나가 "1"이면 "1"의 에러 검출신호(E)를 발생한다.
예를 들어 설명하면, "01011001"의 8비트의 병렬 입력 데이터(d8' ~ d1') 및 "1010"의 에러 검출 코드(r4' ~ r1')으로 이루어진 12비트의 데이터 "010110010000"를 다항식에 해당하는 데이터 "10011"로 나누면 에러가 없음을 나타내는 "0000"의 에러 검출 신호를 발생한다. 도11의 구성에 따르면, XOR게이트들(XOR1 ~ XOR3, XOR16)이 "0"의 에러 검출신호(e1)를 발생하고, XOR게이트들(XOR4 ~ XOR8, XOR17)이 "0"의 에러 검출신호(e2)를 발생하고, XOR게이트들(XOR9 ~ XOR12, XOR18)이 "0"의 에러 검출신호(e3)를 발생하고, XOR게이트들(XOR13 ~ XOR15, XOR19)이 "0"의 에러 검출신호(e4)를 발생한다. OR게이트(OR1)는 에러 검출신호들(e1 ~ e4)이 모두 "0"이면 에러가 없음을 나타내는 "0"의 에러 검출신호(E)를 발생하고, 적어도 하나가 "1"이면 에러가 있음을 나타내는 "1"의 에러 검출신호(E)를 발생한다.
상술한 실시예에서는 도10의 에러 검출 코드 발생기와 도11의 에러 검출기를 서로 다르게 구성한 것을 예로 들었지만, 도11의 에러 검출기의 OR게이트(OR1)를 제외한 XOR게이트들(XOR1 ~ XOR19)로 에러 검출 코드 발생기를 구비하고, XOR게이트들(XOR16 ~ XOR19)의 하나의 입력단으로 접지전압이 인가되도록 구성하더라도 상관없다.
그리고, 도시하지는 않았지만, 에러 검출 코드 발생기 및 에러 검출기는 동일한 에러 검출 코드 발생 및 에러 검출 다항식을 사용하더라도 에러 검출 코드 발생기 및 에러 검출기로 인가되는 데이터의 각 비트 데이터의 순서를 달리하게 되면 에러 검출 코드(r1 ~ r4) 및 에러 신호(e1 ~ e4)를 발생하기 위한 데이터의 조합이 달라지게 된다.
예를 들어, 만일 8비트의 데이터(d8 ~ d1)의 최상위 비트 측에 "0000"을 추가하여 12비트의 데이터(0000d8d7d6d5d4d3d2d1)를 구성하고 12비트의 데이터를 다항식에 해당하는 데이터 "10011"로 나누어서 에러 검출 코드(r1 ~ r4)를 발생한다고 하면, 에러 검출 코드(r1)는 데이터(d1, d5, d8)을 배타논리합하여 발생하고, 에러 검출 코드(r2)는 데이터(d2, d5, d6, d8)을 배타논리합하여 발생하고, 에러 검출 코드(r3)는 데이터(d3, d6, d7)을 배타논리합하여 발생하고, 에러 검출 코드(r4)는 데이터(d4, d7, d8)을 배타논리합하여 발생하면 된다. 마찬가지로, 만일 8비트의 데이터(d8' ~ d1')의 최상위 비트 측에 에러 검출 코드(r4' ~ r1')을 추가하여 12비트의 데이터(r4'r3'r2'r1'd8'd7'd6'd5'd4'd3'd2'd1')을 구성하고 12비트의 데이터를 다항식에 해당하는 데이터 "10011"로 나누어서 에러 검출 신호(e1 ~ e4)를 발생한다고 하면, 에러 신호(e1)는 데이터(d1', d5', d8') 및 에러 검출 코드(r1', r3')를 배타논리합하여 발생하고, 에러 신호(e2)는 데이터(d2', d5', d6', d8') 및 에러 검출 코드(r2', r3')를 배타논리합하여 발생하고, 에러 신호(e3)는 데이터(d3', d6', d7') 및 에러 검출 코드(r1', r3', r4')를 배타논리합하여 발생하고, 에러 신호(e4)는 데이터(d4', d7', d8') 및 에러 검출 코드(r2', r4')를 배타논리합하여 발생하면 된다.
도12는 도2에 나타낸 에러 신호 발생기의 실시예의 구성을 나타내는 것으로, OR게이트(OR2)로 구성되어 있다.
도12에 나타낸 OR게이트(OR2)는 에러 검출기들(38-1 ~ 38-n)로부터 출력되는 에러 검출 신호들(E1 ~ En)을 논리합하여 모두 "0"이면 에러가 없음을 나타내는 "0"의 에러 신호(ER)를 발생하고, 적어도 하나가 "1"이면 "1"의 에러 신호(ER)를 발생한다.
도13은 도2에 나타낸 병직렬 변환기의 실시예의 구성을 나타내는 것으로, AND게이트들(AND1 ~ AND(k+s)) 및 OR게이트(OR3)로 구성되어 있다.
도13에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
(k+s)개의 AND게이트들(AND1 ~ AND(k+s)) 각각은 서로 다른 위상을 가지는 (k+s)개의 클럭신호들(P1 ~ P(k+s))에 응답하여 (k+s)비트의 병렬 데이터(dout11 ~ dout1(k+s))를 직렬로 출력한다. 따라서, (k+s)비트의 병렬 데이터(dout11 ~ dout1(k+s))가 (k+s)개의 AND게이트들(AND1 ~ AND(k+s))을 통하여 순차적으로 출력된다. OR게이트(OR3)는 (k+s)개의 AND게이트들(AND1 ~ AND(k+s))로부터 출력되는 신호를 논리합하여 데이터(do1)를 발생한다.
도14는 도2에 나타낸 직병렬 변환기의 실시예의 구성을 나타내는 것으로, (k+s-1)개의 플립플롭들(DF51 ~ DF5(k+s-1)) 및 (k+s)개의 플립플롭들(DF61 ~ DF6(k+s))로 구성되어 있다.
도14에 나타낸 직병렬 변환기의 동작을 설명하면 다음과 같다.
(k+s-1)개의 플립플롭들(DF51 ~ DF5(k+s-1)) 각각은 서로 다른 위상을 가진 (k+s-1)개의 클럭신호들(P1 ~ P(k+s-1)) 각각의 상승 엣지에 응답하여 직렬로 입력되는 데이터(di)를 순차적으로 저장하고 데이터(DI1 ~ DI(k+s-1))를 발생한다. (k+s)개의 플립플롭들(DF61 ~ DF6(k+s)) 각각은 클럭신호(P(k+s))의 상승 엣지에 응답하여 플립플롭들(DF51 ~ DF5(k+s-1))로부터 출력되는 데이터(DI1 ~ DI(k+s-1)) 및 k번째 입력되는 데이터(di)를 동시에 저장하고 데이터(din11 ~ din1(k+s))를 출력한다. 따라서, (k+s)개의 플립플롭들(DF61 ~ DF6(k+s))로부터 (k+s)비트의 병렬 데이터(din11 ~ din1(k+s))가 발생된다.
도15는 본 발명의 메모리 시스템의 다른 실시예의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100") 및 메모리 제어부(200")로 구성되고, 반도체 메모리 장치(100")는 도2의 반도체 메모리 장치(100')의 구성에 전압 제어신호 발생기(70) 및 전압 발생기(72)를 추가하고, 제어기(24)를 제어기(24')로 대체하여 구성되어 있다.
도15에 나타낸 구성들중 도2의 구성과 동일한 번호를 가진 블록들의 기능은 도2의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 추가되거나 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
제어기(24')는 입력 에러 신호(er, erB)가 에러가 있음을 나타내면 구동 제 어 인에이블 신호(EN)와 전압 제어 인에이블 신호(EN')를 순차적으로 활성화하거나, 주기적으로 구동 제어 인에이블 신호(EN)와 전압 제어 인에이블 신호(EN')를 교대로 활성화하고, 입력 에러 신호(er, erB)의 변화에 응답하여 구동 제어 인에이블 신호(EN) 또는 전압 제어 인에이블 신호(EN')를 비활성화하고, 구동 제어 인에이블 신호(EN) 또는 전압 제어 인에이블 신호(EN')의 활성화 기간내에서 소정 주기를 가진 교정 클럭신호(CCLK)를 발생한다. 예를 들어, 입력 에러 신호(er, erB)가 에러가 있음을 나타내는 경우에 제어기(24')는 구동 제어 인에이블 신호(EN)를 먼저 활성화하고 구동 제어 인에이블 신호(EN)가 비활성화되면 구동 제어 인에이블 신호(EN)의 비활성화를 검출한 후에 전압 제어 인에이블 신호(EN')를 활성화하도록 할 수 있다. 마찬가지로, 주기적으로 구동 제어 인에이블 신호(EN)와 전압 제어 인에이블 신호(EN')를 활성화하는 경우에도 두 개의 신호중의 어느 하나의 신호를 먼저 활성화하고 활성화된 신호가 비활성화되면 다른 하나의 신호를 활성화하도록 할 수 있다. 교정 클럭신호(CCLK)의 주기는 제어신호(CON)에 응답하여 병직렬 변환기들(12-1 ~ 12-m)의 전압이 가변된 후 반도체 메모리 장치(100")로부터 메모리 제어부(200")로 데이터가 출력되고, 메모리 제어부(200")가 데이터에 대한 에러 신호를 반도체 메모리 장치(100")로 전송하고 제어기(24')가 입력 에러 신호(er, erB)를 수신할 수 있을 정도의 시간을 가지도록 설정하면 된다. 전압 제어신호 발생기(70)는 인에이블 신호(EN')의 활성화 기간내에서 교정 클럭신호(CCLK)에 응답하여 전압 제어신호(CON')를 가변하고 설정한다. 전압 발생기(72)는 전압 제어신호(CON')에 응답하여 병직렬 변환기들(10-1 ~ 10-m)로 인가되는 전압을 가변하여 전압(VDD')을 발생한다.
도15에 나타낸 본 발명의 메모리 시스템은 인에이블 신호(EN)에 응답하여 제어신호(CON)를 가변하면서 출력 드라이버들(16-1' ~ 16-n')의 전류 구동 능력을 최적화하기 위한 구동 제어신호(CON)를 설정하고, 인에이블 신호(EN')에 응답하여 제어신호(CON')를 가변하면서 병직렬 변환기들(12-1' ~ 12-n')로 인가되는 전압을 최적화하기 위한 전압 제어신호(CON')를 설정한다. 여기에서, 최적의 전류 구동 능력이라 함은 반도체 메모리 장치(100")로부터 메모리 시스템(200")으로 전송되는 데이터가 에러없이 전송될 수 있도록 하기 위한 출력 드라이버들(16-1' ~ 16-n')의 최소의 전류 구동 능력을 말하며, 최적의 전압이라 함은 반도체 메모리 장치(100")로부터 메모리 시스템(200")으로 전송되는 데이터가 에러없이 전송될 수 있도록 하기 위한 병직렬 변환기들(12-1' ~ 12-n')의 최소의 전압을 말한다.
도15에 나타낸 실시예의 메모리 시스템은 출력 드라이버들(16-1' ~ 16-n')의 전류 구동 능력을 조절함에 의해서 전력 소모를 감소함은 물론 병직렬 변환기들(12-1' ~ 12-n')로 인가되는 전압을 조절함에 의해서 추가적인 전력 소모를 감소하는 것이 가능하다.
도16a는 도15에 나타낸 전압 발생기의 일실시예의 구성을 나타내는 것으로, 기준전압 가변기(92), 비교기(COM), 및 드라이버(PD)로 구성되고, 기준전압 가변기(92)는 저항들(R3, R41 ~ R4m) 및 NMOS트랜지스터들(N4-1 ~ N4-m)로 구성되고, 드라이버(PD)는 PMOS트랜지스터로 구성되어 있다.
도16a에 나타낸 전압 발생기의 동작을 설명하면 다음과 같다.
비교기(COM)는 가변 기준전압(VREF)과 내부 전원전압(IVDD)사이의 전압 차를 감지하여 내부 전원전압(IVDD)의 레벨이 가변 기준전압(VREF)의 레벨보다 낮으면 구동 전압(dv)의 레벨을 낮추고, 내부 전원전압(IVDD)의 레벨이 가변 기준전압(VREF)의 레벨보다 높으면 구동 전압(dv)의 레벨을 높인다. 드라이버(PD)는 구동 전압(dv)의 레벨이 낮아지면 전류 공급량을 늘려 내부 전원전압(IVDD)의 레벨을 높이고, 구동 전압(dv)의 레벨이 높아지면 전류 공급량을 줄여 내부 전원전압(IVDD)의 레벨을 낮춘다. 기준전압 가변기(92)는 외부 전원전압(EVDD), 내부 전원전압(IVDD), 또는 내부 기준전압 발생기(미도시)에 의해서 발생된 기준전압(VREF)을 입력하여 가변 기준전압(RVREF)을 발생한다. 기준전압 가변기(92)는 제어신호(CON;c1 ~ cm)를 가변함에 의해서 가변 기준전압(RVref)을 발생한다. 만일 제어신호(CON)에 응답하여 NMOS트랜지스터들(N4-1 ~ N4-m)이 모두 오프되고, 저항(R3)의 저항값이 r1이고 저항들(R41 ~ R4m)에 의한 저항값이 모두 r2로 동일하다고 가정하면, 가변 기준전압(RVref)은 (EVDD(IVDD, VREF)×(m×r2))/(r1 + m×r2)가 된다. 그리고, 만일 제어신호(CON)에 응답하여 NMOS트랜지스터들(N4-1 ~ N4-m)중의 하나의 NMOS트랜지스터만 오프되고, 다른 NMOS트랜지스터들이 모두 온되면 가변 기준전압(RVref)은 (EVDD(IVDD, VREF)×r2)/(r1 + r2)가 된다. 따라서, 온되는 NMOS트랜지스터들(N4-1 ~ N4-m)의 개수가 증가할수록 가변 기준전압(RVref)의 레벨은 증가하게 된다.
도16b는 도15에 나타낸 전압 발생기의 다른 실시예의 구성을 나타내는 것으로, 도16a의 기준전압 가변기(92)를 기준전압 가변기(92')로 대체하여 구성되고, 기준전압 가변기(92')는 저항들(R3, R41 ~ R4m) 및 PMOS트랜지스터들(P2-1 ~ P2-m) 로 구성되어 있다.
도16b에 나타낸 전압 발생기의 동작을 설명하면 다음과 같다.
비교기(COM) 및 드라이버(PD)는 도16a의 비교기(COM) 및 드라이버(PD)와 동일한 동작을 수행한다. 기준전압 가변기(92')는 도16a의 기준전압 가변기(92)와 마찬가지로 외부 전원전압(EVDD), 내부 전원전압(IVDD), 또는 내부 기준전압 발생기(미도시)에 의해서 발생된 기준전압(VREF)을 입력하여 가변 기준전압(RVREF)을 발생한다. 기준전압 가변기(92')는 제어신호(CON;c1 ~ cm)를 가변함에 의해서 가변 기준전압(RVref)을 발생한다. 만일 제어신호(CON)에 응답하여 PMOS트랜지스터들(P2-1 ~ P2-m)이 모두 오프되고, 저항(R3)의 저항값이 r1이고 저항들(R41 ~ R4m)에 의한 저항값이 모두 r2로 동일하다고 가정하면, 가변 기준전압(RVref)은 (EVDD(IVDD, VREF)×(m×r2))/(r1 + m×r2)가 된다. 그리고, 만일 제어신호(CON)에 응답하여 PMOS트랜지스터들(P2-1 ~ P2-m)중의 하나의 PMOS트랜지스터만 오프되고, 다른 PMOS트랜지스터들이 모두 온되면 가변 기준전압(RVref)은 (EVDD(IVDD, VREF)×r2)/(r1 + r2)가 된다. 따라서, 온되는 PMOS트랜지스터들(P2-1 ~ P2-m)의 개수가 증가할수록 가변 기준전압(RVref)의 레벨은 증가하게 된다.
도16a, b에 나타낸 전압 발생기에 의해서 가변 기준전압(RVref)의 레벨이 증가하게 되면 내부 전원전압(IVDD)의 레벨이 높아지게 되고, 이에 따라 전력 소모가 커지게 된다. 반면에, 가변 기준전압(RVref)의 레벨이 감소하게 되면 내부 전원전압(IVDD)의 레벨이 낮아지게 되고, 이에 따라 전력 소모가 줄어들게 된다.
도시하지는 않았지만, 도15의 전압 제어신호 발생기(70)는 도6 또는 도8에 나타낸 구동 제어신호 발생기(26)와 동일한 구성을 가지도록 구성될 수 있다. 단지 구동 인에이블 신호(EN)가 아닌 전압 인에이블 신호(EN')가 인가되도록 구성되고, 전압 발생기가 도16a와 같이 구성되는 경우에는 도6 또는 도8의 제어신호(CON)가 그대로 전압 제어신호(CON')로 인가되고, 전압 발생기가 도15b와 같이 구성되는 경우에는 도6 또는 도8의 제어신호(CON)를 반전한 신호가 전압 제어신호(CON')로 인가되도록 구성하면 된다. 그러면, 전압 제어신호 발생기(70)에 의해서 에러가 발생될 때까지 제어신호(CON)를 가변하고 에러가 발생되기 전의 교정 클럭신호(CCLK) 의 주기의 제어신호(CON)를 제어신호(CON')로 설정하거나, 에러가 발생된 때의 교정 클럭신호(CCLK)의 주기의 제어신호(CON)를 제어신호(CON')로 설정한다. 따라서, 병직렬 변환기들(12-1' ~ 12-n')로 인가되는 전압을 최소로 하는 것이 가능하고, 이에 따라 병직렬 변환기들(12-1' ~ 12-n')에서 소모되는 전력을 최소화할 수 있다.
도17은 본 발명의 메모리 시스템의 또 다른 실시예의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100"') 및 메모리 제어부(200"')로 구성되고, 반도체 메모리 장치(100"')과 메모리 제어부(200"')사이에 데이터를 송수신하는 경우의 구성을 나타내는 것이다. 도17의 반도체 메모리 장치(100"')는 도15의 메모리 시스템의 반도체 메모리 장치(100")에 메모리 제어부(200")의 입력 드라이버들(34-1 ~ 34-n), 직병렬 변환기들(32-1 ~ 32-n), 에러 검출기들(38-1 ~ 38-n), 에러 신호 발생기(40), 출력 드라이버(42), 및 데이터 입력부(30')를 추가하여 구성되고, 메모리 제어부(200"')는 도15의 메모리 제어부(200")에 반도체 메모리 장치(100")의 데 이터 출력부(10), 에러 검출 코드 발생기(20-1 ~ 20-n), 병직렬 변환기들(12-1' ~ 12-n'), 출력 드라이버들(16-1' ~ 16-n'), 입력 드라이버(22), 제어기(24'), 구동 제어신호 발생기(26), 전압 제어신호 발생기(70), 전압 발생기(72)를 추가하여 구성되어 있다.
도17에 나타낸 블록들 각각의 기능은 상술한 도2 및 도15의 블록들 각각의 기능 설명을 참고로 하면 쉽게 이해될 것이므로, 여기에서는 생략하기로 한다.
그리고, 블록들 각각의 실시예의 구성은 상술한 도2의 실시예의 구성을 적용하는 것이 가능하다.
도시하지는 않았지만, 다른 실시예로서, 도17의 메모리 시스템의 구성에서 전압 제어신호 발생기 및 전압 발생기를 제외하고 구성하는 것도 가능하다.
도17의 실시예의 본 발명의 메모리 시스템은 반도체 메모리 장치 및 메모리 제어부의 모든 핀들이 데이터 입력을 위한 입력 핀과 데이터 출력을 위한 출력 핀으로 분리되어 데이터를 전송하는 구성을 나타내었으나, 모든 핀들 각각이 데이터 입력 및 출력을 위한 입출력 핀으로 사용되어 데이터를 전송하는 구성을 가져도 된다.
상술한 실시예들의 본 발명의 메모리 시스템은 반도체 메모리 장치와 메모리 제어부사이에 차동 데이터를 송수신하는 것을 나타내었으나, 차동 데이터가 아닌 단일 데이터를 송수신하는 경우에도 적용이 가능하다.
또한, 상술한 실시예들의 메모리 시스템은 반도체 메모리 장치와 메모리 제어부사이에 데이터를 송수신하는 경우의 구성을 나타내었으나, 반도체 메모리 장치 와 반도체 메모리 장치사이에 데이터를 송수신하는 경우에도 적용이 가능하다. 더 나아가서, 본 발명의 데이터 송수신 방법은 모든 장치(칩)들사이에 데이터 송수신이 이루어진다면 적용이 가능하다.
그리고, 상술한 실시예들의 메모리 시스템은 반도체 메모리 장치의 출력 드라이버들의 전류 구동 능력을 동일하게 가변하는 경우의 구성을 나타내었으나, 출력 드라이버들의 전류 구동 능력을 각각 또는 그룹별로 다르게 가변하도록 구성할 수도 있다. 이 경우에, 출력 드라이버들 각각 또는 그룹별의 전류 구동 능력을 가변하기 위하여 제어기 및 구동 제어신호 발생기를 각각 또는 그룹별로 구비하도록 구성하면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 외부로부터 인가되는 에러 신호를 이용하여 출력 드라이버들의 전류 구동 능력을 에러없이 데이터를 전송할 수 있는 최소의 전류 구동 능력을 가지도록 가변함으로써 전력 소모를 최소화할 수 있다. 또한, 병직렬 변환기들의 전압을 에러없이 데이터를 전송할 수 있는 최소의 전압을 가지도록 가변함으로써 전력 소모를 최소화할 수 있다.
본 발명의 메모리 시스템은 반도체 메모리 장치와 메모리 제어부사이 또는 반도체 메모리 장치들사이에 데이터를 송수신하는 경우에 송신 측에서 데이터에 에러 검출 코드를 추가하여 송신하고, 수신 측에서 데이터의 에러 유무를 검출하여 에러 신호를 송신 측으로 전송하면, 송신 측에서 출력 드라이버들의 전류 구동 능력 및/또는 병직렬 변환기의 전압을 가변하여 에러없이 데이터를 전송할 수 있는 최소의 전류 구동 능력 및/또는 전압을 가지도록 하여 전력 소모를 최소화할 수 있다.
본 발명의 데이터 송수신 시스템은 송신 장치에서 소모되는 전력을 최소화할 수 있다.

Claims (75)

  1. 내부에서 발생되는 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 에러 검출 코드 발생부;
    상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 병직렬 변환부;
    구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 출력 드라이버; 및
    상기 구동 제어신호를 가변하고 외부로부터 인가되는 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    직렬로 입력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 입력 드라이버;
    상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 직병렬 변환부; 및
    상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 에러 신호를 발생하는 에러 검출부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 에러 검출 코드 발생부 및 에러 검출부는
    순환 리던던시 코드 방식에 의해서 상기 에러 검출 코드 및 에러 신호를 발생하며,
    상기 에러 검출 코드 발생부는 상기 병렬 출력 데이터를 에러 검출 코드 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 검출 코드로 발생하기 위한 제1배타 논리합 게이트들을 구비하며,
    상기 에러 검출부는 상기 병렬 입력 데이터를 에러 검출 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 신호로 발생하기 제2배타 논리합 게이트들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 에러 신호를 입력하여 입력 에러 신호를 발생하는 입력 드라이버를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어부는
    상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기; 및
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태 로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어기는
    주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 교정 클럭신호 발생기는
    상기 인에이블 신호에 응답하여 셋되고 상기 교정 클럭신호에 응답하여 제1신호를 가변하는 제1레지스터;
    상기 교정 클럭신호에 응답하여 상기 제1신호를 상기 교정 클럭신호의 1클럭 사이클만큼 지연한 신호를 저장하여 제2신호를 발생하는 제2레지스터; 및
    상기 인에이블 신호의 활성화 기간에 응답하여 상기 제1신호를 선택하여 상기 구동 제어신호로 발생하고, 상기 인에이블 신호가 비활성화되면 상기 제2신호를 선택하여 상기 구동 제어신호로 발생하는 선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 제어부는
    상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기; 및
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 상기 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제어기는
    주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 교정 클럭신호 발생기는
    상기 인에이블 신호에 응답하여 리셋되고 상기 교정 클럭신호에 응답하여 제1신호를 가변하는 제1레지스터;
    상기 교정 클럭신호에 응답하여 상기 제1신호를 저장하여 제2신호를 발생하는 제2레지스터; 및
    상기 인에이블 신호의 활성화 기간에 응답하여 상기 제1신호를 선택하여 상기 구동 제어신호로 발생하고, 상기 인에이블 신호가 비활성화되면 상기 제2신호를 선택하여 상기 구동 제어신호로 발생하는 선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제4항에 있어서, 상기 제어부는
    상기 전압 제어신호를 가변하고, 상기 에러 신호의 변화를 검출하여 상기 전압 제어신호를 추가적으로 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 반도체 메모리 장치는
    상기 전압 제어신호에 응답하여 상기 병직렬 변환기로 인가되는 전압을 가변하는 전압 발생기를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제어부는
    제1인에이블 신호와 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기;
    상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기; 및
    상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징 으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제어기는
    주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 인에이블 신호 발생기는
    주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 교정 클럭신호 발생기는
    상기 제1 또는 제2인에이블 신호에 응답하여 셋되고 상기 교정 클럭신호에 응답하여 제1신호를 가변하는 제1레지스터;
    상기 교정 클럭신호에 응답하여 상기 제1신호를 상기 교정 클럭신호의 1클럭 사이클만큼 지연한 신호를 저장하여 제2신호를 발생하는 제2레지스터; 및
    상기 제1 또는 제2인에이블 신호의 활성화 기간에 응답하여 상기 제1신호를 선택하여 상기 구동 또는 전압 제어신호로 발생하고, 상기 제1 또는 제2인에이블 신호가 비활성화되면 상기 제2신호를 선택하여 상기 구동 또는 전압 제어신호로 발생하는 선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제16항에 있어서, 상기 제어부는
    상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기; 및
    상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기; 및
    상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내기 때의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 제어기는
    주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 인에이블 신호 발생기는
    주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제24항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 교정 클럭신호 발생기는
    상기 제1 또는 제2인에이블 신호에 응답하여 리셋되고 상기 교정 클럭신호에 응답하여 제1신호를 가변하는 제1레지스터;
    상기 교정 클럭신호에 응답하여 상기 제1신호를 저장하여 제2신호를 발생하는 제2레지스터; 및
    상기 제1 또는 제2인에이블 신호의 활성화 기간에 응답하여 상기 제1신호를 선택하여 상기 구동 또는 전압 제어신호로 발생하고, 상기 제1 또는 제2인에이블 신호가 비활성화되면 상기 제2신호를 선택하여 상기 구동 또는 전압 제어신호로 발생하는 선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 내부에서 발생되는 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 제1에러 검출 코드 발생부,
    상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 제1병직렬 변환부,
    구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 제1출력 드라이버, 및
    상기 구동 제어신호를 가변하고 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제1제어부를 구비하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치로부터 직렬로 출력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 제1입력 드라이버,
    상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 제1 직병렬 변환부, 및
    상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 상기 에러 신호를 상기 반도체 메모리 장치로 출력하는 제1에러 검출부를 구비하는 메모리 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
  30. 제29항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 제어부로부터 직렬로 입력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 제2입력 드라이버;
    상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 제2직병렬 변환부; 및
    상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 상기 에러 신호를 상기 메모리 제어부로 출력하는 제2에러 검출부를 추가적으로 구비하고,
    상기 메모리 시스템은
    내부에서 발생된 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 제2에러 검출 코드 발생부,
    상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 제2병직렬 변환부,
    구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 제2출력 드라이버, 및
    상기 구동 제어신호를 가변하고 상기 반도체 메모리 장치로부터 출력되는 상 기 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제2제어부를 추가적으로 구비하는 것을 특징으로 하는 메모리 시스템.
  31. 제30항에 있어서, 상기 제1 및 제2에러 검출 코드 발생부 및 에러 검출부는
    순환 리던던시 코드 방식에 의해서 상기 에러 검출 코드 및 에러 신호를 발생하며,
    상기 제1 및 제2에러 검출 코드 발생부는 각각으로 입력되는 상기 병렬 출력 데이터를 에러 검출 코드 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 검출 코드로 발생하는 제1배타 논리합 게이트들을 구비하고,
    상기 제1 및 제2에러 검출부는 각각으로 입력되는 상기 병렬 입력 데이터를 상기 에러 검출 코드 다항식과 동일한 에러 검출 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 신호로 발생하는 제2배타 논리합 게이트들을 구비하는 것을 특징으로 하는 메모리 시스템.
  32. 제29항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 제어부로부터 출력되는 상기 에러 신호를 입력하여 입력 에러 신호를 발생하는 제1입력 드라이버를 추가적으로 구비하고,
    상기 메모리 제어부는
    상기 반도체 메모리 장치로부터 출력되는 상기 에러 신호를 입력하여 입력 에러 신호를 발생하는 제2입력 드라이버를 추가적으로 구비하는 것을 특징으로 하 는 메모리 시스템.
  33. 제32항에 있어서, 상기 제1 및 제2제어부 각각은
    상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기; 및
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  34. 제33항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제1 및 제2제어기로 인가되어 상기 제1 및 제2제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 메모리 시스템.
  35. 제34항에 있어서, 상기 제어기는
    주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화 를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  36. 제34항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  37. 제32항에 있어서, 상기 제1 및 제2제어부 각각은
    상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기; 및
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 상기 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  38. 제37항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제1 및 제2제어기로 인가되어 상기 제1 및 제2제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 메모리 시스템.
  39. 제38항에 있어서, 상기 제어기는
    주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  40. 제38항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  41. 제32항에 있어서, 상기 제1 및 제2제어부 각각은
    상기 전압 제어신호를 가변하고, 상기 에러 신호의 변화를 검출하여 상기 전압 제어신호를 추가적으로 설정하는 것을 특징으로 하는 메모리 시스템.
  42. 제41항에 있어서, 상기 반도체 메모리 장치 및 상기 메모리 시스템 각각은
    상기 전압 제어신호에 응답하여 상기 병직렬 변환기로 인가되는 전압을 가변하는 전압 발생기를 추가적으로 구비하는 것을 특징으로 하는 메모리 시스템.
  43. 제42항에 있어서, 상기 제1 및 제2제어부 각각은
    제1인에이블 신호와 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기;
    상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기; 및
    상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타 내기 전의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  44. 제43항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제1 및 제2제어기로 인가되어 상기 제1 및 제2제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 메모리 시스템.
  45. 제44항에 있어서, 상기 제어기는
    주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  46. 제45항에 있어서, 상기 인에이블 신호 발생기는
    주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 하는 메모리 시스템.
  47. 제44항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  48. 제42항에 있어서, 상기 제1 및 제2제어부 각각은
    상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기; 및
    상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기; 및
    상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내기 때의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  49. 제48항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 메모리 시스템.
  50. 제49항에 있어서, 상기 제어기는
    주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  51. 제50항에 있어서, 상기 인에이블 신호 발생기는
    주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 하는 메모리 시스템.
  52. 제49항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 메모리 시스템.
  53. 내부에서 발생된 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 에러 검출 코드 발생부,
    상기 병렬 출력 데이터 및 상기 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 병직렬 변환부,
    구동 제어신호에 응답하여 전류 구동 능력이 가변되어 상기 출력 데이터를 입력하여 데이터를 발생하는 출력 드라이버, 및
    상기 구동 제어신호를 가변하고 에러 신호의 변화를 검출하여 상기 구동 제어신호를 설정하는 제어부를 구비하는 데이터 송신 장치; 및
    상기 데이터 송신 장치로부터 직렬로 출력되는 에러 검출 코드를 포함하는 데이터를 입력하여 직렬 입력 데이터를 발생하는 입력 드라이버,
    상기 직렬 입력 데이터를 병렬로 변환하여 병렬 입력 데이터를 발생하는 직병렬 변환부, 및
    상기 병렬 입력 데이터를 입력하여 에러 유무를 검출하여 상기 에러 신호를 상기 데이터 송신 장치로 출력하는 에러 검출부를 구비하는 데이터 수신 장치를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  54. 제53항에 있어서, 상기 에러 검출 코드 발생부 및 에러 검출부는
    순환 리던던시 코드 방식에 의해서 상기 에러 검출 코드 및 에러 신호를 발생하며,
    상기 에러 검출 코드 발생부로 입력되는 상기 병렬 출력 데이터를 에러 검출 코드 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 검출 코드로 발생하는 제1배타 논리합 게이트들을 구비하고,
    상기 에러 검출부로 입력되는 상기 병렬 입력 데이터를 상기 에러 검출 코드 다항식과 동일한 에러 검출 다항식에 해당하는 데이터로 나눈 나머지를 상기 에러 신호로 발생하는 제2배타 논리합 게이트들을 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  55. 제54항에 있어서, 상기 데이터 송신 장치는
    상기 데이터 수신 장치로 출력되는 상기 에러 신호를 입력하여 입력 에러 신호를 발생하는 입력 드라이버를 추가적으로 구비하고,
    상기 데이터 수신 장치는
    상기 에러 신호를 입력하여 상기 데이터 송신 장치의 상기 입력 드라이버로 출력하는 출력 드라이버를 추가적으로 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  56. 제55항에 있어서, 상기 제어부는
    상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기; 및
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수 신 시스템.
  57. 제56항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 데이터 송수신 시스템.
  58. 제57항에 있어서, 상기 제어기는
    주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  59. 제57항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  60. 제55항에 있어서, 상기 제어부는
    상기 인에이블 신호를 활성화하고, 상기 인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 인에이블 신호를 비활성화하는 제어기; 및
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 상기 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  61. 제60항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 제어신호가 가변되어 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 데이터 송수신 시스템.
  62. 제61항에 있어서, 상기 제어기는
    주기적으로 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  63. 제61항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  64. 제55항에 있어서, 상기 제어부는
    상기 전압 제어신호를 가변하고, 상기 에러 신호의 변화를 검출하여 상기 전압 제어신호를 추가적으로 설정하는 것을 특징으로 하는 데이터 송수신 시스템.
  65. 제64항에 있어서, 상기 데이터 송신 장치는
    상기 전압 제어신호에 응답하여 상기 병직렬 변환기로 인가되는 전압을 가변하는 전압 발생기를 추가적으로 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  66. 제65항에 있어서, 상기 제어부는
    제1인에이블 신호와 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기;
    상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기; 및
    상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 없음을 나타내는 상태에서 상기 에러가 있음을 나타내는 상태로 변화되면 상기 에러가 있음을 나타내기 전의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  67. 제66항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 데이터 송수신 시스템.
  68. 제67항에 있어서, 상기 제어기는
    주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  69. 제68항에 있어서, 상기 인에이블 신호 발생기는
    주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 하는 데이터 송수신 시스템.
  70. 제67항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  71. 제65항에 있어서, 상기 제어부는
    상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 제1 또는 제2인에이블 신호의 활성화 기간내에서 상기 교정 클럭신호를 발생하고, 상기 입력 에러 신호의 변화에 응답하여 상기 제1 및 제2인에이블 신호를 비활성화하는 제어기; 및
    상기 제1인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 구동 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내는 때의 구동 제어신호를 상기 구동 제어신호로 설정하는 구동 제어신호 발생기; 및
    상기 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호에 응답하여 상기 전압 제어신호를 가변하고, 상기 입력 에러 신호가 에러가 있음을 나타내는 상태에서 상기 에러가 없음을 나타내는 상태로 변화되면 상기 에러가 없음을 나타내기 때의 전압 제어신호를 상기 전압 제어신호로 설정하는 전압 제어신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  72. 제71항에 있어서, 상기 교정 클럭신호의 주기는
    상기 교정 클럭신호에 응답하여 상기 구동 제어신호 및 상기 전압 제어신호가 가변되어 상기 병직렬 변환기 및 상기 출력 드라이버가 데이터를 출력하고 상기 데이터에 대한 에러 유무를 나타내는 상기 에러 신호가 상기 제어기로 인가되어 상기 제어기가 에러 신호의 변화를 감지할 수 있을 정도의 시간을 가지는 것을 특징으로 하는 데이터 송수신 시스템.
  73. 제72항에 있어서, 상기 제어기는
    주기적으로 상기 제1 및 제2인에이블 신호를 교대로 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1 및 인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
  74. 제73항에 있어서, 상기 인에이블 신호 발생기는
    주기적으로 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 것을 특징으로 하는 데이 터 송수신 시스템.
  75. 제72항에 있어서, 상기 제어기는
    상기 입력 에러 신호가 에러가 있음을 나타내면 상기 제1인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제1인에이블 신호를 비활성화하고, 상기 제1인에이블 신호의 비활성화를 검출하여 상기 제2인에이블 신호를 활성화하고, 상기 입력 에러 신호의 변화를 검출하여 상기 제2인에이블 신호를 비활성화하는 인에이블 신호 발생기; 및
    상기 제1 및 제2인에이블 신호의 활성화 기간내에 상기 교정 클럭신호를 발생하는 교정 클럭신호 발생기를 구비하는 것을 특징으로 하는 데이터 송수신 시스템.
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