KR100904483B1 - 병렬-직렬 변환회로 - Google Patents

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Abstract

본 발명은 출력되는 데이터의 출력 패턴을 인식하여 지터를 제거할 수 있는 병렬-직렬 변환회로에 관한 것으로서, 본 발명에 따른 병렬-직렬 변환회로는 다수의 클럭에 응답하여 병렬로 입력되는 다수의 데이터를 순차적으로 선택해 직렬 데이터를 출력하며, 구동력 제어신호에 응답하여 직렬 데이터의 구동력을 조절하는 병렬-직렬 변환부; 및 출력되는 상기 직렬 데이터가 일정구간 이상 동일한 논리레벨을 유지하다가 반대 논리레벨로 천이가 일어나는 경우, 상기 구동력 제어신호를 인에이블하는 데이터패턴 감지부를 포함한다.
지터, 데이터 패턴, 구동력

Description

병렬-직렬 변환회로{PARALLEL-SERIAL CONVERTER}
본 발명은 병렬-직렬 변환회로에 관한 것으로, 보다 상세하게는 데이터의 출력 패턴을 인식하여 지터를 제거할 수 있는 병렬-직렬 변환회로에 관한 것이다.
지터(jitter)란 어떤 신호에서 이상적인 시간위치에 있어야할 디지털 신호가 일정한 위치로 부터 시간적으로 편차를 가지며 나타나는 현상을 말한다. 그 이름이 의미하듯이 지터(jitter)는 신호가 흔들리거나 떨리는 것이라고 생각할 수 있다.
지터의 발생 원인은 크게 3가지로 분류할 수 있다. 첫째, 시스템 영향에 의한 지터이다. 이는 시스템이 속한 디지털, 아날로그 환경적 특성에 의해서 발생하는 지터로 크로스토크(crosstalk), 임피던스 미스매칭(impedance mismatch)등이 그 원인이다.
둘째, 데이터 자체에 의한 지터이다. 이는 데이터의 전송패턴과 밀접한 관계가 있다. 신호간 간섭(Intersymbol Interference(ISI)), 듀티비 왜곡(duty-cycle distortion)등이 그 원인이다.
셋째, 랜덤 노이즈(random noise) 현상에 의한 지터이다. 이는 임의로 발생하는 노이즈 소스에 의해 발생되며 열 잡음(thermal noise), 분홍색 잡음(pink noise) 등의 원인에 의해 발생된다. 이는 모든 디지털, 아날로그 시스템에서 발생된다.
도 1은 종래기술에 따른 4:1 병렬-직렬 변환회로이다.
제 1 선택부(101 내지 104)는 다수의 데이터(data0, data1, data2, data3) 중 하나를 입력받는 트랜지스터와 다수의 클럭(clkp0, clkp1, clkp2, clkp3)중 하나를 입력받는 트랜지스터가 직렬로 연결되어 있다. 제 1 선택부(101 내지 104)의 트랜지스터는 직렬로 연결되어 있기 때문에 제 1 선택부(101 내지 104)의 트랜지스터가 모두 턴온되어야 제 1 선택부(101 내지 104)는 A 노드를 로우레벨로 구동한다. 제 1 선택부(101 내지 104)는 다수의 클럭(clkp0, clkp1, clkp2, clkp3)의 하이레벨인 인에이블 구간에 A 노드를 로우레벨로 구동한다.
한편, 제 1 선택부(101 내지 104)는 다수의 데이터(data0, data1, data2, data3)를 입력받는데 엔모스 트랜지스터를 사용하여 다수의 데이터(data0, data1, data2, data3)의 논리레벨이 로우레벨인 경우 제 1 선택부(101 내지 104)의 엔모스 트랜지스터가 턴온되지 않는다. 이에 제 2 선택부(105 내지 108)를 구성하여 다수의 데이터(data0, data1, data2, data3)를 반전시켜 입력받는다.
제 2 선택부(105 내지 108)는 반전된 다수의 데이터(data0b, data1b, data2b, data3b) 중 하나를 입력받는 트랜지스터와 다수의 클럭(clkp0, clkp1, clkp2, clkp3)중 하나를 입력받는 트랜지스터가 직렬로 연결되어 있다. 따라서 제 1 선택부(101 내지 104)와 마찬가지로 제 2 선택부(105 내지 108)의 트랜지스터가 모두 턴온되어야 제 2 선택부(105 내지 108)는 B 노드를 로우레벨로 구동한다. 제 2 선택부(105 내지 108)는 다수의 클럭(clkp0, clkp1, clkp2, clkp3)의 하이레벨인 인에이블 구간에 B 노드를 로우레벨로 구동한다.
상기 언급한 바와 같이 다수의 데이터(data0, data1, data2, data3)가 로우레벨인 경우 반전된 다수의 데이터(data0b, data1b, data2b, data3b)는 하이레벨이므로 제 2 선택부(105 내지 108)의 엔모스 트랜지스터를 턴온시킨다.
반전부(109)는 A, B 노드의 논리레벨을 서로 다른 논리레벨로 구동한다. B 노드의 로우레벨에 응답해 반전부(109)의 피모스 트랜지스터는 턴온된다. 턴온된 반전부(109)의 피모스 트랜지스터는 전원전압(vdd)으로부터 로우레벨인 A 노드를 하이레벨로 구동한다.
즉, 반전부(109)는 제 2 선택부(105 내지 108)에 의해 선택되는 반전된 다수의 데이터(data0b, data1b, data2b, data3b)를 직렬 데이터로(out)서 출력하기 위해, 제 2 선택부(105 내지 108)에 의한 B 노드의 논리레벨에 응답하여 직렬 데이터(out)로서 출력될 A 노드의 논리레벨을 반대레벨로 구동한다.
정리하면 클럭(clkp0)에 의해 데이터(data0)가 선택되어 출력되고, 클럭(clkp1)에 의해 데이터(data1), 클럭(clkp2)에 의해 데이터(data2), 클럭(clkp3)에 의해 데이터(data3)가 선택되어 출력된다. 그리고 제 1 선택부(101 내지 104)의 구성상 다수의 데이터(data0, data1, data2, data3)가 로우레벨인 경우에는 다수의 데이터(data0, data1, data2, data3) 중 하나를 선택할 수 없으므로 제 2 선택 부(105 내지 108)에서 반전된 다수의 데이터(data0b, data1b, data2b, data3b)를 입력받는다.
인버터(111)는 A 노드의 논리레벨을 반전하여 직렬 데이터(out)로서 출력하여 직렬 데이터(out)가 다수의 데이터(data0, data1, data2, data3)의 논리레벨과 일치되도록 한다.
클럭의 주파수가 높아질수록 출력되는 데이터의 폭은 줄어들 수 밖에 없기 때문에 상기와 같이 동작하는 병렬-직렬 변환회로가 고주파 클럭에서 동작하는 경우 출력되는 데이터는 풀스윙을 하기 어렵다. 따라서 출력되는 데이터간에 편차가 발생하게 되며 이로 인해 지터가 발생한다.
특히, 데이터가 동일한 논리레벨이 연속되다가 반대 논리레벨로 천이하는 경우에는 풀스윙이 더욱 어렵고 지터가 심하게 발생하는 문제가 있다. 지터는 테이터의 타이밍 마진을 감소시켜 에러의 발생 확률을 높이는 등 시스템의 성능을 감소시킨다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 출력신호가 동일한 논리레벨로 출력되다가 반대의 논리레벨로 천이하는 경우 구동력을 증가시켜 스윙폭을 증가시킴으로써 지터를 감소시키는 병렬-직렬 변환회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 다수의 클럭에 응답하여 병렬로 입력되는 다수의 데이터를 순차적으로 선택해 직렬 데이터를 출력하며, 구동력 제어신호에 응답하여 직렬 데이터의 구동력을 조절하는 병렬-직렬 변환부; 및 출력되는 상기 직렬 데이터가 일정구간 이상 동일한 논리레벨을 유지하다가 반대 논리레벨로 천이가 일어나는 경우, 상기 구동력 제어신호를 인에이블하는 데이터패턴 감지부를 포함한다.
또한 상기 목적을 달성하기 위한 상기 데이터 패턴 감지부는 상기 일정구간 동안 출력되는 상기 직렬 데이터간의 논리레벨을 비교하고 비교결과를 출력하는 제 1 비교부; 및 상기 제 1 비교부의 비교결과를 상기 일정구간 다음에 출력될 직렬 데이터의 논리레벨과 비교하고, 상기 일정구간 동안 출력되는 상기 직렬 데이터와 논리레벨이 반대일 경우 상기 구동력 제어신호를 인에이블시켜 출력하는 제 2 비교부를 포함한다.
본 발명에 따르면, 출력신호가 동일한 논리레벨로 출력되다가 반대의 논리레벨로 천이하는 경우 구동력을 증가시켜 스윙폭을 증가시킴으로써 병렬-직렬 변환회로의 지터가 감소된다.
지터가 감소됨으로써 고주파 동작에서 보다 나은 동작 특성을 보인다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 병렬-직렬 변환회로의 블록도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 병렬-직렬 변환회로는 다수의 클럭(clkp_n)에 응답하여 병렬로 입력되는 다수의 데이터(data_n)를 순차적으로 선택해 직렬 데이터(out)를 출력하며, 구동력 제어신호(d_ne)에 응답하여 직렬 데이터(out)의 구동력을 조절하는 출력하는 병렬-직렬 변환부(203); 및 출력되는 직렬 데이터(out)가 일정구간 이상 동일한 논리레벨을 유지하다가 반대 논리레벨로 천이가 일어나는 경우, 구동력 제어신호(d_ne)를 인에이블하는 데이터패턴 감지부(201)를 포함한다.
병렬-직렬 변환부(203)는 도 1에서 처럼 병렬로 입력되는 다수의 데이터(data_n)를 다수의 클럭(clkp_n)을 이용하여 순차적으로 선택해 직렬로 출력한 다. 이때 상기 검토한 바와 같이 직렬 데이터(out)가 동일한 논리레벨로 연속되다가 반대레벨로 출력되는 경우 지터가 심하게 발생한다.
따라서 데이터패턴 감지부(201)는 직렬 데이터(out)가 동일한 논리레벨로 연속되다가 반대레벨로 천이하는 경우 이를 감지하여 인에이블된 구동력 제어신호(d_ne)를 출력한다. 인에이블된 구동력 제어신호(d_ne)는 상기의 경우 직렬 데이터(out) 출력시 구동력을 증가시켜 지터를 감소시킨다.
이 때 구동력 제어신호(d_ne)는 반대레벨의 직렬 데이터(out)가 천이하는 시점에만 인에이블되는 것이 아니라 반대레벨의 직렬 데이터(out)가 출력되는 동안 인에이블된다. 따라서, 최대한 스윙폭을 증가시킬 수 있으며 보다 효과적으로 스윙폭 제한에 의한 지터를 제거할 수 있다.
한편, 직렬 데이터(out)가 동일한 레벨로 연속되는 경우 출력되는 직렬 데이터(out)의 구동력을 증가시키면 지터가 증가될 수 있으므로 이 경우에 구동력 제어신호(d_ne)는 디스에이블 된다.
데이터패턴 감지부(203)는 이미 출력된 직렬 데이터(out)의 논리레벨을 미리 비교하고 비교결과를 저장하였다가 출력될 직렬 데이터(out)와 비교함으로써 데이터패턴을 감지한다. 구동력 제어신호(d_ne)는 병렬-직렬 변환부(203)로 입력되고 병렬-직렬 변환부(203)는 직렬 데이터(out)가 일정구간 이상 동일한 논리레벨을 유지하다가 반대레벨로 출력될 때 구동력을 증가시킴으로써 스윙폭을 증가시켜 반대레벨의 직렬 데이터(out)를 출력한다.
도 3은 도 2의데이터패턴 감지부(201)의 회로도로서 네 경로를 통해 다수의 데이터가 입력되는 4:1 병렬-직렬 변환회로에 대한 실시예이다.
도면에 도시된 바와 같이 데이터패턴 감지부(201)는, 상기 일정구간 동안 출력되는 직렬 데이터(out)간의 논리레벨을 비교하고 비교결과를 출력하는 제 1 비교부(301 내지 304); 및 제 1 비교부(301 내지 304)의 비교결과를 상기 일정구간 다음에 출력될 직렬 데이터(out)의 논리레벨과 비교하고, 상기 일정구간 동안 출력되는 직렬 데이터(out)와 논리레벨이 반대일 경우 구동력 제어신호(d0e, d1e, d2e, d3e)를 인에이블시켜 출력하는 제 2 비교부(305 내지 308)를 포함한다.
이 때 제 1 비교부(301 내지 304)는 상기 일정구간 동안 출력되는 직렬 데이터(out)간의 논리레벨을 비교한 비교결과를 상기 일정구간 다음에 출력될 상기 직렬 데이터(out)의 출력이 완료될 때까지 유지한다.
이하에서는 이해를 돕기위해 상기 일정구간이 직렬 데이터의 2 비트구간인 경우를 예로 들어 설명한다. 2 비트구간은 출력될 직렬 데이터(out) 바로 이전에 연속하여 출력된 두 개의 직렬 데이터(out)를 의미하며 상기 일정 구간은 데이터패턴 감지부(201)의 설계에 따라 다양하게 적용될 수 있다.
4:1 병렬-직렬 변환회로이고 2 비트 구간의 직렬 데이터(out)를 비교하므로 각각 네개씩의 제 1 비교부(301 내지 304) 및 제 2 비교부(305 내지 308)가 존재한다.
제 1 비교부(301 내지 304)는 연속하여 직렬 데이터(out)로서 출력될 두개의 데이터를 입력받아 동일한 논리레벨을 갖는 데이터인지 비교하는 익스클루시브 노어게이트(310 내지 313) 및 익스클루시브 노어게이트(310 내지 313)의 비교 결과(data0e, data1e, data2e, data3e)를 2 비트 구간 이후 출력될 데이터가 출력되는 동안 유지하는 플립플롭(314 내지 317)를 포함한다. 플립플롭(314 내지 317)을 사용하여 비교 결과(data0e)를 유지하고 있는 이유는 도 2에서 언급한 것처럼 상기 2 비트 구간이후 출력될 데이터가 직렬 데이터(out)로서 출력되는 동안 구동력 제어신호(d0e, d1e, d2e, d3e)를 인에이블 시켜주기 위함이다.
이해를 돕기위해 직렬 데이터(out)가 2비트 구간 동일한 레벨로 출력되다가 반대레벨로 출력되는 경우를 예를 들어 설명한다. 제 1 비교부(301)에서 연속하여 직렬 데이터(out)로서 출력될 두개의 데이터(data2, data3)가 동일하다면 익스클루시브 노어게이트(310)의 비교결과는 하이레벨 신호이다. 플립플롭(312)은 클럭(clkp2)의 라이징 에지에 비교결과를 트리거하여 클럭의 다음 라이징에지까지 비교결과를 출력한다.
후술할 병렬-직렬 변환부(203)에서 역시 도 1 에서처럼 클럭(clkp0)에 의해 데이터(data0)가 선택되어 출력되고, 클럭(clkp1)에 의해 데이터(data1), 클럭(clkp2)에 의해 데이터(data2), 클럭(clkp3)에 의해 데이터(data3)가 선택되어 출력되기 때문에 클럭(clkp2)가 사용된다. 클럭(clkp3)가 사용될 수도 있다. 이는 병렬-직렬 변환회로의 전체적인 동작을 도시한 도 4의 타이밍 다이어그램을 보면 알 수 있는데 도 4의 설명은 후술한다.
제 1 비교부(301)의 비교결과(data0e)는 제 2 비교부(305)로 입력된다. 제2 비교부(305 내지 308)는 직렬 데이터(out)로서 출력될 두개의 데이터중의 하나와 상기 2 비트 구간 이후 출력될 데이터를 비교하는 익스클루시브 오어게이트(318 내지 321) 및 익스클루시브 오어게이트(318 내지 321)의 비교결과(cmp0, cmp1, cmp2, cmp3)와 제 1 비교부(301 내지 304))의 비교결과(data0e, data1e, data2e, data3e)를 비교하는 낸드게이트(322 내지 325)를 포함한다.
상기 언급한 예로 다시 설명하면, 2 비트 구간이후 출력될 데이터(data0)가 직렬 데이터(out)로서 출력될 두개의 데이터(data2, data3)와 논리레벨이 다르면 익스클루시브 오어게이트(314)의 비교결과(cmp0)는 하이레벨 신호이다. 제 1 비교부(301)의 비교결과(data0e)는 하이레벨이고 익스클루시브 오어게이트(314)의 비교결과(cmp0)도 하이레벨이므로 앤드게이트(316)의 출력신호인 구동력 제어신호(doe)는 하이레벨이 된다. 즉, 상기 예로 든 경우에서 데이터패턴 감지부(201)는 하이레벨로 인에이블되는 구동력 제어신호(d0e)를 출력한다.
만일, 2 비트 구간이후 출력될 데이터(data0)가 직렬 데이터(out)로서 출력될 두개의 데이터(data2, data3)와 논리레벨이 동일하면 익스클루시브 오어게이트(314)의 비교결과(cmp0)는 로우레벨 신호이다. 따라서 앤드게이트(316)에 의해 구동력 제어신호(d0e)는 로우레벨로 디스에이블 된다.
또한 출력될 두개의 데이터(data2, data3)의 논리레벨이 다르면 제 1 비교부(301)의 비교결과(data0e)가 로우레벨이므로 앤드게이트(316)에 의해 구동력 제어신호(d0e)는 로우레벨로 디스에이블 된다.
다른 제 1 비교부(302, 303, 304) 및 제 2 비교부(306, 307, 308) 역시 제 1 비교부(301)와 제 2 비교부(305)와 구성이 동일하고 동작원리 또한 동일하다.
한편, 데이터패턴 감지부(201)에서 출력되는 구동력 제어신호(d0e, d1e, d2e, d3e)의 인에이블 구간의 폭은 후술할 병렬-직렬 변환부(203)의 구성에 따라 달라질 수 있다. 이는 도 5에서 병렬-직렬 변환부(203)에 대해 설명할 때 보다 자세히 설명한다.
도 4는 본 발명의 전체동작을 도시한 타이밍 다이어그램이다.
도 4에서 점선은 각 신호의 반전된 레벨로서 이해를 돕기위한 것이다.
도 4는 도 3에서 예를 들었던 직렬 데이터(out)로서 출력될 두개의 데이터(data2, data3)와 논리레벨이 동일한 경우를 도시하고 있다. 제 1 비교부(301)에서 클럭(clkp2)의 라이징 에지에 직렬 데이터(out)로서 출력될 두개의 데이터(data2, data3)의 논리레벨이 항상 동일하다. 따라서 제 1 비교부(301)의 비교결과(data0)는 항상 하이레벨 신호이다.
제 2 비교부(305)에서 2 비트 구간이후 출력될 데이터(data0)가 직렬 데이터(out)로서 출력될 두개의 데이터(data2, data3)와 논리레벨이 다르다. 따라서 익스클루시브 오어게이트(314)의 비교결과(cmp0)는 하이레벨이고 앤드게이트(322)에 의해 구동력 제어신호(d0e)는 하이레벨로 인에이블 된다.
이 때 인에이블된 구동력 제어신호(d0e)는 2 비트 구간이후 출력될 데이터(data0)가 직렬 데이터(out)로서 출력될 때 까지 유지된다.
나머지 제 1 비교부(302, 303, 304)의 비교결과(data1, data2, data3)는 모두 로우레벨 신호이다. 이는 제 1 비교부(302, 303, 304)에 입력되는 데이터의 논 리레벨이 클럭(clkp0, clkp1, clkp3)의 라이징 에지에서 다르기 때문이다. 제 2 비교부(306, 307, 3008)의 앤드게이트(323, 324, 325)에 입력되는 제 1 비교부(302, 303, 304)의 비교결과(data1, data2, data3)가 로우레벨이므로 구동력 제어신호(d01, d02, d03)는 모두 로우레벨로 디스에이블된다.
도 3에서 언급한 바와 같이 제 1 비교부(301)의 플립플롭(314)에서 클럭(clkp3)가 사용될 수 있다. 도 4에서 도시된 바와 같이 클럭(clkp3)의 라이징 에지 구간 사이에서도 클럭(clkp0)에 의해 2 비트 구간 이후 출력될 데이터(data0)가 직렬 데이터(out)로서 출력될 수 있다. 따라서 클럭(clkp2)뿐만 아니라 클럭(clkp3)도 사용될 수 있다.
도 5는 도2의 병렬-직렬 변환부(203)의 제 1 실시예에 따른 회로도이다.
병렬-직렬 변환부(203)는 다수의 데이터(data0, data1, data2, data3) 중 하나를 입력받는 트랜지스터와 다수의 클럭(clkp0, clkp1, clkp2, clkp3) 중 하나를 입력받는 트랜지스터가 직렬로 구성되어 있으며, 다수의 데이터(data0, data1, data2, data3) 중 하나와 다수의 클럭(clkp0, clkp1, clkp2, clkp3) 중 하나에 동시에 응답하여 A노드를 각각 제 1 레벨로 구동하는 다수의 제 1 선택부(504 내지 507); 다수의 데이터(data0, data1, data2, data3)를 반전시킨 신호 중 하나를 입력받는 트랜지스터와 다수의 클럭(clkp0, clkp1, clkp2, clkp3) 중 하나를 입력받는 트랜지스터가 직렬로 구성되어 있으며, 다수의 데이터(data0, data1, data2, data3)를 반전시킨 신호 중 하나와 다수의 클럭(clkp0, clkp1, clkp2, clkp3) 중 하나에 동시에 응답하여 B노드를 각각 제 2 레벨로 구동하는 다수의 제 2 선택부(508 내지 511); 및 A, B노드의 논리레벨에 응답하여 A, B노드를 서로 다른 논리레벨로 구동하는 반전부(513) 를 포함하는 제 1 신호선택부(501) 및 제 1, 2 선택부(501 내지 511)의 두개의 트랜지스터 중 하나이상에 병렬로 연결되어 구동력 제어신호(d0e, d1e, d2e, d3e)에 응답하여 턴온되는 트랜지스터로 구성된 제 1 구동부(503)를 포함하여 구성된다.
제 1 신호 선택부(501)의 작동원리는 도 1의 병렬-직렬 변환회로의 작동 원리와 동일하다. 클럭(clkp0)의 인에이블 구간에 데이터(data0)가 선택되어 출력되고, 클럭(clkp1)에 의해 데이터(data1), 클럭(clkp2)에 의해 데이터(data2), 클럭(clkp3)에 의해 데이터(data3)가 선택되어 출력된다.
다수의 제 1 선택부(504 내지 507) 중 하나에서 다수의 데이터(data0, data1, data2, data3) 중 하나가 선택된 경우 A노드는 로우레벨로 구동된다. 다수의 제 2 선택부(508 내지 511) 중 하나에서 다수의 데이터(data0, data1, data2, data3) 중 하나가 선택된 경우 B노드 역시 로우레벨로 구동된다. B 노드의 로우레벨에 의해 반전부(513)의 피모스 트랜지스터는 턴온되며 A 노드는 하이레벨로 구동된다. A 노드의 논리레벨은 인버터(515)를 거쳐 직렬 데이터(out)로 출력된다.
제 1 구동부(503)는 구동력 제어신호(d0e, d1e, d2e, d3e)에 응답하여 다수의 제 1 선택부(504 내지 507)와 다수의 제 2 선택부(508 내지 511) 중 하나에서 다수의 데이터(data0, data1, data2, data3) 중 하나가 선택된 경우 구동부(503)의 트랜지스터가 턴온되어 선택된 제 1 선택부(504 내지 507) 또는 제 2 선택부(508 내지 511)에 병렬로 전류를 통과시키는 경로를 형성한다. 따라서 구동부(503)는 제 1 선택부(504 내지 507)와 제 2 선택부(508 내지 511)가 A 노드와 B 노드를 로우레벨로 구동시킬 때 구동력을 증가시킨다.
이 때 상기 언급한 바와 같이 구동력 제어신호(d0e, d1e, d2e, d3e)는 적어도 직렬 데이터(out)가 출력되는 동안 인에이블된다. 따라서 제 1 구동부(503)는 다수의 데이터(data0, data1, data2, data3) 중 하나가 선택되어 직렬 데이터(out)로서 출력되는 동안 경로를 형성한다.
제 1 선택부(504 내지 507)의 트랜지스터와 제 2 선택부(508 내지 511)의 트랜지스터는 직렬로 연결되어 있어서, 다수의 데이터(data0, data1, data2, data3) 입력시 다수의 클럭(clkp0, clkp1, clkp2, clkp3)의 인에이블 구간동안에만 A 노드와 B 노드를 로우레벨로 구동한다.
한편, 제 1 구동부(503)의 엔모스 트랜지스터는 각각 제 1 선택부(504 내지 507) 및 제 2 선택부(508 내지 511)를 구성하는 엔모스 트랜지스터에 병렬로 연결되거나 또는 각각의 제 1 선택부(504 내지 507) 및 제 2 선택부(508 내지 511)에 병렬로 연결되거나 또는 제 1 선택부(504 내지 507) 및 제 2 선택부(508 내지 511)에 하나씩 병렬로 연결될 수 있다. 이것은 도 3에서 언급한 바와 같이 구동력 제어신호(d0e, d1e, d2e, d3e)의 인에이블 구간의 폭과 관련된다.
도 3에 도시된 데이터패턴 감지부(201)에 의하면 구동력 제어신호(d0e, d1e, d2e, d3e)의 인에이블 구간의 폭은 제 1 비교부(301 내지 304)가 비교결과(cmp0, cmp1, cmp2, cmp3)를 출력하는 시점부터 시작된다. 이 경우 제 1 구동 부(503)의 엔모스 트랜지스터는 각각의 제 1, 2 선택부(504 내지 511) 또는 제 1, 2 선택부(504 내지 511)에 병렬로 연결될 수 없다. 구동력 제어신호(d0e, d1e, d2e, d3e)가 인에이블 되면 다수의 클럭(clkp0, clkp1, clkp2, clkp3)에 의해 선택되는 데이터의 종류에 관계없이 구동력 제어신호(d0e, d1e, d2e, d3e)의 구간폭에 대응하여 A, B 노드를 로우레벨로 구동하기 때문이다.
도 4의 타이밍 다이어그램으로 다시 설명하면, 구동력 제어신호(d0e)는 데이터(data0)가 직렬 데이터(out)로서 출력될 때 뿐만 아니라 다른 데이터(data2, data3)가 직렬 데이터(out)로서 출력될 때도 인에이블되어 있다. 따라서 구동력 제어신호(d0e)가 인에이블 되어 있는 구간에는 구동력 제어신호(d0e)가 A, B 노드를 로우레벨로 구동하기 때문에 원하는 데이터를 출력할 수 없다.
그러나 구동력 제어신호(d0e, d1e, d2e, d3e)의 구간폭이 다수의 클럭(clkp0, clkp1, clkp2, clkp3)의 인에이블 구간에 대응한다면 제 1 구동부(503)의 엔모스 트랜지스터는 상기 언급한 방법으로 모두 구성될 수 있다.
도 6은 도 2의 병렬-직렬 변환부(203)의 제 2 실시예에 따른 회로도이다.
병렬-직렬 변환부(203)는 구동력 제어신호(d0e, d1e, d2e, d3e)에 응답하여 구동력을 증가시켜 다수의 데이터(data0, data1, data2, data3)를 출력하는 제 2 구동부(603); 및 다수의 데이터(data0, data1, data2, data3)를 다수의 클럭(clkp0, clkp1, clkp2, clkp3)의 인에이블 구간동안 선택하여 직렬 데이터(out)를 출력하는 제 2 신호선택부(601)를 포함하여 구성된다.
제 2 신호 선택부(601)는 병렬로 입력되는 다수의 데이터(data0, data1, data2, data3)의 개수에 대응하는 패스게이트를 포함하여 구성될 수 있으며 상기 패스게이트는 다수의 데이터(data0, data1, data2, data3)를 다수의 클럭(clkp0, clkp1, clkp2, clkp3)의 인에이블 구간동안 선택하여 직렬 데이터(out)를 출력한다.
제 2 구동부(603)는 구동력 제어신호(d0e, d1e, d2e, d3e)에 응답하여 구동력을 증가시켜 다수의 데이터(data0, data1, data2, data3)를 출력한다. 도 7은 제 2 구동부(603)의 회로도로서, 도시된 바와 같이 제 2 구동부(603)는 구동력 제어신호(d0e, d1e, d2e, d3e)에 응답하여 턴온되는 트랜지스터의 개수 차이에 의해 구동력을 조절한다. 도 7에서는 DATA0를 입력받는 제 2 구동부(603)만을 도시하였고 나머지 제 2 구동부(603)의 구성도 동일하다.
구동력 제어신호(D0E)가 하이레벨로 인에이블시 구동력 제어신호(D0E)를 입력받는 엔모스 트랜지스터와 반전된 구동력 제어신호(D0EB)를 입력받는 피모스 트랜지스터는 모두 턴온되며 전류가 흐르는 경로를 증가되어 구동력이 증가된다. 구동력 제어신호(D0E)가 로우레벨로 디스에이블시 구동력 제어신호(D0E)를 입력받는 엔모스 트랜지스터와 반전된 구동력 제어신호(D0EB)를 입력받는 피모스 트랜지스터는 모두 턴오프되며 전류가 흐르는 경로를 감소되어 구동력이 감소된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변 형이 가능함은 물론이다.
도 1은 종래기술에 따른 4:1 병렬-직렬 변환회로,
도 2는 본 발명의 일실시예에 따른 병렬-직렬 변환회로의 블록도,
도 3은 도 2의 데이터패턴 감지부의 회로도,
도 4는 본 발명의 전체동작을 도시한 타이밍 다이어그램,
도 5는 도2의 병렬-직렬 변환부의 제 1 실시예에 따른 회로도,
도 6은 도2의 병렬-직렬 변환부의 제 2 실시예에 따른 회로도,
도 7은 도6의 제 2 구동부의 회로도이다.

Claims (7)

  1. 다수의 클럭에 응답하여 병렬로 입력되는 다수의 데이터를 순차적으로 선택해 직렬 데이터를 출력하며, 구동력 제어신호에 응답하여 직렬 데이터의 구동력을 조절하는 병렬-직렬 변환부; 및
    출력되는 상기 직렬 데이터가 일정구간 이상 동일한 논리레벨을 유지하다가 반대 논리레벨로 천이가 일어나는 경우, 상기 구동력 제어신호를 인에이블하는 데이터패턴 감지부
    를 포함하는 병렬-직렬 변환회로.
  2. 제 1항에 있어서,
    상기 구동력 제어신호는
    적어도 반대 논리레벨의 상기 직렬 데이터가 출력되는 동안 인에이블되는
    병렬-직렬 변환회로.
  3. 제 1항에 있어서,
    상기 일정구간은
    2비트 구간인
    병렬-직렬 변환회로.
  4. 제 1항에 있어서,
    상기 데이터패턴 감지부는
    상기 일정구간 동안 출력되는 상기 직렬 데이터간의 논리레벨을 비교하고 비교결과를 출력하는 제 1 비교부; 및
    상기 제 1 비교부의 비교결과를 상기 일정구간 다음에 출력될 직렬 데이터의 논리레벨과 비교하고, 상기 일정구간 동안 출력되는 상기 직렬 데이터와 논리레벨이 반대일 경우 상기 구동력 제어신호를 인에이블시켜 출력하는 제 2 비교부
    를 포함하는 병렬-직렬 변환회로.
  5. 제 4항에 있어서,
    제 1 비교부는
    상기 비교결과를 상기 일정구간 다음에 출력될 상기 직렬 데이터의 출력이 완료될 때까지 유지하는
    병렬-직렬 변환회로.
  6. 제 1항에 있어서,
    상기 병렬-직렬 변환부는
    상기 다수의 데이터 중 하나를 입력받는 트랜지스터와 상기 다수의 클럭 중 하나를 입력받는 트랜지스터가 직렬로 구성되어 있으며, 상기 다수의 데이터 중 하나와 상기 다수의 클럭 중 하나에 동시에 응답하여 A노드를 각각 제 1 레벨로 구동하는 다수의 제 1 선택부;
    상기 다수의 데이터를 반전시킨 신호 중 하나를 입력받는 트랜지스터와 상기 다수의 클럭 중 하나를 입력받는 트랜지스터가 직렬로 구성되어 있으며, 상기 다수의 데이터를 반전시킨 신호 중 하나와 상기 다수의 클럭 중 하나에 동시에 응답하여 B노드를 각각 제 2 레벨로 구동하는 다수의 제 2 선택부;
    상기 A, B노드의 논리레벨에 응답하여 상기 A, B노드를 서로 다른 논리레벨로 구동하는 반전부
    를 포함하는 제 1 신호선택부; 및
    상기 제 1, 2 선택부의 두개의 트랜지스터 중 하나이상에 병렬로 연결되어 상기 구동력 제어신호에 응답하여 턴온되는 트랜지스터로 구성된 제 1 구동부
    를 포함하는 병렬-직렬 변환회로.
  7. 제 1항에 있어서,
    상기 병렬-직렬 변환부는
    상기 구동력 제어신호에 응답하여 구동력을 증가시켜 상기 다수의 데이터를 출력하는 제 2 구동부; 및
    상기 다수의 데이터를 상기 다수의 클럭의 인에이블 구간동안 선택하여 상기 직렬 데이터를 출력하는 제 2 신호선택부
    를 포함하는 병렬-직렬 변환회로.
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