KR101034967B1 - 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법 - Google Patents

반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법 Download PDF

Info

Publication number
KR101034967B1
KR101034967B1 KR1020090047836A KR20090047836A KR101034967B1 KR 101034967 B1 KR101034967 B1 KR 101034967B1 KR 1020090047836 A KR1020090047836 A KR 1020090047836A KR 20090047836 A KR20090047836 A KR 20090047836A KR 101034967 B1 KR101034967 B1 KR 101034967B1
Authority
KR
South Korea
Prior art keywords
data
register
register group
input
output
Prior art date
Application number
KR1020090047836A
Other languages
English (en)
Other versions
KR20100129078A (ko
Inventor
박진수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090047836A priority Critical patent/KR101034967B1/ko
Priority to JP2010122323A priority patent/JP2010277684A/ja
Priority to US12/790,092 priority patent/US8254203B2/en
Publication of KR20100129078A publication Critical patent/KR20100129078A/ko
Application granted granted Critical
Publication of KR101034967B1 publication Critical patent/KR101034967B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법에 관한 것으로, 순차적으로 입력되는 입력 데이터들을 입력받아 레지스터부로 출력하는 데이터 입력 제어부와, 컬럼 페일 정보에 따라 제어 신호를 출력하는 클럭 제어부와, 다수의 메모리 컬럼에 대응하는 다수의 레지스터 그룹을 포함하며, 상기 제어 신호에 응답하여 상기 입력 데이터들을 각각 저장하는 레지스터부, 및 상기 레지스터부에 저장된 출력 데이터들을 전송받아 입출력 패드로 출력하는 데이터 출력 제어부를 포함하는 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법을 개시한다.
리던던시, 컬럼, 레지스터, 캠셀

Description

반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법{Data input-output circuit in a semiconductor memory device and method of inputting data using the same and method of outputting data using the same}
본 발명은 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법에 관한 것으로, 데이터 입력 동작의 속도를 개선할 수 있는 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 웨이퍼 상태에서 테스트를 수행하여 불량이나 결함이 있는 셀, 워드 라인, 비트 라인, 컬럼 선택 등이 추출된다. 그리고, 리던던시 회로에 대해서도 동일한 테스트를 수행하여 결함이 있는 리던던시 회로를 추출 한다. 예를 들어, 반도체 메모리 소자는 노말 셀 어레이 중 임의의 셀이 어떠한 이유로 인하여 정상적인 동작을 수행할 수 없게 되는 경우에 여분으로 구비된 셀 어레이 중 임의의 셀이 노말 셀 어레이의 기능을 대신할 수 있도록 별도의 리던던시 셀 어레이를 구비하고 있다.
상술한 종래 기술에 따른 반도체 메모리 소자는 외부에서 데이터가 입력될 때, 데이터의 어드레스와 리던던시 어드레스를 서로 비교하여 데이터의 어드레스와 리던던시 어드레스가 일치할 경우 리던던시 셀 어레이를 선택하여 동작한다.
상술한 종래 기술에 따른 리던던시 동작은 어드레스 비교 동작이 필히 진행되어야 하므로, 데이터 입력 및 데이터 출력시 동작시간이 길어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 입력 데이터가 순차적으로 입력되는 경우 순차적으로 배열된 쉬프트 레지스터들을 이용하여 입력 데이터를 순차적으로 전송하며, 페일이 발생한 컬럼에 대응하는 쉬프트 레지스터는 데이터 저장을 스킵하고 다음 레지스터로 데이터를 전송함으로써, 리던던시 동작의 어드레스 비교 동작없이 빠르게 데이터를 입력할 수 있는 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법에 관한 것이다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 데이터 입출력 제어 회로는 순차적으로 입력되는 입력 데이터들을 입력받아 레지스터부로 출력하는 데이터 입력 제어부와, 컬럼 페일 정보에 따라 제어 신호를 출력하는 클럭 제어부와, 다수의 메모리 컬럼에 대응하는 다수의 레지스터 그룹을 포함하며, 상기 제어 신호에 응답하여 상기 입력 데이터들을 각각 저장하는 레지스터부, 및 상기 레지스터부에 저장된 출력 데이터들을 전송받아 입출력 패드로 출력하는 데이터 출력 제어부를 포함한다.
상기 다수의 레지스터 그룹 각각은 인접한 제1 레지스터 그룹으로부터 제1 데이터를 전송받아 저장하고, 이전에 저장된 제2 데이터를 인접한 제2 레지스터 그룹으로 출력한다.
상기 다수의 레지스터 그룹 중 페일 처리된 컬럼에 대응하는 레지스터 그룹은 인접한 레지스터 그룹 중 제1 레지스터 그룹으로부터 전송받은 제1 데이터를 인접한 제2 레지스터 그룹으로 전송시켜 저장한다.
상기 다수의 레지스터 그룹 중 정상 컬럼에 대응하는 레지스터 그룹은 상기 제어 신호에 응답하여 인접한 제1 레지스터 그룹으로부터 제1 데이터를 전송받아 저장하고, 이전에 저장된 제2 데이터를 인접한 제2 레지스터 그룹으로 출력한다.
상기 다수의 레지스터 그룹 중 페일 처리된 컬럼에 대응하는 레지스터 그룹은 상기 제어 신호에 응답하여 인접한 제1 레지스터 그룹으로부터 제1 데이터를 전송받아 인접한 제2 레지스터 그룹으로 전송하여 데이터 저장 동작을 스킵한다.
상기 다수의 레지스터 그룹 각각은 다수의 레지스터들을 포함한다.
상기 다수의 레지스터들 각각은 인접한 제1 레지스터 그룹으로부터 전송되는 데이터의 입력을 제어하는 제1 스위치와, 상기 제1 스위치를 통해 입력된 상기 데이터를 인접한 제2 레지스터 그룹으로의 출력을 제어하는 제2 스위치, 및 상기 데이터를 임시 저장하는 래치를 포함한다.
상기 클럭 제어부는 상기 다수의 레지스터 그룹에 각각 대응하는 다수의 클럭 제어기를 포함한다.
상기 다수의 클럭 제어기 각각은 상기 컬럼 페일 정보를 저장한 후, 이를 캠 데이터로 출력하는 캠 래치, 및 상기 캠 데이터와 클럭 신호 및 클럭 제어 신호에 응답하여 상기 제어 신호 중 제어 클럭 신호 및 반전 제어 클럭 신호를 출력하는 제어 클럭 발생부를 포함한다.
상기 제1 스위치는 상기 제어 클럭 신호에 응답하여 상기 데이터를 입력받고, 상기 제2 스위치는 상기 클럭 제어 신호에 응답하여 상기 데이터를 상기 래치에 저장한 후 상기 제2 레지스터 그룹으로 출력한다.
상기 다수의 클럭 제어기는 상기 다수의 레지스터 그룹 중 대응되는 레지스터 그룹이 페일 컬럼과 대응되는 레지스터 그룹일 경우, 상기 제어 클럭 신호 및 반전 제어 클럭 신호를 동시에 토글시켜 상기 데이터를 인접한 제2 레지스터 그룹으로 전송한다.
상기 다수의 클럭 제어기는 상기 다수의 레지스터 그룹 중 대응되는 레지스터 그룹이 정상 컬럼과 대응되는 레지스터 그룹일 경우, 상기 제어 클럭 신호 및 반전 제어 클럭 신호를 순차적으로 토글시켜 상기 데이터를 상기 래치에 저장한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 데이터 입력 방법은 제1 입력 데이터가 외부로 부터 입력되는 단계와, 상기 제1 입력 데이터를 제1 레지스터 그룹에 전송하여 저장하는 단계와, 제2 입력 데이터가 외부로 부터 입력되는 단계와, 상기 제1 레지스터 그룹에 저장된 상기 제1 입력 데이터를 상기 제1 레지스터 그룹과 인접한 제2 레지스터 그룹으로 전송하여 저장하는 단계, 및 상기 제2 입력 데이터를 상기 제1 레지스터 그룹에 저장하는 단계를 포함한다.
제3 입력 데이터가 외부로부터 입력되는 단계와, 상기 제2 레지스터 그룹에 저장된 상기 제1 입력 데이터를 상기 제2 레지스터 그룹과 인접한 제3 레지스터 그룹으로 전송하여 저장하는 단계, 상기 제1 레지스터 그룹에 저장된 상기 제2 입력 데이터를 상기 제2 레지스터 그룹으로 전송하여 저장하는 단계, 및 상기 제3 입력 데이터를 상기 제1 레지스터 그룹에 저장하는 단계를 더 포함한다.
상기 제1 내지 제3 레지스터 그룹은 각각 제1 내지 제3 메모리 컬럼에 대응한다.
상기 제1 내지 제3 레지스터 그룹 각각은 대응하는 메모리 컬럼이 페일 컬럼일 경우, 전송받은 입력 데이터를 바로 인접한 다음 레지스터 그룹으로 전송한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 데이터 출력 방법은 제 1 내지 제 N 레지스터 그룹에 출력 데이터가 각각 저장되는 단계와, 제 1 내지 제 N 레지스터 그룹에 각각 저장된 상기 출력 데이터들을 인접한 다음 레지스터 그룹으로 전송하고, 인접한 이전 레지스터 그룹으로부터 새로운 출력 데이터를 전송받는 단계, 및 상기 제 1 내지 제 N 레지스터 그룹 중 마지막 레지스터 그룹에 저장된 상기 출력 데이터를 외부로 출력하는 단계를 포함한다.
상기 제1 내지 제N 레지스터 그룹은 각각 제1 내지 제N 메모리 컬럼에 대응한다.
상기 제1 내지 제N 레지스터 그룹 각각은 대응하는 메모리 컬럼이 페일 컬럼일 경우, 전송받은 상기 새로운 출력력 데이터를 바로 상기 다음 레지스터 그룹으로 전송한다.
본 발명의 일실시 예에 따르면, 입력 데이터가 순차적으로 입력되는 경우 순차적으로 배열된 쉬프트 레지스터들을 이용하여 입력 데이터를 순차적으로 전송하며, 페일이 발생한 컬럼에 대응하는 쉬프트 레지스터는 데이터 저장을 스킵하고 다음 레지스터로 데이터를 전송함으로써, 리던던시 동작의 어드레스 비교 동작없이 빠르게 데이터를 입력할 수 있다. 또한 데이터 출력 동작시에도 페일이 발생한 컬럼은 스킵하여 출력 동작을 진행하여 데이터를 빠르게 출력할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 데이터 입출력 제어 회로를 나타내는 구성도이다.
도 1을 참조하면, 데이터 입출력 제어 회로는 데이터 입력 제어부(100), 클럭 제어부(200), 데이터 출력 제어부(300), 및 다수의 레지스터 그룹(RG<k:0>)을 포함한다.
데이터 입력 제어부(100)는 다수의 입력 패드(I/O<7:0>)를 통해 외부 데이터 를 입력받아 제1 레지스터 그룹(RG<0>)으로 전송한다.
클럭 제어부(200)는 클럭 신호(CLK)에 응답하여 다수의 레지스터 그룹(RG<k:0>) 각각에 제어 클럭 신호 및 반전 제어 클럭 신호(CLK<k:0>, CLKb<k:0>)를 출력한다. 클럭 제어부(200)는 다수의 레지스터 그룹(RG<k:0>)에 각각 대응하는 다수의 클럭 제어기(210 내지 240)를 포함한다. 다수의 클럭 제어기(210 내지 240) 각각은 캠 래치에 컬럼 어드레스에 따른 페일 정보가 저장되며, 페일 정보에 따라 제어 클럭 신호(CLK<k:0>, CLKb<k:0>)를 출력한다.
다수의 레지스터 그룹(RG<k:0>)은 데이터 입력 제어부(100)와 데이터 출력 제어부(300) 사이에 순차적으로 배열되며, 다수의 레지스터들(제1 내지 제7 레즈스터(reg0 내지 reg7))을 각각 포함한다. 다수의 레지스터 그룹(RG<k:0>)은 제어 클럭 신호(CLK<k:0>, CLKb<k:0>)에 응답하여 데이터 입력 제어부(100)으로 부터 전송된 입력 데이터를 인접한 레지스터 그룹으로 순차적으로 전송한다.
데이터 출력 동작시에는 제어 클럭 신호(CLK<k:0>, CLKb<k:0>)에 응답하여 각 레지스터에 저장된 출력 데이터를 인접한 레지스터 그룹으로 순차적으로 전송하는 방식으로 데이터 출력 제어부(300)로 전송한다.
상술한 다수의 레지스터 그룹(RG<k:0>)은 인접한 이전 레지스터 그룹으로 입력 데이터 또는 출력 데이터를 전송할 때, 해당 레지스터 그룹이 페일이 발생한 메모리 셀의 컬럼과 대응될 경우, 입력받은 데이터를 인접한 다음 레지스터 그룹으로 바로 전송한다. 즉, 일반적인 레지스터 그룹은 저장된 데이터를 다음 레지스터 그룹으로 전송한 후, 인접한 이전 레지스터 그룹으로부터 데이터를 전송받아 저장한 다. 반면, 페일이 발생한 메모리 셀의 컬럼과 대응되는 레지스터 그룹은 이전 레지스터 그룹으로 부터 전송받은 데이터를 바로 다음 레지스터로 전송한다. 즉, 페일이 발생한 메모리 셀의 컬럼과 대응되는 레지스터 그룹은 전송받은 데이터를 저장하지 않고 바로 다음 레지스터 그룹으로 전송한다.
데이터 출력 제어부(300)는 다수의 레지스터 그룹(RG<k:0>)를 통해 전송받은 출력 데이터를 다수의 입력 패드(I/O<7:0>)를 통해 외부로 출력한다.
도 2는 도 1의 다수의 레지스터 그룹의 제1 레지스터들을 설명하기 위한 회로도이다.
각 레지스터 그룹의 레지스터 구성은 서로 동일하므로, 제1 레지스터 그룹의 제1 레지스터(RG<0>_reg0)를 대표로 설명하도록 한다.
제1 레지스터(RG<0>_reg0)은 다수의 트랜지스터(NM1, NM2), 인버터(IV1), 래치(LAT)를 포함한다. 트랜지스터(NM1), 인버터(IV1), 및 트랜지스터(NM)는 입력단과 래치(LAT)의 입력 노드 사이에 직렬 연결된다. 트랜지스터(NM1)는 제어 클럭 신호(CLK<0>)에 응답하여 입력 노드를 통해 입력 되는 데이터를 인버터(IV1)로 전송한다. 트랜지스터(NM2)는 반전 제어 클럭 신호(CLKb<0>)에 응답하여 인버터(IV1)로 부터 전송되는 데이터를 래치(LAT)로 전송한다.
래치(LAT)에 저장된 데이터는 출력 노드(Q<0>)를 통해 인접한 제2 레지스터 그룹의 제1 레지스터(RG<1>_reg0)으로 출력된다.
상술한 것과 같이 다수의 레지스터 그룹의 제1 레지스터(reg0)들은 서로 직 렬 연결되며, 제어 클럭 신호(CLK<k:0>) 및 반전 제어 클럭 신호(CLKb<k:0>)에 응답하여 저장된 데이터를 인접한 다음 레지스터그룹의 제1 레지스터(reg0)로 전송한다.
도 3은 도 1의 클럭 제어기(210)의 상세 회로도이다.
다수의 클럭 제어기(210 내지 240)는 그 구성이 서로 동일하므로 클럭 제어기(210)을 일예로 설명하도록 한다.
클럭 제어기(210)는 캠 래치(211) 및 제어 클럭 발생부(212)를 포함한다.
캠 래치(211)는 캠셀에 저장된 데이터, 즉 클럭 제어기(210)와 대응하는 레지스터 그룹(RG<0>)에 대응하는 컬럼의 정상 또는 페일 데이터를 저장한다. 예를 들어 컬럼이 불량일 경우 캠 래치(211)의 출력 노드는 로우 레벨의 캠 데이터 신호(CAM)를 출력하고, 컬럼이 정상일 경우 하이 레벨의 캠 데이터 신호(CAM)를 출력한다.
제어 클럭 발생부(212)는 낸드 게이트(NAND) 및 앤드 개이트(AND1 및 AND2)를 포함한다.
낸드 게이트(NAND)는 캠 데이터(CAM)와 클럭 제어 신호(CLKCNTL)에 응답하여 조합 신호를 출력한다. 앤드 개이트(AND1)는 클럭 신호(CLK)와 클럭 제어 신호(CLKCNTL)에 응답하여 제어 클럭 신호(CLK<0>)를 출력한다. 앤드 개이트(AND2)는 낸드 게이트(NAND)의 출력 신호와 클럭 제어 신호(CLKCNTL)에 응답하여 반전 제어 클럭 신호(CLKb<0>)를 출력한다.
도 4는 도 3의 클럭 제어기에서 생성되는 신호들의 파형도이다.
A의 경우 정상 컬럼에 대응할 경우의 신호 파형도이며, B의 경우 페일 컬럼에 대응할 경우의 신호 파형도이다.
도 5는 본 발명의 일실시 예에 따른 데이터 입력 동작을 설명하기 위한 도면이다.
도 1 내지 도 5를 참조하여, 본 발명의 일실시 예에 따른 데이터 입력 동작을 설명하면 다음과 같다.
본 발명의 일실시 예에서는 도 5와 같이 제2 및 제6 레지스터 그룹(RG<1>, RG<5>)에 대응하는 컬럼이 페일이 발생한 컬럼이라고 가정하고 설명하도록 한다.
먼저 입력 패드(I/O<7:0>)를 통해 외부 데이터가 0 부터 7까지 순차적으로 입력된다.
먼저 제일 먼저 입력되는 입력 데이터(0)는 제1 레지스터 그룹(RG<0>)의 제1 레지스터(reg0)에 입력된다. 이를 좀더 상세하게 설명하면, 클럭 제어기(210)의 캠 래치(211)에서 출력되는 하이 레벨의 캠 데이터(CAM)와 클럭 신호(CLK) 및 클럭 제어 신호(CLKCNTL)에 응답하여 제어 클럭 신호(CLK<0>)가 먼저 토글된다. 이로 인하여 제1 레지스터(reg0)의 NMOS 트랜지스터(NM1)가 턴온되어 입력 데이터(0)를 전송받는다. 이 후, 반전 제어 클럭 신호(CLK<0>)가 한번 토글되어 NMOS 트랜지스터(NM2)가 턴온된다. 이로 인하여 입력 데이터(0)가 래치(LAT)에 저장된다. 이때, 제2 레지스터 그룹(RG<1>)의 제1 레지스터(reg0)의 NMOS 트랜지스터(NM1)는 턴오프상태이므로 데이터가 입력되는 것이 방지된다.
이 후, 입력 패드(I/O<7:0>)를 통해 입력 데이터(1)가 입력된다.
입력되는 입력 데이터(1)는 제1 레지스터 그룹(RG<0>)의 제1 레지스터(reg0)에 입력된다. 이는 상술한 입력 데이터(0)의 입력 방법과 동일하므로 이에 대한 설명은 생략하도록 한다.
제1 레지스터 그룹(RG<0>)의 제1 레지스터(reg0)에 입력 데이터(1)이 입력되어 저장되는 동안, 제2 레지스터 그룹(RG<1>)의 제1 레지스터(reg0)은 제1 레지스터 그룹(RG<0>)의 제1 레지스터(reg0)로 부터 입력 데이터(0)을 입력 받고 이를 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)로 전송한다. 이를 좀더 상세하게 설명하면, 클럭 제어기(220)의 캠 래치(211)에서 출력되는 로우 레벨의 캠 데이터(CAM)와 클럭 신호(CLK) 및 클럭 제어 신호(CLKCNTL)에 응답하여 제어 클럭 신호(CLK<0>)와 반전 제어 클럭 신호(CLK<0>)가 동시에 토글된다. 이때 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)도 제어 클럭 신호(CLK<0>)가 토글된다. 이로 인하여 제2 레지스터 그룹(RG<1>)의 제1 레지스터(reg0)에 입력된 입력 데이터(0)는 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)의 인버터(IV1)까지 전송된다. 이 후, 반전 제어 클럭 신호(CLK<0>)가 한번 토글되어 NMOS 트랜지스터(NM2)가 턴온된다. 이로 인하여 입력 데이터(0)가 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)의 래치(LAT)에 저장된다.
상술한 바와 같이 대응하는 컬럼이 페일인 레지스터 그룹의 경우 입력된 데 이터를 바로 다음 레지스터 그룹에 전송한다. 즉, 데이터 입력 동작시 대응하는 컬럼이 페일인 레지스터 그룹의 경우 입력 동작을 스킵하고 다음 레지스터 그룹에 데이터가 입력된다.
상술한 방법으로 순차적으로 입력되는 데이터를 다수의 레지스터 그룹(RG<k:0>)에 저장하게 되면, 대응하는 컬럼이 페일인 레지스터 그룹의 데이터 입력동작은 스킵하고 다음 레지스터 그룹에 데이터가 입력된다.
상술한 방법으로 순차적으로 입력되는 입력 데이터(0 내지 7)를 페일이 발생한 컬럼에 대응하는 레지스터그룹을 제외한 나머지 레지스터 그룹에 순차적으로 이동시켜 데이터를 입력할 수 있다.
도 6은 본 발명의 일실시 예에 따른 데이터 출력 동작을 설명하기 위한 도면이다.
도 1 내지 도 4 및 도 6을 참조하여, 본 발명의 일실시 예에 따른 데이터 출력 동작을 설명하면 다음과 같다.
본 발명의 일실시 예에서는 도 5와 같이 제2 및 제6 레지스터 그룹(RG<1>, RG<5>)에 대응하는 컬럼이 페일이 발생한 컬럼이라고 가정하고 설명하도록 한다.
상술한 데이터 입력 방법으로 저장된 출력 데이터(0 내지 7)를 순차적으로 출력한다. 즉, 데이터 출력 제어부(300)과 가장 인접한 레지스터 그룹(RG<k>)의 제1 레지스터(reg0)에 저장된 출력 데이터(0)는 데이터 출력 제어부(300)로 출력된다.
또한 레지스터 그룹(RG<k-1>)의 제1 레지스터(reg0)에 저장된 출력 데이터(1)는 레지스터 그룹(RG<k>)의 제1 레지스터(reg0)로 전송된다. 이를 상세하게 설명하면, 레지스터 그룹(RG<k>)과 연결된 클럭 제어기(240)의 캠 래치(211)에서 출력되는 하이 레벨의 캠 데이터(CAM)와 클럭 신호(CLK) 및 클럭 제어 신호(CLKCNTL)에 응답하여 제어 클럭 신호(CLK<0>)가 먼저 토글된다. 이로 인하여 레지스터 그룹(RG<k>)의 제1 레지스터(reg0)의 NMOS 트랜지스터(NM1)가 턴온되어 레지스터 그룹(RG<k-1>)의 제1 레지스터(reg0)에 저장된 출력 데이터(1)를 전송받는다. 이 후, 반전 제어 클럭 신호(CLK<0>)가 한번 토글되어 NMOS 트랜지스터(NM2)가 턴온된다. 이로 인하여 출력 데이터(1)가 래치(LAT)에 저장된다.
상술한 방법과 같이 정상 컬럼에 대응하는 레지스터 그룹은 이전 레지스터 그룹으로부터 출력 데이터를 전송받고, 저장하고 있던 출력 데이터는 다음 레지스터 그룹으로 전송하는 동작을 실시한다.
페일 컬럼에 대응하는 레지스터 그룹의 동작을 설명하면 다음과 같다. 제2 레지스터 그룹(RG<1>)의 제1 레지스터(reg0)은 제1 레지스터 그룹(RG<0>)의 제1 레지스터(reg0)로 부터 출력 데이터(7)을 입력 받고 이를 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)로 전송한다. 이를 좀더 상세하게 설명하면, 클럭 제어기(220)의 캠 래치(211)에서 출력되는 로우 레벨의 캠 데이터(CAM)와 클럭 신호(CLK) 및 클럭 제어 신호(CLKCNTL)에 응답하여 제어 클럭 신호(CLK<0>)와 반전 제어 클럭 신호(CLK<0>)가 동시에 토글된다. 이때 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)도 제어 클럭 신호(CLK<0>)가 토글된다. 이로 인하여 제2 레지스터 그룹(RG<1>)의 제1 레지스터(reg0)에 입력된 출력 데이터(7)는 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)의 인버터(IV1)까지 전송된다. 이 후, 반전 제어 클럭 신호(CLK<0>)가 한번 토글되어 NMOS 트랜지스터(NM2)가 턴온된다. 이로 인하여 출력 데이터(7)가 제3 레지스터 그룹(RG<2>)의 제1 레지스터(reg0)의 래치(LAT)에 저장된다.
상술한 바와 같이 대응하는 컬럼이 페일인 레지스터 그룹의 경우 입력된 데이터를 바로 다음 레지스터 그룹에 전송한다. 즉, 데이터 입력 동작시 대응하는 컬럼이 페일인 레지스터 그룹의 경우 입력 동작을 스킵하고 다음 레지스터 그룹에 데이터가 입력된다.
상술한 방법으로 순차적으로 출력되는 데이터를 다수의 레지스터 그룹(RG<k:0>)에 저장하게 되면, 대응하는 컬럼이 페일인 레지스터 그룹의 데이터 입력동작은 스킵하고 다음 레지스터 그룹에 데이터가 입력된다.
상술한 방법으로 순차적으로 출력되는 출력 데이터(0 내지 7)를 페일이 발생한 컬럼에 대응하는 레지스터 그룹을 제외한 나머지 레지스터 그룹에 순차적으로 이동시켜 데이터를 출력할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 데이터 입출력 제어 회로를 나타내는 구성도이다.
도 2는 도 1의 다수의 레지스터 그룹의 제1 레지스터들을 설명하기 위한 회로도이다.
도 3은 도 1의 클럭 제어기(210)의 상세 회로도이다.
도 4는 도 3의 클럭 제어기에서 생성되는 신호들의 파형도이다.
도 5는 본 발명의 일실시 예에 따른 데이터 입력 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시 예에 따른 데이터 출력 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 데이터 입력 제어 회로 200 : 클럭 제어부
300 : 데이터 출력 제어 회로 RG<k:0> : 레지스터 그룹

Claims (19)

  1. 순차적으로 입력되는 입력 데이터들을 입력받아 레지스터부로 출력하는 데이터 입력 제어부;
    컬럼 페일 정보에 따라 제어 신호를 출력하는 클럭 제어부;
    다수의 메모리 컬럼에 대응하는 다수의 레지스터 그룹을 포함하며, 상기 제어 신호에 응답하여 상기 입력 데이터들을 각각 저장하는 레지스터부; 및
    상기 레지스터부에 저장된 출력 데이터들을 전송받아 입출력 패드로 출력하는 데이터 출력 제어부를 포함하는 반도체 메모리 소자의 입출력 제어 회로.
  2. 제 1 항에 있어서,
    상기 다수의 레지스터 그룹 각각은 인접한 제1 레지스터 그룹으로부터 제1 데이터를 전송받아 저장하고, 이전에 저장된 제2 데이터를 인접한 제2 레지스터 그룹으로 출력하는 반도체 메모리 소자의 입출력 제어 회로.
  3. 제 1 항에 있어서,
    상기 다수의 레지스터 그룹 중 페일 처리된 컬럼에 대응하는 레지스터 그룹은 인접한 레지스터 그룹 중 제1 레지스터 그룹으로부터 전송받은 제1 데이터를 인 접한 제2 레지스터 그룹으로 전송시켜 저장시키는 반도체 메모리 소자의 입출력 제어 회로.
  4. 제 1 항에 있어서,
    상기 다수의 레지스터 그룹 중 정상 컬럼에 대응하는 레지스터 그룹은 상기 제어 신호에 응답하여 인접한 제1 레지스터 그룹으로부터 제1 데이터를 전송받아 저장하고, 이전에 저장된 제2 데이터를 인접한 제2 레지스터 그룹으로 출력하는 반도체 메모리 소자의 입출력 제어 회로.
  5. 제 1 항에 있어서,
    상기 다수의 레지스터 그룹 중 페일 처리된 컬럼에 대응하는 레지스터 그룹은 상기 제어 신호에 응답하여 인접한 제1 레지스터 그룹으로부터 제1 데이터를 전송받아 인접한 제2 레지스터 그룹으로 전송하여 데이터 저장 동작을 스킵하는 반도체 메모리 소자의 입출력 제어 회로.
  6. 제 1 항에 있어서,
    상기 다수의 레지스터 그룹 각각은 다수의 레지스터들을 포함하는 반도체 메 모리 소자의 입출력 제어 회로.
  7. 제 6 항에 있어서,
    상기 다수의 레지스터들 각각은 인접한 제1 레지스터 그룹으로부터 전송되는 데이터의 입력을 제어하는 제1 스위치;
    상기 제1 스위치를 통해 입력된 상기 데이터를 인접한 제2 레지스터 그룹으로의 출력을 제어하는 제2 스위치; 및
    상기 데이터를 임시 저장하는 래치를 포함하는 반도체 메모리 소자의 입출력 제어 회로.
  8. 제 7 항에 있어서,
    상기 클럭 제어부는 상기 다수의 레지스터 그룹에 각각 대응하는 다수의 클럭 제어기를 포함하는 반도체 메모리 소자의 입출력 제어 회로.
  9. 제 8 항에 있어서,
    상기 다수의 클럭 제어기 각각은 상기 컬럼 페일 정보를 저장한 후, 이를 캠 데이터로 출력하는 캠 래치; 및
    상기 캠 데이터와 클럭 신호 및 클럭 제어 신호에 응답하여 상기 제어 신호 중 제어 클럭 신호 및 반전 제어 클럭 신호를 출력하는 제어 클럭 발생부를 포함하는 반도체 메모리 소자의 입출력 제어 회로.
  10. 제 9 항에 있어서,
    상기 제1 스위치는 상기 제어 클럭 신호에 응답하여 상기 데이터를 입력받고, 상기 제2 스위치는 상기 클럭 제어 신호에 응답하여 상기 데이터를 상기 래치에 저장한 후 상기 제2 레지스터 그룹으로 출력하는 반도체 메모리 소자의 입출력 제어 회로.
  11. 제 9 항에 있어서,
    상기 다수의 클럭 제어기는 상기 다수의 레지스터 그룹 중 대응되는 레지스터 그룹이 페일 컬럼과 대응되는 레지스터 그룹일 경우, 상기 제어 클럭 신호 및 반전 제어 클럭 신호를 동시에 토글시켜 상기 데이터를 인접한 제2 레지스터 그룹으로 전송하는 반도체 메모리 소자의 입출력 제어 회로.
  12. 제 9 항에 있어서,
    상기 다수의 클럭 제어기는 상기 다수의 레지스터 그룹 중 대응되는 레지스터 그룹이 정상 컬럼과 대응되는 레지스터 그룹일 경우, 상기 제어 클럭 신호 및 반전 제어 클럭 신호를 순차적으로 토글시켜 상기 데이터를 상기 래치에 저장하는 반도체 메모리 소자의 입출력 제어 회로.
  13. 제1 입력 데이터가 입력되는 단계;
    상기 제1 입력 데이터를 제1 레지스터 그룹에 전송하여 저장하는 단계;
    제2 입력 데이터가 입력되는 단계;
    상기 제1 레지스터 그룹에 저장된 상기 제1 입력 데이터를 상기 제1 레지스터 그룹과 인접한 제2 레지스터 그룹으로 전송하여 저장하는 단계; 및
    상기 제2 입력 데이터를 상기 제1 레지스터 그룹에 저장하는 단계를 포함하며,
    상기 제1 레지스터 그룹 및 상기 제2 레지스터 그룹은 각각 제1 및 제2 메모리 컬럼에 대응하는 반도체 메모리 소자의 데이터 입력 방법.
  14. 제 13 항에 있어서,
    제3 입력 데이터가 입력되는 단계;
    상기 제2 레지스터 그룹에 저장된 상기 제1 입력 데이터를 상기 제2 레지스터 그룹과 인접한 제3 레지스터 그룹으로 전송하여 저장하는 단계; 및
    상기 제1 레지스터 그룹에 저장된 상기 제2 입력 데이터를 상기 제2 레지스터 그룹으로 전송하여 저장하는 단계; 및
    상기 제3 입력 데이터를 상기 제1 레지스터 그룹에 저장하는 단계를 더 포함하며,
    상기 제3 레지스터 그룹은 제3 메모리 컬럼에 대응하는 반도체 메모리 소자의 데이터 입력 방법.
  15. 삭제
  16. 제 15 항에 있어서,
    상기 제1 내지 제3 레지스터 그룹 각각은 대응하는 메모리 컬럼이 페일 컬럼일 경우, 전송받은 입력 데이터를 바로 인접한 다음 레지스터 그룹으로 전송하는 반도체 메모리 소자의 데이터 입력 방법.
  17. 제 1 내지 제 N 레지스터 그룹에 출력 데이터가 각각 저장되는 단계;
    제 1 내지 제 N 레지스터 그룹에 각각 저장된 상기 출력 데이터들을 인접한 다음 레지스터 그룹으로 전송하고, 인접한 이전 레지스터 그룹으로부터 새로운 출력 데이터를 전송받는 단계;
    상기 제 1 내지 제 N 레지스터 그룹 중 마지막 레지스터 그룹에 저장된 상기 출력 데이터를 외부로 출력하는 단계를 포함하며,
    상기 제1 내지 제N 레지스터 그룹은 각각 제1 내지 제N 메모리 컬럼에 대응하는 반도체 메모리 소자의 데이터 출력 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제1 내지 제N 레지스터 그룹 각각은 대응하는 메모리 컬럼이 페일 컬럼일 경우, 전송받은 상기 새로운 출력력 데이터를 바로 상기 다음 레지스터 그룹으로 전송하는 반도체 메모리 소자의 데이터 출력 방법.
KR1020090047836A 2009-05-29 2009-05-29 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법 KR101034967B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090047836A KR101034967B1 (ko) 2009-05-29 2009-05-29 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법
JP2010122323A JP2010277684A (ja) 2009-05-29 2010-05-28 半導体メモリ素子のアドレシング回路及びこれのアドレシング方法。
US12/790,092 US8254203B2 (en) 2009-05-29 2010-05-28 Addressing circuit of semiconductor memory device and addressing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090047836A KR101034967B1 (ko) 2009-05-29 2009-05-29 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법

Publications (2)

Publication Number Publication Date
KR20100129078A KR20100129078A (ko) 2010-12-08
KR101034967B1 true KR101034967B1 (ko) 2011-05-17

Family

ID=43220028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090047836A KR101034967B1 (ko) 2009-05-29 2009-05-29 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법

Country Status (3)

Country Link
US (1) US8254203B2 (ko)
JP (1) JP2010277684A (ko)
KR (1) KR101034967B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100958B1 (ko) * 2010-09-06 2011-12-29 주식회사 하이닉스반도체 불휘발성 메모리 장치
US9202569B2 (en) * 2011-08-12 2015-12-01 Micron Technology, Inc. Methods for providing redundancy and apparatuses
JP5622695B2 (ja) * 2011-09-22 2014-11-12 株式会社東芝 データ生成装置
US9431110B2 (en) * 2012-09-26 2016-08-30 Intel Corporation Column address decoding
US10210918B2 (en) 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US10090026B2 (en) 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10269397B2 (en) 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072823A (ko) * 2001-03-13 2002-09-19 창 우 문 풍력발전장치
KR200272823Y1 (ko) * 1996-07-19 2002-11-23 주식회사 하이닉스반도체 쉬프트레지스터

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751159B2 (en) * 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200272823Y1 (ko) * 1996-07-19 2002-11-23 주식회사 하이닉스반도체 쉬프트레지스터
KR20020072823A (ko) * 2001-03-13 2002-09-19 창 우 문 풍력발전장치

Also Published As

Publication number Publication date
US20100302828A1 (en) 2010-12-02
US8254203B2 (en) 2012-08-28
JP2010277684A (ja) 2010-12-09
KR20100129078A (ko) 2010-12-08

Similar Documents

Publication Publication Date Title
KR101034967B1 (ko) 반도체 메모리 소자의 데이터 입출력 제어 회로 및 이를 이용한 데이터 입출력 방법
US9418762B1 (en) Semiconductor memory device
JP5099674B2 (ja) 半導体集積回路
US10665316B2 (en) Memory device
US6331958B2 (en) Semiconductor memory device having data parallel/serial conversion function and capable of efficiently performing operational test
KR100578141B1 (ko) 읽기 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치
JP3661979B2 (ja) 出力ドライバを共有する並列ビットテスト回路とこれを用いた並列ビットテスト方法、及びその半導体メモリ装置
JP5601860B2 (ja) 半導体装置
JP4836435B2 (ja) 半導体メモリ装置およびこの装置のテストパターンデータ発生方法
US20070230079A1 (en) Semiconductor device
US20160307639A1 (en) Semiconductor device and method of driving the same
US7064571B2 (en) Multiple-select multiplexer circuit, semiconductor memory device including a multiplexer circuit and method of testing the semiconductor memory device
JP2009181627A (ja) 半導体記憶装置
KR100546345B1 (ko) Ｄｑ 인터리브드 데이터 액세스 테스트 방식에 따라동작하는 데이터 입출력 회로를 구비하는 반도체메모리장치 및 이의 데이터 입출력 방법
US7126864B2 (en) Memory device capable of changing data output mode
JP4540433B2 (ja) 入出力縮退回路
US9240246B2 (en) Semiconductor device having fuse circuit
US20080170451A1 (en) Method and circuit for setting test mode of semiconductor memory device
US6697285B2 (en) Semiconductor memory device
JP2005203064A (ja) 半導体記憶装置
US7212455B2 (en) Decoder of semiconductor memory device
US11115024B2 (en) Integrated circuit, test method for testing integrated circuit, and electronic device
US7649789B2 (en) Semiconductor memory device with various delay values
US20150380104A1 (en) Latch circuit and semiconductor device including the same
US20010014034A1 (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 4

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 9