TWI324772B - Semiconductor device and system having adaptive power function and method for controlling adaptive power - Google Patents

Description

1324772 22482pif 九、發明說明： 【發明所屬之技術領域】 本發明是有關於半導體元件，且特別是有關於一種具 有調適性功率功能的電路。 ' 【先前技術】 圖1繪示一種習知的半導體記憶元件的資料輸出介面 100及一種習知的記憶體控制器的資料輸入介面200<3如圖 • 所示，前述資料輸出介面100包括一個資料輸出部分1〇 用於接收由前述記憶體元件的記憶胞陣(未繪示)所輸出的 資料及將並列資料的k個位元分配至各個並列至串列轉換 器（parallel-to-serial converters，PSCs) 12-1 〜12-n。各個並 列至串列轉換器12將收到的並列資料轉換成差動式串列 資料 dol，dolB〜don，donB。 一時脈產生器14產生k個時脈訊號P1〜Pk，來計數 (clock)各個並列至串列轉換器12的資料的k個位元。這些 _時脈訊號P1〜Pk各有不同的相位，這些擁有不同相位的$ 脈訊號P1〜Pk可與由資料輸入介面2〇〇所傳送來的外部時 脈訊號同步化。前述並列至串列轉換器12根據接收到的時 脈訊號來執行並列至串列轉換操作。 前述資料輸出介面1()0包括多個輸出驅動器(畴ut dr·，OD) ’ 16-1〜16·η。各個輸出驅動$ 16對應一個並列 至串列轉換器12。更具體地，各個輪出驅動器16接收前 迷差動式串列資料並產生相關差動式輪出訊號⑽ D〇1B〜D〇n，D〇nB。接著，前述差動式輪出訊號就經由-， 5 1324772 22482pif 訊號發送媒體，例如是一匯流排，傳送至前述資料輸入介 面 200。 一個控制電路18輸出一個控制訊號CON至輸出驅動 器16，此訊號包括cl〜cm位元。各個輸出驅動器16的驅 動能力是響應前述控制訊號CON所建立。前述控制電路 18包括一保險絲結構用來設定前述控制訊號CON的每一 個cl〜cm位元。藉由切斷前述控制電路18的保險絲結構 裡個別的保險絲，來設定各個cl〜cm的位元的固定值。熟 習此技藝者應該知道’由於前述控制訊號CON是固定的， 所以刖述輸出訊號D01〜DOn的擺動寬度(swing width)及 分別對應的轉換訊號D01B〜DOnB的擺動寬度也是固定 的。換言之，前述輸出驅動器16的驅動能力也是被設為固 定的。各個cl〜cm位元的值是藉由設定前述控制電路18 的暫存器結構裡個別的位元所設定的。熟習此技藝者應該 知道’不管通道的特徵為何，前述控制訊號C〇N都會被 設定。相同地’不管通道的特徵為何，前述輸出訊號 D01〜DOn的擺動寬度及分別對應的轉換訊號 DOjB〜DOnB的擺動寬度也都會被設定。換言之，輸出驅 動器16的驅動能力和通道的特徵是毫無相關的。 為了維持前述記憶系統，包含資料輸出介面100及前 述控制訊號CON的固定值，穩定的操作，因此前述輸出 驅動器16的固定驅動能力被設為相對較高。這同時也確保 南速的操作。但是，熟習此技藝者應該知道，這對降低電 源的消耗是不利的。 1324772

22482pif 如在圖1中進一步展示的，前述資料輸入介面200包 括輸入驅動器（input driver，ID) 34· 1〜34-n，各分別對應一個 輸出驅動器16。輸入驅動器34將所接收到的差動式輸出 資料訊號分別轉換成差動式輸入資料訊號dil，diB〜din， dinB。多個串列至並列轉換器(SPCs) 32-1〜32·η，各自將 由輸入驅動器34所接收到的差動式輸入訊號分別轉換成 串列資料dinl〜dinn的k個位元。一個資料輸入部分3〇由 串列至並列轉換器3 2接收前述並列資料，然後再將其輸出 成一輸入資料串流。如同前述資料輸出介面1〇〇，資料輸 入介面200包含一個時脈產生器36。前述時脈產生器％ 產生k個時脈訊號。這些時脈訊號各有不同的相位。這此 有不同相位的時脈訊號可被前述資料輸入介面2〇〇的一^ 内部時脈訊號同步化。前述串列至並列轉換器32根據所接 收到的時脈訊號來執行串列至並列的轉換操作。 【發明内容】 、' 根據本發明一半導體元件的一個實施例中，至少 個電路元件是被設定為用來產生輸出資料，且至少^一 控制電路是被設定為根據純性半導體元件所接 : 來調適性地控制輸出資料的功率，其中前述^誤; ^曰出前述接收性半導體所接⑲j的輸出資料裡是有^ 誤。前述接收性半導體科是用來接收輸出資料。有錯 在-實施财’前述控制電路可峨 控制前述輸出資料的功率。 π為週期性地 舉例來說，當在執行控制輸出資料功率時前述控制 7 22482pif 電路可以被設定為用來降低前述輸出資料功率，其操作時 間可設^駿起始的功率值直顺述錯誤訊絲出在接收 到的輸出資料裡有錯誤。前述控制電路可以被蚊為，能 爾後將前频$資料功率在要造輪述錯誤減前，將其 建立成前述輸出資料功率。 在二實施例中，前述控制電路可以包含第一儲存元 Ϊ ^ 一儲存70件及選擇器。前述第―健存元件可以被設 儲存减控制訊號’前述初始峨顚來代表前述 功ί值’並在經過一段時間後，改變前述儲存的控 述第’儲ί述f二儲存元件可以被設定用來儲存之前被前 子Γί所儲存的控制訊號。選擇器可以被設定用 戏幹出a =述第—或帛二贿元件賴存的前述控制 ΐ輸出為刖述功率控制訊號。舉例來說，前述選擇器可 :設=來輸讀前述第—儲存元件所儲存的前述^ ϊί出旨出在接收到的輸出資料裡有錯誤， 並輸轉=述第二齡元件裡的控制訊號。 輸出資丄例中，前述控制電路可以被設定用來執行 輸以回應當有錯誤訊號指出在接收到的 出資二力‘時錯ΐ;舉例來說，當前述控制電路在控制輸 收到的輸出資料裡無錯誤。 W力羊值直到接 件、前述姉電路可以包含第一儲存元 倚存兀件及選擇器。前述第一儲存元件可以被設 8 22482pif 定用來儲存初始控制訊號，前述初始訊號則用來代表前述 起始的功率值，並在經過一段時間後，改變所儲存的控制 訊號。前述第二儲存元件可以被設定用來儲存被前述第一 儲存元件所儲存的控制訊號。前述選擇器可以被設定用 來，根據刖述錯誤訊號，選擇性地將前述第一或第二儲存 元件所儲存的控制訊號輸出為前述功率控制訊號。舉例來 說，在一實施例中，前述選擇器可以被設定用來輸出被前 述第一儲存元件所儲存的控制訊號’直到前述錯誤訊號指 出在接收到的輸出資料裡並無錯誤，然後將儲存於前述第 一儲存元件裡的控制訊號輸出。 在更進一步的實施例中，前述控制電路可以被設定為 週期性地執行第一輸出資料的功率控制，以及執行第二輸 出$料的功率控制以回應當有錯誤訊號指出在接收到的輸 出貪料裡有錯誤當前述第一輸出資料的功率控制並無被執 行。 在又一實施例中，至少有一個並列至串列轉換器 (parallel-to-serial converter，PSC)是第一電路元件，且前述 並列至串列轉換器是被設定用來轉換並列輸入資料至串列 輸入貧料。另外，至少有一個輸出驅動器是第二電路元件， 且疋被a又疋為根據前述串列輸入資料來產生輸出資料。第 二控制電路可以被設定為根據前述接收性的半導體元件的 刖述錯誤訊號，來調適性地控制串列的功率且第二控制 電路以被設定為根據前述接收性的半導體元件的前述錯 誤訊號，來調適性地控制輸出資料的功率。 1324772 22482pif 在本發二月f另一實施例中，具有調適性功率功能的系 輸出資料的資料輸出介面電路及被設 出介面電路所輸出的資料的資料輸入 1 — a在接收到的輸出資料裡是否有錯誤的 錯誤訊號。祕資料輸出介面電料吨括至少—個被設 路 定為產生輸出資料的電路元件，及至少—個被設定為根據 錯誤訊號來調適性地控制前述輸出資料的功率的控制電 3々 «

在一相關實施例中，資料輸入介面電路包括至少一個 用來偵測當在由資料輸出介面電路的輸出資料裡有錯誤的 錯誤檢測II，及根據由錯誤檢測㈣輸出來產生錯誤訊號 的錯誤訊號產生器。

本發明是有關於一種調適性功率控制的方法。此方法 的一實施例包括產生輸出資料及根據接收性半導體元件所 接收到的錯誤sK號來調適性地控制輸出資料的功率的產生 步驟，其中接收性半導體元件是用來接收輸出資料。 【實施方式】 由下文中之詳細說明並配合所附圖式，可使本發明能 更明顯易懂。此外，在下述實施例的所有圖式中，相同的 元件標號是代表相同的元件。其圖示只是用來說明本發 明’並不會限制本發明之範圍。 本發明是有關於一種資料輸出介面及一相關資料輸 入介面。前述資料輸出介面可以是一記憶體元件的資料輸 出介面，且前述資料輸入介面可以是一記憶體控制器的資 1324772 22482pif 料輸入介面。然而，熟習此技藝者應該知道，本發明裡的 資料輸出介面及資料輸入介面並不侷限於此應用。 圖2是根據本發明實施例所繪示一資料輸出介面 100·及一相關資料輸入介面200，。如圖所示，資料輸出介 面100'包括資料輸出部分1〇,用來接收例如記憶胞陣列 (未繪示）的輸出資料，及將並列資料的k位元分配至各個 並列至串列轉換器（parallel-to-serial converters，PSCs) 12-1〜12·η和各個錯誤檢測編碼產生器（err〇r detector code generators ’ EDCGs) 20-1〜20·η。每一個錯誤檢測編碼產生 器20是對應一個並列至串列轉換器12,，並根據前述相關 並列至串列轉換器12,所收到的k位元，來產生s位元的 一錯誤編碼。各個並列至串列轉換器12，將收到的並列資料 及相關編碼位元，轉換成差動式串列資料d〇1，，d〇1B，〜d〇n，， donB’。 一時脈產生器14,產生k+s個的時脈訊號pi，〜P(k+S)， 來計數(clock)對應每個並列至串列轉換器ι2，的k+s個位 疋。這些時脈訊號P1’〜P(k+S)，各有不同的相位。這些有不 同相位的時脈訊號可被記憶控制器200的一外部時脈訊號 同步化。前述串列至並列轉換器12，依所接受到的時脈訊號 來執行串列至並列的轉換。 前述資料輸出介面1〇〇,包括多個輸出驅動器（output dnVer，每個輸出驅動器16對應一個並列至 串列轉換器12’。更具體地，每個輸出驅動器16接收前述 差動式串列資料，並產生相關差動式輪出訊號D〇1，， 22482pif 麵，〜術，腳，。《’前述差動式輸出訊號就經由 -訊號發送媒體’例如是-匯流排，被傳送至前述資料輸 入介面200’。

-控制電路25輸出-控制訊號咖至輸出驅動器 16，此訊號包括位元cl〜cm。各個輸出驅動器16的驅動能 力是響應前述控制訊號CON所建立的。圖3A繪示根據本 發明一實施例提出的輸出驅動器16。如圖所示，一個電阻 器R1疋用串聯連接的方式連接到在一電壓供應線及共同 接點ND之間的一個NMOS電晶體N1。前述NMOS電晶 體N1的閘極接收前述差動式串列資料d〇，並且，前述 NMOS電晶體N1的汲極輸出前述倒置的差動式資料訊號 DOB。一個電阻器R2疋用串聯連接的方式連接到在一電 壓供應線及共同接點之間的一個NMOS電晶體N2。前述 NMOS電晶體N2的閘極接收前述倒置的差動式串列資料 doB，並且’前述NMOS電晶體N2的汲極輸出差動式輸 出訊號DO。

總計m個NMOS電晶體Ν3·1〜N3-m是以並聯的 方式連接到共同接點ND與接地之間。各個NMOS電晶 體N3-1〜N3-m個別接收一 cl〜cm的位元，來形成控制訊 號CON。當前述控制c位元是高邏輯或一個”1”之時，前 述對應NMOS電晶體N3就會被打開。相反地，當前述 控制c位元是低邏輯或一個”〇"之時，前述對應NMOS 電晶體N3就會被關閉。因此，前述控制訊號CON控制 NMOS電晶體N3中的何者應該被打開。以此方式，前述 12 1324772 22482pif 控制訊號CON控制輸出驅動器16的驅動能力。當有越多 NMOS電晶體N3被打開的時候，輸出驅動器16的驅動 能力就越強。熟習此技藝者應該知道，NM〇s電晶體犯 可以是不同尺寸，所以，可以造成各種不同的驅動能力。 讀讓本發明對輸出驅動器16的驅動能力可以有更多的 控制》 s在實際操作時，如果d〇’比d〇B，大，那麼，do,會右 鲁比DOB’大的電壓’反之亦然。 圖3B是根據本發明的另一實施例所繪示的輸出驅動 器16。如圖所示，一個電阻器R1，是用串聯連接的方式連 接到一個在共同接點ND，及接地之間的一個NM〇s雷曰 體N1’。前電晶體N1，的閘極接收前述差動式串 列資料do，並且，前述NM〇s電晶體m，的汲極輸出前述 倒置的差動式資料訊號DOB'。一個電阻器R2,是用串聯連 接的方式連接到一個在共同接點及接地之間的一個NMOS 電晶體N2’。前述！^厘〇5電晶體N2，的閘極接收前述倒置 鲁的差動式串列資料doB，，並且，前述NMOS電晶體N2,的 沒極輸出差動式輸出訊號DO,。 總計m個pm〇S電晶體P1-1〜Pl-m是在一電壓供 應線與共同接點ND，之間以並聯的方式連接。各個pM〇s 電晶體PM〜pl-m各別接收一 cl〜cm的位元來形成前述控 制訊號CON。當前述控制c位元是高邏輯或一個"Γ之 時’然而前述對應PMOS電晶體Ρ1就會被關閉。當前述 控制C位元是低邏輯或一個”〇”之時，然而前述對應 13 1324772 22482pif PMOS電晶體PI就會被打開。因此，前述控制訊號CON 控制PMOS電晶體P1中的何者應該被打開。以此方式’ 前述控制訊號CON控制輸出驅動器16的驅動能力。當有 越多PMOS電晶體pi被打開的時候，輸出驅動器16的 驅動能力就越強。熟習此技藝者應該知道，PMOS電晶體 P1可以是不同尺寸，所以，可以造成各種不同的驅動能 力。這樣讓本發明對輸出驅動器16的驅動能力可以有更多 的控制。 當在實際操作時，如果do’比doB’大，那麼，DO'會有 比DOB*大的電壓，反之亦然。 圖3C是根據本發明的另一實施例所繪示的輸出驅動 器16。如圖所示，一個電阻器R1，是用串聯連接的方式連 接到在共同接點ND’’與接地之間的一個PMOS電晶體 P2。前述PMOS電晶體P2的閘極接收前述差動式串列資 料do,並且，前述PMOS電晶體P2的汲極輸出倒置的差 動式資料訊號DOB’。一個電阻器R2’·是用串聯連接的方式 連接到一個在共同接點ND”及接地之間的一個PMOS電 晶體P3。前述PMOS電晶體P3的閘極接收前述倒置的差 動式串列資料doB’，並且，前述PMOS電晶體P3的汲極 輸出差動式輸出訊號DO’。 總計m個PMOS電晶體P1-1〜Pl-m是在一電壓供應 線與一共同接點ND”之間以並聯的方式連接。各個PM〇s 電晶體P1-1〜Pl-m個別接收一 cl〜cm的位元來形成前述 控制訊號CON。當前述控制c位元是高邏輯或一個”1”之 1324772 22482pif 時，前述對應PMOS電晶體PI就會被關閉。當前述控制 C位元是低邏輯或一個"0Π之時，前述對應PM0S電晶體 P1就會被打開。因此，前述控制訊號CON控制哪個PMOS 電晶體P1應該被打開。以此方式，前述控制訊號C〇N控 制輸出驅動器16的驅動能力。當有越多pmos電晶體P1 被打開的時候’輸出驅動器16的驅動能力就越強。熟習此 技藝者應該知道，PMOS電晶體P1可以是不同尺寸，所 φ 以，可以造成各種不同的驅動能力。這樣讓本發明對輸出 驅動器16的驅動能力可以有更多的控制。 當在實際操作時，如果do'比doB’大，那麼，DO'會有 比DOB'大的電壓，反之亦然。 如圖2所示，前述控制電路25根據由前述資料輸入 介面200’所接收到的訊號來產生前述控制訊號c〇N。因 此，在更加完整地描述本發明的控制電路25之前，首先將 描述資料輸入介面200。 前述資料輸入介面200’包括輸入驅動器（id) • 34_1〜34·η，各分別對應一輸出驅動器16。前述輸入驅動器 34將所接收到的差動式輸出資料訊號分別轉換成差動式 輸入資料訊號，dil’，diB’〜din’，dinB，。圖4Α續'示根據本發 明的一範例實施例所繪示的一輸入驅動器34。如圖所示， 一個電阻器R11是用串聯連接的方式連接到在一電壓供應 線及共同接點ND2之間的一個NMOS電晶體Nil，。前 述NMOS電晶體Nil的閘極接收由前述資料輸出介面1〇〇, 所產生的如述輸出資料訊號DO1。前述NMOS電晶體Nil 15 22482pif 的汲極輸出前述串聯輸入資料di。一個電阻器R21是用串 聯連接的方式連接到一個NMOS電晶體N21，在一電壓供 應線及共同接點ND2之間。前述NMOS電晶體N21的閘 極接收前述倒置的輸出資料訊號DOB，。前述NMOS電晶 體N21的及極輸出前述倒置的串聯輸入資料diB，。一平穩 2電流源13是被連接到共同接點ND2及接地之間。當在 實際操作時，如果DO,比DOB，大，那麼，di，會有比diB， 大的電壓’反之亦然。 圖4B繪示根據本發明的另一實施例所繪示的一輸入 驅動器34。如圖所示，一個電阻器R11，是用串聯連接的方 式連接到一個NMOS電晶體Νιι，，在共同接點ND2,及接 地之間。前述NMO S電晶體N丨丨，的閘極接收由前述資料輸 出介面100’所產生的前述輸出資料訊號D〇,。前述NM〇s 電晶體Ν1Γ的汲極輸出前述倒置的串聯輸入資料。一 個電阻器R21，是用串聯連接的方式連接到在共同接點 ND2'及接地之間的一個NM〇s電晶體N21，。前述1^以〇$ 電晶體Ν2Γ的閘極接收前述倒置的輸出資料訊號D〇B，。 剞述NMOS電晶體Ν2Γ的汲極輸出前述串聯輸入資料 di。一平穩的電流源14是被連接到共同接點nd2'及一電 源供應線之間。當在實際操作時，如果D〇,比DOB1大，那 麼’ di’會有比diB’大的電壓，反之亦然。 圖4C是根據本發明的另一實施例所繪示的一輸入驅 動器34。如圖所示，一個電阻器Ru，，是用串聯連接的方 式連接到一個PMOS電晶體P2,，在共同接點ND2"及接 1324772 22482pif 地之間。前述PMOS電晶體P2,的閘極接收由前述資料輸 出介面100’所產生的前述輸出資料訊號D〇'。前述PMOS 電晶體P2'的一汲極輸出前述倒置的串聯輸入資料diB，。一 個電阻器R21”是用串聯連接的方式連接到在共同接點 ND2"及接地之間的一個PMOS電晶體P3，。前述PMOS電 晶體P3’的閘極接收前述倒置的輸出資料訊號d〇B，。前述 PMOS電晶體P3'的汲極輸出前述串聯輸入資料di，。一平 φ 穩的電流源14是被連接到共同接點ND2，，及一電源供應線 之間。當在實際操作時，如果DO，比DOB，大，那麼，di， 會有比diB’大的電壓，反之亦然。 如圖2所示，前述資料輸入介面2〇〇'包括多個串列至 並列轉換器（serial-to-parallel converters » SPCs) 32-Γ〜32-n’，各自將由輸入驅動器34所接收到的差動式輸 入訊號分別轉換成串列資料的k位元’ dinl〜dinn，然後轉 換成串列資料的k+s位元。一資料輸入部分30由串列至 並列轉換器32接收前述並列資料的k位元，然後再將其輸 • 出成一輸入資料串流。 多個錯誤偵測器（error detectors，ED) 38-1〜38-n分別 和一個串列至並列轉換器32相關，各自接收由串列至並列 轉換器32所輸出的k+s位元。多個錯誤偵測器（error detectors，ED) 38-1〜38-n各別產生單獨的錯誤訊號 E1〜En。每一個單獨的錯誤訊號e是用來指出所收到並列 寊料的k位元是否有誤。一錯誤訊號產生器（err〇r啦㈤ generator，ESG) 40接收前述單獨錯誤訊號El〜En並產生一 17 22482pif ，口的2誤訊號ER。舉例來說’前述錯誤訊號產生器 可以=刖述單獨錯誤訊號E1〜En上執行邏輯性OR操作來 產生前述集合的錯誤訊號ER。 前，的錯誤訊號ER被提供到一輸出驅動器42，此輸 f驅動H 42的結構和前述輸出驅動胃16是一樣的。在此， W述倒置性輸入是在一固定的參考電壓的情況下被提供到 ，輸出驅動器42。前述輸出驅動器42產生-錯誤輪出訊 ，ED及倒置性的錯誤輸出訊號EDB，而且，錯誤輸出訊 ，ED及前述倒置性的錯誤輸出訊號EDB都會被送到前述籲 資料輸出介面100'。舉例來說，這些訊號可以用任何適合 的媒體來傳輸’例如是一匯流排。 如同前述資料輸出介面100'，前述資料輸入介面200' 包括一時脈產生器36,。前述時脈產生器36,產生k+s個時 脈訊號。這些時脈訊號各有不同的相位。這些有不同相位 的時脈訊號可被有内部時脈訊號的元件同步化，前述元件 可以是前述資料輸入介面200’。前述串列至並列轉換器32， 依所接受到的時脈訊號來執行串列至並列的轉換。 鲁 5月再參照圖2，接下來將詳細說明前述控制電路25 及其相關操作。如圖所示，前述控制電路25包括一輸入驅 動器22，此輸入驅動器22的結構可以與前述輸入驅動器 34相同。此輸入驅動器22接收前述錯誤輪出訊號ed與 前述倒置性的錯誤輸出訊號EDB，並產生一錯誤訊號er 及一倒置性的錯誤訊號erB。致能與時脈訊號產生器 (enable and clock signal generator, ENCC) 24 週期性地產生 18 22482pif 一致能訊號ΕΝ與一時脈訊號CClk，並根據前述錯誤訊 號er及前述倒置性的錯誤訊號erB來終止前述致能訊號 EN與别述時脈訊號CCLK的產生。一驅動性控制訊號產 生器（driving control signal generator’ CSG) 26 接收前述致 能訊號ΕΝ及前述時脈訊號CCLK，並根據這兩種訊號來 產生前述控制訊號CON。 圖5更詳細地繪示前述致能與時脈訊號產生器24。如 圖所示，前述致能與時脈訊號產生器24包括一致能訊號 產生器24-1’其致能訊號產生器24_丨的作用在於週期性地 產生一致能訊號EN。前述致能訊號產生器24_1根據前述 錯誤訊號er及前述倒置性錯誤訊號erB來終止前述致能訊 號εν的產生。一時脈訊號產生器24 2依照前述致能訊號 ΕΝ ^產生前述時脈訊號CCLK。在以下針對前述驅動性控 制訊號產生器（driving control signal generator，DCSG) 26 的說明之後，前述致能與時脈訊號產生器24的操作將會 依據圖7A所繪示的波形被更詳細地說明。 。圖6是根據本發明一實施範例所繪示的前述驅動性控 ，訊號產生H 26。如®所示，前述驅動性控制訊號產生 器26包括連接到一選擇器54的一第一儲存元件％及一 第二儲存元件52。舉例來說，在此實施例，前述第一儲存 兀件50及第二儲存元件52是暫存器。然❿，前述第一儲 存το件50及第二儲存元件52並不受限於只是被用來當作 暫存器。如圖所示’前述暫存器50包括串聯在一起的m個 的D正反器（D flip_flop) DF1〇〜DFlm，其第一正反器dfi〇 1324772 22482pif 的輸入是連接到接地上的。每個D正反器DF1於其時脈輸 入接受前述時脈訊號CCLK，而且，並各自有固定的輸入 來接收前述致能訊號EN。因此，當前述致能訊號EN是低 邏輯或π0"時’代表非致能狀態’然後，前述暫存器的 D正反器DF1即被設定儲存一高邏輯或"1"。熟習此技藝 者應該知道，當前述致能訊號ΕΝ是高邏輯或”丨"代表致能 狀態’則別述D正反器DF1就不再是連續地被設定。因此， 計數前述D正反器DF1會造成一低邏輯或··〇，’並去聯串其 D正反器DF1。其第一至第m個D正反器DF10〜DFl(m-l) 的輸出是提供到前述選擇器54當作一第一暫存輸入 REG1。前述第一至第m個D正反器DF10〜DFl(m-l)的輸 出分別對應一個前述控制訊號CON的cl〜cm位元。 鈿述第二暫存器52包括串聯在一起的m個d正反 器DF21〜DF2m。前述D正反器DF21〜DF2m的輸入分 別連接到第二至第（111+1)個D正反器DFii〜DFlm的輸 出。前述D正反器DF2的時脈輸入也接收前述時脈訊號 CCLK’且第二D正反器DF2的輸出是提供到前述選擇器 54當作一第二暫存輪入REG2。每個〇正反器dF2對應 個刖述控制訊號CON的一個cl〜cm的位元。此外，熟 ，此技藝者應該知道’為回應前述時脈訊號，前述D正反 器DF2會儲存先前的第一暫存輸入REG1。換言之，前述 第一暫存輪入REG2和先前由上一個時脈訊號CCLK的脈 衝所產生的第一暫存輸入REG1是相同的。 前述選擇器54有選擇性地將一個第一暫存輸入 20 1324772 22482pif ㈣二暫存輸人腦2㈣當作前述控制訊號 ^丄更具體地，即在下文參照圖7A和圖7B被詳細描述 致能訊號㈣致能時(也就是高邏輯時)，前 述選㈣54就會輸出前述第一暫存輸入REG1。而當前述 致能訊戒EN沒被致能時（也就是低邏輯 54就會輸^二暫純人虹仏

雷& in下將配合圖7A與7B來詳細說明前述控制 严广圖7A繪示由前述控制電路25在操作期 2曰5 ^-杳的波形。圖7B表列出由圖从繪示的控制電路 一實例操作朗的第—和第二暫存輸人，咖1和 G2，以及由前述選擇器54所選擇的暫存輸入。 24】圖7A ’圓7A㈣一個前述致能訊號產生器 彦·=性致能前述致能訊號EN的範例。前述致能訊號 的ilii1致能前述致能訊號别週期的設定可根據設計 時値疋。為回應當前述致能訊號EN是高邏輯或T的

Ϊi t ί是在此範崎财賴能），前糾脈訊號產生 二ΕΝ Λ開始產生時脈訊號CCLK。為回應當前述致能訊 邏輯時，前述第—暫存ϋ 50的D正反器DF1 連續地設為1。不過，當前述致能訊號ΕΝ是低 匕、十、’月:述第一暫存輸入迎⑴全都會變成Is的狀態。 二2二致能訊號EN是高邏輯時，前述選擇器54將前述第 石,山子輸人迎01輸出作為前述控制訊號CON。圖7B表 上述的情況下，第一暫存輸入·1及前述選擇 器54所輪出的暫存輸入。 、伴 21 1324772 22482pif 請參照圖7A，為回應當前述致能訊號ΕΝ是高邏輯 時’剛述時脈訊號CCLK就會被產生。每個時脈訊號CCLK 的脈衝會造成低邏輯或”0”，然後造成第一 D正反器DF1 的串聯。另外，每個時脈訊號CCLK的脈衝會造成D正反 器DF2的第二次串聯去儲存先前第一暫存輸入。因 此:前述第二暫存器52輸出前述第二暫存輸入reG2，也 就是先前儲存的第一暫存輸入REG1。圖7B裡表列繪示於 圖7A中的時脈訊號CCLK的三種時脈脈衝。 熟習此技藝者應該知道，前述選擇器54的輸出即是.· 刖述控制訊號CON，而且’當前述致能訊號EN先指示致 能時，前述控制訊號CON就會變成第一暫存輸入REQ1 的完全Is狀態。如此，舉例來說，當圖3A中每一個輸出 驅動器16裡的全部\3電晶體被發動，前述輸出驅動器16 的輸出功率便提高至最大。接者，當前述第一暫存輸入 REG1為了反應前述時脈訊號CCLK而改變狀態來包括邏 輯〇，前述輸出驅動器16的N3電晶體便被關掉，使其輸 出駆動器16的驅動能力便被降低。 在本實施例中，前述N3電晶體是依序被關掉的。雖 然如此，熟習相關技藝者應該知道，前述第一暫存器5〇 可以《•又疋成依不同順序或以不同組合的順序關掉N3電晶 體。例如，可以在同—時間關掉一個以上的電晶體。 另外，如上述，可以利用不同尺寸的N3電晶體來達成不 同的驅動能力。所以’關掉N3電晶體的模式也可以是依 它們不同的驅動能力而定。再者’為了回應前述致能訊號 22 1324772 22482pif ΕΝ，前述第—暫存器％可以把其輪出驅動器i6的驅 力設為，於前述輸出驅動器16的最大驅動能力。 月匕 應當明白本發明並不侷限於本實施例所描述 3A的輪出驅動器的控制電路％的操作。舉例來說前^ 控制電，25也可適用於圖3Β的輸出驅動|^在這個例子 中’ ^ D正反器DF1不再被設為偏低邏輯，反而被重設

為偏咼邏輯，因為圖3B的輸出驅動器的驅動電晶體是 PMOS電晶體。 請參照圖7B ’在這侧子巾’在第三個時 CCLK的時脈脈衝之後，前述資料輸人介面肅產生代表。 有錯誤的—集合錯誤訊號ER。接著，前述輸人驅動器22 就會產生代表有錯誤的—錯誤訊號沉。熟習此技藝者應該 知道’為回應前述時脈訊號CCLK，前述控制訊號c〇n降 低輸出驅動器16的驅動能力。當前述輸出驅動器16以偏 低的驅動功率來轉輸出資料，其中_個錯誤侧器e會

偵測到一錯誤，使得一個集合錯誤訊號ER及一個錯誤訊 號er被產生。 當前述錯誤訊號er被接收到時’高邏輯致能訊號的 ，生就會被終止。也就是說，在此實例中，前述致能訊號 就會變成低邏輯。這會造成前述時脈訊號CCLk被終止， 以及使得前述選擇器54輸出前述第二暫存輸入REG2做為 前述控制訊號CON。因此，前述輸出驅動器16將會根據 造成前述錯誤訊號打產生的控制訊號C0N的前一個版本 來被驅動。此操作情況被更詳細地繪示於圖7B。 23 UZ4//2 22482pif 的驅動的方絲齡這個触，前錢Α驅動器16 同時也適性地調整以讓電力消耗降到最低， 同時也保持穩定以及高速的操作。 圖疋根據本發明的另—實施例繪示的驅動控制訊號 24 此實關中，前述致能與時脈訊號產生器 並=會補性地產生致能訊號EN。反而，在此實施例 中’致能訊號EN是反應接收到錯誤訊號灯時所產生的。

如圖8的實施例所示，前述驅動控制訊號產生器％ ，括連接到-選騎64的—第—儲存元件⑼及一第二儲 存疋件62。舉例來說，在此實施例’前

及第二儲存元件62是暫抑。⑽，前述第件 60及第二贿元件62並不受限於卩、是被絲當作暫存 器。如圖所示，前述暫存器60包括串聯在一起的m個D 正反器DF31〜DF3m，其第一 D正反器DF31的輸入是連 接到前述電源電壓，例如是高電壓。每個D正反器DF3 於其時脈輸入接受前述時脈訊號CCLK，並於重設的輸入 來接收則述致能訊號EN。因此，當前述致能訊號EN是低

邏輯或”0，’時，代表非致能，然後，前述暫存器50的D正 反器DF1即被重設定以及分別儲存一低邏輯或，，〇，，。雖然 如此，當前述致能訊號EN是高邏輯或”Γ，，表示致能狀態 時，則前述D正反器DF3就不再被重新設定。熟習此技藝 者應該知道’當被致能時’計數前述D正反器DF3會造成 一南邏輯或”1"並去聯串其D正反器DF3。其第一至第m 個D正反器DF31〜DF3m的輪出是提供到前述選擇器54 24 1324772 22482pif 當作一第一暫存輸入REG1’。前述第一至第m個D正反 器DF31〜DF3(m-l)的輸出分別對應一個前述控制訊號 CON的c位元（cl〜cm)。 刖述第一暫存器62包括串聯在一起的m個的D正反 器DF41〜DF4m。前述D正反器DF41的輸入是連接到電 源電壓。前述第二至第m個D正反器DF42〜DF4m的輸入 分別連接到第一至第(m-Ι)個D正反器DF42〜DF4(m-l)的 鲁輸出。前述D正反器DF4的時脈輸入也接收前述時脈訊 號CCLK，且前述d正反器DF4的輸出是提供到前述選 擇器64當作一第二暫存輸入regt。每個D正反器DF4 對應一個前述控制訊號C0N的一個cl〜em的位元。此 外，熟為此技藝者應該知道，依照前述時脈訊號Cclk， 鈿述D正反器DF4會儲存先前的第一暫存輸入 換言之，前述第二暫存輸入REG2,和當前述致能訊號被致 能時所產生的第一暫存輸入REG1，是相同的。 前述選擇器64有選擇性地將一個第一暫存器的輸入 •拙⑴’及—個第二暫存器的輸入REG2,輸出當作前述控制 訊號CON。更具體地，即在下文參照圖9A和圖9B所詳 細，，的，當前述致能訊號EN被致能時.（在這個例子也 就是高邏輯時），前述選擇器64就會輸出前述第一暫存輸 入^01’。而當前述致能訊號ΕΝ被禁能時（在這個例^ 也就是低邏輯時），前述選擇器64就會輸出前述第二暫存 輸入REG2，。 接著，以下將配合圖9Α與9Β來詳細說明前述控制 25 1324772 22482pif 電路25的操作。圖9A是繪示前述控制電路25在操作期 間所產生的波形。圖9B表列出前述控制電路25在實例操 作期間的第一和第二暫存輸入，REG1，和REG2,，以及由 前述選擇器64所選擇的暫存輸入。 请參照圖9A，在操作期間的某一時候，前述資料輸 入介面200'會產生代表有錯誤的一集合錯誤訊號ER^接 著，前述輸入驅動器22就會產生代表有錯誤的—錯誤訊號 er。為回應剷述錯誤訊號er，前述致能訊號產生器Μ」就 會將致能訊號EN致能。也就是說，在此實例中，前述致 _ 能訊號就會變成高邏輯。因此，時脈訊號產生器24_2就會 開始產生前述時脈訊號CCLK。 θ 為回應當前述致能訊號ΕΝ是高邏輯時，前述第一暫 存器60的D正反器DF3就不再是連續地設為"〇，，。接 著，每個時脈訊號CCLK的脈衝會造成高邏輯或”1”，然後 造成D正反器DF3的串聯。另外，每個時脈訊號CCLK 的脈衝會造成D正反器DF4的第二串聯，以儲存先前第— 暫存輸入REG1’。因此’前述第二暫存器62輸出前述第二 暫存輸入REG2’，也就是先前儲存的第一暫存輸入 REG1’。圖9B裡詳細表列圖9A中的時脈訊號CCLK的三 種時脈脈衝。 當致能訊號EN被致能時，前述選擇器64會輸出前 述第一暫存輸入REG1'。熟習此技藝者應該知道’前述選 擇器64的輸出即是前述控制訊號CON，而且，當前述致 能訊號EN先被致能時’前述控制訊號CON就會變成第一 26 1324772 22482pif

在本實施例中，前述N3電晶體是依序被打開的。雖 然如此’熟習相關技藝者應該知道，前述第—暫存肛⑴， 可以設定成讓前述N3電晶體是依不_序或以不同組合 的順序被打開的。舉例來說，可以在同—時間打開—個以 上的N3電晶體。另外’如上述，可以利用不同尺寸的 電晶體來達成不同的驅動能力。所以，打開N3電晶體的 模式也可能疋依它們不同的驅動能力而定。再者，為了回 應前述致能訊號EN，前述第一暫存器6〇可以把其輸出驅 動器16的驅動能力設為高於前述輸出驅動器比的最低驅 動能力。

暫存輸入REGl，的完全Gs H如此舉例來說 3A中每-個輸出驅動器16裡的全部N3電晶體被關掉， 前述輸出驅動H 16的輪出功率便降到最^接者 第一暫存輸入腦，1為了反應前述時脈訊號CCLK而改^ 狀態來包括高邏輯’前述輸出驅動器16的N3電晶體便被 打開，使其輸出驅動裔16的驅動能力便被提高。 應當明白本發明並不侷限於本實施例所描述用於圖 3A輸出驅動器的控制電路25的操作。舉例來說，前述控 制電路25也可以被用於圖3B的輸出驅動器。在這個例子 中，第一 D正反器DF1不再被重設為偏高邏輯，反而被設 為偏低邏輯，因為圖3B的輸出驅動器的驅動電晶體是 PMOS電晶體。 請參照圖9B，在這個例子中，在時脈訊號CCLK的 第三個時脈脈衝之後，前述資料輸入介面200'不再產生代 27 22482pif ^錯^—集合錯誤訊號跋。接著，前賴入驅動器 上、不會輸出代表有錯誤的一錯誤訊號er。孰習;匕 技*者應該知道，為回應前料脈峨CCLK，前述控制 就會提高輸出驅動器16的驅動能力。當前述輸 出驅動益16以偏高的驅動功率來驅動輸出資料，其中一個 2偵測11 38不再㈣酬贿，餅-個代表無誤的隼 合錯^號跋及一個代表無誤的錯誤訊號灯被產生 田則述代表無誤錯誤訊號er被捿收到時，高邏

能訊號的產生就會被終止。也就是說，在此實例中，前述 致能訊號就會變成低。這將會造成前料脈訊號 CCLK被終止，以及前述選擇器64將會輸出前述第二暫存 輸入REG2’做為前述控制訊號c〇N。因此，前述輸出驅動 ，I6將會根據前述造成代表無誤_誤訊號红的控制訊 號CON祕本來被媽。此齡情況被更詳細地繪示於 圖9B 〇

以•回應錯誤的方式來執行這個過程，前述輸出驅動器 16的驅動旎力可以被調適性地調整以讓電力消耗降到最 低，同時也保持穩定以及高速的操作。 圖iO是根據本發明的另一實施例繪示圖2的前述驅 ，控制訊號產生器。在本實施例中的驅動性控制訊號產生 器包括圖6及圖8的驅動性控制訊號產生器。每個驅動性 控制訊號產生器的輸出都是連接到一個選擇器3〇〇。前述 選擇器300接收由一致能訊號產生器31〇所產生的致能訊 號ES °例如’當前述致能訊號劭指示致能時，也就是高 28 22482pif 邏輯時’前述選擇器300就會從圖6的驅動性控制訊號產 生益輸出前述控制訊號CON。例如’當前述致能訊號ES 不指示致能時’也就是低邏輯時，選擇器就會從圖8的驅 動性控制訊號產生器輸出前述控制訊號C〇N。 前述致能訊號產生器310週期性地產生致能訊號。舉 例來說’在一實施例中，前述致能訊號產生器31〇和圖6 的驅動性控制訊波產生器同時產生致能訊號。此外’前述 φ致能訊號產生器31〇所產生的致能訊號可以被用來引起圖 6的驅動性控制訊號產生器來產生致能訊號。然而，不同 於圖6的驅動性控制訊號產生器所產生的致能訊號，前述 致能訊號產生器310所產生的致能訊號在收到從 圖6的驅 動性控制訊號產生器或圖8的驅動性控制訊號產生器來的 錯誤訊號er後’會在一段時間内從致能狀態轉變為非致能 狀態。這讓無錯誤狀態有時間來穩定，而圖6的驅動性控 制訊號產生器會從輸出前述第一暫存輸入REGi變成輸出 前述第二暫存輸入REG2。 ί 因為這個操作步驟’當前述選擇器3〇〇要變成用圖8 的驅動性控制訊號產生器來輸出控制訊號時，前述錯誤訊 號er將會呈現一無錯誤狀態。如此，圖8的驅動性控制訊 號產生器就不會被圖6的驅動性控制訊號產生器誤引發操 作。 熟習此技藝者應該知道，本發明的此實施例提供集結 圖6及圖8的驅動性控制訊號產生器的優點。熟習此技藝 者也應該知道，圖6及圖8的驅動性控制訊號產生器包括 29 1324772 22482pif 普遍的電路系統’像是輸入驅動器22。因此，單一個類似 的普遍電路系統可以提供給圖6及圖8的驅動性控制訊號 產生器共同使用。 圖11是根據本發明另一實施例繪示一資料輸出介面 及一相關資料輸入介面。圖11的實施例和圖2的實施例是 相同的，除了圖11的實施例還更包括一電壓控制訊號產生 器（voltage control signal generator，VCSG) 70 以及一電壓 產生器（voltage generator，VG) 72。因此’為簡化說明起 見，只有這些附加要素的構造以及其操作將會被敘述說明。 前述電壓控制訊號產生器70和前述驅動性控制訊號 產生器26的構造與操作是相同的，都從致能與時脈訊號產 生器24接收同樣的輸入。如此，前述電壓控制訊號產生 器70可以根據上述的任何一個實例，以如同前述驅動性控 制訊號產生器26產生控制訊號CON的方式，來產生電壓 控制訊號VCON。 前述電壓產生器72接收前述電壓控制訊號VCON， 然後依據前述電壓控制訊號VCON來提供一電源電壓至 並列至串列轉換器12'。因此’並列至争列轉換器12,也得 到同輸出驅動器164寻到的電源控制的益處。 圖12A是根據本發明之一實施例所繪示的電壓產生 器72。如示，一電阻器R3是連接到一電源電壓（power supply voltage，VDD)。多個電阻器R41〜R4m都以串聯方 式連接到前述電阻器R3。多個NMOS電晶體N4-1〜N4-m 都分別以並列的方式各連接一個電阻器R4i〜R4m。多個 30 1324772 22482pif NMOS電晶體N4-1〜N4_m的閘極都分別接收一反相的電 壓控制訊號VCON的vcl~vcm位元。如示，反相器（inverter， INV)將施加至前述NMOS電晶體N4的電壓控制訊號 VCON反相。 前述電阻器R3及前述電阻器R4之間的節點是連接 到一比較器COM的反相輸入。前述比較器COM的輸出是 連接到一 PMOS電晶體PD的閘極。前述pm〇S電晶體PD φ 的源極是連接到前述電源電壓EVDD ，且前述PMOS電 晶體PD的汲極是連接到前述比較器COM的非反相輸入。 前述PMOS電晶體PD的汲極是用來當作前述電壓產生器 72的輸出。 在操作中，前述電壓控制訊號VCON控制NMOS電 晶體N4被打開的數量。所以，前述電壓控制訊號VCON 也因此控制在前述比較器COM的反相輸入的電壓。舉例 來說，如有越多電壓控制訊號VCON的位元是高邏輯，那 麼就有越少NMOS電晶體N4被打開。所以，前述比較器 • COM的非反相輸入是保持在高電壓的狀態。這會使前述比 較器COM產生一輸出訊號，指示將前述PMOS電晶體PD 打開，讓前述電壓產生器72保持在高輸出的狀態。如有越 多NMOS電晶體N4被關掉，則施加至前述比較器COM 的電壓則越低，進而降低前述電壓產生器72的輸出電壓。 圖12B繪示根據本發明的另一實施例所繪示的電壓 產生器72。在此實施例中，圖12A中的NMOS電晶體N4 被PMOS電晶體P4取代。因為以PMOS電晶體P4取代 31 1324772 22482pif NM0S電晶體N4，所以不需要圖12A實施例中的反相器 INV。雖然如此’圖12B的實施例和上述以圖12A所描述 的電壓產生器72的操作相同。 圖13是根據本發明另一實施例繪示一資料輸出介面 及一相關資料輪入介面。圖13的實施例和圖U的實施例 相同’除了第一元件包括連接到第二元件資料輸入介面 200”的資料輸出介面1〇〇”，以及第二元件包括連接到第_ 元件資料輸入介面200”，的資料輸出介面1〇〇,，、此實施例 證明一個元件是不限於只包括一資料輸入介面以及一資料 輸出”面此外，熟習相關技藝者當知，一個元件可以包 括個以上的資料輸入介面及/或一個以上的資料輸出介 面。 另外，圖13的實施例除了可以用圖u的資料輸入介 輸出介面外，也可以用圖2的資料輸入介面及資 科輸出介面來代替。 露’然其並非用以限定本發明， 與潤飾。舉例來說，本發明的實施例調 的功率r本發:讀輸出驅動器和並列至串列轉換器 種電路元件之外的於上述兩 。類似的變 ^之精神和範_是合理的。因此 後附之申請專利範圍所界定者為[ 保U备視 【圖式簡單說明】 ’0 32 1324772 22482pif 圖1繪示一種習知的半導體記憶體元件的資料輸出介 面及一種習知的記憶體控制器資料輸入介面。 圖2是根據本發明一實施例所繪示一資料輸出介面及 一相關資料輸入介面。 圖3A至圖3C是根據本發明實施例所繪示圖2的一 輪出驅動器。 圖4A至圖4C是根據本發明實施例所繪示圖2的一 φ 輪入驅動器。 圖5是根據本發明一實施例繪示圖2中的致能訊號及 時脈訊號產生器。 圖6是根據本發明一實施例繪示圖2中的驅動控制訊 號產生器（driving control signal generator，DCSG)。 圖7A繪示包含圖6的驅動控制訊號產生器的控制電 路在操作期間所產生的波形。 圖7B表列出由圖7A繪示的控制電路在一實例操作

’月間的第和第—暫存輸人’ REG1和REG2，以及由還握 器所選擇的暫存輸入。 田、擇 制選本發明的另一實施例繚示圖2中的驅動控 圖9^是繪示包含圖8的驅動控制訊號產生器的 電路在一實例操作_所產生的波形。 期間的圖二繪示的控制電路％在實_ ，觸> 腦，，以及㈣ 33 1324772 22482pif 圖10是根據本發明的另一實施例繪示圖 控制訊號產生器。 τ的驅動 圖11是根據本發明另-實施例所繪示一資 面及一相關資料輸入介面。 勒』出介 圖ΠΑ和圖ΠΒ是根據本發明實施例繪示 電壓產生器。 中的 圖13是根據本發明另一 面及一相關資料輸入介面。 實施例所繪示一資料輪出介 【主要元件符號說明】

資料輸出部分/資料輸出電路 m〜12-n、12-r〜12-n，：並列至串列轉換器 Μ、14’ ：時脈產生器 16_1〜16-n、42 :輸出驅動器 18 ' 25 :控制電路

20_1〜2〇·η :錯誤檢測編石馬產生器 22、34-1〜34-η :輸入驅動器 24 :致能與時脈訊號產生器 24_1、310 :致能訊號產生器 24-2 :時脈訊號產生器 26 .驅動性控制訊號產生器 川、30, 貝科輸入部分/資料輸入電路 ^〜仏、32]，〜32·η，：串列至並列轉換器 36、36’ ：時脈產生器 38-1〜38-η :錯誤偵測器 34 22482pif 22482pif1324772 40 :錯誤訊號產生器 50、60 :第一儲存元件/第一暫存器 52、62 :第二儲存元件/第二暫存器 54、64、300 :選擇器 70 :電壓控制訊號產生器 72 :電壓產生器 100、100’、100"、100·’’ ：資料輸出介面 200、200'、200'·、200’’’ ：資料輸入介面 35

Claims (1)

1. U24772 22482pif 十、申請專利範圍： 1.一種具有調適性功率功能的半導體元件，其包括： 至夕個被3又疋用來產生輸出資料的電路元件；以及 至少-個控制電路被設定根據用來接收輸出資料的 接收性半導體元件所接收到的錯誤訊絲調適性地控制輸 出資料的功率， 收到述接收性半導體元件所接 的半第1項所述之具有調適性功率功能 疋刖述輸出資料^功率 Ο ' ^ 的4二ΠΓϊ2項所述之具有調適性功率功能 民―’將其建立賴述輸㈣料功率。 的半導體::專二:所述之具有調適性功率功能 低前述輸二:力!述控制電路被設定為用來逐漸地降 的半玆=圍第3項所述之具有調適性功率功能 的功率控制訊^&為用來產生標示輸出資料功率 36 1324772 22482pif 前述電路元件可以被設定為用來產生有以功率控制 訊號標示功率的輸出資料。 6-如申請專利範圍第5項所述之具有調適性功率功能 的半導體元件’其中前述控制電路包括： 第一儲存元件被設定用來儲存初始控制訊號，前述初 始控制訊號則用來代表前述起始的功率值，並在經過一段 時間後改變前述儲存的控制訊號；以及 第一儲存元件被設定用來儲存之前儲存在第一儲存 元件的控制訊號；以及 選擇器被設定用來選擇性地將前述第一或第二儲存 元件所儲存的控制訊號輸出為前述功率控制訊號。 7_如申請專利範圍第6項所述之具有調適性功率功能 的半導體元件，其中前述選擇器被設定用來輸出被前述第 一儲存元件所儲存的控制訊號，直到前述錯誤訊號指出在 接收到的輸出資料裡有錯誤，爾後輸出儲存於前述第二儲 存元件裡的控制訊號。 8. 如申請專利範圍第7項所述之具有調適性功率功能 的半導體元件’其巾前魅制電路被狀制來在前述錯 誤訊號指出在接收到的輸出資料裡有錯誤之後，終止週期 性輸出資料功率測定’並且前述選擇器被設定絲輸出儲 存在第二儲存元件的控制訊號直到下一個輸出資料功率測 定，爾後輸出儲存在第一儲存元件的控制訊號。 、 9. 如申請專職㈣7項所述之具有調雜功率功能 的半導體元件’其憎述第―儲存元倾設找用來改變 37 工324772 22482pif 擁存的控制訊號，直到前述錯誤訊號指出在接收到的輪 資料裡有錯誤。 ^ 10.如申請專利範圍» 6項所述之具有調输 能的半導體元件，其中 早功 前述第-儲存元件是第-暫存器，其被設定為 變其所儲存的邏輯值，使得過一段時間後，前述用來^ 所儲存的邏輯值的控制訊號改變；以及 前述第二儲存元件是第二暫存器，其被設定為用 存先前儲存在第一儲存元件的邏輯值。 A 11.如中請專利範圍第1G項所述之具有調適性 月色的半導體元件，其中前述選擇器被設定用來輸出儲存在 :暫存n的控制職，直龍誤訊難出在接收到的 ^資料裡有錯誤，輸出儲存於前逑第二暫存器裡的控 制訊號。 二 —12.如ΐ請專纖圍第u項所述之具有魏性功率功 ς的半導體7〇件’其中前述電路元件包括多個功率供應元 2各個功率供應元件被設定為根據前述㈣訊號的_ 的邏輯狀態’選擇性地提供用以產生前述輸出資料 < 13·如中請專利範圍第η項所述之具有調適性功率功 此的半導體元件，其中前述控制電路包括： 致能峨產生電路倾㈣來職性地產生致能訊 琥以致能前述輸出資料功率控制；以及其中 月’J述第一暫存器為回應前述致能訊號被設定用來儲 22482pif 存起始的功率值。 14.如申請專利範圍笛 能的半導體元件，其中前述控有調適性功率功 時脈=產ίΓ為回應前述致能訊號，被設_產生 變其=的時脈訊號獄用來改 入儲j 、H1為回應前述時脈訊號被設s用來載 入儲存在則4第-暫存器的邏輯值。 戰 號來生電路被狀絲產生前述致能訊 資料功率測定，直到錯誤訊號指出在接 收到的輸出貧料裡有錯誤； 出資=祕’當前舰㈣雜能前述輸 缺/*率時’輸出儲存在前述第-暫存11的控制訊 二’、且在當前述致能訊鮮能前述輸出㈣功率測定 、’輸出儲存在前述第二暫翻的控制訊號。 Α 16士申料概圍第1項所述之具有魏性功率功 ’其中前述控制電路被設定為用來執行輸 =:=:以回應當有錯誤訊號指出在接收到的輪 17.如申請專利範圍第16項所述之具有調適性 能的半導紅件，其中，在輸出資料功率測定時，前述控 39 1324772 22482pif 制包路可以被設&為帛來提高前述 ===值，直_錯_丄= 漸地&向前述輸出資料功率。 能的心賴私具有觸性功率功 的功資料功率 =電路元件被狀_來產±#α功率控制訊號 才示不功率的輸出資料。 20·如申睛專利範圍第19項所述之具有調適性功率功 能的半導體元件，其巾前述控制電路包括： 。第-儲存兀件被設定絲儲存初始控觀號，前述初 始訊號則用來代表前述起始的功率值，並在㈣—段 後改變其儲存的控制訊號；以及 第二儲存元件被設定用來儲存前述第一儲存元件所 儲存的前述控制訊號；以及 選擇器被設定用來依前述錯誤訊號，選擇性地將前述 第一及第二儲存元件所儲存的控制訊號輸出為前述功率控 制訊號。 21.如申請專利範圍第2 0項所述之具有調適性功率功 能的半導體元件，其中前述選擇器被設定用來輸出前述第 22482pif :儲存元件所儲存的控制訊號，直到前述錯誤訊號指 接收到的輸出貧料贿錯誤，爾後輸出儲存 存元件裡的控制訊號。 一儲 22. 如申請專利範圍第21項所述之具有調適性功 能的半導體it件’其中前述控制電路被設定為，當有錯誤 =號指出在接收制輸出資料裡無錯誤時，用來終止^出 資料功率測定。 23. 如申請專利範圍第21項所述之具有調適性功率功 能的半導體元件’其巾前儲存元件被設定為用來改 變儲存的控制訊號，直到有錯誤訊號指出在接收到的 資料裡有錯誤。 24·如申請專利範圍第21項所述之具有調適性功率功 能的半導體元件，其中若錯誤訊號指出在接收到的輸出資 料裡無錯誤，前述第一儲存元件被重設為用來儲存前述初 始控制訊號。 25.如申请專利範圍第20項所述之具有調適性功率功 能的半導體元件，其中 前述第一儲存元件是第一暫存器，被設定為用來改變 其所儲存的邏輯值，使得前述用來代表所儲存的邏輯值的 控制訊號過一段時間就會改變；以及 前述第二儲存元件是第二暫存器，被設定為用來儲存 前述第一儲存元件所儲存的邏輯值。 26·如申請專利範圍第25項所述之具有調適性功率功 能的半導體元件’其中前述選擇器被設定用來輸出儲存在 丄j/4/72 22482pif 第一暫存器的控制訊號，直到錯誤訊號指出在接收到的輸 出資料裡無錯誤’爾後輸出儲存於第二暫存器裡的前述^ 制訊號" 2 7 ·如申請專利範圍第2 6項所述之具有調適性功率功 能的半導體元件，其中前述電路元件包括多個功率供應元 件各個功率供應元件被設定根據前述功率控制訊號的個 別邏輯值的邏輯狀態，來選擇性地提供產生前述輸出資 的功率。 、 At 28.如申請專利範圍第26項所述之具有調適性功率功 能的半導體元件，其中前述控制電路包括： 义致能訊號產生電路，被設定用來產生致能訊號來致能 則述輸出㈣功率測定，#錯誤職指出在接收到的輸出 資料裡有錯誤；其中 义則述第一暫存器為回應前述致能訊號被設定用來儲 存前述起始的功率值。 29.如申凊專利範圍第28項所述之具有調適性功率功 能的半導體元件，其中前述控制電路包括： ，，產生電路，被設定絲為回應前述致能訊號而產 生時脈時脈訊號；其中 述第暫存器被設定用來為回應前述時脈訊號而 改變，、所儲存的邏輯值；以及 二、，改變其所儲存的邏輯值的暫存器被設定用來，為 回 刖、’〔時脈訊號，而載人儲存在_第__暫存器的邏輯 值0 42 1324772 22482pif 30.如申請專利範圍第28項所述之具有調適性功率功 能的半導體元件，其中 前述致能訊號產生電路被設定用來產生前述致能訊 號，來致能前述輸出資料功率測定，直到錯誤訊號指出在 接收到的輸出資料裡無錯誤；以及 剛述選擇器被設定用來，當前述致能訊號致能前述輸 f資料功率測定時，輸出儲存在前述第-暫存器的控制訊 號，並且在當前述致能訊號禁能前述輸出資料功率測定 時，輸出儲存在前述第二暫存器的控制訊號。 ▲ 31.如巾請專利範圍第〗項所述之具有調適性功率功 錯誤訊號指出在接收_輸出f料裡有錯誤。 32.如申請專利範圍第η 項所述之具右镅滴糾4

   ，的半導體元件’其巾㈣控㈣路被狀為職性地執 =第-輸出資料功率測定，並且如果前述第—輸出資料功 率測定未破執行時’執行第二輸出㈣功率測定以回應當 則述輸出資料功率，時間 直到别述錯誤訊號指出在 43 u 厶 ^ I rz 22482pif 接收到的輸出資料梗無錯誤。 能掏率功 料功㈣魏，倾定如綠行前述第—輪出資 料功S控:Γ’被設定為用來執行前迷第二輪出資 ,擇器’用來在週期性的致能前述第 外疋★’選擇前述第一副控制電路的輪出’並且，^二 外，也被用來選擇前述第二副控制電路的輪t 匕以 能的^具有調適性功率功 副控制電路的輸出的“號，選擇前述第- 能的半導體元件，S圍^所t之具有調適性功率功 前述麵路被 值，直 能的功率功 能的第1項所述之具=功率功 能的半導體元件，更包括： 述之，、有調適性功率功 44 22482pif 至少一個並列至串列轉換器，作為第一電路元件，前 ^並列至串列轉換器被設定為用來將並列輸入資料轉換成 甲歹^輪入資料； — 至少一個輸出驅動器，作為第二電路元件，且是被設 疋…、依前述輸入資料來產生前述輸出資料； 第一控制電路，被設定為根據前述接收性半導體元件 則述錯誤訊號來調適性地控制前述串聯的功率；以及 、^第二控制電路，被設定為根據前述接收性半導體元件 的則述錯誤訊號來調適性地控制前述輸出資料的功率。 ^ 40,如申請專利範圍第1項所述之具有調適性功率功 此的半導體元件，其中前述電路元件及前述控制電路構成 記憶體元件裡的資料輸出介面電路的一部分。 41. 一種具有調適性功率功能的系統，包括： 資料輸出介面電路，被設定為用來產生輸出資料，前 述資料輪出介面電路包括， 、 至少一個電路元件，被設定用來產生輸出資料，以及 至少一個控制電路，被設定根據錯誤訊號來調適性地 控制前述輸出資料的功率；以及 資料輸入介面電路，被設定為用來接收從前述資料輸 出介，電路產生的前述輸出資料以及產生指出在接收到的 輸出資料裡是否有錯誤的前述錯誤訊號。 42. 如申請專利範圍第41項所述之系統，其 料輸入介面電路包括： '貝 至少一個錯誤檢測器，用來偵測前述資料輪出介面電 45 1324772 22482pif 路的輸出資料裡的錯誤。 料輸㈣前述資 前述號號產生器’根據前述錯誤檢測器的輸出來產生 从如申請專利範圍第42項所述之系統，更包 f憶體70件，包括前述資料輸出介面電路；以及 記憶體控繼，包括前述資料以介面電路。 W如申請專利範圍第42項所述之系統，更 記憶體控制器，包括前述資料輸出介面電路；以及 記憶體元件，包括前述資料輸入介面電路。 46. —種調適性功率控制的方法，包括： 產生輸出資料； 根據用來接收輸出資料的接收性半導體元 的錯誤訊號，來調適性地控制前述產⑽ 以控制前賴ib資料的神， 驟’ 錯誤其中’前述錯誤訊號指出接收到的輪出資料裡是否有 47. 如申請專利第46項所述之調適性功率 方法，其中前述調適性控制前述產生輪出資 二Ζ 期性地執行。 少鄉疋週 48. 如申請專利範圍第46項所述之調適性功率 方法，其中前述調適㈣控制步驟，為反應指出在 的輸出資料裡有錯誤的錯誤訊號而執行。 ” 46