CN1979679B - 具有自适应功率功能的半导体装置、***及方法 - Google Patents

具有自适应功率功能的半导体装置、***及方法 Download PDF

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Abstract

在一个实施例中，半导体装置包括至少一个配置成生成输出数据的电路元件。至少一个控制电路被配置成基于来自用于接收输出数据的接收半导体器件的反馈自适应控制输出数据的功率。

Description

具有自适应功率功能的半导体装置、***及方法
技术领域
本发明涉及半导体装置，尤其涉及具有自适应功率功能的电路。
背景技术
图1图解说明了现有技术的半导体存储装置的数据输出接口100和现有技术的存储器控制器的数据输入接口200。如图所示，数据输出接口100包括数据输出部件10，用于接收从存储器件的存储器单元阵列(未示出)输出的数据并且将k位的并行数据分配给多个并行到串行转换器(PSC)12-1～12-n中的每一个。每个PSC 12将接收到的并行数据转换为差动串行数据do1、do1B～don、donB。
时钟生成器14生成k个时钟信号P1～Pk，以便对每个PSC 12的k位数据计时。时钟信号P1～Pk具有彼此不同的相位，并且可以与从存储器控制器200传送的外部接收的时钟信号同步。PSC 12基于接收到的时钟信号执行并行到串行转换操作。
数据输出接口100包括多个输出驱动器16-1～16-n。每个输出驱动器(OD)16对应于一个PSC 12。更具体地，每个OD 16接收差动串行数据，并且生成相关的差动输出信号D01、D01B～D0n、D0nB。差动输出信号经由诸如总线的信令介质被发送到输入数据接口200。
控制电路18将具有位c1～cm的控制信号CON输出到OD 16。响应控制信号CON而设置每个OD 16的驱动性能。控制电路18包括用于设置控制信号CON的每个位c1～cm的熔丝结构。通过切断控制电路18的熔丝结构中的各条熔丝，设置每位c1～cm的固定值。如将要理解的，因为控制信号CON被固定，因此，输出信号D01～D0n的摆动宽度以及它们的各个相反的D01B～D0nB也被固定。或者，固定OD 16的驱动性能。通过设置控制电路18的寄存器结构中的各个位，设置每个位c1～cm的值。如将要理解的，因为不管通道300的特性如何都设置控制信号CON，因此，输出信号D01～D0n的摆动宽度以及它们的各个反转的D01B～D0nB也不管通道特性如何都被固定。或者，OD 16的驱动性能与通道300的特性无关。
为了保证包括数据输出接口100的存储器***的稳定操作，控制信号CON的固定值，因此将OD 16的固定驱动性能设置为相对高。这有助于保证高速操作；但是，这对减少功耗有所损害。
如图1进一步所示，输入数据接口200包括输入驱动器(ID)34-1～34-n，每个对应于相应的一个OD 16。ID 34将各自接收到的差动输出数据信号转换为差动输入数据di1、diB～din、dinB。多个串行到并行转换器(SPC)32-1～32-n中的每一个将来自各个ID 34的差动(differential)输入数据转换为k位的并行数据din1～dinn。数据输入部件30接收来自SPC 32的并行数据，并且输出输入数据流。与输出数据接口100一样，输入数据接口200包括时钟生成器36。时钟生成器36生成k个时钟信号。时钟信号具有彼此不同的相位，并且可以与存储器控制器200的内部时钟信号同步。SPC 32基于接收到的时钟信号执行串行到并行转换操作。
发明内容
在根据本发明的半导体装置的一个实施例中，至少一个电路元件被配置成生成输出数据，并且至少一个控制电路被配置成基于来自用于接收输出数据的接收半导体器件的反馈自适应控制输出数据的功率。
在一个实施例中，控制电路可以被配置成周期性地确定输出数据功率。
例如，在输出数据功率确定期间，控制电路可以被配置成随时间从起始功率值开始减小输出数据功率，直到从接收半导体器件接收到表示接收到的输出数据中有错误的错误信号。控制电路可以被配置成将输出数据功率设定为在输出数据功率导致错误信号之前的输出数据功率。
在一个实施例中，控制电路可以包括第一存储器件、第二存储器件和选择器。第一存储器件可以被配置成存储代表起始功率值的初始控制信号，并且随时间改变所存储的控制信号。第二存储器件可以被配置成存储由第一存储器件先前存储的控制信号。选择器可以被配置成选择性地输出由第一和第二存储器件之一存储的控制信号作为功率控制信号。例如，选择器可以被配置成输出第一存储器件中存储的控制信号直到错误信号表示接收到的输出数据中有错误，然后输出第二存储器件中存储的控制信号。
在另一个实施例中，控制电路可以被配置成响应在错误信号表示接收到的输出数据中有错误来执行周期性的输出数据功率确定。例如，可以将控制电路配置成在输出数据功率确定期间随着时间从开始功率值增加输出数据功率，直到错误信号表示所接收的输出数据中没有错误。
在一个实施例中，控制电路可以包括第一存储器件、第二存储器件和选择器。第一存储器件可以被配置成存储代表起始功率值的初始控制信号，并且随时间改变所存储的控制信号。第二存储器件可以被配置成存储由第一存储器件存储的控制信号。可以将选择器配置成基于错误信号选择性地输出由第一和第二存储器件之一存储的控制信号作为功率控制信号。例如，在一个实施例中，选择器可以被配置成输出第一存储器件中存储的控制信号直到错误信号表示接收到的输出数据中没有错误，然后输出第二存储器件中存储的控制信号。
在另一个实施例中，控制电路可以被配置成周期性地执行第一输出功率确定，并且如果没有执行第一输出功率确定，则响应表示接收到的输出数据中有错误的错误信号执行第二输出功率确定。
在又一个实施例中，至少一个并行到串行转换器(PSC)是第一电路元件，并且PSC被配置成将输入并行数据转换为串行数据。而且，至少一个输出驱动器是第二电路元件，并且被配置成基于串行输入数据生成输出数据。第一控制电路可以被配置成基于来自接收半导体器件的反馈自适应控制连续电源，第二控制电路可以被配置成基于来自接收半导体器件的反馈自适应控制输出数据的功率。
在本发明的另一个实施例中，一种***包括：数据输出接口电路，其被配置成生成输出数据；和数据输入接口电路，其被配置成从数据输出接口电路接收输出数据，并且生成反馈信息。输出数据接口电路可以包括：至少一个配置成生成输出数据的电路元件；和至少一个控制电路，其被配置成基于反馈信息自适应控制输出数据的功率。其中，在输出数据功率确定期间，所述控制电路被配置成随时间从起始功率值开始减小输出数据功率，直到从接收半导体器件接收到表示接收到的输出数据中有错误的错误信号，然后将输出数据功率设定为在输出数据功率产生错误信号之前的输出数据功率。
在相关实施例中，输入数据接口电路包括：至少一个错误检测器，用于检测来自数据输出接口电路的输出数据中的错误；和错误信号生成器，用于基于来自错误检测器的输出生成反馈信息。
本发明也涉及一种自适应功率控制的方法。本发明的一个实施例方法包括：生成输出数据；和基于来自接收输出数据的接收半导体器件的反馈自适应控制生成步骤以便控制输出数据的功率。其中，在输出数据功率确定期间，输出数据功率随时间从起始功率值开始减小，直到从接收半导体器件接收到表示接收到的输出数据中有错误的错误信号，然后将输出数据功率设定为在输出数据功率产生错误信号之前的输出数据功率。
附图说明
通过下面给出的详细描述以及附图，本发明将变得更全面得以理解，其中相同的元件由相同的附图标记表示，附图仅举例给出因此并不限制本发明，附图中：
图1图解说明了现有技术的半导体存储装置的数据输出接口和现有技术的存储器控制器的数据输入接口；
图2图解说明了根据本发明实施例的数据输出接口和相关的数据输入接口；
图3A-3C图解说明了根据本发明的图2中的输出驱动器的实施例；
图4A-4C图解说明了根据本发明的图2中的输入驱动器的实施例；
图5图解说明了根据本发明的图2中的使能信号和时钟信号生成器的实施例；
图6图解说明了根据本发明的图2中的驱动控制信号生成器(DCSG)的实施例；
图7A图解说明了操作期间由包括图6的DCSG的控制电路生成的波形；
图7B图解说明了对于图7A中所示的控制电路的示例操作的、第一和第二寄存器输入REG1和REG2以及由选择器选择的寄存器输入；
图8图解说明了根据本发明的图2的DCSG的另一实施例；
图9A图解说明了示例操作期间由包括图8的DCSG的控制电路生成的波形；
图9B图解说明了对于图9A中所示的控制电路25的示例操作的、第一和第二寄存器输入REG1′和REG2′以及由选择器54选择的寄存器输入；
图10图解说明了根据本发明的图2的DCSG的另一实施例；
图11图解说明了根据本发明另一实施例的数据输出接口和相关的数据输入接口；
图12A和12B图解说明了根据本发明的图11的电压生成器的实施例；和
图13图解说明了根据本发明另一实施例的数据输出接口和相关的数据输入接口。
具体实施方式
本发明涉及一种数据输出接口和相关的数据输入接口。该数据输出接口可以是存储装置的数据输出接口，该数据输入接口可以是存储器控制器的数据输入接口。然而，应当理解，本发明的数据输出接口和数据输入接口不限于该应用。
图2图解说明了根据本发明实施例的数据输出接口100′和相关的数据输入接口200′。如图所示，数据输出接口100′包括数据输出部件10，用于接收例如从存储器单元阵列(未示出)输出的数据并且将k位并行数据分配给多个并行到串行转换器(PSC)12-1′～12-n′中的每一个和多个错误寄存器代码生成器(EDCG)20-1～20-n中的每一个。每个EDCG 20与PSC 12′之一相关，并且对于由相关的PSC 12接收的k位生成s位的错误代码。每个PSC 12′将接收的并行数据位和相关的代码位转换为差动串行数据do1′、do1B′～don′、donB′。
时钟生成器14′生成k+s个时钟信号P1′～P(k+s)′，以便对每个PSC 12′定时k+s个位。时钟信号P1′～P(k+s)′具有彼此不同的相位，并且可以与从存储器控制器200传送的外部接收的时钟信号同步。PSC 12′基于接收的时钟信号执行并行到串行转换操作。
数据输出接口100′包括多个输出驱动器16-1～16-n。每个输出驱动器(OD)16对应于PSC 12′之一。更具体地，每个OD 16接收差动串行数据，并且生成相关的差动输出信号D01′、D01B′～D0n′、D0nB′。经由诸如总线的信令介质将差动输出数据信号输出到输入数据接口200′。
控制电路25将具有位c1～cm的控制信号CON输出到OD 16。响应控制信号CON而设置每个OD 16的驱动性能。图3A图解说明了根据本发明的OD 16的实施例。如图所示，电阻器R1与NMOS晶体管N1串联连接在电压提供线和公共节点ND之间。NMOS晶体管N1的栅极接收差动串行数据do，NMOS晶体管N1的漏极充当反向差动数据信号DOB的输出。电阻器R2与NMOS晶体管N2串联连接在电压提供线和公共节点之间。NMOS晶体管N2的栅极接收反向差动串行数据doB，而NMOS晶体管N2的漏极充当差动数据信号DO的输出。
总数为m个NMOS晶体管N3-1～N3-m并联连接在公共节点ND和地之间。每个NMOS晶体管N3-1～N3-m接收形成控制信号CON的位c1～cm中的相应的一个。当控制位c是逻辑高或者“1”时，各个NMOS晶体管N3导通。相反，如果控制位c是逻辑低或者“0”时，各个NMOS晶体管N3截止。因此，控制信号CON控制相应的NMOS晶体管N3导通。这样，控制信号CON控制OD 16的驱动性能。越多NMOS晶体管N3导通，则OD 16的驱动性能越高。应当理解，NMOS晶体管N3可以具有不同的大小，因此，提供不同的驱动性能。这种结构给予OD 16的驱动性能的控制越大。
在操作期间，如果do′大于doB′，则DO′将具有比DOB′更大的电压，反之亦然。
图3B图解说明了根据本发明的OD 16的另一实施例。如图所示，电阻器R1′与NMOS晶体管N1′串联连接公共节点ND′和地之间。NMOS晶体管N1′的栅极接收差动串行数据do，NMOS晶体管N1′的漏极充当反向差动数据信号DOB′的输出。电阻器R2′与NMOS晶体管N2′串联连接在公共节点与地之间。NMOS晶体管N2′的栅极接收反向差动串行数据doB′，NMOS晶体管N2′的漏极充当差动数据信号DO′的输出。
总数为m个PMOS晶体管P1-1～P1-m并联连接在电压提供线与公共节点ND′之间。每个PMOS晶体管P1-1～P1-m接收形成控制信号CON的位c1～cm中的相应的一个。当控制位c是逻辑高或者“1”时，相应的PMOS晶体管P1截止。如果控制位c是逻辑低或者“0”时，相应的PMOS晶体管P1导通。因此，控制信号CON控制相应的PMOS晶体管P1导通。这样，控制信号CON控制OD 16的驱动性能。越多PMOS晶体管N3导通，则OD 16的驱动性能越高。应当理解，PMOS晶体管P1可以具有不同的大小，因此，提供不同的驱动性能。这种结构给予OD 16的驱动性能的控制越大。
在操作期间，如果do′大于doB′，则DO′将具有比DOB′更大的电压，反之亦然。
图3C图解说明了根据本发明的OD 16的另一实施例。如图所示，电阻器R1″与PMOS晶体管P2串联连接公共节点ND″和地之间。PMOS晶体管P2的栅极接收差动串行数据do，PMOS晶体管P2的漏极充当反向差动数据信号DOB′的输出。电阻器R2″与PMOS晶体管P3串联连接在公共节点ND″和地之间。PMOS晶体管P3的栅极接收反向差动串行数据doB′，而PMOS晶体管P3的漏极充当差动数据信号DO′的输出。
总数为m个PMOS晶体管P1-1～P1-m并联连接在电压提供线和公共节点ND″之间。每个PMOS晶体管P1-1～P1-m接收形成控制信号CON的位c1～cm中的相应的一个。当控制位c是逻辑高或者“1”时，相应的PMOS晶体管P1截止。如果控制位c是逻辑低或者“0”时，则相应的PMOS晶体管P1导通。因此，控制信号CON控制相应的PMOS晶体管P1导通。这样，控制信号CON控制OD 16的驱动性能。越多PMOS晶体管P1导通，则OD 16的驱动性能越高。应当理解，PMOS晶体管P1可以具有不同的大小，因此，提供不同的驱动性能。这种结构给予OD 16的驱动性能的控制越大。
在操作期间，如果do′大于doB′，则DO′将具有比DOB′更大的电压，反之亦然。
参考图2和控制电路25，如图所示，控制电路25基于从输入数据接口200′接收的信号生成控制信号CON。因此，在详细描述控制电路25之前，将首先描述输入数据接口200′
输入数据接口200′包括输入驱动器(ID)34-1～34-n，其中每个对应于各个OD 16的相应的一个。ID 34将各个接收的差动输出数据信号转换为差动输入数据di1′、diB′～din′、dinB′。图4A图解说明了根据本发明的ID 34的示例实施例。如图所示，电阻器R11和NMOS晶体管N11串联连接在电源线与公共节点ND2之间。NMOS晶体管N11的栅极接收来自输出数据接口100′的输出数据信号DO′。NMOS晶体管N11的漏极充当串行输入数据di的输出。电阻器R21和NMOS晶体管N21串联连接在电源线和公共节点ND2之间。NMOS晶体管N21的栅极接收反向输出数据信号DOB′。NMOS晶体管N21的漏极充当反向串行输入数据diB′的输出。恒流源I3连接在公共节点ND2和地之间。在操作期间，如果DO′大于DOB′，则di′将具有比diB′更大的电压，反之亦然。
图4B图解说明了根据本发明的ID 34的另一示例实施例。如图所示，电阻器R11′和NMOS晶体管N11′串联连接在公共节点ND2′和地之间。NMOS晶体管N11′的栅极接收来自输出数据接口100′的输出数据信号DO′。NMOS晶体管N11′的漏极充当反向串行输入数据diB′的输出。电阻器R21′和NMOS晶体管N21′串联连接在公共节点ND2′和地之间。NMOS晶体管N21′的栅极接收反向输出数据信号DOB′。NMOS晶体管N21′的漏极充当串行输入数据di′的输出。恒流源I4连接在公共节点ND2′与和电源线之间。在操作期间，如果DO′大于DOB′，则di′将具有比diB′更大的电压，反之亦然。
图4C图解说明了根据本发明的ID 34的另一示例实施例。如图所示，电阻器R11″和PMOS晶体管P2′串联连接在公共节点ND2″和地之间。PMOS晶体管P2′的栅极接收来自输出数据接口100′的输出数据信号DO′。PMOS晶体管P2′的漏极充当反向串行输入数据diB′的输出。电阻器R21″和PMOS晶体管P3′串联连接在公共节点ND2″和地之间。PMOS晶体管P3′的栅极接收反向输出数据信号DOB′。PMOS晶体管P3′的漏极充当串行输入数据di′的输出。恒流源I4连接在公共节点ND2″和电源线之间。在操作期间，如果DO′大于DOB′，则di′将具有比diB′更大的电压，反之亦然。
参考图2和输入数据接口200′，多个串行到并行转换器(SPC)32-1′～32-n′中的每一个将来自各个ID 34的差动输入数据转换为k位的并行数据din1～dinn和单独地转换为k+s位的并行数据。输入数据部件30接收来自SPC 32的k位并行数据，并且输出输入数据流。
多个错误检测器(ED)38-1～38-n中的每一个与SPC 32的相应的一个关联，用于接收从各个SPC 32输出的k+s位。多个ED 38-1～38-n生成各个单独的错误信号E1～En。每个单独的错误信号E表示是否错误地接收到k位并行数据。错误信号生成器40接收单独的错误信号E1～En，并且生成共同的(collective)错误信号ER。例如，错误信号生成器40可以对单独的错误信号E1～En执行逻辑或运算，以便生成共同的错误信号ER。
错误信号ER被提供给OD 42，该OD 42可以具有与OD 16相同的结构。这里，到OD 42的反向输入被提供固定的参考电压。OD 42生成被发送到生成数据接口100′的错误输出信号ED和反向错误输出信号EDB。例如，这些信号可以经由诸如总线的任何合适介质发送。
与输出数据接口100′一样，输入数据接口200′包括时钟生成器36′。时钟生成器36′生成k+s个时钟信号。时钟信号具有彼此不同的相位，并且可以与包括输入数据接口200′的装置的内部时钟信号同步。SPC 32′基于接收的时钟信号执行串行到并行转换操作。
再次返回参考图2，将更详细地描述控制电路25及其操作。如图所示，控制电路25包括ID 22，其可以具有与ID 34相同的结构。ID 22接收错误输出信号ED和反向错误输出信号EDB，并且生成错误信号er和反向错误信号erB。使能和时钟信号生成器(ENCC)24周期性地生成使能信号EN和时钟信号CCLK，并且基于错误信号er和反向错误信号erB而终止使能信号EN和时钟信号CCLK的生成。驱动控制信号生成器(DCSG)26接收使能信号EN和时钟信号CCLK，并且基于此而生成控制信号CON。
图5更详细地图解说明了ENCC 24。如图所示，ENCC 24包括使能信号生成器24-1，其周期性地生成使能信号EN。使能信号生成器24-1基于错误信号er和反向错误信号erB而终止使能信号EN的生成。时钟信号生成器24-2响应使能信号EN生成时钟信号CCLK。在下面DCSG 26的详细描述之后，下面将参考图7A所示的波形更详细地描述ENCC 24的操作。
图6图解说明了根据本发明实施例的DCSG 26的示例实施例。如图所示，DCSG 26包括与选择器54连接的第一存储器件50和第二存储器件52。例如，在该实施例中，第一和第二存储器件50和52是寄存器。然而，第一和第二存储器件50和52不限于是寄存器。如图所示，寄存器50包括m个级联连接的D触发器DF 10～DF1m，第一D触发器DF 10的输入连接到地。每个D触发器DF 1在其时钟输入端接收时钟信号CCLK，并且具有接收使能信号EN的它的设置输入。因此，如果使能信号EN是表示禁能的逻辑低或“0”，则设置寄存器50的D触发器DF1，并且每个存储逻辑高或“1”。如将会进一步理解的，当使能信号EN是表示使能的逻辑高或“1”时，不再持续设置D触发器DF1。因此，定时D触发器DF1导致逻辑低或“0”，以便通过D触发器DF1级联。第一到第mD触发器DF10～DF1(m-1)的输出被提供给选择器54作为第一寄存器输入REG1。第一到第m D触发器DF10～DF1(m-1)中每一个的输出对应于控制信号CON(c1～cm)的各个位c。
第二寄存器52包括m个级联连接的D触发器DF21～DF2m。D触发器DF21～DF2m的输入分别连接到第二到第(m+1)D触发器DF11～DF1m的输出。D触发器DF2的时钟输入端也接收时钟信号CCLK，并且第二触发器DF2的输出被提供给选择器54作为第二寄存器输入REG2。每个D触发器DF2对应于控制信号CON的位c1～cm之一。而且，如将要理解的，响应时钟信号CCLK，D触发器DF2存储第一寄存器REG1的先前版本。或者，第二寄存器输入REG2与来自时钟信号CCLK的先前脉冲的第一寄存器输入REG1相同。
选择器54选择性地输出第一寄存器输入REG1和第二寄存器输入REG2之一作为控制信号CON。更具体地，并且如下面参考图7A和7B更详细描述的，如果使能信号EN使能(在该示例中是逻辑高)，则选择器54输出第一寄存器输入REG1，如果使能信号EN禁能(在该示例中是逻辑低)，则选择器54输出第二寄存器输入REG2。
接着，将参考图7A和7B详细描述控制电路25的操作。图7A图解说明了在操作期间由控制电路25生成的波形。图7B图解说明了对于控制电路25的该示例操作第一和第二寄存器输入REG1和REG2以及由选择器54选择的寄存器输入。
参考图7A，图7A示出了使能信号生成器24-1周期使能的使能信号EN的一个示例。使能信号生成器24-1使能所述使能信号EN所用的周期可以是设计选择的事务。响应成为逻辑高或“1”(例如，在该示例实施例中使能)的使能信号EN，时钟信号生成器24-2开始生成时钟信号CCLK。响应成为逻辑高的使能信号EN，第一寄存器50的D触发器DF1不再被持续设置为1，但是第一寄存器输入REG1将都是1，因为使能信号EN刚刚是逻辑低。使用逻辑高的使能信号EN，选择器54输出第一寄存器输入REG1作为控制信号CON。图7B图解说明了选择器54输出的第一寄存器输入REG1和寄存器输入的状态。
参考图7A，响应成为逻辑高的使能信号EN，生成时钟信号CCLK。时钟信号CCLK的每个脉冲导致移位进第一D触发器DF1的系列的逻辑低或“0”。而且，时钟信号CCLK的每个脉冲使得第二串的D触发器DF2存储先前的第一寄存器输入REG1。结果，第二寄存器52输出的第二寄存器输入REG2等于先前版本的第一寄存器输入REG1。这在图7B中得以清晰地图示，图7A中图示了时钟信号CCLK的三个时钟脉冲。
如将要理解的，选择器54的输出是控制信号CON，并且当使能信号EN首先表示使能时，控制信号CON变成第一寄存器输入REG1的全1状态。因此，例如，在图3A的每个OD 16中的所有N3晶体管截止，并且OD 16的输出功率最大化。然后，当第一寄存器输入信号REG1响应时钟信号CCLK而改变状态为包括逻辑零时，OD 16的N3晶体管截止，并且OD 16的驱动性能降低。
在该实施例中，依次截止N3晶体管。然而，应当理解，第一寄存器50可以被配置成N3晶体管的截止以不同的顺序和/或不同的组合发生。例如，一次可以截止不止一个N3晶体管。而且，如上所述，N3晶体管可以是不同大小并且具有不同的驱动性能。因此，N3晶体管截止的方案可以取决于它们不同的驱动性能。而且，响应使能信号EN，第一寄存器50可以将OD 16的驱动性能设置为小于它们的最大驱动性能。
还应当理解，尽管使用图3A中所示的OD结构描述了控制电路25的该实施例的操作，但是本发明不限于这一应用。例如，控制电路25也可用于图3B所示的OD结构。在该实列中，取代设置第一D触发器DF1和移位逻辑低值，第一D触发器DF1被复位，并且其中逻辑高值被移位。这是因为图3B的OD结构的驱动晶体管是PMOS晶体管。
参考图7B，在该示例中，在时钟信号CCLK的第三时钟脉冲之后，输入数据接口200′生成表示错误的公共错误信号ER，这导致ID 22输出表示错误的错误信号er。如将会理解的，响应时钟信号CCLK，控制信号CON减少OD 16的驱动性能。因此，由OD 16在如此低的输出功率驱动输出数据，从而错误被错误检测器E之一检测到。这导致生成共同(collective)错误信号ER和错误信号er。
一旦接收到错误信号er，就终止逻辑高使能信号EN的生成(即，使能信号EN在该实施例中成为逻辑低)。这使得时钟信号CCLK终止，并且选择器54输出第二寄存器输入REG2作为控制信号CON。因此，将根据先前导致所生成的错误信号er的版本的控制信号CON的版本来驱动OD 16。图7B中进一步图示了该操作。
通过周期性执行该处理，可以适应性地调节(tune)OD 16的驱动性能，从而最小化功耗同时确保稳定和高速的操作。
图8图解说明了根据本发明的DCSG 26的另一实施例。在该实施例中，ENCC 24不周期性地生成使能信号EN。相反，在该实施例中，响应接收错误信号er而生成使能信号EN。
如图所示，在图8的实施例中，DCSG 26包括第一存储装置60和与选择器64连接的第二存储装置62。例如，在该实施例中，第一和第二存储装置60和62是寄存器。然而，第一和第二存储装置60和62不限于是寄存器。如图所示，寄存器60包括m个级联连接的D触发器DF 31～DF3m，第一D触发器DF 31的输入连接到电源电压(例如，高电压)。每个D触发器DF31在其时钟输入端接收时钟信号CCLK，并且具有接收使能信号EN的复位输入端。因此，如果使能信号EN是表示禁能的逻辑低或“0”，则复位寄存器50的D触发器DF1，并且每个存储逻辑低或“0”。然而，当使能信号EN是表示使能的逻辑高或“1”时，不再复位D触发器DF3。如将会进一步理解的，当使能时，定时D触发器DF3导致逻辑高或“1”，以便通过D触发器DF3级联。第一到第mD触发器DF31～DF3m的输出被提供给选择器54作为第一寄存器输入REG1′。第一到第mD触发器DF31～DF3m中每一个的输出对应于控制信号CON(c1～cm)的各个位c。
第二寄存器62包括m个级联连接的D触发器DF41～DF4m。D触发器DF41的输入连接到电源电压。第二到第mD触发器DF42～DF4m的输入分别连接到第一到第(m-1)D触发器DF42～DF4(m-1)的输出。D触发器DF4的时钟输入端也接收时钟信号CCLK，并且触发器DF4的输出被提供给选择器64作为第二寄存器输入REG2′。每个D触发器DF4对应于控制信号CON的位c1～cm之一。而且，如将要理解的，响应时钟信号CCLK，D触发器DF2存储第一寄存器REG1′的相同版本。或者，第二寄存器输入REG2′与当使能信号EN被使能时的第一寄存器输入REG1′相同。
选择器64选择性地输出第一寄存器输入REG1′和第二寄存器输入REG2′之一作为控制信号CON。更具体地，并且如下面参考图9A和9B更详细描述的，如果使能信号被使能(在该示例中是逻辑高)，则选择器64输出第一寄存器输入REG1′，如果使能信号EN被禁能(在该示例中是逻辑低)，则选择器64输出第二寄存器输入REG2′。
接着，将参考图9A和9B详细描述控制电路25的操作。图9A图解说明了在操作期间由控制电路25生成的波形。图9B图解说明了对于控制电路25的示例操作的第一和第二寄存器输入REG1′和REG2′以及由选择器64选择的寄存器输入。
参考图9A，在操作期间的某个点处，输入数据接口200′生成表示错误的公共错误信号ER。这导致ID 22生成表示错误的错误信号er。响应错误信号er，使能信号生成器24-1使能所述使能信号EN(即，使得使能信号EN在该实施例中成为逻辑高)。这依次使得时钟信号生成器24-2生成时钟信号CCLK。
响应成为逻辑高的使能信号EN，第一寄存器60的D触发器DF3不再被复位为0，并且时钟信号CCLK的每个脉冲导致移位到一串D触发器DF3的逻辑高或“1”。而且，时钟信号CCLK的每个脉冲使得第二串D触发器DF4存储第一寄存器输入REG1′。结果，第二寄存器62输出的第二寄存器输入REG2′等于第一寄存器输入REG1′。这在图9B中得以清晰地图示，图9A中图示了时钟信号CCLK的三个时钟脉冲。
尽管使能信号EN被使能，但是选择器64输出第一寄存器输入REG1′。如将要理解的，选择器64的输出是控制信号CON，并且当使能信号EN首先被使能时，控制信号CON变成第一寄存器输入REG1′的全0状态。因此，例如，图3A的每个OD 16中的所有N3晶体管截止，并且OD 16的输出功率最大化。然后，当第一寄存器输入信号REG1′响应时钟信号CCLK而改变状态为包括逻辑高时，OD 16的N3晶体管导通，并且OD 16的驱动性能增加。
在该实施例中，依次导通N3晶体管。然而，应当理解，第一寄存器60可以被配置成N3晶体管的导通以不同的顺序和/或不同的组合发生。例如，一次可以导通不止一个N3晶体管。而且，如上所述，N3晶体管可以是不同大小并且具有不同的驱动性能。因此，N3晶体管导通的方案可以取决于它们不同的驱动性能。而且，响应使能信号EN，第一寄存器60可以将OD 16的驱动性能设置为大于它们的最小驱动性能。
还应当理解，尽管使用图3A中所示的OD结构描述了控制电路25的该实施例的操作，但是本发明不限于这一应用。例如，控制电路25也可用于图3B所示的OD结构。在该示例中，取代复位第一D触发器DF1和移位到逻辑高值，第一D触发器DF1被设置，并且移位到逻辑高值。这是因为图3B的OD结构的驱动晶体管是PMOS晶体管。
参考图9B，在该示例中，在时钟信号CCLK的第三时钟脉冲之后，输入数据接口200′不再生成表示错误的公共错误信号ER，这导致ID 22不再输出表示错误的错误信号er。如将会理解的，响应时钟信号CCLK，控制信号CON增加OD 16的驱动性能。在某点处，由OD 16在如此高的输出功率驱动输出数据，从而错误不再被错误寄存器38之一检测到。这导致生成表示没有错误的共同错误信号ER和错误信号er。
一旦接收到表示没有错误的错误信号er，就终止逻辑高使能信号EN的生成(即，在该示例实施例中成为逻辑低)。这使得时钟信号CCLK终止，并且使得选择器64输出第二寄存器输入REG2′作为控制信号CON。因此，将根据导致表示没有错误的错误信号er的控制信号CON的版本驱动OD 16。图9B中进一步图示了该操作。
通过响应错误来执行该处理，可以自适应地调节的OD 16的驱动性能，从而最小化了功耗，同时确保了稳定和高速操作。
图10图解说明了根据本发明的图2的DCSG的另一实施例。在该实施例中，DCSG包括图6的DCSG和图8的DCSG。每个DCSG的输出连接到选择器300。选择器300接收由使能信号生成器310生成的使能信号ES。当该使能信号表示使能时，例如，为逻辑高时，选择器300输出来自图6的DCSG的控制信号CON。当使能信号不表示使能时，例如，为逻辑低时，选择器输出来自图8的DCSG的控制信号CON。
使能信号生成器310周期性地生成使能信号。例如，在一个实施例中，使能信号生成器310与由图6的DCSG生成的使能信号同步地生成使能信号。或者，由使能信号生成器310生成的使能信号可被用来触发由图6的DCSG的使能信号的生成。然而，不同于图6的DCSG的使能信号，在接收到来自图6的DCSG或者图8的DCSG的错误信号er之后的一段时间，由使能信号生成器310生成的使能信号从使能状态转换为禁能状态。当图6的DCSG从输出第一寄存器输入REG1切换到输出第二寄存器输入REG2，这对于没有错误状态允许时间来进行稳定。
由于该操作，当选择器300切换到输出来自图8的DCSG的控制信号时，错误信号er将表示没有错误状态。这样，图8的DCSG将不会被图6的DCSG的操作错误地触发进行操作。
如将会理解的，本发明的该实施例提供了图6和8的两个实施例的优点。如将会理解的，图6和8的DCSG包括公共电路，例如ID 22。因此，通过图6和8的DCSG可以提供和共享该公共电路的单个版本。
图11图解说明了根据本发明另一实施例的数据输出接口和相关的数据输入接口。除了图11的实施例还包括电压控制信号生成器(VCSG)70和电压生成器72以外，图11的实施例与图2的实施例相同。因此，为了简洁原因，将仅描述这些附加元件的结构和操作。
VCSG 70具有与DCSG 26相同的结构和操作，并且接收来自ENCC 24的相同输入。因此，VCSG 70以与DCSG 26根据上述任一实施例生成控制信号CON相同的方式生成电压控制信号VCON。
基于电压控制信号VCON，电压生成器72接收电压控制信号VCON并且将电源电压提供给PSC 12′。因此，对于PSC 12′，类似地实现相对于OD 16′的相同功率控制利益。
图12A图解说明了根据本发明实施例的电压生成器72的一个实施例。如图所示，电阻器R3连接到电源电压EVDD。多个电阻器R41～R4m串联连接到电阻器R3。多个NMOS晶体管N4-1～N4-m中的每一个与多个电阻器R41～R4m中的相应的一个并联连接。多个NMOS晶体管N4-1～N4-m的栅极分别接收电压控制信号VCON的位vc1～vcm的反向一个。如图所示，反相器(inverter)INV反向施加到NMOS晶体管N4的电压控制信号VCON。
电阻器R3与电阻器R41之间的节点连接到比较器COM的反向输入。比较器COM的输出连接到PMOS晶体管PD的栅极。PMOS晶体管PD具有连接到电源电压EVDD的源极和连接到比较器COM的非反向输入的漏极。PMOS晶体管PD的漏极充当电压生成器72的输出。
在操作中，电压控制信号VCON控制导通的NMOS晶体管N4的数量；因此，控制比较器COM的反向输入处的电压。例如，电压控制信号VCON的位为逻辑高越高，则导通的NMOS晶体管N4更少。因此，非反向输入端的电压保持为高。这导致比较器COM生成导通PMOS晶体管PD的输出信号，从而电压生成器72的输出为高。越多NMOS晶体管N4截止，则施加到比较器COM的电压变得越低，这会减小电压生成器72的输出电压。
图12B图解说明了根据本发明的电压生成器72的另一实施例。在该实施例中，图12A的NMOS晶体管N4已经被PMOS晶体管P4代替。PMOS晶体管P4的使用消除了对图12A的实施例中的反相器INV的需要。然而，如上参考图12A讨论的电压生成器72的操作保持与图12B的实施例的相同。
图13图解说明了根据本发明另一实施例的数据输出接口和相关输出输入接口。除了第一装置包括与第二装置的输入数据接口200″连接的输出数据接口100″以及第二装置包括与第一装置的输入数据接口200′″连接的输出数据接口100′″以外，图13的实施例与图11的实施例相同。该实施例示出了装置不限于包括输入数据接口和输出数据接口之一。而且，应当理解，装置可以包括不止一个的输入数据接口和/或输出数据接口。
而且，尽管图13的实施例使用了图11的输入和输出数据接口，但是可以使用图2的输入和输出数据接口代替。
已经描述了本发明，很明显的是，可以以许多方式变化本发明。例如，尽管实施例自适应控制诸如输出驱动器和并行到串行转换器的电路元件的功率，但是本发明的功率控制方法不限于应用到这些电路元件。而是所述方法可应用于诸如多路复用器等的其他电路元件。这种变化不应当被认为是背离本发明，所有这些相关往往包含在本发明的范畴之内。

Claims (47)

1.一种具有自适应功率控制的半导体装置，包括：
至少一个配置成生成输出数据的电路元件；和
至少一个控制电路，其被配置成基于来自用于接收输出数据的接收半导体器件的反馈自适应控制输出数据的功率，
其中，在输出数据功率确定期间，所述控制电路被配置成随时间从起始功率值开始减小输出数据功率，直到从接收半导体器件接收到表示接收到的输出数据中有错误的错误信号，然后将输出数据功率设定为在输出数据功率产生错误信号之前的输出数据功率。
2.如权利要求1所述的装置，其中，所述控制电路被配置成周期性地确定输出数据功率。
3.如权利要求1所述的装置，其中，所述控制电路被配置成逐步递减地减小输出数据功率。
4.如权利要求1所述的装置，其中
所述控制电路被配置成生成表示输出数据功率的功率控制信号；和
电路元件被配置成生成具有由功率控制信号表示的功率的输出数据。
5.如权利要求4所述的装置，其中，所述控制电路包括：
第一存储器件，其被配置成存储代表起始功率值的初始控制信号，并且随时间改变所存储的控制信号；和
第二存储器件，其被配置成存储由第一存储器件先前存储的控制信号；和
选择器，其被配置成选择性地输出由第一和第二存储器件之一存储的控制信号作为功率控制信号。
6.如权利要求5所述的装置，其中，所述选择器被配置成输出第一存储器件中存储的控制信号直到错误信号表示接收到的输出数据中有错误，然后输出第二存储器件中存储的控制信号。
7.如权利要求6所述的装置，其中，所述控制电路被配置成在错误信号表示接收到的输出数据中有错误之后结束周期性的输出数据功率确定，并且选择器被配置成输出第二存储器件中存储的控制信号直到下一输出数据功率确定，然后输出第一存储器件中存储的控制信号。
8.如权利要求6所述的装置，其中，所述第一存储器件被配置成改变所存储的控制信号，直到错误信号表示接收到的输出数据中有错误。
9.如权利要求5所述的装置，其中，
所述第一存储器件是第一寄存器，其被配置成移位其中存储的逻辑值，从而由所存储的逻辑值代表的控制信号随时间改变；和
所述第二存储器件是第二寄存器，其被配置成存储由第一存储器件先前存储的逻辑值。
10.如权利要求9所述的装置，其中，所述选择器被配置成输出在第一寄存器中存储的控制信号直到错误信号表示接收到的输出数据中有错误，然后输出第二寄存器中存储的控制信号。
11.如权利要求10所述的装置，其中，所述电路元件包括多个电源元件，每个电源元件被配置成基于功率控制信号中的相应的逻辑值的逻辑状态选择性地提供生成输出数据的功率。
12.如权利要求10所述的装置，其中，所述控制电路包括：
使能信号生成电路，其被配置成周期性地生成使能信号，以便使能输出数据功率确定；和其中
第一寄存器被配置成响应使能信号来存储起始功率值。
13.如权利要求12所述的装置，其中，所述控制电路包括：
时钟生成电路，其被配置成响应使能信号生成时钟信号；其中
第一寄存器被配置成响应时钟信号来改变其中存储的逻辑值；和
第二寄存器被配置成响应时钟信号加载第一寄存器中存储的逻辑值。
14.如权利要求12所述的装置，其中
所述使能信号生成电路被配置成生成使能输出数据功率确定的使能信号，直到错误信号表示接收到的输出数据中有错误；和
在使能信号使能输出数据功率确定的同时，所述选择器被配置成输出第一寄存器中存储的所述控制信号，而当所述使能信号禁能输出数据功率确定的同时，所述选择器被配置成输出第二寄存器中存储的控制信号。
15.如权利要求1所述的装置，其中，所述控制电路被配置成响应表示接收到的输出数据中有错误的错误信号而执行输出功率确定。
16.如权利要求15所述的装置，其中，在输出数据功率确定期间，所述控制电路被配置成随时间从起始功率值增加输出数据功率，直到错误信号表示接收到的输出数据中没有错误。
17.如权利要求16所述的装置，其中，所述控制电路被配置成逐步递增地增加输出数据功率。
18.如权利要求16所述的装置，其中，
所述控制电路被配置成生成表示输出数据功率的功率控制信号；和
电路元件被配置成生成具有由功率控制信号表示的功率的输出数据。
19.如权利要求18所述的装置，其中，所述控制电路包括：
第一存储器件，其被配置成存储代表起始功率值的初始控制信号，并且随时间改变所存储的控制信号；和
第二存储器件，其被配置成存储由所述第一存储器件存储的所述控制信号；和
选择器，其被配置成基于所述错误信号选择性地输出由第一和第二存储器件之一存储的控制信号作为功率控制信号。
20.如权利要求19所述的装置，其中，所述选择器被配置成输出第一存储器件中存储的控制信号直到错误信号表示接收到的输出数据中没有错误，然后输出第二存储器件中存储的所述控制信号。
21.如权利要求20所述的装置，其中，所述控制电路被配置成如果错误信号表示接收到的输出数据中没有错误，则结束输出数据功率确定。
22.如权利要求20所述的装置，其中，所述第一存储器件被配置成改变所存储的控制信号，直到错误信号表示接收到的输出数据中没有错误。
23.如权利要求20所述的装置，其中，所述第一存储器件被配置成如果错误信号表示接收到的输出数据中没有错误，则复位以存储初始控制信号。
24.如权利要求19所述的装置，其中
所述第一存储器件是第一寄存器，其被配置成改变其中存储的逻辑值，从而由所存储的逻辑值代表的控制信号随时间改变；和
所述第二存储器件是第二寄存器，其被配置成存储由第一存储器件存储的逻辑值。
25.如权利要求24所述的装置，其中，所述选择器被配置成输出第一寄存器中存储的控制信号直到错误信号表示接收到的输出数据中没有错误，然后输出所述第二寄存器中存储的控制信号。
26.如权利要求25所述的装置，其中，所述电路元件包括多个电源元件，每个电源元件被配置成基于功率控制信号中的各个逻辑值的逻辑状态选择性地提供生成输出数据的功率。
27.如权利要求25所述的装置，其中，所述控制电路包括：
使能信号生成电路，其被配置成如果错误信号表示接收到的输出数据中有错误则生成使能信号，以便使能输出数据功率确定；和其中
所述第一寄存器被配置成响应使能信号而存储起始功率值。
28.如权利要求27所述的装置，其中，所述控制电路包括：
时钟生成电路，其被配置成响应使能信号来生成时钟信号；其中
所述第一寄存器被配置成响应时钟信号移位其中存储的逻辑值；和
所述移位寄存器被配置成响应时钟信号而加载第一寄存器中存储的逻辑值。
29.如权利要求27所述的装置，其中
所述使能信号生成电路被配置成生成使能输出数据功率确定的使能信号，直到错误信号表示接收到的输出数据中没有错误；和
在使能信号使能输出数据功率确定的同时，选择器被配置成输出第一寄存器中存储的控制信号，而当使能信号禁能输出数据功率确定的同时，选择器被配置成输出第二寄存器中存储的控制信号。
30.如权利要求1所述的装置，其中，所述控制电路被配置成周期性地执行第一输出功率确定，并且如果没有执行第一输出功率确定，则响应表示接收到的输出数据中有错误的错误信号来执行第二输出功率确定。
31.如权利要求30所述的装置，其中，在第一输出数据功率确定期间，所述控制电路被配置成随时间从第一起始功率值开始减小输出数据功率，直到错误信号表示接收到的输出数据中有错误，然后将输出数据功率设置为在导致错误信号的输出数据功率之前的输出数据功率。
32.如权利要求31所述的装置，其中，在第二输出数据功率确定期间，，所述控制电路被配置成随时间从第二起始功率值开始增加输出数据功率，直到错误信号表示接收到的输出数据中没有错误。
33.如权利要求32所述的装置，其中，所述控制电路包括：
第一子控制电路，其被配置成执行第一输出数据功率确定；
第二子控制电路，其被配置成执行第二输出数据功率确定；和
选择器，用于在第一输出数据功率确定的周期性使能期间选择第一子控制电路的输出，否则选择第二子控制电路的输出。
34.如权利要求33所述的装置，其中，所述选择器接收表示选择第一子控制电路的输出的周期性使能信号。
35.如权利要求30所述的装置，其中，在第二输出数据功率确定期间，所述控制电路被配置成随时间从第二起始功率值开始增加输出数据功率，直到错误信号表示接收到的输出数据没有错误。
36.如权利要求1所述的装置，其中，所述电路元件是输出驱动器。
37.如权利要求1所述的装置，其中，所述电路元件是并行到串行转换器。
38.如权利要求1所述的装置，还包括：
至少一个作为第一电路元件的并行到串行转换器(PSC)，该PSC被配置成将输入并行数据转换为串行数据；
至少一个作为第二电路元件的输出驱动器，其被配置成基于输入数据生成输出数据；
第一控制电路，其被配置成基于来自接收半导体器件的反馈自适应控制连续电源；和
第二控制电路，其被配置成基于来自接收半导体器件的反馈自适应控制输出数据的功率。
39.如权利要求1所述的装置，其中，所述电路元件和控制电路形成存储器件中的数据输出接口电路的一部分。
40.一种***，包括：
数据输出接口电路，其被配置成生成输出数据，输出数据接口电路包括：
至少一个配置成生成输出数据的电路元件，和
至少一个控制电路，其被配置成基于反馈信息自适应控制输出数据的功率，其中，在输出数据功率确定期间，所述控制电路被配置成随时间从起始功率值开始减小输出数据功率，直到从接收半导体器件接收到表示接收到的输出数据中有错误的错误信号，然后将输出数据功率设定为在输出数据功率产生错误信号之前的输出数据功率；和
数据输入接口电路，其被配置成从数据输出接口电路接收输出数据，并且生成所述反馈信息。
41.如权利要求40所述的***，其中，所述数据输入接口电路包括：
至少一个错误检测器，用于检测来自数据输出接口电路的输出数据中的错误。
42.如权利要求41所述的***，其中，所述数据输入接口电路包括：
错误信号生成器，用于基于来自错误检测器的输出生成反馈信息。
43.如权利要求41所述的***，其中，所述***包括存储器件和存储器控制器，并且其中，该存储器件包括所述数据输出接口电路，并且该存储器控制器包括所述数据输入接口电路。
44.如权利要求41所述的***，其中，所述***包括存储器控制器和存储器件，并且其中，该存储器控制器包括所述数据输出接口电路，并且该存储器件包括所述数据输入接口电路。
45.一种自适应功率控制的方法，包括：
生成输出数据；
基于来自接收输出数据的接收半导体器件的反馈，自适应地控制所述生成步骤，以便控制输出数据的功率，其中，在输出数据功率确定期间，输出数据功率随时间从起始功率值开始减小，直到从接收半导体器件接收到表示接收到的输出数据中有错误的错误信号，然后将输出数据功率设定为在输出数据功率产生错误信号之前的输出数据功率。
46.如权利要求45所述的方法，其中，所述自适应控制步骤周期性地执行自适应功率控制。
47.如权利要求45所述的方法，其中，所述自适应控制步骤响应从接收半导体器件接收的错误信号来执行自适应功率控制。
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