KR0182966B1 - 반도체 메모리장치의 입출력라인 전압 제어회로 및 방법 - Google Patents

반도체 메모리장치의 입출력라인 전압 제어회로 및 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리장치에서 고속으로 데이타를 액세스하기 위하여 입출력라인의 출력전압을 피드백하여 부하트랜지스터를 제어하는 회로 및 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래의 경우 첫번째 칼럼선택라인이 인에이블되어 있는 전체시간동안 부하트랜지스터에서 직류전류를 계속 소모하여 전류소모가 큰 문제점이 있다. 또한 비트라인 센그앰프가 입출력라인의 전압플립시 부하트랜지스터가 계속 턴온되어 있어 입출력라인이 VCC에서 소정의 전압레벨로 내려가는데 방해역할을 하여 입출력라인의 플립속도가 느린 문제점이 있다.
3. 발명의 해결방법의 요지 :
상기 입출력라인 센스앰프의 출력이 피드백되어 리드동작시 상기 입출력라인쌍에 로우상태전압을 일정레벨로 클램프시키기 위한 클램프수단을 구비하여 상기 입출력라인쌍을 각각 다르게 제어하여 상기 전류소비를 줄이고 입출력라인의 플립속도를 빠르게 가져갈 수 있었다.
4. 발명의 중요한 용도 :
고속동작 및 저전력 반도체 메모리장치.

Description

반도체 메모리장치의 입출력라인 전압 제어회로 및 방법
제1도는 종래 기술에 의한 반도체 메모리장치의 입출력라인 전압 제어회로의 구성을 보여주는 도면.
제2도는 제1도에 따른 동작타이밍도.
제3도는 본 발명의 실시예에 따른 반도체 메모리장치의 입출력라인 전압 제어회로의 구성을 보여주는 도면.
제4도는 제3도에 따른 동작타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 부하트랜지스터에 의한 전류소모를 줄이고 입출력라인의 플립속도를 고속으로 수행하게 하는 입출력라인 전압 제어회로 및 방법에 관한 것이다.
반도체 메모리장치에 있어서 고속동작에 대한 요구가 증대되고 있다. 이를 위하여 액세스사이클(access cycle)시간을 축소시키기 위한 노력들이 시도되고 있다. 최근에는 고주파의 동기신호가 메모리장치 외부에서 핀을 통하여 메모리장치 내부로 입력되도록 하여, 상기 메모리 내부의 동작이 상기 동기신호에 의해 이루어지도록 하는 동기식 메모리장치(synchronous memory device)가 반도체 메모리장치의 핵심연구과제가 되고 있다.
이러한 기존의 동기식 메모리장치 혹은 비동기식 메모리장치에서는 칼럼선택라인을 통해 비트라인쌍과 연결된 입출력라인쌍이 리드동작시 전원전압 VCC레벨과 접지전압 VSS레벨로 큰 전압스윙(voltage swing)을 갖게 된다. 이후 어드레스변화에 의한 칼럼선택라인의 변화시 어드레스 천이 감지기(address transition detector : 이하 ATD라고 함)는 매번 입출력라인쌍을 프리차아지하므로써, 이전의 입출력라인전압에 의해 다음 선택된 칼럼의 비트라인에 실린 데이타가 플립(flip)되지 않고 유효한 데이타의 출력을 가능하게 한다. 이에 따라 고속의 액세스동작을 가능하게 하고, 어드레스천이에 따른 전류소모를 감소시킬 수 있었다.
한편, 동기식 메모리장치에서 리드사이클 시간을 10나노초 이하로 줄이기 위해서는 몇가지 사항들이 선행되어야 한다. 첫째, 데이타 액세스시 입출력라인을 프리차아지하기 위한 시간(통상적으로 약 3~4나노초 걸림)을 필히 제거해야 하며, 둘째 데이타 액세스시 입출력라인의 전압스윙의 폭을 줄여 되도록 빠른 시간내에 차아지셰어링 동작이 수행되도록 하여야 한다. 이를 구현하기 위한 여러 방법들이 있는데, 액세스동작으로 충전된 입출력라인쌍의 전압을 다음 데이타 액세스시 비트라인 센스앰프로 방전되게 하는 방법이 일반적으로 통용되는 현재의 입출력라인 프리차아지 방법이다.
제1도는 종래 기술에 따른 반도체 메모리장치의 입출력라인 전압 제어회로의 구성을 보여주는 도면이다.
제1도에서 입출력라인쌍 IO, 에 피모오스 트랜지스터(MP3,MP4)를 연결하여 부하(load)(20)로 사용한다. 데이타 액세스시 이 부하(20)를 턴온시켜 MP4→MN4→MN2→VSS로 직류전류를 흐르게 한다. 입출력라인의 전압은 부하가 없으면 0볼트까지 계속 떨어지게 되나, 상기 부하(20)를 통해 직류전류가 흐르면 입출력라인의 전압은 전압분배의 원리에 의해 다음의 수식(식1)과 같이 된다.
따라서 입출력라인의 전압스윙의 폭은 상기 피모오스 트랜지스터(MP4)의 저항값, 즉 RMP4를 조절하면 일정크기로 고정할 수 있다.
제2도는 제1도에 따른 동작타이밍도이다.
첫번째 페이지모드에서 칼럼어드레스 스트로브신호의 사이클링에 따라 칼럼어드레스 CA0과 CA1이 입력되고 라이트 인에이블 신호가 '하이'로 되어 있으므로 리드동작을 수행한다. 이때 칼럼어드레스 CA0에 대한 칼럼선택라인 CSL0이 인에이블되고, 상기 컬럼선택라인 CSL0에 연결된 비트라인쌍중 '하이'상태인 비트라인 BL0은 VCC레벨을 유지하지만, 다른 비트라인은 부하트랜지스터(MP4)가 턴온되어 앞서 설명한 것처럼 MP4→MN4→MN2→VSS로의 직류전류패스가 형성되고, 이 결과 비트라인에는 VSS전압이 아닌 다음의 수식(식2)와 같은 V1전압이 형성된다.
칼럼선택라인 CSL0이 인에이블되면 이전의 입출력라인전압은 비트라인 BL0,에 연결된 센스앰프(12,14)에 의해 T2시간이 경과하는 경우 플립하게 되고, 레벨시프터(40)는 이를 Vtn(여기서 Vtn은 엔모오스 트랜지스터 MN6의 드레시홀드전압)만큼 레벨다운(level down)시켜 입출력라인 쌍의 전압을 형성하게 된다. 이렇게 형성된 입출력라인쌍의 전압을 입출력라인 센스앰프(60)에서는 센싱하게 된다. 여기서 상기 입출력라인쌍의 전압을 레벨다운 시키는 이유는 입출력라인 센스앰프(60)가 차동증폭기의 구조로 형성된 경우 입력트랜지스터가 포화영역에서 동작하도록 하기 위한 것이다.
그러나 상기와 같은 종래의 방법은 첫번째 칼럼선택라인이 인에이블되어 있는 전체시간동안 부하트랜지스터에서 직류전류를 계속 소모하기 때문에 전류소모가 커지는 문제점이 있다. 또한 입출력라인의 전압플립시 부하트랜지스터가 계속 턴온되기 때문에 입출력라인의 전압이 VCC에서 VCC-△V1으로 내려가도록 하는데 있어 비트라인 센스앰프가 방해역할을 하여 입출력라인의 플립속도가 느려지는 문제점이 있다.
따라서 본 발명의 목적은 전류소모를 줄인 반도체 메모리장치의 입출력라인 전압제어회로 및 방법을 제공하는데 있다.
본 발명의 다른 목적은 입출력라인의 플립속도를 고속으로 수행하게 하는 반도체 메모리장치의 입출력라인 전압제어 회로 및 방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 다수의 메모리셀이 접속되는 다수의 비트라인쌍과, 상기 비트라인쌍에 접속되어 액세스동작시 비트라인쌍의 전압차이를 감지증폭하는 비트라인 센스앰프와, 칼럼선택게이트를 통하여 상기 비트라인쌍과 접속되는 입출력라인쌍과, 상기 입출력라인쌍에 접속되어 입출력라인쌍의 전압차이를 감지증폭하는 입출력라인 센스앰프와, 상기 입출력라인 센스앰프와 접속된 데이타라인쌍을 구비하는 반도체 메모리장치의 입출력라인 전압 제어방법은; 상기 데이타라인쌍에 나타나는 전압을 감지하고, 리드동작시 상기 입출력라인쌍중의 어느 한 입출력라인에 로우레벨의 전압이 나타날 시 이 입출력라인에 접지전압과 전원전압사이의 일정레벨의 전압을 클램프시키는 것을 특징으로 한다.
상기 각 입출력라인에는 대응하는 부하트랜지스터가 접속되고, 상기 각 부하트랜지스터는 상기 데이타라인쌍에 나타나는 상기 입출력라인 센스앰프의 출력전압이 피드백되어 공급됨에 따라 턴온 혹은 턴오프동작을 수행하여 로우레벨의 전압이 나타나는 입출력라인에 상기 일정레벨의 전압이 클램프되도록 한다. 이때 상기 각 부하트랜지스터는 서로 상보적인 상태를 유지한다.
이하 첨부된 도면을 사용하여 본 발명의 바람직한 실시예에 따른 반도체 메모리장치의 입출력라인 전압 제어회로를 설명한다. 도면들중 동일한 구성 및 동일 동작을 수행하는 회로들 및 소자들에 대해서는 가능한한 어느 곳에서든지 동일한 참조번호 및 동일 참조부호를 사용한다.
제3도는 본 발명의 실시예에 따른 반도체 메모리장치의 입출력라인 전압 제어회로의 구성을 보여주는 도면으로, 부하트랜지스터(21), 부하트랜지스터 제어회로(30), 레벨시프터(41), 레벨시프터 제어회로(50), 입출력라인 센스앰프(60)를 적어도 포함하여 이루어진다.
상기 부하트랜지스터(21)는 입출력라인쌍 IO,에 각각 소오스단자가 접속되는 2개의 피모오스 트랜지스터(MP3,MP4)로 이루어진다. 부하트랜지스터 제어회로(30)는 2개의 낸드게이트로 이루어진다. 상기 2개의 낸드게이트의 한 입력단자에는 공통으로WR신호가 인가되고, 다른 한 입출력단자들은 입출력라인 센스앰프(60)의 각 출력단자가 접속되는 데이타라인쌍 DO,에 각각 접속되고, 출력단자들은 각각 노드 N1, N2를 통해 부하트랜지스터(MP3,MP4)의 각 게이트단자에 접속된다. 부하트랜지스터(MP3,MP4)의 드레인단자들은 각각 전원전압단(VCC)에 접속된다.
레벨시프터(41)는 2개의 피모오스 트랜지스터(MP5,MP6)와, 4개의 엔모오스 트랜지스터(MN5,MN6,MN7,MN8)와, 인버터로 이루어진다. 피모오스 트랜지스터(MP5,MP6)의 소오스단자들은 입출력라인쌍 IO,에 각각 접속되고, 드레인단자들은 각각 전원전압단(VCC)에 접속되고, 게이트단자들은 공통으로 인버터의 출력단자에 접속된다. 엔모오스 트랜지스터(MN5,MN6)의 공통으로 접속된 드레인단자들과 게이트단자들은 입출력라인쌍 IO,에 각각 접속된다. 엔모오스 트랜지스터(MN5,MN6)의 소오스단자들은 입출력라인 센스앰프(60)의 2개의 입력라인 IO1,에 각각 접속된다. 엔모오스 트랜지스터(MN7,MN8)의 게이트단자들은 공통으로 인버터의 입력단자에 접속되고, 드레인단자들은 각각 상기 입력라인 IO1,에 접속되고, 소오스단자들은 접지단에 접속된다.
레벨시프터 제어회로(50)는 노어게이트로 구현되는데, 상기 노어게이트의 한 입력단자로는YE신호가 인가되고, 다른 한 입력단자로는WR신호가 인가된다. 상기 노어게이트의 출력단자는 레벨시프터(41)의 인버터의 입력단자에 접속된다.
상기 제3도에 도시된 입출력라인 전압 제어회로는 또한 메모리셀 10, 비트라인 센스앰프(12)(14), 칼럼선택 게이트(16)을 포함하여 이루어진다. 메모리셀 10은 잘 알려진 바와 같이 비트라인쌍 BL0,에 접속되며, 이 메모리셀 10에는 또한 워드라인 WL이 접속된다. 상기 비트라인쌍 BL0,각각의 사이에는 액세스동작시 비트라인쌍의 전압차이를 감지하여 그 감지결과를 증폭하는 비트라인 센스앰프(12)(14)가 접속된다. 비트라인 센스앰프(12)는 2개의 피모오스 트랜지스터(MP1,MP2)로 이루어지며, 비트라인 센스앰프(14)는 2개의 엔모오스 트랜지스터(MN1,MN2)로 이루어진다. 상기 비트라인쌍 BL0,는 각각 칼럼선택게이트(16)를 통하여 입출력라인쌍 IO,에 접속된다. 즉, 칼럼선택게이트(16)는 칼럼어드레스에 의한 데이타가 하이레벨인 경우 선택되는 칼럼선택라인 CSL0에 의해 동작하는 2개의 엔모오스 트랜지스터(MN3,MN4)로 이루어지는데, 엔모오스 트랜지스터(MN3)는 비트라인 BL0를 입출력라인 IO에 접속시키며, 엔모오스 트랜지스터(MN4)는 비트라인를 입출력라인에 접속시킨다.
상기 제3도에서는 설명의 편의를 위하여 하나의 메모리셀이 접속되는 하나의 비트라인쌍 BL0,가 입출력라인 쌍 IO,에 접속되는 경우를 예로 하여 설명하였으나, 후술될 본 발명에 따른 동작은 다수의 메모리셀이 다수의 비트라인쌍에 접속되는 경우에도 동일하게 수행된다는 사실에 유의하여야 한다.
제3도에서 부하트랜지스터 제어회로(30)로 인가되는 신호WR은 리드 동작시에는 하이레벨로 인가되고, 라이트동작시에는 로우레벨로 인가된다. 그리고 이 회로의 또 다른 입출력라인 센스앰프(60)의 출력단자에 접속되는 데이타라인 DO가 로우레벨이고,가 하이일 경우에만 노드 N2는 로우레벨로 된다. 즉, 상기 부하트랜지스터 제어회로(30)는 상기 데이타라인 DO가 로우레벨(데이타가 하이레벨)일 때 부하트랜지스터(MP3)만 턴온(부하트랜지스터(MP4)는 턴오프)되게 하여 입출력라인 IO에 나타나는 로우레벨의 전압이 낮게 내려가지 않도록 전압을 클램프(clamp)시킨다. 즉, 부하트랜지스터 제어회로(30)는 데이타라인쌍 DO,에 나타나는 전압을 피드백시켜 입출력라인쌍 IO,에 연결된 부하트랜지스터(MP3,MP4)에 공급하게 되는데, 이러한 동작에 의해 어느 한 입출력라인에 로우레벨의 전압이 나타날시 이 입출력라인에 접지전압과 전원전압사이의 일정레벨의 전압이 클램프되도록 한다. 상기 데이타라인쌍 DO,에 나타나는 전압은 입출력라인 센스앰프(60)가 입출력라인쌍 IO,에 나타나는 전압을 감지한 결과에 따른 전압이다. 그리고 상기 부하트랜지스터(MP3)와 부하트랜지스터(MP4)는 서로 상보적인 상태를 유지하는 형태로 동작한다.
상기 부하트랜지스터 제어회로(30)에 의해 하이레벨의 전압이 나타나는 입출력라인에 접속된 부하트랜지스터(MP4)는 턴오프되어 있으므로, 다음 칼럼어드레스에 의한 데이타가 하이레벨이어서 입출력라인을 플립해야 하는 경우, 즉 입출력라인 IO의 전압은 VCC-△V1에서 VCC로 빨리 올리고라인의 전압은 VCC에서 VCC-Vtn-△V2로 내려오도록 하는 경우, 부하트랜지스터(MP4)의 턴온에 의한 방해가 없으므로 빨리 천이하게 된다.
이러한 결과 칼럼선택라인에서 입출력라인으로의 플립시간이 제2도에 도시된 종래의 T2에서 제4도에 도시된 T21로 단축되어 동작속도가 빨라지게 된다. 이러한 고속동작효과는 256메가비트급 이상의 긴 입출력라인을 갖는 칩에서 더 클 것으로 판단된다. 또한 이런 방식의 효과는 매사이클마다 어드레스가 바뀌는 칼럼어드레스에 의해 칼럼선택라인이 바뀌고 새로운 칼럼선택라인에 해당하는 비트라인의 데이타가 입출력라인에 전달될때 제4도에 도시된 T01, T11시간, 즉, 입출력라인의 데이타가 플립되는 시간동안은 부하로부터의 직류전류패스가 없어지므로 전류소모를 감소시키는 효과를 얻을 수 있다.
레벨시프터(41)와 레벨시프터 제어회로(50)의 동작에 있어서, 엔모오스 트랜지스터(MP5,MP6)는 사이즈가 작은 트랜지스터들로서 구현되어 입출력라인의 플로팅조건을 막고 MP5→MN7 및 MP6→MP8로 작은 직류전류를 공급하여 입출력라인에 항상 입출력라인의 전압보다 드레시홀드전압만큼 작은 전압이 공급되도록 하는 기능을 한다. 물론 트랜지스터들(MP5,MP6,MN7,MN8)은 스탠바이시(이때YE=하이레벨이다)에는 턴오프되고 라이트 동작시(이때WR=하이레벨이다)에는 턴오프되도록 레벨시프터 제어회로(50)의 로직이 구성된다. 이 레벨시프터(41)가 필요한 이유는 종래의 기술에서 설명했던 것처럼 입출력라인 센스앰프(60)가 차동증폭기의 타입으로 구성된 경우 입출력라인에 연결되는 트랜지스터를 포화영역에서 동작시켜 작은 전압차이로도 입출력라인의 센싱이 가능하도록 하기 위한 목적에서이다.
결과적으로, 종래에 리드동작시 부하트랜지스터(20)를 항상 턴온시키는 것과 달리, 본 발명에서는 부하트랜지스터(21)의 턴온여부를 입출력라인 센스앰프(60)의 출력인 데이타라인의 전압레벨값을 피드백(feedback)시켜 하이레벨의 입출력라인 IO에 접속된 부하트랜지스터는 턴오프되도록 하고, 로우레벨의 입출력라인에 접속된 부하트랜지스터는 턴온되도록 한다. 이에 따라 입출력라인의 전압이 플립되는 동안에 직류전류패스가 제거되며 이 결과 동작스피드를 고속화할 수 있으며, 전류소모를 줄일 수 있게 된다.
이상의 방법을 적용하면 입출력라인의 프리차아지없이 짧은 사이클내에 연속적으로 데이타를 액세스해야 하는 동기식 메모리장치에서 액세스 시간을 단축시켜 고주파동작이 가능하고 짧은 사이클의 동작에서 전력소모가 커지는 문제점을 개선시킬 수 있다.

Claims (7)

  1. 다수의 메모리셀이 접속되는 다수의 비트라인쌍과, 상기 비트라인쌍에 접속되어 액세스동작시 비트라인쌍의 전압차이를 감지증폭하는 비트라인 센스앰프와, 칼럼선택게이트를 통하여 상기 비트라인쌍과 접속되는 입출력라인쌍과, 상기 입출력라인쌍에 접속되어 입출력라인쌍의 전압차이를 감지증폭하는 입출력라인 센스앰프와, 상기 입출력라인 센스앰프와 접속된 데이타라인쌍을 구비하는 반도체 메모리장치의 입출력라인 전압 제어방법에 있어서, 상기 데이타라인쌍에 나타나는 상기 입출력라인 센스앰프의 출력전압으로부터 상기 입출력라인쌍에 나타나는 전압을 감지하고, 리드동작시 상기 입출력라인쌍중의 어느 한 입출력라인에 로우레벨의 전압이 나타날 시 이 입출력라인에 접지전압과 전원전압사이의 일정레벨의 전압을 클램프시키는 것을 특징으로 하는 반도체 메모리장치의 입출력라인 전압 제어방법.
  2. 제1항에 있어서, 상기 각 입출력라인에는 대응하는 부하트랜지스터가 접속되고, 상기 각 부하트랜지스터는 상기 데이타라인쌍에 나타나는 상기 입출력라인 센스앰프의 출력전압이 피드백되어 공급됨에 따라 턴온 혹은 턴오프동작을 수행하여 로우레벨의 전압이 나타나는 입출력라인에 상기 일정레벨의 전압이 클램프되도록 하는 것을 특징으로 하는 반도체 메모리장치의 입출력라인 전압 제어방법.
  3. 제1항에 있어서, 상기 각 부하트랜지스터는 서로 상보적인 상태를 유지하는 것을 특징으로 하는 반도체 메모리장치의 입출력라인 전압 제어방법.
  4. 반도체 메모리장치에 있어서; 다수의 메모리셀이 접속되는 다수의 비트라인쌍과; 상기 비트라인쌍에 접속되어 액세스동작시 비트라인쌍의 전압차이를 감지증폭하는 비트라인 센스앰프와; 칼럼어드레스의 변화에 따라 동작하는 칼럼선택게이트를 통하여 상기 비트라인쌍과 접속되는 입출력라인쌍과; 상기 입출력라인쌍에 접속되어 입출력라인쌍의 전압차이를 감지증폭하며, 출력단자가 데이타라인쌍에 접속되는 입출력라인 센스앰프와; 상기 입출력라인쌍과 상기 입출력라인 센스앰프의 사이에 접속되며, 상기 입출력라인쌍에 각각 접속되는 2개의 부하트랜지스터와; 상기 데이타라인쌍에 나타나는 전압레벨을 감지하며 그 감지결과에 따라 상기 2개의 부하트랜지스터를 상보적으로 동작시키는 부하트랜지스터 제어회로로 이루어짐을 특징으로 하는 입출력라인 전압 제어회로.
  5. 제4항에 있어서, 상기 부하트랜지스터 제어회로는, 상기 입출력라인쌍중에 로우레벨의 전압이 나타나는 입출력라인에 접지전압과 전원전압 사이의 일정레벨의 전압이 클램프되도록 하는 것을 특징으로 하는 입출력라인 전압 제어회로.
  6. 제5항에 있어서, 로우레벨의 전압이 나타나는 입출력라인에 접속된 부하트랜지스터는 턴온되고, 하이레벨의 전압이 나타나는 입출력라인에 접속된 부하트랜지스터는 턴오프되는 것을 특징으로 하는 입출력라인 전압 제어회로.
  7. 제5항에 있어서, 상기 부하트랜지스터와 상기 입출력라인 센스앰프의 사이에는 상기 입출력라인쌍에 항상 입출력라인의 전압보다 드레시홀드전압만큼 작은 전압이 공급되도록 하는 레벨시프터가 더 접속됨을 특징으로 하는 입출력라인 전압 제어회로.
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