DE102006058188A1

DE102006058188A1 - Bauelement und Verfahren zur Bereitstellung von Ausgabedaten

Info

Publication number: DE102006058188A1
Application number: DE102006058188A
Authority: DE
Inventors: Hoe-ju Yongin Chung; Young-Chan Yongin Jang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-28
Filing date: 2006-11-28
Publication date: 2007-07-12
Also published as: JP2007151128A

Abstract

Die Erfindung bezieht sich auf ein Bauelement und ein Verfahren zur Bereitstellung von Ausgabedaten. DOLLAR A Ein Bauelement zur Bereitstellung von Ausgabedaten umfasst erfindungsgemäß wenigstens ein Schaltungselement (16), das konfiguriert ist, um Ausgabedaten zu liefern, und wenigstens eine Steuerschaltung (25), die konfiguriert ist, um, basierend auf einer Rückmeldung von einem empfangenden Bauelement, das die Ausgabedaten empfängt, adaptiv die Leistung der gelieferten Ausgabedaten zu steuern. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente.

Description

Die Erfindung bezieht sich auf ein Bauelement und auf ein Verfahren zur Bereitstellung von Ausgabedaten.

1 zeigt eine aus dem Stand der Technik bekannte Datenausgabeschnittstelle 100 eines Halbleiterspeicherbauelements und eine aus dem Stand der Technik bekannte Dateneingabeschnittstelle 200 einer Speichersteuerung. Wie dargestellt ist, umfasst die Datenausgabeschnittstelle 100 einen Datenausgabeteil 10, der Daten empfängt, die von einem Speicherzellenfeld (nicht dargestellt) des Speicherbauelements ausgegeben werden, und k Bits von parallelen Daten an jeden einer Mehrzahl von Parallel-Seriell-Konvertern (PSCs) 12-1 bis 12-n verteilt. Jeder PSC 12 konvertiert die empfangenen parallelen Daten in serielle Differenzdaten do1, do1B bis don, donB.

Ein Taktgenerator 14 erzeugt k Taktsignale P1 bis Pk, um die k Datenbits für jeden PSC 12 zu takten. Die Taktsignale P1 bis Pk weisen voneinander verschiedene Phasen auf und können mit einem extern emp fangenen Taktsignal synchronisiert sein, das von der Speichersteuerung 200 übertragen wird. Die PSCs 12 führen die Parallel-Seriell-Konvertierung basierend auf den empfangenen Taktsignalen aus.

Die Datenausgabeschnittstelle 100 umfasst eine Mehrzahl von Ausgabetreibern 16-1 bis 16-n. Jeder Ausgabetreiber (OD) 16 korrespondiert mit einem der PSCs 12. Insbesondere empfängt jeder OD 16 die seriellen Differenzdaten und erzeugt assoziierte Differenzausgabesignale DO1, DO1B bis DOn, DOnB. Die Differenzausgabesignale werden über ein Übertragungsmedium, wie einen Bus, zur Dateneingabeschnittstelle 200 gesendet.

Eine Steuerschaltung 18 gibt ein Steuersignal CON an die ODs 16 aus, das Bits c1 bis cm aufweist. Die Treiberfähigkeit eines jeden ODs 16 wird in Reaktion auf das Steuersignal CON aufgebaut. Die Steuerschaltung 18 umfasst eine Schmelzsicherungsstruktur, um jedes Bit c1 bis cm des Steuersignals CON zu setzen. Durch Auftrennen der entsprechenden Schmelzsicherungen in der Sicherungsstruktur der Steuerschaltung 18 wird der feste Wert eines jeden Bits c1 bis cm gesetzt. Dabei ist klar, dass die Hubweite der Ausgabesignale DO1 bis DOn und ihrer entsprechenden Inversen DO1B bis DOnB auch festgelegt ist, da das Steuersignal CON festgelegt ist. Anders ausgedrückt, die Treiberfähigkeit der ODs 16 ist festgelegt. Durch Setzen entsprechender Bits in der Registerstruktur der Steuerschaltung 18 kann der Wert für jedes Bit c1 bis cm gesetzt werden. Dabei ist klar, dass die Hubweite der Ausgabesignale DO1 bis DOn und ihrer entsprechenden Inversen DO1B bis DOnB unabhängig von Kanaleigenschaften ebenfalls gesetzt ist, da das Steuersignal CON unabhängig von den Eigenschaften des Kanals 300 gesetzt ist. Anders ausgedrückt, die Treiberfähigkeit der ODs 16 weist keinen Zusammenhang mit den Eigenschaften des Kanals 300 auf.

Um einen stabilen Betrieb des Speichersystems mit der Datenausgabeschnittstelle 100 zu gewährleisten, ist der feste Wert des Steuersignals CON und dadurch die feste Treiberfähigkeit der ODs 16 relativ hoch gesetzt. Dies hilft ebenfalls, einen Betrieb mit hoher Geschwindigkeit sicherzustellen, ist aber, wie sich versteht, nachteilig für eine Reduzierung des Energieverbrauchs.

Wie weiter in 1 dargestellt ist, umfasst die Dateneingabeschnittstelle 200 Eingabetreiber (ID) 34-1 bis 34-n, die jeweils mit einem entsprechenden der ODs 16 korrespondieren. Die IDs 34 konvertieren die entsprechenden empfangenen differentiellen Ausgabedaten in differentielle Eingabedaten di1, di1B bis din, dinB. Eine Mehrzahl von Seriell-Parallel-Konvertern (SPCs) 32-1 bis 32-n, wandeln jeweils die Differenzeingabedaten eines entsprechenden ID 34 in k Bits von parallelen Daten din1 bis dinn. Ein Dateneingabeteil 30 empfängt die parallelen Daten von den SPCs 32 und gibt einen Eingabedatenstrom aus. Wie die Datenausgabeschnittstelle 100 umfasst die Dateneingabeschnittstelle 200 einen Taktgenerator 36. Der Taktgenerator 36 erzeugt k Taktsignale. Die Taktsignale weisen voneinander verschiedene Phasen auf und können mit einem internen Taktsignal der Speichersteuerung 200 synchronisiert werden. Die SPCs 32 führen den Seriell-Parallel-Konvertierungsvorgang basierend auf den empfangenen Taktsignalen aus.

Als technisches Problem liegt der Erfindung die Bereitstellung eines Bauelements und eines Verfahrens zur Bereitstellung von Ausgabedaten zugrunde, die in der Lage sind, die Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und insbesondere ein verbessertes Energieverbrauchsmanagement ermöglichen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Bauelements mit den Merkmalen des Patentanspruchs 1 oder 38 und eines Verfahrens mit den Merkmalen des Patentanspruchs 43. Das Bauele ment und das Verfahren der Erfindung ermöglichen eine adaptive Leistungssteuerung bei der Bereitstellung der Ausgabedaten.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockdiagramm einer aus dem Stand der Technik bekannten Datenausgabeschnittstelle eines Halbleiterspeicherbauelements und einer aus dem Stand der Technik bekannten Dateneingabeschnittstelle einer Speichersteuerung,
2 ein Blockdiagramm einer Datenausgabeschnittstelle und einer assoziierten Dateneingabeschnittstelle gemäß der Erfindung,
3A bis 3C Schaltbilder von Ausführungsformen eines Ausgabetreibers aus 2 gemäß der Erfindung,
4A bis 4C Schaltbilder von Ausführungsformen eines Eingabetreibers aus 2 gemäß der Erfindung,
5 ein Blockdiagramm einer Ausführungsform eines Freigabesignal- und Taktsignalgenerators aus 2 gemäß der Erfindung,
6 ein Blockdiagramm einer Ausführungsform eines Treibersteuersignalgenerators (DSCG) aus 2 gemäß der Erfindung,
7A Signalverläufe, die während des Betriebs durch eine im DCSG gemäß 6 angeordnete Steuerschaltung erzeugt werden,
7B eine Tabelle mit ersten und zweiten Registereingaben REG1 und REG2 sowie einer Registereingabe, die durch eine Auswahlschaltung für einen beispielhaften Betrieb der Steuerschaltung gemäß 7A ausgewählt ist,
8 ein Blockdiagramm einer anderen Ausführungsform des DSCGs aus 2 gemäß der Erfindung,
9A Signalverläufe, die während eines Beispielbetriebs durch eine im DCSG gemäß 8 angeordnete Steuerschaltung erzeugt werden,
9B eine Tabelle mit ersten und zweiten Registereingaben REG1' und REG2', sowie einer Registereingabe, die durch eine Auswahlschaltung 54 für einen beispielhaften Betrieb der Steuerschaltung 25 gemäß 9A ausgewählt ist,
10 ein Blockdiagramm einer weiteren Ausführungsform des DSCGs aus 2 gemäß der Erfindung,
11 ein Blockdiagramm einer Datenausgabeschnittstelle und einer assoziierten Dateneingabeschnittstelle gemäß einer anderen Ausführungsform der Erfindung,
12A und 12B Schaltbilder von Ausführungsformen eines Spannungsgenerators aus 11 gemäß der Erfindung und
13 ein Blockdiagramm einer Datenausgabeschnittstelle und einer assoziierten Dateneingabeschnittstelle gemäß einer anderen Ausführungsform der Erfindung.
Die Erfindung bezieht sich insbesondere auf eine Datenausgabeschnittstelle und eine assoziierte Dateneingabeschnittstelle, wie einer Datenausgabeschnittstelle für ein Speicherbauelement und eine Dateneingabeschnittstelle für eine Speichersteuerung. Selbstverständlich sind die Datenausgabeschnittstelle und die Dateneingabeschnittstelle der Erfindung jedoch nicht auf diese Anwendungen begrenzt.
2 zeigt eine Datenausgabeschnittstelle 100' und eine assoziierte Dateneingabeschnittstelle 200' gemäß einem Ausführungsbeispiel der Erfindung. Wie dargestellt ist, umfasst die Datenausgabeschnittstelle 100' einen Datenausgabeteil 10, der Daten empfängt, die von einem Speicherzellenfeld (nicht dargestellt) des Speicherbauelements ausgegeben werden, und k Bits von parallelen Daten an jeden einer Mehrzahl von Parallel-Seriell-Konvertern (PSCs) 12-1' bis 12-n' und an jeden einer Mehrzahl von Fehlerdetektorcodegeneratoren (EDCGs) 20-1 bis 20-n verteilt. Jeder EDCG 20 ist mit einem der PSCs 12' assoziiert und erzeugt einen Fehlercode mit s Bits für die k Bits, die von dem assoziierten PSC 12' empfangen werden. Jeder PSC 12' konvertiert die empfangenen parallelen Daten und die assoziierten Codebits in serielle Differenzdaten do1', do1B' bis don', donB'.
Ein Taktgenerator 14' erzeugt k+s Taktsignale P1' bis P(k+s)', um die k+s Datenbits für jeden PSC 12' zu takten. Die Taktsignale P1' bis P(k+s)' weisen verschiedene Phasen zueinander auf und können mit einem von extern empfangenen Taktsignal synchronisiert werden, das von einer Speichersteuereinheit 200 übertragen wird. Die PSCs 12' führen die Parallel-Seriell-Konvertierung basierend auf den empfangenen Taktsignalen aus.
Die Datenausgabeschnittstelle 100' umfasst eine Mehrzahl von Ausgabetreibern 16-1 bis 16-n. Jeder Ausgabetreiber (OD) 16 korrespondiert mit einem der PSCs 12'. Insbesondere empfängt jeder OD 16 die seriellen Differenzdaten und erzeugt assoziierte Differenzausgabesignale DO1', DO1B' bis DOn', DOnB'. Die Differenzausgabesignale werden über ein Übertragungsmedium, wie einen Bus, zur Dateneingabeschnittstelle 200' gesendet.
Eine Steuerschaltung 25 gibt ein Steuersignal CON an die ODs 16 aus, das Bits c1 bis cm aufweist. Die Treiberfähigkeit eines jeden ODs 16 wird in Reaktion auf das Steuersignal CON aufgebaut. 3A zeigt ein Ausführungsbeispiel eines ODs 16 gemäß der Erfindung. Wie dargestellt ist, ist ein Widerstand R1 in Reihe zu einem NMOS-Transistor N1 zwischen einer Spannungsversorgungsleitung und einem gemeinsamen Knoten ND eingeschleift. Ein Gate des NMOS-Transistors N1 empfängt die seriellen Differenzdaten do, und eine Drain des NMOS-Transistors N1 wirkt als Ausgang für das inverse Differenzsignal DOB. Ein Widerstand R2 ist in Reihe zu einem NMOS-Transistor N2 zwischen der Spannungsversorgungsleitung und dem gemeinsamen Knoten ND eingeschleift. Ein Gate des NMOS-Transistors N2 empfängt die inversen seriellen Differenzdaten doB, und eine Drain des NMOS-Transistors N2 wirkt als Ausgang für das Differenzausgabesignal DO.
Insgesamt sind m NMOS-Transistoren N3-1 bis N3-m parallel zwischen dem gemeinsamen Knoten ND und Masse eingeschleift. Jeder NMOS-Transistor N3-1 bis N3-m empfängt ein entsprechendes der Bits c1 bis cm, die das Steuersignal CON bilden. Wenn das Steuerbit c einen hohen logischen Wert oder einen Wert „1" aufweist, wird der entsprechende NMOS-Transistor N3 leitend geschaltet. Im Gegensatz wird, wenn das Steuerbit c einen niedrigen logischen Wert oder einen Wert „0" aufweist, der entsprechende NMOS-Transistor N3 sperrend geschaltet. Entsprechend steuert das Steuersignal CON, welcher der NMOS-Transistoren N3 leitend geschaltet ist. Auf diese Weise steuert das Steuersignal CON die Treiberfähigkeit des OD 16. Je mehr NMOS- Transistoren N3 leitend geschaltet sind, desto größer ist die Treiberfähigkeit des OD 16. Die NMOS-Transistoren N3 können selbstverständlich verschiedene Größen und dadurch verschiedene Treiberfähigkeiten aufweisen. Diese Anordnung erlaubt eine größere Steuerung der Treiberfähigkeit des OD 16.
Während des Betriebs weist, wenn do' größer als doB' ist, DO' eine größere Spannung als DOB' auf und umgekehrt.
3B zeigt ein anderes Ausführungsbeispiel der ODs 16 gemäß der Erfindung. Wie dargestellt ist, ist ein Widerstand R1' in Reihe zu einem NMOS-Transistor N1' zwischen einem gemeinsamen Knoten ND' und Masse eingeschleift. Ein Gate des NMOS-Transistors N1' empfängt die seriellen Differenzdaten do, und ein Drain des NMOS-Transistors N1' wirkt als Ausgang für das inverse Differenzdatensignal DOB'. Ein Widerstand R2' ist in Reihe zu einem NMOS-Transistor N2' zwischen dem gemeinsamen Knoten und Masse eingeschleift. Ein Gate des NMOS-Transistors N2' empfängt die inversen seriellen Differenzdaten doB', und eine Drain des NMOS-Transistors N2' wirkt als Ausgang für das Differenzausgabesignal DO'.
Insgesamt sind m PMOS-Transistoren P1-1 bis P1-m parallel zwischen einer Spannungsversorgungsleitung und dem gemeinsamen Knoten ND' eingeschleift. Jeder PMOS-Transistor P1-1 bis P1-m empfängt ein entsprechendes der Bits c1 bis cm, die das Steuersignal CON bilden. Wenn das Steuerbit c einen hohen logischen Wert oder einen Wert „1" aufweist, wird der entsprechende PMOS-Transistor P1 sperrend geschaltet. Wenn das Steuerbit c einen niedrigen logischen Wert oder einen Wert „0" aufweist, wird der entsprechende PMOS-Transistor P1 leitend geschaltet. Entsprechend steuert das Steuersignal CON, welcher der PMOS-Transistoren P1 leitend geschaltet ist. Auf diese Weise steuert das Steuersignal CON die Treiberfähigkeit des OD 16. Je mehr PMOS- Transistoren P1 leitend geschaltet sind, desto größer ist die Treiberfähigkeit des OD 16. Die PMOS-Transistoren P1 können selbstverständlich verschiedene Größen und dadurch verschiedene Treiberfähigkeiten aufweisen. Diese Anordnung erlaubt eine größere Steuerung der Treiberfähigkeit des OD 16.
Während des Betriebs weist, wenn do' größer als doB' ist, DO' eine größere Spannung als DOB' auf und umgekehrt.
3C zeigt ein anderes Ausführungsbeispiel der ODs 16 gemäß der Erfindung. Wie dargestellt ist, ist ein Widerstand R1'' in Reihe zu einem PMOS-Transistor P2 zwischen einem gemeinsamen Knoten ND'' und Masse eingeschleift. Ein Gate des PMOS-Transistors P2 empfängt die seriellen Differenzdaten do, und eine Drain des PMOS-Transistors P2 wirkt als Ausgang für das inverse Differenzdatensignal DOB'. Ein Widerstand R2'' ist in Reihe zu einem PMOS-Transistor P3 zwischen dem gemeinsamen Knoten ND'' und Masse eingeschleift. Ein Gate des PMOS-Transistors P3 empfängt die inversen seriellen Differenzdaten doB', und eine Drain des PMOS-Transistors P3 wirkt als Ausgang für das Differenzausgabesignal DO'.
Insgesamt sind m PMOS-Transistoren P1-1 bis P1-m parallel zwischen einer Spannungsversorgungsleitung und dem gemeinsamen Knoten ND'' eingeschleift. Jeder PMOS-Transistor P1-1 bis P1-m empfängt ein entsprechendes der Bits c1 bis cm, die das Steuersignal CON bilden. Wenn das Steuerbit c einen hohen logischen Wert oder einen Wert „1" aufweist, wird der entsprechende PMOS-Transistor P1 sperrend geschaltet. Wenn das Steuerbit c einen niedrigen logischen Wert oder einen Wert „0" aufweist, wird der entsprechende PMOS-Transistor P1 leitend geschaltet. Entsprechend steuert das Steuersignal CON, welcher der PMOS-Transistoren P1 leitend geschaltet ist. Auf diese Weise steuert das Steuersignal CON die Treiberfähigkeit des OD 16. Je mehr PMOS-Transistoren P1 leitend geschaltet sind, desto größer ist die Treiberfähigkeit des OD 16. Die PMOS-Transistoren P1 können selbstverständlich verschiedene Größen und dadurch verschiedene Treiberfähigkeiten aufweisen. Diese Anordnung erlaubt eine größere Steuerung der Treiberfähigkeit des OD 16.
Während des Betriebs weist, wenn do' größer als doB' ist, DO' eine größere Spannung als DOB' auf und umgekehrt.
Zurückkehrend zu 2 und zur Steuerschaltung 25, wie dargestellt, erzeugt letztere das Steuersignal CON basierend auf Signalen, die von der Dateneingabeschnittstelle 200' empfangen werden. Entsprechend wird vor der detaillierten Beschreibung der Steuerschaltung 25 zuerst die Dateneingabeschnittstelle 200' beschrieben.
Die Dateneingabeschnittstelle 200' umfasst Eingabetreiber (ID) 34-1 bis 34-n, die jeweils mit einem entsprechenden der ODs 16 korrespondieren. Die IDs 34 konvertieren die entsprechenden empfangenen Differenzausgabedaten in Differenzeingabedaten di1', di1B' bis din', dinB'. 4A zeigt ein Ausführungsbeispiel eines IDs 34 gemäß der Erfindung. Wie dargestellt ist, sind ein Widerstand R11 und ein NMOS-Transistor N11 in Reihe zwischen einer Spannungsversorgungsleitung und einem gemeinsamen Knoten ND2 eingeschleift. Ein Gate des NMOS-Transistors N11 empfängt das Ausgabedatensignal DO' von der Datenausgabeschnittstelle 100'. Eine Drain des NMOS-Transistors N11 wirkt als Ausgang für die seriellen Eingabedaten di. Ein Widerstand R21 und ein NMOS-Transistor N21 sind in Reihe zwischen der Spannungsversorgungsleitung und dem gemeinsamen Knoten ND2 eingeschleift. Ein Gate des NMOS-Transistors N21 empfängt das inverse Datenausgabesignal DOB'. Eine Drain des NMOS-Transistors N21 wirkt als Ausgang für die inversen seriellen Eingabedaten diB'. Eine Konstantstromquelle 13 ist zwischen dem gemeinsamen Knoten ND2 und Masse ein geschleift. Während des Betriebs weist, wenn DO' größer als DOB' ist, di' eine größere Spannung als diB' auf und umgekehrt.
4B zeigt ein weiteres Ausführungsbeispiel eines IDs 34 gemäß der Erfindung. Wie dargestellt ist, sind ein Widerstand R11' und ein NMOS-Transistor N11' in Reihe zwischen einem gemeinsamen Knoten ND2' und Masse eingeschleift. Ein Gate des NMOS-Transistors N11' empfängt das Ausgabedatensignal DO' von der Datenausgabeschnittstelle 100'. Eine Drain des NMOS-Transistors N11' wirkt als Ausgang für die inversen seriellen Eingabedaten diB'. Ein Widerstand R21' und ein NMOS-Transistor N21' sind in Reihe zwischen dem gemeinsamen Knoten ND2' und Masse eingeschleift. Ein Gate des NMOS-Transistors N21' empfängt das inverse Ausgabedatensignal DOB'. Eine Drain des NMOS-Transistors N21' wirkt als Ausgang für die seriellen Eingabedaten di'. Eine Konstantstromquelle 14 ist zwischen dem gemeinsamen Knoten ND2' und einer Spannungsversorgungsleitung eingeschleift. Während des Betriebs weist, wenn DO' größer als DOB' ist, di' eine größere Spannung als diB' auf und umgekehrt.
4C zeigt ein weiteres Ausführungsbeispiel eines IDs 34 gemäß der Erfindung. Wie dargestellt ist, sind ein Widerstand R11'' und ein PMOS-Transistor P2' in Reihe zwischen einem gemeinsamen Knoten ND2'' und Masse eingeschleift. Ein Gate des PMOS-Transistors P2' empfängt das Ausgabedatensignal DO' von der Datenausgabeschnittstelle 100'. Eine Drain des PMOS-Transistors P2' wirkt als Ausgang für die inversen seriellen Eingabedaten diB'. Ein Widerstand R21'' und ein PMOS-Transistor P3' sind in Reihe zwischen dem gemeinsamen Knoten ND2'' und Masse eingeschleift. Ein Gate des PMOS-Transistors P3' empfängt das inverse Ausgabedatensignal DOB'. Eine Drain des PMOS-Transistors P3' wirkt als Ausgang für die seriellen Eingabedaten di'. Eine Konstantstromquelle 14 ist zwischen dem gemeinsamen Knoten ND2'' und einer Spannungsversorgungsleitung eingeschleift. Während des Be triebs weist, wenn DO' größer als DOB' ist, di' eine größere Spannung als diB' auf und umgekehrt.
Zurückkehrend zu 2 und zur Dateneingabeschnittstelle 200' konvertiert eine Mehrzahl von Seriell-Parallel-Konvertern (SPCs) 32-1' bis 32-n' jeweils die differentiellen Eingabedaten eines entsprechenden IDs 34 in k Bits von parallelen Daten din1 bis dinn und getrennt in k+s Bits von parallelen Daten. Ein Dateneingabeteil 30 empfängt die k Bits paralleler Daten von den SPCs 32 und gibt einen Eingabedatenstrom aus.
Eine Mehrzahl von Fehlerdetektoren (ED) 38-1 bis 38-n, die mit je einem der SPCs 32 assoziiert sind, empfängt die k+s Bits, die von dem entsprechenden SPC 32 ausgegeben werden. Die Mehrzahl von EDs 38-1 bis 38-n erzeugt entsprechende individuelle Fehlersignale E1 bis En. Jedes individuelle Fehlersignal E1 bis En zeigt an, ob die k Bits von parallelen Daten fehlerhaft empfangen wurden oder nicht. Ein Fehlersignalgenerator 40 empfängt die individuellen Fehlersignale E1 bis En und erzeugt ein kollektives Fehlersignal ER. Der Fehlersignalgenerator 40 kann beispielsweise eine logische ODER-Verknüpfung mit den individuellen Fehlersignalen E1 bis En ausführen, um das kollektive Fehlersignal ER zu erzeugen.
Das Fehlersignal ER wird an einen OD 42 anlegt, der die gleiche Struktur wie die ODs 16 aufweisen kann. Hierbei wird der inverse Eingang des OD 42 mit einer festen Referenzspannung versorgt. Der OD 42 erzeugt ein Fehlerausgabesignal ED und ein inverses Fehlerausgabesignal EDB, die zur Datenausgabeschnittstelle 100' gesendet werden. Diese Signale können beispielsweise über ein geeignetes Medium, wie über einen Bus, gesendet werden.
Wie die Datenausgabeschnittstelle 100' umfasst die Dateneingabeschnittstelle 200' einen Taktgenerator 36'. Der Taktgenerator 36' erzeugt k+s Taktsignale. Die Taktsignale weisen voneinander verschiedene Phasen auf und können mit einem internen Taktsignal des Bauelements synchronisiert werden, das die Dateneingabeschnittstelle 200' umfasst. Die SPCs 32' führen den Seriell-Parallel-Konvertierungsvorgang basierend auf den empfangenen Taktsignalen aus.
Wieder zurückkehrend zu 2 wird nun die Steuerschaltung 25 und ihre Funktionsweise detaillierter beschrieben. Wie dargestellt ist, umfasst die Steuerschaltung 25 einen ID 22, der die gleiche Struktur wie die IDs 34 aufweisen kann. Der ID 22 empfängt das Fehlerausgabesignal ED und das inverse Fehlerausgabesignal EDB und erzeugt ein Fehlersignal er und ein inverses Fehlersignal erB. Ein Freigabe- und Taktsignalgenerator (ENCC) 24 erzeugt periodisch ein Freigabesignal EN und ein Taktsignal CCLK und beendet die Erzeugung des Freigabesignals EN und des Taktsignals CCLK basierend auf dem Fehlersignal er und dem inversen Fehlersignal erB. Ein Treibersteuersignalgenerator (DSCG) 26 empfängt das Freigabesignal EN und das Taktsignal CCLK und erzeugt basierend darauf das Steuersignal CON.
5 zeigt den ENCC 24 detaillierter. Wie dargestellt ist, umfasst der ENCC 24 einen Freigabesignalgenerator 24-1, der periodisch das Freigabesignal EN erzeugt. Der Freigabesignalgenerator 24-1 beendet die Erzeugung des Freigabesignals EN basierend auf dem Fehlersignal er und dem inversen Fehlersignal erB. Ein Taktsignalgenerator 24-2 erzeugt das Taktsignal CCLK in Reaktion auf das Freigabesignal EN. Die Funktionsweise des ENCC 24 wird nach der folgenden detaillierten Beschreibung des DCSGs 26 unter Bezugnahme auf die in 7A dargestellten Signalformen detaillierter beschrieben.
6 zeigt ein Ausführungsbeispiel des DSCG 26 gemäß der Erfindung. Wie dargestellt ist, umfasst der DCSG 26 ein erstes Speicherbauelement 50 und ein zweites Speicherbauelement 52, die mit einem Selektor 54 verbunden sind. In diesem Ausführungsbeispiel sind das erste und zweite Speicherbauelement 50 und 52 beispielsweise Register. Das erste und zweite Speicherbauelement 50 und 52 sind jedoch nicht auf die Ausführung als Register beschränkt. Wie dargestellt ist, umfasst das Register 50 m D-Flip-Flops DF10 bis DF1m, die als Kaskade verbunden sind, wobei ein Eingang des ersten D-Flip-Flops DF10 mit Masse verbunden ist. Jedes D-Flip-Flop DF1 empfängt das Taktsignal CCLK an seinem Takteingang und empfängt an seinem Setzeingang das Freigabesignal EN. Entsprechend werden, wenn das Freigabesignal EN einen niedrigen logischen Wert bzw. „0" aufweist, was eine Nichtfreigabe anzeigt, die D-Flip-Flops DF1 des Registers 50 gesetzt und jedes speichert einen hohen logischen Wert bzw. „1". Selbstverständlich sind die D-Flip-Flops DF1 nicht länger kontinuierlich gesetzt, wenn das Freigabesignal EN den hohen logischen Wert bzw. „1" aufweist. Entsprechend bewirkt das Takten der D-Flip-Flops DF1, dass ein niedriger logischer Wert bzw. „0" durch die D-Flip-Flops DF1 kaskadiert. Die Ausgaben des ersten bis m-ten D-Flip-Flops DF10 bis DF1(m-1) werden als erste Registereingabe REG1 an den Selektor 54 angelegt. Die Ausgabe eines jeden der ersten bis m-ten D-Flip-Flops DF10 bis DF1(m-1) korrespondiert mit einem entsprechenden Bit c des Steuersignals CON (c1 bis cm).
Das zweite Register 52 umfasst m D-Flip-Flops DF21 bis DF2m, die als Kaskade verbunden sind. Die Eingänge der D-Flip-Flops DF21 bis DF2m sind jeweils mit den Ausgängen des zweiten bis (m+1)-ten D-Flip-Flops DF11 bis DF1 m verbunden. Die Takteingänge der D-Flip-Flops DF2 empfangen ebenfalls das Taktsignal CCLK, und die Ausgaben der zweiten D-Flip-Flops DF2 werden als zweite Registereingabe REG2 an den Selektor 54 angelegt. Die D-Flip-Flops DF2 korrespondieren jeweils mit einem der Bits c1 bis cm des Steuersignals CON. Des Weiteren speichern die D-Flip-Flops DF2 in Reaktion auf das Taktsignal CCLK offensichtlich die vorherige Version der ersten Registereingabe REG1. Anders ausgedrückt, die zweite Registereingabe REG2 entspricht der ersten Registereingabe REG1 des vorherigen Impulses des Taktsignals CCLK.
Der Selektor 54 gibt selektiv die erste Registereingabe REG1 oder die zweite Registereingabe REG2 als Steuersignal CON aus. Insbesondere gibt der Selektor 54, wie nachfolgend unter Bezugnahme auf 7A und 7B detaillierter beschrieben wird, die erste Registereingabe REG1 aus, wenn das Freigabesignal EN freigegeben ist (in diesem Beispiel auf hohem logischem Pegel), und gibt die zweite Registereingabe REG2 aus, wenn das Freigabesignal EN nicht freigegeben ist (in diesem Beispiel auf niedrigem logischem Pegel).
Als nächstes wird die Funktionsweise der Steuerschaltung 25 unter Bezugnahme auf die 7A und 7B im Detail beschrieben. 7A zeigt Signalverläufe, die während des Betriebs durch die Steuerschaltung 25 erzeugt werden. 7B zeigt die erste und zweite Registereingabe REG1 und REG2 sowie die Registereingabe, die durch den Selektor 54 für diesen beispielhaften Betrieb der Steuerschaltung 25 ausgewählt ist.
Bezugnehmend auf 7A zeigt diese ein Beispiel einer periodischen Freigabe des Freigabesignals EN durch den Freigabesignalgenerator 24-1. Die Periode, mit der der Freigabesignalgenerator 24-1 das Freigabesignal EN freigibt, kann eine Angelegenheit der Entwurfsauswahl sein. In Reaktion auf einen Wechsel des Freigabesignals EN auf hohen logischen Pegel oder „1" (was in dieser Ausführungsform z.B. einer Freigabe entspricht) beginnt der Taktsignalgenerator 24-2 mit der Erzeugung des Taktsignals CCLK. In Reaktion auf den Wechsel des Freigabesignals EN auf den hohen logischen Pegel sind die D-Flip-Flops DF1 des ersten Registers 50 nicht mehr länger kontinuierlich auf den Wert „1" gesetzt, aber die erste Registereingabe REG1 weist sämtlich „1" auf, da das Freigabesignal EN gerade noch auf dem niedrigen logischen Wert war. Mit dem Freigabesignal EN auf hohem Logikpegel gibt der Selektor 54 die erste Registereingabe REG1 als das Steuersignal CON aus. 7B zeigt diesen Zustand der ersten Registereingabe REG1 und der vom Selektor 54 ausgegebenen Registereingabe.
Zurückkehrend zu 7A wird das Taktsignal CCLK in Reaktion auf den Wechsel des Freigabesignals EN auf den hohen logischen Pegel erzeugt. Jeder Impuls des Taktsignals CCLK führt dazu, dass der niedrige logische Wert bzw. „0" in die Reihe der ersten D-Flip-Flops DF1 geschoben wird. Zudem bewirkt jeder Impuls des Taktsignals CCLK, dass die zweite Reihe von D-Flip-Flops DF2 die vorherige erste Registereingabe REG1 speichert. Als Ergebnis entspricht die zweite Registereingabe REG2, die durch das zweite Register 52 ausgegeben wird, der vorherigen Version der ersten Registereingabe REG1. Dies wird in 7B für drei Taktimpulse des in 7A dargestellten Taktsignals CCLK klar dargestellt.
Offensichtlich ist die Ausgabe des Selektors 54 das Steuersignal CON, und wenn das Freigabesignal EN zuerst eine Freigabe anzeigt, nimmt das Steuersignal CON alle Zustände „1" der ersten Registereingabe REG1 an. Daher sind beispielsweise alle Transistoren N3 in jedem der ODs 16 gemäß 3A leitend geschaltet und die Ausgabeleistung der ODs 16 ist maximal. Wenn dann das erste Registereingabesignal REG1 in Reaktion auf das Taktsignal CCLK seinen Zustand verändert, um logische Werte „0" aufzuweisen, werden die Transistoren N3 der ODs 16 sperrend geschaltet und die Treiberfähigkeit der ODs 16 wird reduziert.
Bei diesem Ausführungsbeispiel werden die Transistoren N3 sequentiell sperrend geschaltet. Das erste Register 50 kann jedoch, wie sich versteht, auch so konfiguriert sein, dass das Sperrendschalten der Transistoren N3 in einer anderen Sequenz und/oder anderen Kombination erfolgt. So können beispielsweise mehr als ein Transistor N3 zu einem Zeitpunkt sperrend geschaltet werden. Zudem können die Transistoren N3, wie oben ausgeführt ist, verschiedene Größe und verschiedene Treiberfähigkeiten aufweisen. Das Schema, mit dem die Transistoren N3 sperrend geschaltet werden, kann von ihren verschiedenen Treiberfähigkeiten abhängig sein. Des Weiteren kann das erste Register 50 in Reaktion auf das Freigabesignal EN die Treiberfähigkeiten der ODs 16 auf einen gegenüber ihrer maximalen Treiberfähigkeit niedrigeren Wert setzen.
Während die Funktionsweise dieses Ausführungsbeispiels der Steuerschaltung 25 in Verwendung bei der in 3A dargestellten OD-Struktur beschrieben wurde, versteht es sich des Weiteren, dass die vorliegende Erfindung nicht auf dieses Ausführungsbeispiel beschränkt ist. Die Steuerschaltung 25 kann beispielsweise auch mit der in 3B dargestellten OD-Struktur verwendet werden. In diesem Fall werden die ersten D-Flip-Flops DF1 zurückgesetzt, und hohe logische Werte werden eingeschoben, anstatt die ersten D-Flip-Flops DF1 zu setzen und niedrige logische Werte einzuschieben. Dies ist dadurch begründet, dass die Treibertransistoren der OD-Struktur gemäß 3B PMOS-Transistoren sind.
Zurückkehrend zu 7B erzeugt in diesem Beispiel die Dateneingabeschnittstelle 200' nach dem dritten Taktimpuls des Taktsignals CCLK das kollektive Fehlersignal ER, das einen Fehler anzeigt, was dazu führt, dass der ID 22 das Fehlersignal er ausgibt, das einen Fehler anzeigt. In Reaktion auf das Taktsignal CCLK reduziert das Steuersignal CON offensichtlich die Treiberfähigkeit der ODs 16. An einem gewissen Punkt werden die Ausgabedaten durch die ODs 16 mit einer so niedrigen Ausgabeleistung getrieben, dass ein Fehler von einem der Fehlerdetektoren E detektiert wird. Dies führt zur Erzeugung des kollektiven Fehlersignals ER und des Fehlersignals er.
Auf den Empfang des Fehlersignals er wird die Erzeugung des Freigabesignals EN mit dem hohen logischen Pegel beendet (d.h. das Freiga besignal EN wechselt in diesem Beispiel auf niedrigen logischen Pegel). Dies bewirkt, dass das Taktsignal CCLK beendet wird und der Selektor 54 die zweite Registereingabe REG2 als das Steuersignal CON ausgibt. Entsprechend werden die ODs 16 gemäß der Version des Steuersignals CON vor der Version getrieben, die zur Erzeugung des Fehlersignals er geführt hat. Dieser Vorgang ist ebenfalls in 7B dargestellt.
Durch periodische Ausführung dieses Vorgangs kann die Treiberfähigkeit der ODs 16 adaptiv eingestellt werden, so dass der Energieverbrauch minimiert wird, während ein stabiler Betrieb mit hoher Geschwindigkeit sichergestellt wird.
8 zeigt eine andere Ausführungsform des DSCGs 26 gemäß der Erfindung. Bei diesem Ausführungsbeispiel erzeugt der ENCC 24 das Freigabesignal EN nicht periodisch. Stattdessen wird bei diesem Ausführungsbeispiel der Freigabesignal EN in Reaktion auf den Empfang des Fehlersignals er erzeugt.
Wie dargestellt ist, umfasst der DCSG 26 im Ausführungsbeispiel von 8 ein erstes Speicherbauelement 60 und ein zweites Speicherbauelement 62, die mit einem Selektor 64 verbunden sind. In diesem Ausführungsbeispiel sind das erste und zweite Speicherbauelement 60 und 62 beispielsweise Register. Das erste und zweite Speicherbauelement 60 und 62 sind jedoch nicht auf die Ausführung als Register beschränkt. Wie dargestellt ist, umfasst das Register 60 m D-Flip-Flops DF31 bis DF3m, die als Kaskade verbunden sind, wobei ein Eingang des ersten D-Flip-Flops DF31 mit der Versorgungsspannung (z.B. einer hohen Spannung) verbunden ist. Jedes D-Flip-Flop DF3 empfängt das Taktsignal CCLK an seinem Takteingang und empfängt an seinem Rücksetzeingang das Freigabesignal EN. Entsprechend werden, wenn das Freigabesignal EN einen niedrigen logischen Wert bwz. „0" aufweist, was eine Nichtfreigabe anzeigt, die D-Flip-Flops DF3 des Registers 60 zu rückgesetzt und jedes speichert einen niedrigen logischen Wert bzw. „0". Die D-Flip-Flops DF3 sind jedoch nicht länger zurückgesetzt, wenn das Freigabesignal EN einen hohen logischen Wert bzw. „1" aufweist, was eine Freigabe anzeigt. Wie weiter ersichtlich, bewirkt das Takten der D-Flip-Flops DF3, wenn freigegeben, dass ein hoher logischer Wert bzw. „1" durch die D-Flip-Flops DF3 kaskadiert. Die Ausgaben des ersten bis m-ten D-Flip-Flops DF31 bis DF3m werden als eine erste Registereingabe REG1' an den Selektor 54 angelegt. Die Ausgabe eines jeden der ersten bis m-ten D-Flip-Flops DF31 bis DF3m korrespondiert mit einem entsprechenden Bit c des Steuersignals CON (c1 bis cm).
Das zweite Register 62 umfasst m D-Flip-Flops DF41 bis DF4m, die als Kaskade verbunden sind. Der Eingang des ersten D-Flip-Flops DF41 ist mit der Versorgungsspannung verbunden. Die Eingänge des zweiten bis m-ten D-Flip-Flops DF42 bis DF4m sind jeweils mit den Ausgängen des ersten bis (m-1)-ten D-Flip-Flops DF31 bis DF3(m-1) verbunden. Die Takteingänge der D-Flip-Flops DF4 empfangen ebenfalls das Taktsignal CCLK, und die Ausgaben der D-Flip-Flops DF4 werden als eine zweite Registereingabe REG2' an den Selektor 64 angelegt. Die D-Flip-Flops DF4 korrespondieren jeweils mit einem der Bits c1 bis cm des Steuersignals CON. Des Weiteren speichern, wie sich versteht, die D-Flip-Flops DF4 in Reaktion auf das Taktsignal CCLK die gleiche Version der ersten Registereingabe REG1'. Anders ausgedrückt, die zweite Registereingabe REG2' entspricht der ersten Registereingabe REG1', wenn das Freigabesignal EN freigegeben ist.
Der Selektor 64 gibt selektiv die erste Registereingabe REG1' oder die zweite Registereingabe REG2' als das Steuersignal CON aus. Insbesondere gibt der Selektor 64, wie nachfolgend unter Bezugnahme auf die 9A und 9B detaillierter beschrieben wird, die erste Registereingabe REG1' aus, wenn das Freigabesignal EN (in diesem Beispiel auf hohem logischem Pegel) freigegeben ist, und gibt die zweite Register eingabe REG2' aus, wenn das Freigabesignal EN (in diesem Beispiel auf niedrigem logischem Pegel) nicht freigegeben ist.
Als nächstes wird die Funktionsweise der Steuerschaltung 25 unter Bezugnahme auf die 9A und 9B im Detail beschrieben. 9A zeigt Signalverläufe, die während des Betriebs durch die Steuerschaltung 25 erzeugt werden. 9B zeigt die erste und zweite Registereingabe REG1' und REG2' sowie eine Registereingabe, die durch den Selektor 64 für einen beispielhaften Betrieb der Steuerschaltung 25 ausgewählt ist.
Bezugnehmend auf 9A erzeugt die Dateneingabeschnittstelle 200' während des Betriebs an einem gewissen Punkt das kollektive Fehlersignal ER, das einen Fehler anzeigt. Dies führt dazu, dass der ID 22 das Fehlersignal er erzeugt, das einen Fehler anzeigt. In Reaktion auf das Fehlersignal er gibt der Freigabesignalgenerator 24-1 das Freigabesignal EN frei (d.h. er bewirkt, dass das Freigabesignal EN in diesem Ausführungsbeispiel auf hohen logischen Pegel wechselt). Dies wiederum bewirkt, dass der Taktsignalgenerator 24-2 das Taktsignal CCLK erzeugt. In Reaktion auf den Wechsel des Freigabesignals EN auf hohen logischen Pegel sind die D-Flip-Flops DF3 des ersten Registers 60 nicht mehr länger auf „0" zurückgesetzt, und jeder Impuls des Taktsignals CCLK führt dazu, dass ein hoher logischer Wert bzw. „1" in die Reihe der D-Flip-Flops DF3 geschoben wird. Zudem bewirkt jeder Impuls des Taktsignals CCLK, dass die zweite Reihe von D-Flip-Flops DF4 die erste Registereingabe REG1' speichert. Als Ergebnis entspricht die zweite Registereingabe REG2', die durch das zweite Register 62 ausgegeben wird, der ersten Registereingabe REG1'. Dies wird in 9B für drei Taktimpulse des in 9A dargestellten Taktsignals CCLK klar dargestellt.
Während das Freigabesignal EN freigegeben ist, gibt der Selektor 64 die erste Registereingabe REG1' aus. Wie sich versteht, ist die Ausgabe des Selektors 64 das Steuersignal CON, und wenn das Freigabesignal EN zum ersten Mal freigegeben wird, nimmt das Steuersignal CON alle Zustände „0" der ersten Registereingabe REG1' an. Daher sind beispielsweise alle Transistoren N3 in jedem der ODs 16 gemäß 3A sperrend geschaltet und die Ausgabeleistung der ODs 16 ist minimal. Wenn dann das erste Registereingabesignal REG1' in Reaktion auf das Taktsignal CCLK seinen Zustand verändert, um hohe logische Werte aufzuweisen, werden die Transistoren N3 der ODs 16 leitend geschaltet und die Treiberfähigkeit der ODs 16 wird erhöht.
Bei diesem Ausführungsbeispiel werden die Transistoren N3 sequentiell leitend geschaltet. Das erste Register 60 kann jedoch auch so konfiguriert sein, dass das Leitendschalten der Transistoren N3 in einer anderen Sequenz und/oder anderen Kombination erfolgt. So können beispielsweise mehr als ein Transistor N3 zu einem Zeitpunkt leitend geschaltet werden. Zudem können die Transistoren N3, wie oben ausgeführt ist, verschiedene Größen und verschiedene Treiberfähigkeiten aufweisen. Das Schema, mit dem die Transistoren N3 leitend geschaltet werden, kann daher von ihren verschiedenen Treiberfähigkeiten abhängig sein. Des Weiteren kann das erste Register 60 in Reaktion auf das Freigabesignal EN die Treiberfähigkeiten der ODs 16 auf einen höheren Wert als ihre minimale Treiberfähigkeit setzen.
Während die Funktionsweise dieses Ausführungsbeispiels der Steuerschaltung 25 unter Verwendung der in 3A dargestellten OD-Struktur beschrieben wurde, versteht es sich, dass die vorliegende Erfindung nicht auf dieses Ausführungsbeispiel beschränkt ist. Die Steuerschaltung 25 kann beispielsweise auch mit der in 3B dargestellten OD-Struktur verwendet werden. In diesem Fall werden die ersten D-Flip-Flops DF3 gesetzt, und niedrige logische Werte werden eingeschoben, anstatt die ersten D-Flip-Flops DF3 zurückzusetzen, und hohe logische Werte einzuschieben. Dies ist dadurch begründet, dass die Treibertransistoren der OD-Struktur gemäß 3B PMOS-Transistoren sind.
Zurückkehrend zu 9B beendet in diesem Beispiel die Dateneingabeschnittstelle 200' nach dem dritten Taktimpuls des Taktsignals CCLK die Erzeugung des kollektiven Fehlersignals ER, das einen Fehler anzeigt, und dies führt dazu, dass der ID 22 nicht mehr länger das Fehlersignal er ausgibt, das einen Fehler anzeigt. In Reaktion auf das Taktsignal CCLK erhöht das Steuersignal CON offensichtlich die Treiberfähigkeit der ODs 16. An einem gewissen Punkt werden die Ausgabedaten durch die ODs 16 mit einer so hohen Ausgabeleistung getrieben, dass ein Fehler nicht mehr länger von einem der Fehlerdetektoren 38 detektiert wird. Dies führt zur Erzeugung des kollektiven Fehlersignals ER und des Fehlersignals er derart, dass kein Fehler angezeigt wird.
Auf den Empfang des Fehlersignals er, das keinen Fehler anzeigt, wird die Erzeugung des Freigabesignals EN mit hohem logischem Pegel beendet (d.h. das Freigabesignal EN wechselt in diesem Beispiel auf einen niedrigen logischen Pegel). Dies bewirkt, dass das Taktsignal CCLK beendet wird und der Selektor 64 die zweite Registereingabe REG2' als das Steuersignal CON ausgibt. Entsprechend werden die ODs 16 gemäß der Version des Steuersignals CON getrieben, die zu dem Fehlersignal er geführt hat, das keinen Fehler anzeigt. Dieser Vorgang ist ebenfalls in 9B dargestellt.
Durch die Ausführung dieses Vorgangs in Reaktion auf einen Fehler kann die Treiberfähigkeit der ODs 16 adaptiv eingestellt werden, so dass der Energieverbrauch minimiert wird, während ein stabiler Betrieb mit hoher Geschwindigkeit sichergestellt wird.
10 zeigt eine weitere Ausführungsform des DSCG aus 2 gemäß der Erfindung. In diesem Ausführungsbeispiel umfasst der DSCG den DCSG gemäß 6 und den DCSG gemäß 8. Der Ausgang eines jeden DCSGs ist mit einem Selektor 300 verbunden. Der Selektor 300 empfängt ein Freigabesignal ES, das von einem Freigabesignalgenerator 310 erzeugt wird. Wenn dieses Freigabesignal ES eine Freigabe anzeigt, beispielsweise auf hohem logischem Pegel ist, gibt der Selektor 300 das Steuersignal CON vom DCSG gemäß 6 aus. Wenn dieses Freigabesignal ES keine Freigabe anzeigt, beispielsweise auf niedrigem logischem Pegel ist, gibt der Selektor 300 das Steuersignal CON vom DCSG gemäß 8 aus.
Der Freigabesignalgenerator 310 erzeugt das Freigabesignal periodisch. In einem Ausführungsbeispiel erzeugt der Freigabesignalgenerator 310 das Freigabesignal beispielsweise in Synchronisation mit dem durch den DCSG gemäß 6 erzeugten Freigabesignal EN. Alternativ kann das vom Freigabesignalgenerator 310 erzeugte Freigabesignal verwendet werden, um die Erzeugung des Freigabesignals durch den DCSG gemäß 8 zu triggern.
Im Unterschied zum Freigabesignal des DCSGs gemäß 6 wechselt das vom Freigabesignalgenerator 310 erzeugte Freigabesignal jedoch eine Zeitperiode nach dem Empfang des Fehlersignals er, das vom DCSG gemäß 6 oder vom DCSG gemäß 8 empfangen wird, vom Freigabezustand in den Sperrzustand. Dies ermöglicht es dem Nichtfehler-Zustand, sich zu stabilisieren, wenn der DCSG gemäß 6 von der Ausgabe der ersten Registereingabe REG1 auf die Ausgabe der zweiten Registereingabe REG2 umschaltet.
Wegen dieses Vorgangs zeigt das Fehlersignal er einen Nichtfehler-Zustand an, wenn der Selektor 300 auf die Ausgabe des Steuersignals von dem DCSG gemäß 8 umschaltet. Auf diese Weise wird der DCSG gemäß 8 nicht fehlerhaft durch den Betrieb des DCSG gemäß 6 in Betrieb getriggert.
Dieses Ausführungsbeispiel der Erfindung weist offensichtlich die Vorteile von beiden Ausführungsbeispielen gemäß den 6 und 8 auf. Wie weiter ersichtlich, umfassen die DCSGs gemäß 6 und 8 gemeinsame Schaltkreise, wie den ID 22. Daher wird eine einzelne Ausführung dieser gemeinsamen Schaltkreise zur Verfügung gestellt und von den DCSGs gemäß 6 und 8 gemeinsam genutzt.
11 zeigt eine Datenausgabeschnittstelle und eine assoziierte Dateneingabeschnittstelle gemäß einer anderen Ausführungsform der Erfindung. Die Ausführungsform gemäß 11 entspricht der Ausführungsform gemäß 2, außer dass die Ausführungsform gemäß 11 zudem einen Spannungssteuersignalgenerator (VCSG) 70 und einen Spannungsgenerator 72 umfasst. Entsprechend werden aus Gründen der Übersichtlichkeit nur die Strukturen und Funktionsweisen dieser zusätzlichen Elemente beschrieben.
Der VCSG 70 weist die gleiche Struktur und Funktionsweise wie der DCSG 26 auf und empfängt die gleichen Eingaben vom ENCC 24. Entsprechend erzeugt der VCSG 70 ein Spannungssteuersignal VCON auf die gleiche Weise wie der DCSG 26 das Steuersignal CON gemäß jeglicher der oben beschriebenen Ausführungsformen erzeugt.
Der Spannungsgenerator 72 empfängt das Spannungssteuersignal VCON und legt basierend auf dem Spannungssteuersignal VCON eine Versorgungsspannung an die PSCs 12' an. Entsprechend können im Bezug auf die PSCs 12' die gleichen Leistungssteuervorteile wie im Hinblick auf die ODs 16' erzielt werden.
12A zeigt ein Ausführungsbeispiel des Spannungsgenerators 72 gemäß einer Ausführungsform der Erfindung. Wie dargestellt ist, ist ein Widerstand R3 mit einer Versorgungsspannung EVDD verbunden. Eine Mehrzahl von Widerständen R41 bis Rom ist in Reihe zum Widerstand R3 geschaltet. Eine Mehrzahl von NMOS-Transistoren N4-1 bis N4-m ist jeweils parallel zu einem entsprechenden der Mehrzahl von Widerständen R41 bis Rom geschaltet. Die Gates der Mehrzahl von NMOS-Transistoren N4-1 bis N4-m empfangen jeweils ein invertiertes Bit der Bits vc1 bis vcm des Spannungssteuersignals VCON. Wie dargestellt ist, invertiert ein Inverter INV das an die NMOS-Transistoren N4 angelegte Spannungssteuersignal VCON.
Ein Knoten zwischen dem Widerstand R3 und dem Widerstand R41 ist mit dem invertierenden Eingang eines Komparators COM verbunden. Der Ausgang des Komparators COM ist mit einem Gate eines PMOS-Transistors PD verbunden. Der PMOS-Transistors PD weist eine Source, die mit der Versorgungsspannung EVDD verbunden ist, und eine Drain auf, die mit dem nicht invertierenden Eingang des Komparators COM verbunden ist. Die Drain des PMOS-Transistors PD wirkt als Ausgang des Spannungsgenerators 72.
Während des Betriebs steuert das Spannungssteuersignal VCON die Anzahl von NMOS-Transistoren N4, die leitend geschaltet sind, und steuert daher die Spannung am invertierenden Eingang des Komparators COM. Je mehr Bits des Spannungssteuersignals VCON beispielsweise auf hohem logischem Pegel sind, desto weniger NMOS-Transistoren N4 sind leitend geschaltet. Daher wird die Spannung am nicht invertierenden Eingang hoch gehalten. Dies bewirkt, dass der Komparator COM ein Ausgabesignal erzeugt, das den PMOS-Transistors PD leitend schaltet, so dass die Ausgabe des Spannungsgenerators 72 hoch ist. Je mehr NMOS-Transistoren N4 sperrend geschaltet sind, desto niedriger wird die an den Komparator COM angeleg te Spannung, und dies reduziert die Ausgabespannung des Spannungsgenerators 72.
12B zeigt ein weiteres Ausführungsbeispiel des Spannungsgenerators 72 gemäß der Erfindung. Bei diesem Ausführungsbeispiel wurden die NMOS-Transistoren N4 aus 12A durch PMOS-Transistoren P4 ersetzt. Die Verwendung der PMOS-Transistoren P4 eliminiert den Bedarf an dem Inverter INV aus dem Ausführungsbeispiel von 12A. Die Funktionsweise des Spannungsgenerators 72, die oben unter Bezugnahme auf 12A beschrieben wurde, bleibt für das Ausführungsbeispiel gemäß 12B jedoch gleich.
13 zeigt eine Datenausgabeschnittstelle und eine assoziierte Dateneingabeschnittstelle gemäß einer weiteren Ausführungsform der Erfindung. Die Ausführungsform gemäß 13 entspricht der Ausführungsform gemäß 11, außer dass ein erstes Bauelement eine Datenausgabeschnittstelle 100'' umfasst, die mit einer Dateneingabeschnittstelle 200'' eines zweiten Bauelements verbunden ist, und das zweite Bauelement eine Datenausgabeschnittstelle 100''' umfasst, die mit einer Dateneingabeschnittstelle 200''' des ersten Bauelements verbunden ist. Dieses Ausführungsbeispiel zeigt, dass ein Bauelement nicht darauf beschränkt ist, nur die Dateneingabeschnittstelle oder nur die Datenausgabeschnittstelle zu umfassen. Des Weiteren versteht sich, dass ein Bauelement mehr als eine Dateneingabeschnittstelle und/oder Datenausgabeschnittstelle umfassen kann.
Zudem können, während das Ausführungsbeispiel von 13 die Dateneingabeschnittstelle und die Datenausgabeschnittstelle von 11 verwendet, stattdessen die Dateneingabeschnittstelle und die Datenausgabeschnittstelle von 2 verwendet werden.
Es ist anhand der somit beschriebenen Erfindung offensichtlich, dass selbige auf viele Arten variiert werden kann. Während z.B. die Ausführungsform adaptiv die Leistung von Schaltungselementen wie Ausgabetreibern und Parallel-Seriell-Konvertern steuert, sind die erfindungsgemäßen Leistungssteuerverfahren nicht auf die Anwendung in diesen Schaltungselementen beschränkt. Die Verfahren können vielmehr auch auf andere Schaltungselemente wie Multiplexer usw. angewendet werden.

Claims

Bauelement zur Bereitstellung von Ausgabedaten, insbesondere Halbleiterbauelement, mit – wenigstens einem Schaltungselement (16), das konfiguriert ist, um Ausgabedaten zu liefern, und – wenigstens einer Steuerschaltung (25), die konfiguriert ist, um basierend auf einer Rückmeldung von einem empfangenden Bauelement, das die Ausgabedaten empfängt, adaptiv Leistung der gelieferten Ausgabedaten zu steuern.
Bauelement nach Anspruch 1, wobei die Steuerschaltung konfiguriert ist, um die Ausgabedatenleistung periodisch zu bestimmen.
Bauelement nach Anspruch 2, wobei die Steuerschaltung konfiguriert ist, um die Ausgabedatenleistung während der Bestimmung der Ausgabedatenleistung mit der Zeit von einem Anfangsleistungswert zu reduzieren, bis ein Fehlersignal vom empfangenden Bauelement empfangen wird, das einen Fehler in den empfangenen Ausgabedaten anzeigt, und um die Ausgabedatenleistung dann auf die Ausgabedatenleistung einzustellen, die vor der den Fehler verursachenden Ausgabedatenleistung vorlag.
Bauelement nach Anspruch 3, wobei die Steuerschaltung konfiguriert ist, um die Ausgabedatenleistung in stufenweisen Dekrementen zu reduzieren.
Bauelement nach einem der Ansprüche 1 bis 4, wobei – die Steuerschaltung konfiguriert ist, um ein Leistungssteuersignal (CON) zu erzeugen, das für die Ausgabedatenleistung indikativ ist, und – das Schaltungselement konfiguriert ist, um die Ausgabedaten mit einer Leistung zu liefern, die durch das Leistungssteuersignal indiziert ist.
Bauelement nach Anspruch 5, wobei die Steuerschaltung umfasst: – ein erstes Speicherbauelement (50), das konfiguriert ist, um ein Anfangssteuersignal zu speichern, das den Anfangsleistungswert repräsentiert, und um das gespeicherte Steuersignal mit der Zeit zu verändern, und – ein zweites Speicherbauelement (52), das konfiguriert ist, um das zuvor vom ersten Speicherbauelement gespeicherte Steuersignal zu speichern, und – einen Selektor (54), der konfiguriert ist, um selektiv das vom ersten oder zweiten Speicherbauelement gespeicherte Steuersignal als das Leistungssteuersignal auszugeben.
Bauelement nach Anspruch 6, wobei der Selektor konfiguriert ist, um das im ersten Speicherbauelement gespeicherte Steuersignal auszugeben, bis das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt, und um dann das im zweiten Speicherbauelement gespeicherte Steuersignal auszugeben.
Bauelement nach Anspruch 7, wobei die Steuerschaltung konfiguriert ist, die periodische Bestimmung der Ausgabedatenleistung zu beenden, nachdem das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt, und wobei der Selektor konfiguriert ist, um das im zweiten Speicherbauelement gespeicherte Steuersignal bis zu einer nächsten Bestimmung der Ausgabedatenleistung auszugeben und um dann das im ersten Speicherbauelement gespeicherte Steuersignal auszugeben.
Bauelement nach einem der Ansprüche 6 bis 8, wobei das erste Speicherbauelement konfiguriert ist, um das gespeicherte Steuersignal zu verändern, bis das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach einem der Ansprüche 6 bis 9, wobei – das erste Speicherbauelement ein erstes Register ist, das konfiguriert ist, um darin gespeicherte logische Werte zu verschieben, so dass sich das durch die gespeicherten logischen Werte repräsentierte Steuersignal mit der Zeit ändert, und – das zweite Speicherbauelement ein zweites Register ist, das konfiguriert ist, um die zuvor vom ersten Speicherbauelement gespeicherten logischen Werte zu speichern.
Bauelement nach einem der Ansprüche 5 bis 10, wobei das Schaltungselement eine Mehrzahl von Energieversorgungselementen umfasst, wobei jedes Energieversorgungselement konfiguriert ist, um selektiv Energie zum Erzeugen der Ausgabedaten basierend auf einem logischen Zustand eines entsprechenden logischen Wertes im Leistungssteuersignal zur Verfügung zu stellen.
Bauelement nach Anspruch 10 oder 11, wobei die Steuerschaltung eine Freigabesignalgeneratorschaltung umfasst, die konfiguriert ist, um periodisch ein Freigabesignal zu erzeugen, um die Bestimmung der Ausgabedatenleistung freizugeben, und wobei das erste Register konfiguriert ist, um den Anfangsleistungswert in Reaktion auf das Freigabesignal zu speichern.
Bauelement nach Anspruch 12, wobei die Steuerschaltung eine Taktgeneratorschaltung umfasst, die konfiguriert ist, um ein Taktsignal in Reaktion auf das Freigabesignal zu erzeugen, wobei das erste Register konfiguriert ist, die darin gespeicherten logischen Werte in Reaktion auf das Taktsignal zu verändern, und wobei das zweite Register konfiguriert ist, um logische Werte, die im ersten Register gespeichert sind, in Reaktion auf das Taktsignal zu laden.
Bauelement nach Anspruch 12 oder 13, wobei – die Freigabesignalgeneratorschaltung konfiguriert ist, um das Freigabesignal zu erzeugen, das die Bestimmung der Ausgabedatenleistung freigibt, bis das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt, und – der Selektor konfiguriert ist, um das im ersten Register gespeicherte Steuersignal auszugeben, während das Freigabesignal die Bestimmung der Ausgabedatenleistung freigibt, und um das im zweiten Register gespeicherte Steuersignal auszugeben, während das Freigabesignal die Bestimmung der Ausgabedatenleistung sperrt.
Bauelement nach Anspruch 1 oder 2, wobei die Steuerschaltung konfiguriert ist, um eine Bestimmung der Ausgabedatenleistung in Reaktion auf ein Fehlersignal auszuführen, das einen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach Anspruch 15, wobei die Steuerschaltung konfiguriert ist, um die Ausgabedatenleistung während der Bestimmung der Ausgabedatenleistung mit der Zeit von einem Anfangsleistungswert zu erhöhen, bis das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach Anspruch 16, wobei die Steuerschaltung konfiguriert ist, um die Ausgabedatenleistung in stufenweisen Inkrementen zu erhöhen.
Bauelement nach einem der Ansprüche 15 bis 17, wobei – die Steuerschaltung konfiguriert ist, um ein Leistungssteuersignal zu erzeugen, das für die Ausgabedatenleistung idikativ ist, und – das Schaltungselement konfiguriert ist, um die Ausgabedaten mit einer Leistung zu erzeugen, die durch das Leistungssteuersignal indiziert ist.
Bauelement nach Anspruch 18, wobei die Steuerschaltung umfasst: – ein erstes Speicherbauelement, das konfiguriert ist, um ein Anfangssteuersignal zu speichern, das den Anfangsleistungswert repräsentiert, und um das gespeicherte Steuersignal mit der Zeit zu verändern, und – ein zweites Speicherbauelement, das konfiguriert ist, um das vom ersten Speicherbauelement gespeicherte Steuersignal zu speichern, und – einen Selektor, der konfiguriert ist, um basierend auf dem Fehlersignal selektiv ein vom ersten oder zweiten Speicherbauelement gespeichertes Steuersignal als das Leistungssteuersignal auszugeben.
Bauelement nach Anspruch 19, wobei der Selektor konfiguriert ist, um das im ersten Speicherbauelement gespeicherte Steuersignal auszugeben, bis das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt, und um dann das im zweiten Speicherbauelement gespeicherte Steuersignal auszugeben.
Bauelement nach einem der Ansprüche 15 bis 20, wobei die Steuerschaltung konfiguriert ist, die Bestimmung der Ausgabedatenleistung zu beenden, wenn das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach einem der Ansprüche 19 bis 21, wobei das erste Speicherbauelement konfiguriert ist, um das gespeicherte Steuersignal zu verändern, bis das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach einem der Ansprüche 19 bis 21, wobei das erste Speicherbauelement konfiguriert ist, um auf das Speichern des Anfangssteuersignals zurückgesetzt zu werden, wenn das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach einem der Ansprüche 19 bis 23, wobei – das erste Speicherbauelement ein erstes Register ist, das konfiguriert ist, um darin gespeicherte logische Werte zu verändern, so dass sich das durch die gespeicherten logischen Werte repräsentierte Steuersignal mit der Zeit ändert, und – das zweite Speicherbauelement ein zweites Register ist, das konfiguriert ist, um die vom ersten Register gespeicherten logischen Werte zu speichern.
Bauelement nach einem der Ansprüche 18 bis 24, wobei das Schaltungselement eine Mehrzahl von Energieversorgungselementen umfasst, wobei jedes Energieversorgungselement konfiguriert ist, um selektiv Energie zum Erzeugen der Ausgabedaten basierend auf einem logischen Zustand eines entsprechenden logischen Wertes im Leistungssteuersignal zur Verfügung zu stellen.
Bauelement nach Anspruch 25, wobei die Steuerschaltung eine Freigabesignalgeneratorschaltung umfasst, die konfiguriert ist, um ein Freigabesignal zu erzeugen, um die Bestimmung der Ausgabedatenleistung freizugeben, wenn das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt, und wobei das erste Re gister konfiguriert ist, um den Anfangsleistungswert in Reaktion auf das Freigabesignal zu speichern.
Bauelement nach Anspruch 26, wobei die Steuerschaltung eine Taktgeneratorschaltung umfasst, die konfiguriert ist, um ein Taktsignal in Reaktion auf das Freigabesignal zu erzeugen, wobei das erste Register konfiguriert ist, die darin gespeicherten logischen Werte in Reaktion auf das Taktsignal zu verschieben, und wobei das zweite Register konfiguriert ist, um logische Werte, die im ersten Register gespeichert sind, in Reaktion auf das Taktsignal zu laden.
Bauelement nach Anspruch 26 oder 27, wobei – die Freigabesignalgeneratorschaltung konfiguriert ist, um das Freigabesignal zu erzeugen, das die Bestimmung der Ausgabedatenleistung freigibt, bis das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt, und – der Selektor konfiguriert ist, um das im ersten Register gespeicherte Steuersignal auszugeben, während das Freigabesignal die Bestimmung der Ausgabedatenleistung freigibt, und um das im zweiten Register gespeicherte Steuersignal auszugeben, während das Freigabesignal die Bestimmung der Ausgabedatenleistung sperrt.
Bauelement nach Anspruch 1 oder 2, wobei die Steuerschaltung konfiguriert ist, um eine erste Bestimmung der Ausgabedatenleistung periodisch auszuführen und um eine zweite Bestimmung der Ausgabedatenleistung in Reaktion auf ein Fehlersignal auszuführen, das einen Fehler in den empfangenen Ausgabedaten anzeigt, wenn die erste Bestimmung der Ausgabedatenleistung nicht ausgeführt wird.
Bauelement nach Anspruch 29, wobei die Steuerschaltung konfiguriert ist, um während der ersten Bestimmung der Ausgabedatenleistung die Ausgabedatenleistung mit der Zeit von einem ersten Anfangsleistungswert zu reduzieren, bis das Fehlersignal einen Fehler in den empfangenen Ausgabedaten anzeigt, und um die Ausgabedatenleistung dann auf die Ausgabedatenleistung einzustellen, die vor der den Fehler verursachenden Ausgabedatenleistung vorlag.
Bauelement nach Anspruch 29 oder 30, wobei die Steuerschaltung konfiguriert ist, um während der zweiten Bestimmung der Ausgabedatenleistung die Ausgabedatenleistung mit der Zeit von einem zweiten Anfangsleistungswert zu erhöhen, bis das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach einem der Ansprüche 29 bis 31, wobei die Steuerschaltung umfasst: – eine erste Substeuerschaltung, die konfiguriert ist, um die erste Bestimmung der Ausgabedatenleistung auszuführen, und – eine zweite Substeuerschaltung, die konfiguriert ist, um die zweite Bestimmung der Ausgabedatenleistung auszuführen, und – einen Selektor, der eine Ausgabe der ersten Substeuerschaltung während der periodischen Freigabe der ersten Bestimmung der Ausgabedatenleistung auswählt und sonst die Ausgabe der zweiten Substeuerschaltung auswählt.
Bauelement nach Anspruch 32, wobei der Selektor ein periodisches Freigabesignal empfängt, das die Auswahl der Ausgabe der ersten Substeuerschaltung anzeigt.
Bauelement nach einem der Ansprüche 29 bis 33, wobei die Steuerschaltung konfiguriert ist, die Ausgabedatenleistung während der zweiten Bestimmung der Ausgabedatenleistung mit der Zeit von ei nem zweiten Anfangsdatenwert zu erhöhen, bis das Fehlersignal keinen Fehler in den empfangenen Ausgabedaten anzeigt.
Bauelement nach einem der Ansprüche 1 bis 34, wobei das wenigstens eine Schaltungselement zum Liefern der Ausgabedaten einen Ausgabetreiber und/oder einen Parallel-Seriell-Konverter umfasst.
Bauelement nach Anspruch 35, weiter umfassend: – wenigstens einen Parallel-Seriell-Konverter (PSC) als ein erstes des wenigstens einen Schaltungselements zum Liefern der Ausgabedaten, wobei der PSC konfiguriert ist, um eingegebene parallele Daten in serielle Daten zu konvertieren, – wenigstens einen Ausgabetreiber als ein zweites des wenigstens einen Schaltungselements zum Liefern der Ausgabedaten, der konfiguriert ist, um die Ausgabedaten basierend auf den Eingabedaten zu erzeugen, – wobei eine erste der wenigstens einen Steuerschaltung konfiguriert ist, um basierend auf der Rückmeldung von dem empfangenden Bauelement adaptiv die Leistung der seriellen Daten zu steuern, und – wobei eine zweite der wenigstens einen Steuerschaltung konfiguriert ist, um basierend auf der Rückmeldung von dem empfangenden Bauelement adaptiv die Leistung der Ausgabedaten zu steuern.
Bauelement nach einem der Ansprüche 1 bis 36, wobei das wenigstens eine Schaltungselement zum Liefern der Ausgabedaten und die wenigstens eine Steuerschaltung einen Teil einer Datenausgabeschnittstellenschaltung (100') in einem Speicherbauelement bilden.
Bauelement zur Bereitstellung von Ausgabedaten, mit – einer Datenausgabeschnittstellenschaltung (100'), die konfiguriert ist, um Ausgabedaten zu erzeugen, wobei die Datenausgabeschnittstellenschaltung wenigstens ein Schaltungselement (16) umfasst, das konfiguriert ist, um Ausgabedaten zu erzeugen, und wenigstens eine Steuerschaltung (25) umfasst, die konfiguriert ist, um basierend auf einer Rückmeldungsinformation adaptiv die Leistung der Ausgabedaten zu steuern, und – einer Dateneingabeschnittstellenschaltung (200'), die konfiguriert ist, die Ausgabedaten von der Datenausgabeschnittstellenschaltung zu empfangen und die Rückmeldungsinformation zu erzeugen.
Bauelement nach Anspruch 38, wobei die Dateneingabeschnittstellenschaltung wenigstens einen Fehlerdetektor umfasst, der einen Fehler in den Ausgabedaten der Datenausgabeschnittstellenschaltung detektiert.
Bauelement nach Anspruch 39, wobei die Dateneingabeschnittstellenschaltung einen Fehlersignalgenerator umfasst, der basierend auf einer Ausgabe des wenigstens einen Fehlerdetektors die Rückmeldungsinformation erzeugt.
Bauelement nach einem der Ansprüche 38 bis 40, weiter umfassend: – ein Speicherbauelement, das die Datenausgabeschnittstellenschaltung umfasst, und – eine Speichersteuereinheit, welche die Dateneingabeschnittstellenschaltung umfasst.
Bauelement nach einem der Ansprüche 38 bis 41, weiter umfassend: – eine Speichersteuereinheit, welche die Datenausgabeschnittstellenschaltung umfasst, und – ein Speicherbauelement, das die Dateneingabeschnittstellenschaltung umfasst.
Verfahren zur Bereitstellung von Ausgabedaten mit den folgenden Schritten: – Erzeugen von Ausgabedaten und – adaptives Steuern des Erzeugungsschrittes, um die Leistung der Ausgabedaten basierend auf einer Rückmeldung von einem empfangenden Bauelement, das die Ausgabedaten empfängt, zu steuern.
Verfahren nach Anspruch 43, wobei die adaptive Leistungssteuerung periodisch in dem adaptiven Steuerschritt ausgeführt wird.
Verfahren nach Anspruch 43 oder 44, wobei die adaptive Leistungssteuerung in dem adaptiven Steuerschritt in Reaktion auf ein Fehlersignal ausgeführt wird, das vom empfangenden Bauelement empfangen wird.