JP2010103952A - 遅延クロック発生装置 - Google Patents

Abstract

【課題】多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供する。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列１６ａ〜１６ｄと、遅延素子列を構成する各遅延素子に設けられ、クロック信号ＣＬＫを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードｉｃｏｄｅに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー１２，１３，１４を備えた。
【選択図】図１

Description

この発明は、外部クロック信号の位相を所要の遅延時間で遅延させた内部クロック信号を生成するデジタルＤＬＬ（Delay Locked Loop）回路に関するものである。

図１３は、従来のデジタルＤＬＬ回路を示す。デジタルＤＬＬ回路は、遅延生成部１とその遅延生成部１で生成される遅延時間を選択するデコーダー２ａ，２ｂとで構成される。遅延生成部１は、列方向（Ｘ方向）に複数の遅延素子３を接続した遅延素子列４ａ〜４ｄが複数列（図１３においては４列）設けられ、各遅延素子列４ａ〜４ｄに隣接して１つずつの遅延素子５ａ〜５ｄが配設されている。各遅延素子３と同５ａ〜５ｄの遅延時間は、同一値である。

遅延生成部１では、遅延素子５ａに入力された入力クロック信号ＣＬＫｉｎが各遅延素子列４ａ〜４ｄ及び遅延素子５ｂ，５ｃを経て遅延素子５ｄから出力クロック信号ＣＬＫｏｕｔとして出力される。そして、各遅延素子列４ａ〜４ｄ及び遅延素子５ａ〜５ｄでクロック信号が通過する遅延素子の数をデコーダー２ａ，２ｂで選択することにより、入力クロック信号ＣＬＫｉｎに対する出力クロック信号ＣＬＫｏｕｔの遅延時間が調整される。

デコーダー２ａは、入力コードｉｃｏｄｅをデコードした選択信号ＳＬｙ１を遅延素子列４ａ〜４ｄで行方向（Ｙ方向）に位置する遅延素子３に出力する。そして、遅延素子５ａ，５ｄ間に直列に接続される遅延素子数を、各選択信号ＳＬｙ１により４個ずつ増減して出力クロック信号ＣＬＫｏｕｔの遅延時間を調整可能となっている。

デコーダー２ｂは、入力コードｉｃｏｄｅをデコードした選択信号ＳＬｙ２を各遅延素子５ａ〜５ｄにそれぞれ出力する。そして、遅延素子５ａ〜５ｄが、各選択信号ＳＬｙ２により１個〜４個の範囲で選択される。

従って、選択信号ＳＬｙ１，ＳＬｙ２により、出力クロック信号ＣＬＫｏｕｔの遅延時間は、１つの遅延素子の遅延時間を最小ステップとして調整可能となっている。
特開平８−３７４４８号公報 特開平６−３２６５７０号公報

上記のようなデジタルＤＬＬ回路では、デコーダー２ａ，２ｂの動作により１つの遅延素子の遅延時間を最小ステップとして遅延時間を調整可能ではある。しかし、遅延素子列４ａ〜４ｄで同時に選択される行方向の遅延素子と遅延素子５ａ〜５ｄとの遅延時間が、配線容量等の相違により一致しない。

この結果、図１４に示すように、入力コードｉｃｏｄｅを順次変化させた場合、特に選択信号ＳＬｙ１により遅延素子が４個ずつ増減されるとき、遅延時間Ｄｔの変化の線形性が損なわれるという問題点がある。

特許文献１には、複数の単位ディレイユニットの出力をセレクタ回路で選択して初段の単位ディレイユニットに帰還させることにより、多種類の発振特性を備えたリングオシレータが開示されているが、調整した遅延時間の線形性を向上させるための手段は開示されていない。

特許文献２には、縦列接続された遅延ゲート回路から出力される遅延信号をセレクタで選択して出力することにより、遅延特性の直線性を向上させるようにした可変遅延回路が開示されている。

しかし、各遅延ゲート回路から出力される遅延信号を選択するために、遅延ゲート回路と同数のセレクタが必要となるので、回路規模が増大する。また、遅延信号の出力経路に複数のセレクタが直列に介在されるので、セレクタのばらつきが遅延信号のばらつきとなる。従って、多数段の微小な遅延ステップで遅延信号を選択する可変遅延回路を構成すると、十分な直線性を得ることができない。

この発明の目的は、多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供することにある。

上記目的は、複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列と、前記遅延素子列を構成する各遅延素子に設けられ、クロック信号を往復方向に転送する往路側及び復路側転送線と、前記各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の前記往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、前記各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードに基づいて前記遅延素子列のいずれか一つの遅延素子でのみ前記選択回路で前記第二の転送経路を選択させるデコーダーを備えた遅延クロック発生装置により達成される。

開示された遅延クロック発生装置では、多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保することができる。

以下、この発明を具体化したデジタルＤＬＬ回路の一実施形態を図面に従って説明する。図１に示すデジタルＤＬＬ回路は、遅延生成部１１とその遅延生成部１１で生成される遅延時間を選択するメインデコーダー１２、ブロックデコーダー１３及びサブデコーダー１４とで構成される。

遅延生成部１１は、列方向（Ｘ方向）に複数の遅延素子１５を接続した遅延素子列１６ａ〜１６ｄが複数列（図１においては４列）設けられている。入力クロック信号ＣＬＫｉｎは、遅延素子列１６ａの一端の遅延素子１５に入力され、その遅延素子１５から出力クロック信号ＣＬＫｏｕｔが出力される。

そして、メインデコーダー１２及びブロックデコーダー１３に入力される入力コードｉｃｏｄｅに基づいてサブデコーダー１４を介して遅延素子列１６ａ〜１６ｄの遅延素子１５が選択されてクロック信号ＣＬＫが通過する遅延素子１５の数が選択される。このような動作により、入力クロック信号ＣＬＫｉｎに対する出力クロック信号ＣＬＫｏｕｔの遅延時間が選択される。

図２は、前記メインデコーダー１２の具体的構成を示す。前記入力コードｉｃｏｄｅはプリデコード部ＰＤに入力される。
各プリデコード部ＰＤ０〜ＰＤ３では、多ビットの入力コードｉｃｏｄｅがセレクタ１７に入力されるとともに、インバータ回路１８を介してセレクタ１７に入力される。また、セレクタ１７には各ブロックＢＬＫ０〜ＢＬＫ３に対応するブロックデコード信号ｂｄｓが入力される。

そして、ブロックＢＬＫ０，ＢＬＫ２ではブロックデコード信号ｂｄｓによりセレクタ１７で入力コードｉｃｏｄｅが選択されてデコーダー部１９に出力され、ブロックＢＬＫ１，ＢＬＫ３ではブロックデコード信号ｂｄｓによりインバータ回路１８の出力信号がインバータ回路１８で反転されてデコーダー部１９に出力される。インバータ回路１８の出力信号は、入力コードｉｃｏｄｅの下位ビットである。

前記デコーダー部１９は、前記プリデコード部ＰＤの出力信号をデコードしたメインデコード信号ｍｄｓを各ブロックＢＬＫ０〜ＢＬＫ３の各行のサブデコーダー１４に出力する。

各サブデコーダー１４はメインデコード信号ｍｄｓと前記ブロックデコード信号ｂｄｓとに基づいて遅延素子１５にサブデコード信号ＳＤｚ，ＳＤｘを出力する。
次に、前記メインデコーダー１２、ブロックデコーダー１３、サブデコーダー１４、遅延生成部１１を構成する遅延素子の具体的構成を説明する。図３に示すように、遅延生成部１１は、説明を簡略化するために、行方向及び列方向に４×４個の遅延素子ｄｕ０〜ｄｕ１５で構成されるものとする。

同図に示すように、遅延生成部１１は４つのブロックＢＬＫ０〜ＢＬＫ３で構成される。ブロックＢＬＫ０は、遅延素子ｄｕ０〜ｄｕ３と、各遅延素子ｄｕ０〜ｄｕ３を選択するためのサブデコーダーｓｄ０−０〜ｓｄ０−３とを備える。

ブロックＢＬＫ１は、遅延素子ｄｕ４〜ｄｕ７と、各遅延素子ｄｕ４〜ｄｕ７を選択するためのサブデコーダーｓｄ１−３〜ｓｄ１−０とを備える。ブロックＢＬＫ２は、遅延素子ｄｕ８〜ｄｕ１１と、各遅延素子ｄｕ８〜ｄｕ１１を選択するためのサブデコーダーｓｄ２−０〜ｓｄ２−３とを備える。同様に、ブロックＢＬＫ３は、遅延素子ｄｕ１２〜ｄｕ１５と、各遅延素子ｄｕ１２〜ｄｕ１５を選択するためのサブデコーダーｓｄ３−３〜ｓｄ３−０とを備える。

前記デコーダー部１９は、図３においてはメインデコーダーｍｄ０〜ｍｄ３で構成され、前記ブロックデコーダー１３はブロックＢＬＫ０〜ＢＬＫ３に対応してブロックデコーダーｂｄ０〜ｂｄ３で構成される。

図４は、前記メインデコーダーｍｄ１〜ｍｄ３の具体的構成を示す。前記セレクタ１７から出力される入力コードの下位ビットｉｃｏｄｅｘはＡＮＤ回路２０ａに入力され、そのＡＮＤ回路２０ａの出力信号はＯＲ回路２１ａに入力される。

ＯＲ回路２１ａの出力信号はＡＮＤ回路２０ｂ及びＯＲ回路２１ｂに入力されるとともに、バッファ回路２２を介してＡＮＤ回路２０ｂ及びＯＲ回路２１ｂに入力される。そして、ＡＮＤ回路２０ｂからメインデコード信号ｍｄｓ１が出力され、ＯＲ回路２１ｂからメインデコード信号ｍｄｓ２が出力される。

このような構成により、メインデコード信号ｍｄｓ１，ｍｄｓ２はともにＨレベルあるいはＬレベルとなり、入力コードｉｃｏｄｅｘがすべてＨレベルとなると、メインデコード信号ｍｄｓ１，ｍｄｓ２はともにＨレベルとなる。

前記ＯＲ回路２１ａの出力信号は、隣接するメインデコーダー、例えばメインデコーダーｍｄ０であれば同ｍｄ１、メインデコーダーｍｄ１であれば同ｍｄ２に出力される。また、前記ＯＲ回路２１ａには隣接するメインデコーダー、例えばメインデコーダーｍｄ２には同ｍｄ１、メインデコーダーｍｄ３には同ｍｄ２のＯＲ回路２１ａの出力信号が入力される。なお、メインデコーダーｍｄ０は隣接するメインデコーダーからの信号入力はないので、ＯＲ回路２１ａが省略され、ＡＮＤ回路２０ａの出力信号をメインデコーダーｍｄ１のＯＲ回路２１ａに出力する構成となる。

図５（ａ）は、ブロックＢＬＫ０，ＢＬＫ２のサブデコーダーｓｄ０−０〜ｓｄ０−３，ｓｄ２−０〜ｓｄ２−３の具体的構成を示す。前記メインデコード信号ｍｄｓ１，ｍｄｓ２がＮＡＮＤ回路２３ａ，２３ｂに入力され、同ＮＡＮＤ回路２３ａ，２３ｂには前記ブロックデコーダーｂｄ１，ｂｄ３のいずれかからブロックデコード信号ｂｄｓが入力される。

そして、前記ＮＡＮＤ回路２３ａからサブデコード信号ＳＤｘが出力され、前記ＮＡＮＤ回路２３ｂの出力信号がインバータ回路２４ａで反転されてサブデコード信号ＳＤｚとして出力される。

このような構成により、ブロックデコード信号ｂｄｓがＬレベルとなると、サブデコード信号ＳＤｘはＨレベルに固定され、サブデコード信号ＳＤｚはＬレベルに固定される。また、ブロックデコード信号ｂｄｓがＨレベルとなると、サブデコード信号ＳＤｘはメインデコード信号ｍｄｓ１，ｍｄｓ２の反転信号となり、サブデコード信号ＳＤｚはメインデコード信号ｍｄｓ１，ｍｄｓ２と同相となる。

図５（ｂ）は、ブロックＢＬＫ１，ＢＬＫ３のサブデコーダーｓｄ１−０〜ｓｄ１−３，ｓｄ３−０〜ｓｄ３−３の具体的構成を示す。前記メインデコード信号ｍｄｓ１，ｍｄｓ２がインバータ回路２４ｂ，２４ｃに入力され、そのインバータ回路２４ｂ，２４ｃの出力信号はＮＡＮＤ回路２３ｄ，２３ｃに入力される。

ＮＡＮＤ回路２３ｄ，２３ｃには前記ブロックデコーダーｂｄ０，ｂｄ２のいずれかからブロックデコード信号ｂｄｓが入力される。
そして、前記ＮＡＮＤ回路２３ｃからサブデコード信号ＳＤｘが出力され、前記ＮＡＮＤ回路２３ｄの出力信号がインバータ回路２４ｄで反転されてサブデコード信号ＳＤｚとして出力される。

このような構成により、ブロックデコード信号ｂｄｓがＬレベルとなると、サブデコード信号ＳＤｘはＨレベルに固定され、サブデコード信号ＳＤｚはＬレベルに固定される。また、ブロックデコード信号ｂｄｓがＨレベルとなると、サブデコード信号ＳＤｘはメインデコード信号ｍｄｓ１，ｍｄｓ２と同相となり、サブデコード信号ＳＤｚはメインデコード信号ｍｄｓ１，ｍｄｓ２の反転信号となる。

従って、奇数列のブロックＢＬＫ１，ＢＬＫ３のサブデコーダーｓｄ１−０〜ｓｄ１−３，ｓｄ３−０〜ｓｄ３−３と、偶数列のブロックＢＬＫ０，ＢＬＫ２のサブデコーダーｓｄ０−０〜ｓｄ０−３，ｓｄ２−０〜ｓｄ２−３から出力されるサブデコード信号ＳＤｚ，ＳＤｘは逆相となる。

図６は、前記遅延素子ｄｕの具体的構成を示す。図６では、３個の遅延素子ｄｕ１〜ｄｕ３が接続された状態を示す。遅延素子ｄｕ１のＮＡＮＤ回路（選択回路）２５a，２５ｂには往路クロック信号ＣＬＫｆが往路側転送線を介して入力され、そのＮＡＮＤ回路２５ａには前記サブデコード信号ＳＤｘが入力され、ＮＡＮＤ回路２５ｂには前記サブデコード信号ＳＤｚが入力される。

そして、ＮＡＮＤ回路２５ａの出力信号が往路クロック信号ＣＬＫｆとして遅延素子ｄｕ２に出力される。また、ＮＡＮＤ回路２５ｂの出力信号はＮＡＮＤ回路（選択回路）２５ｃに入力され、そのＮＡＮＤ回路２５ｃには遅延素子ｄｕ２のＮＡＮＤ回路２５ｆの出力信号が復路側転送線を介して復路クロック信号ＣＬＫｒとして入力される。

このような遅延素子ｄｕ１では、サブデコード信号ＳＤｘがＨレベル、同ＳＤｚがＬレベルとなるとＮＡＮＤ回路２５ｂは不活性化されてその出力信号はＨレベルに固定され、ＮＡＮＤ回路２５ａ，２５ｃは活性化される。

すると、入力された往路クロック信号ＣＬＫｆはＮＡＮＤ回路２５ａを経て遅延素子ｄｕ２のＮＡＮＤ回路２５ｄ，２５ｅに転送される。また、遅延素子ｄｕ２から出力される復路クロック信号ＣＬＫｒがＮＡＮＤ回路２５ｃを介して転送される（第一の転送経路）。

遅延素子ｄｕ２，ｄｕ３においても、ＮＡＮＤ回路２５ｄ〜２５ｉと、サブデコード信号ＳＤｘ，ＳＤｚの入力により遅延素子ｄｕ１と同様に動作する。
一方、例えば遅延素子ｄｕ１ではサブデコード信号ＳＤｘがＨレベル、同ＳＤｚがＬレベルとなり、遅延素子ｄｕ２，ｄｕ３ではサブデコード信号ＳＤｘがＬレベル、同ＳＤｚがＨレベルとなる場合の動作を説明する。

遅延素子ｄｕ２では、ＮＡＮＤ回路２５ｄの出力信号はＨレベルに固定され、ＮＡＮＤ回路２５ｅはクロック信号ＣＬＫの反転信号を出力する状態となる。また、遅延素子ｄｕ３ではＮＡＮＤ回路２５ｈの出力信号がＬレベルとなるため、ＮＡＮＤ回路２５ｉの出力信号がＨレベルとなる。すると、ＮＡＮＤ回路２５ｆはＮＡＮＤ回路２５ｅの出力信号を反転させて遅延素子ｄｕ１のＮＡＮＤ回路２５ｃに復路クロック信号ＣＬＫｒとして出力する（第二の転送経路）。

このような動作により、往路クロック信号ＣＬＫｆは遅延素子ｄｕ２で折り返されて、復路クロック信号ＣＬＫｒとして転送される。このとき、いずれの遅延素子ｄｕでもクロック信号ＣＬＫがそれぞれ２つずつのＮＡＮＤ回路を通過するため、各遅延素子ｄｕ１，ｄｕ２の遅延時間は等しくなる。

図３に示すように、ブロックデコーダーｂｄ０はブロックＢＬＫ０の遅延素子ｄｕ０〜ｄｕ３のサブデコーダーｓｄ０−０〜ｓｄ０−３に共通のブロックデコード信号ｂｄｓ０を出力する。ブロックデコーダーｂｄ１はブロックＢＬＫ１の遅延素子ｄｕ４〜ｄｕ７のサブデコーダーｓｄ１−３〜ｓｄ１−０に共通のブロックデコード信号ｂｄｓ１を出力する。

また、ブロックデコーダーｂｄ２はブロックＢＬＫ２の遅延素子ｄｕ８〜ｄｕ１１のサブデコーダーｓｄ２−０〜ｓｄ２−３に共通のブロックデコード信号ｂｄｓ２を出力する。ブロックデコーダーｂｄ３はブロックＢＬＫ３の遅延素子ｄｕ１２〜ｄｕ１５のサブデコーダーｓｄ３−３〜ｓｄ３−０に共通のブロックデコード信号ｂｄｓ３を出力する。

メインデコーダーｍｄ０は、各ブロックＢＬＫ０〜ＢＬＫ３の遅延素子ｄｕ０，ｄｕ６，ｄｕ８，ｄｕ１４に共通のメインデコード信号を出力する。メインデコーダーｍｄ１は、各ブロックＢＬＫ０〜ＢＬＫ３の遅延素子ｄｕ１，ｄｕ５，ｄｕ９，ｄｕ１３に共通のメインデコード信号を出力する。

メインデコーダーｍｄ２は、各ブロックＢＬＫ０〜ＢＬＫ３の遅延素子ｄｕ２，ｄｕ４，ｄｕ１０，ｄｕ１２に共通のメインデコード信号を出力する。メインデコーダーｍｄ３は、各ブロックＢＬＫ０，ＢＬＫ２の遅延素子ｄｕ３，ｄｕ１１に共通のメインデコード信号を出力する。

ブロックＢＬＫ１，ＢＬＫ３の遅延素子ｄｕ７，ｄｕ１５にはメインデコード信号は入力されないが、当該ブロックＢＬＫ１，ＢＬＫ３のブロックデコード信号ｂｄｓ１，ｂｄｓ３がＨレベルとなると、図５（ｂ）に示すサブデコーダーの動作によりサブデコード信号ＳＤｚがＨレベル、同ＳＤｘがＬレベルとなる。従って、遅延素子ｄｕ７，ｄｕ１５ではクロック信号ＣＬＫを折り返すように動作する。

入力クロック信号ＣＬＫｉｎは遅延素子ｄｕ０に往路クロック信号ＣＬＫｆとして入力され、出力クロック信号ＣＬＫｏｕｔは遅延素子ｄｕ０から出力される復路クロック信号ＣＬＫｒである。

図７は、図３に示すデジタルＤＬＬ回路の動作にともなう各部の信号を示す。入力コードｉｃｏｄｅは１０進数で０〜１５に対応する４ビットの信号で入力され、各入力コードｉｃｏｄｅで遅延素子ｄｕの段数を１段から１６段の範囲で選択可能である。

ｉｃｏｄｅｘは入力コードｉｃｏｄｅに基づいて前記セレクタ１７で生成されるコードである。そして、ブロックＢＬＫ０，ＢＬＫ２を選択するためのｉｃｏｄｅｘは入力コードｉｃｏｄｅと同一であり、ブロックＢＬＫ１，ＢＬＫ３を選択するためのｉｃｏｄｅｘは、入力コードｉｃｏｄｅの下位２ビットを反転させたものである。そして、この下位２ビットの信号が前記メインデコーダーｍｄ０〜ｍｄ３に入力される。

このようなｉｃｏｄｅｘ、メインデコーダーｍｄ０〜ｍｄ３から出力されるメインデコード信号ｍｄｓは、ブロックＢＬＫ０，ＢＬＫ２の遅延素子が増加するように選択する場合には、「１１１１」から「０００１」へと変化する。また、ブロックＢＬＫ１，ＢＬＫ３の遅延素子が増加するように選択する場合には、「０００１」から「１１１１」へと逆に変化する。

従って、ブロックＢＬＫ０，ＢＬＫ２では、入力コードｉｃｏｄｅで選択される遅延素子の数が増加するとき、遅延素子は図３において左側から右側に向かって順次選択される。また、ブロックＢＬＫ１，ＢＬＫ３では、入力コードｉｃｏｄｅで選択される遅延素子の数が増加するとき、遅延素子は図３において右側から左側に向かって順次選択される。

そして、このようなメインデコード信号とブロックデコーダーｂｄ０〜ｂｄ３から出力されるブロックデコード信号ｂｄｓ０〜ｂｄｓ３によりサブデコード信号が生成される。図７に各遅延素子ｄｕ０〜ｄｕ１５のサブデコーダーに入力されるサブデコード信号ＳＤｚを示す。サブデコード信号ＳＤｚが「０」に隣接して「１」すなわちＨレベルとなる遅延素子はクロック信号ＣＬＫが折り返されることになる。

具体的な動作を説明すると、例えば入力コードｉｃｏｄｅが「００１０」となると、ブロックデコード信号ｂｄｓは「１１１１」となる。また、メインデコード信号ｍｄｓは「００１１」となる。

すると、図８に示すように、入力クロック信号ＣＬＫｉｎは、遅延素子ｄｕ０，ｄｕ１を経て遅延素子ｄｕ３で折り返され、同ｄｕ１，ｄｕ０を経て出力クロック信号ＣＬＫｏｕｔとして出力される。

従って、この状態では出力クロック信号ＣＬＫｏｕｔは入力クロック信号ＣＬＫｉｎに対し遅延素子３段分遅延する。
また、入力コードｉｃｏｄｅが「１０１１」となると、ブロックデコード信号ｂｄｓは「００１１」となり、メインデコード信号ｍｄｓは「０００１」となる。すると、入力クロック信号ＣＬＫｉｎは、遅延素子ｄｕ０〜ｄｕ１０を経て遅延素子ｄｕ１１で折り返され、同ｄｕ１０〜ｄｕ０を経て出力クロック信号ＣＬＫｏｕｔとして出力される。

従って、この状態では出力クロック信号ＣＬＫｏｕｔは入力クロック信号ＣＬＫｉｎに対し遅延素子１２段分遅延する。
さらに、入力コードｉｃｏｄｅが「１１１１」となると、ブロックデコード信号ｂｄｓは「０００１」となり、メインデコード信号ｍｄｓは「１１１１」となる。すると、入力クロック信号ＣＬＫｉｎは、遅延素子ｄｕ０〜ｄｕ１４を経て遅延素子ｄｕ１５で折り返され、同ｄｕ１４〜ｄｕ０を経て出力クロック信号ＣＬＫｏｕｔとして出力される。

従って、この状態では出力クロック信号ＣＬＫｏｕｔは入力クロック信号ＣＬＫｉｎに対し遅延素子１６段分遅延する。
図９は、各ブロックＢＬＫ０〜ＢＬＫ３の遅延素子数を６４個とした場合において、入力コードｉｃｏｄｅとメインデコード信号ｍｄｓとの関係を示す。また、図１０は入力コードｉｃｏｄｅとブロックＢＬＫ０〜ＢＬＫ２のサブデコード信号ＳＤｚを示す。このようなメインデコード信号ｍｄｓ及びサブデコード信号ＳＤｚにより出力クロック信号ＣＬＫｏｕｔの遅延時間を遅延素子１段から２５６段の範囲で１段ステップで選択可能となる。

図１２は、遅延素子列の別例を示す。この遅延素子列を構成する遅延素子は、インバータ回路２６ａ，２６ｂと転送ゲート２７ａ，２７ｂとで構成される。転送ゲート２７ａのＮチャネル側ゲートと転送ゲート２７ｂのＰチャネル側ゲートにサブデコード信号ＳＤｚが入力され、転送ゲート２７ａのＰチャネル側ゲートと転送ゲート２７ｂのＮチャネル側ゲートにサブデコード信号ＳＤｘが入力される。

このような構成により、サブデコード信号ＳＤｚがＨレベルとなり、サブデコード信号ＳＤｘがＬレベルとなると、転送ゲート２７ａが導通するとともに転送ゲート２７ｂが不導通となる。すると、インバータ回路２６ａから出力されるクロック信号が転送ゲート２７ａを経て折り返され、インバータ回路２６ｂから出力される。

また、サブデコード信号ＳＤｚがＬレベルとなり、サブデコード信号ＳＤｘがＨレベルとなると、転送ゲート２７ａが不導通となるとともに転送ゲート２７ｂが導通する。すると、インバータ回路２６ａ，２６ｂはそれぞれ隣接する遅延素子のインバータ回路から出力されるクロック信号ＣＬＫを転送する状態となる。従って、図５に示す遅延素子列と同様に動作する。

上記のようなデジタルＤＬＬ回路では、次に示す作用効果を得ることができる。
（１）入力コードｉｃｏｄｅにより、入力クロック信号ＣＬＫｉｎに対する出力クロック信号ＣＬＫｏｕｔの遅延時間を１個の遅延素子ｄｕの遅延時間を最小ステップとして調整することができる。
（２）出力クロック信号ＣＬＫｏｕｔの遅延時間を最小ステップで調整するとき、選択する遅延素子数は、直列に接続される遅延素子が常に１段ずつ増減される。従って、図１１に示すように、入力コードｉｃｏｄｅの調整により出力クロック信号ＣＬＫｏｕｔの遅延時間Ｄｔの変化の直線性を向上させることができる。
（３）メインデコーダー１２とブロックデコーダー１３及びサブデコーダー１４により、出力クロック信号ＣＬＫｏｕｔの遅延時間を最小ステップで調整するとき、入力コードｉｃｏｄｅに基づいて直列に接続される遅延素子の段数を１段ずつ増減させることができる。
（４）例えばブロックＢＬＫ０からブロックＢＬＫ１へというように、隣接する異なるブロックにまたがって遅延素子数を増減させるときにも、遅延素子数を１個ずつ増減させることができる。
（５）隣接するブロックでは遅延素子数を増減する方向を逆方向とすることができるので、ＢＬＫ０からブロックＢＬＫ１へというように、隣接する異なるブロックにまたがって接続される遅延素子間の配線長を短くすることができる。従って、各遅延素子間の配線長のばらつきを抑えて、遅延時間の最小ステップの変動を抑制することができる。
（６）メインデコーダー１２及びブロックデコーダー１３と、サブデコーダー１４を階層的に動作させることにより、各デコーダーの回路構成を簡略化することができる。
（７）クロック信号ＣＬＫの転送経路にはデコーダーが介在されないので、遅延クロック信号の遅延時間の精度を向上させることができる。

上記実施形態は、以下に示す態様で実施することもできる。
・配線による遅延が小さければ、各遅延素子列で遅延素子数を増減させる方向を同方向としてもよい。

デジタルＤＬＬ回路を示すブロック図である。 メインデコーダー及びサブデコーダーの階層化構造を示すブロック図である。 遅延生成部とデコーダーを示すブロック図である。 メインデコーダーを示す回路図である。 （ａ）（ｂ）はサブデコーダーを示す回路図である。 遅延素子を示す回路図である。 デコード信号の具体例を示す説明図である。 遅延素子の動作を示す説明図である。 デコード信号の具体例を示す説明図である。 デコード信号の具体例を示す説明図である。 入力コードと遅延時間の関係を示す特性図である。 遅延素子の別例を示す回路図である。 従来のデジタルＤＬＬ回路を示すブロック図である。 従来のデジタルＤＬＬ回路の入力コードと遅延時間の関係を示す説明図である。

符号の説明

１１ 遅延生成部
１２ メインデコーダー
１３ ブロックデコーダー
１４ サブデコーダー
１５ 遅延素子
１６ａ〜１６ｄ 遅延素子列
ＣＬＫ クロック信号
ｉｃｏｄｅ 入力コード

Claims (7)

1. 複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、
   平行して配置された複数列の遅延素子列と、
   前記遅延素子列を構成する各遅延素子に設けられ、クロック信号を往復方向に転送する往路側転送線及び復路側転送線と、
   前記各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の前記往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、前記各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、
   入力コードに基づいて前記遅延素子列のいずれか一つの遅延素子でのみ前記選択回路で前記第二の転送経路を選択させるデコーダーと
   を備えたことを特徴とする遅延クロック発生装置。
2. 前記デコーダーは、
   前記入力コードに基づいて、前記遅延素子列のいずれかを選択するブロックデコード信号を生成するブロックデコーダーと、
   前記入力コードに基づいて、前記遅延素子列中のいずれか１つの遅延素子を選択するメインデコード信号を生成するメインデコーダーと、
   前記ブロックデコード信号と、前記メインデコード信号とに基づいて、前記遅延素子のいずれか一つで前記第二の転送経路を選択させるサブデコード信号を生成するサブデコーダーと
   を備えたことを特徴とする請求項１記載の遅延クロック発生装置。
3. 前記サブデコーダーを前記各遅延素子に並設したことを特徴とする請求項２記載の遅延クロック発生装置。
4. 前記メインデコーダーは、前記遅延素子列の隣り合う列で、遅延素子数を増減させる方向が逆方向となるメインデコード信号を生成することを特徴とする請求項２又は３記載の遅延クロック発生装置。
5. 前記遅延素子は、
   前記サブデコード信号に基づいて、前記第一の転送経路と前記第二の転送経路のいずれかを選択する選択回路を備えたことを特徴とする請求項２乃至４のいずれか１項に記載の遅延クロック発生装置。
6. 前記選択回路は、
   入力端子が前記往路側転送線に接続される第一及び第二のＮＡＮＤ回路と、
   前記第一及び第二のＮＡＮＤ回路に相補信号となる前記サブデコード信号を入力することと、
   入力端子が前記第二のＮＡＮＤ回路の出力端子と、前記復路側転送線とに接続される第三のＮＡＮＤ回路と
   を備え、
   前記第一〜第三のＮＡＮＤ回路を遅延素子として使用することを特徴とする請求項５記載の遅延クロック発生装置。
7. 前記選択回路は、
   前記往路側転送線に介在される第一のインバータ回路と、
   前記復路側転送線に介在されるとともに、入力端子と前記復路側転送線との間に第一の転送ゲートが介在される第二のインバータ回路と、
   前記第一のインバータ回路の出力端子と前記第二のインバータ回路の入力端子との間に介在される第二の転送ゲートと、
   前記第一及び第二の転送ゲートのいずれか一方を前記サブデコード信号で導通させることと
   を備えたことを特徴とする請求項５記載の遅延クロック発生装置。

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