JP2007151128A - 半導体装置 - Google Patents

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Abstract

【課題】 可変パワー機能を有する半導体装置を提供する。
【解決手段】 実施形態において、半導体装置は出力データを発生するように設定された少なくとも１つの回路素子を具備する。少なくとも１つの制御回路は、出力データを受信する受信側半導体装置からのフィードバックに基づいて出力データのパワーを可変的に制御するように設定する。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、出力信号のパワーを可変する機能を有する半導体装置に関するものである。
図１は、従来の半導体メモリ装置のデータ出力インターフェース部１００と、メモリ制御部のデータ入力インターフェース部２００とを示す。図のように、データ出力インターフェース部１００は、メモリ装置のメモリセルアレイ（図示せず）から出力されるデータを受信してｋビットの並列データを並直列変換器ＰＳＣ；１２−１〜１２−ｎのそれぞれに分配するデータ出力部１０を含む。それぞれの並直列変換器ＰＳＣ；１２は、受信された並列データを差動直列データｄｏ１、ｄｏ１Ｂ〜ｄｏｎ、ｄｏｎＢに変換する。
クロック発生器１４は、それぞれの並直列変換器ＰＳＣ；１２のためのｋビットデータをクロッキングするためにクロック信号Ｐ１〜Ｐｋを発生する。クロック信号Ｐ１〜Ｐｋは、互いに異なる位相を有し、メモリ制御部２００から印加されて外部から受信されたクロック信号に応答して同期化することもできる。並直列変換器１２は、受信されたクロック信号に基づいて並直列変換動作を行う。
データ出力インターフェース部１００は、複数の出力ドライバＯＤ；１６−１〜１６−ｎを具備する。それぞれの出力ドライバＯＤ；１６−１〜１６−ｎは、１つの並直列変換器１２に対応する。特に、それぞれの出力ドライバＯＤ；１６−１〜１６−ｎは、差動直列データを受信し、差動出力信号Ｄ０１、Ｄ０１Ｂ〜Ｄ０ｎ、Ｄ０ｎＢを発生する。差動出力信号は、バスのような信号伝達媒体を介して入力データインターフェース部２００に伝送される。
制御回路ＣＣ；１８は、ｍビットｃ１〜ｃｍからなる制御信号ＣＯＮを出力ドライバＯＤ；１６−１〜１６−ｎに出力する。それぞれの出力ドライバＯＤ；１６−１〜１６−ｎの駆動能力（ｄｒｉｖｉｎｇ ｃａｐａｂｉｌｉｔｙ）は、制御信号ＣＯＮに応答して設定される。制御回路１８は、制御信号ＣＯＮのそれぞれのビットｃ１〜ｃｍを設定するためのヒューズ構造を有する。制御信号１８のヒューズ構造においてそれぞれのヒューズを切断することによって、それぞれのビットｃ１〜ｃｍが固定値に設定される。制御信号ＣＯＮが固定されるので、出力信号Ｄ０１〜Ｄ０ｎとそれぞれの反転された出力信号Ｄ０１Ｂ〜Ｄ０ｎＢのスイング幅も固定される。すなわち、出力ドライバＯＤ；１６−１〜１６−ｎのそれぞれの駆動能力は固定される。制御回路ＣＣ；１８のレジスタ構造にそれぞれのビットを設定することによってビットｃ１〜ｃｍのそれぞれの値が設定される。制御信号ＣＯＮがチャンネル３００の特徴に無関係に設定されるので、出力信号Ｄ０１〜Ｄ０ｎと反転された出力信号Ｄ０１Ｂ〜Ｄ０ｎＢのスイング幅もチャンネル特徴と無関係に設定される。すなわち、出力ドライバＯＤ；１６−１〜１６−ｎの駆動能力は、チャンネル３００の特徴と関係がない。
データ出力インターフェース１００を含むメモリシステムの安定的な動作を保障するため、制御信号ＣＯＮの固定値と、これによる出力ドライバＯＤ；１６−１〜１６−ｎの固定された駆動能力（ｄｒｉｖｉｎｇ ｃａｐａｂｉｌｉｔｙ）とは比較的高い値に設定される。これは、早い速度の動作を保障するために役に立つが、パワー消耗を減少させるのには好ましくない。
図１に示すように、入力データインターフェース２００は、入力ドライバＩＤ３４−１〜３４−ｎを含み、それぞれは出力ドライバＯＤ；１６−１〜１６−ｎのうち１つに対応する。入力ドライバ３４のそれぞれは受信した差動出力信号を差動入力データｄｉ１、ｄｉ１Ｂ〜ｄｉｎ、ｄｉｎＢに変換する。複数の直並列変換器ＳＰＣ３２−１〜３２−ｎのそれぞれは、入力ドライバ３４が出力した差動入力データをｋビットずつの並列データｄｉｎ１〜ｄｉｎｎに変換する。データ入力部３０は、直並列変換器３２から並列データを受信し入力データストリームを出力する。出力データインターフェース部１００と同様に、入力データインターフェース部２００はクロック信号発生器３６を含む。クロック信号発生器３６はｋ個のクロック信号を発生する。クロック信号は、互いに異なる位相を有し、メモリ制御部２００の内部クロック信号とともに同期化することができる。直並列変換器３２は、受信したクロック信号に基づいて直列を並列に変換する動作を行う。
米国特許第５，９３６，８９６号明細書 特開平８−３２９６８５号公報 韓国公開特許１９９７−０１２７３８号 韓国登録特許２００，９１７号
本発明の目的は、伝送されるデータのスイングをエラーなしに伝送できる大きさのスイングを有するように調節してパワー消耗を低減することができる半導体装置を提供することにある。
本発明の他の目的は、前記目的を達成するための半導体装置を具備するメモリシステムを提供することにある。
本発明による半導体装置の実施形態は、出力データを発生するために少なくとも１つ以上の回路素子が構成され、少なくとも１つ以上の回路素子は出力データを受信する受信側半導体装置からのフィードバックに基づいて出力データのパワーを可変制御する（例えば適応的に制御する）ように構成することができる。
一実施形態において、制御回路は、出力データのパワーを周期的に決定するように構成することができる。
例えば、制御回路は、出力データのパワーを決定する間、受信された出力データにエラーがあることを示すエラー信号が受信側半導体装置から受信されるまで初期パワー値から出力データのパワーを減少するために構成される。制御回路は、エラー信号を作り出した出力データのパワーの以前の出力データのパワーを決定するように構成することができる。
一実施形態において、制御回路は、第１保存装置、第２保存装置、及び選択器を含む。第１保存装置は、初期パワー値を示す初期制御信号を保存し、保存された制御信号を変更するために構成することができる。第２保存装置は、第１保存装置にあらかじめ保存された制御信号を保存するために構成することができる。選択器は、第１保存装置及び第２保存装置のうち１つに保存された制御信号をパワー制御信号として選択的に出力する。例えば、選択器は、前記エラー信号が前記受信された出力データにエラーがあることを指示するまでは第１保存装置に保存された前記制御信号を出力し、その後は、前記第２保存装置に保存された前記制御信号を出力するために構成することができる。
他の実施形態において、制御回路は、受信された出力データにエラーがあることを示すエラー信号に応答して出力パワー決定動作を行うために構成することができる。例えば、出力データのパワーを決定する間、制御回路は、エラー信号が受信された出力データにエラーがないことを示すまでの間に初期パワー値から出力データのパワーを増加させるために構成される。
一実施形態において、制御回路は、第１保存装置、第２保存装置及び選択器を具備することができる。第１保存装置は、初期パワー値を示す初期制御信号を保存し、保存された制御信号を変更するために構成される。第２保存装置は、第１保存装置に保存された制御信号を保存するために構成される。選択器は、第１保存装置及び第２保存装置の１つに保存された制御信号をエラー信号に基づいたパワー制御信号として選択的に出力することができる。例えば、一実施形態において、選択器は、エラー信号が受信された出力データにおいてエラーがないことを示すまで第１保存装置に保存された制御信号を出力し、第２保存装置に保存された制御信号を出力するために構成される。
さらに他の実施形態において、制御回路は、周期的に第１出力データパワー決定を行い、第１出力データパワー決定を行わない場合、エラー信号が受信された出力データにエラーがあることを示すエラー信号に応答して第２出力データパワー決定を行うように構成される。
さらに他の実施形態において、少なくとも１つの並直列変換器ＰＳＣは、１つの第１回路素子として、並列入力データを直列入力データに変換するために構成される。また、少なくとも１つ以上の出力ドライバは、第２回路素子として、直列入力信号に基づいて出力データを発生するために構成される。第１制御回路は、受信側半導体装置からのフィードバックに基づいてパワーを可変制御する（例えば適応的に制御する）ために構成され、第２制御回路は、受信側半導体装置からのフィードバックに基づいて出力データのパワーを可変制御する（例えば適応的に制御する）ために構成される。
本発明の他の実施形態として、システムは、出力データを発生するために構成されるデータ出力インターフェース回路と、データ出力回路から出力されるデータを受信しフィードバック情報を発生するために構成されるデータ入力インターフェース回路とを具備する。データ出力インターフェース回路は、出力データを発生するために構成される少なくとも１つ以上の回路素子と、フィードバック情報に基づいて出力データのパワーを可変制御する（例えば適応的に制御する）ために構成される少なくとも１つ以上の制御回路とを具備することができる。
関連実施形態において、入力データインターフェース回路は、データ出力インターフェース回路からの出力データのエラーを検出できる少なくとも１つのエラー検出器と、エラー検出器からの出力に基づいてフィードバック情報を発生するエラー信号発生器とを具備する。
本発明は、さらにパワーの可変制御方法に関するものである。一実施形態は、出力データを発生する発生ステップと、出力データを受信する受信側半導体装置からのフィードバックに基づいて出力データのパワーを可変制御する（例えば適応的に制御する）可変制御ステップとを含む。
本発明の半導体装置は、伝送されるデータのスイングをエラーなく伝送できる大きさのスイングを有するように調節してパワー消耗を低減することができる。
本発明は、データ出力インターフェース部と、これに接続されたデータ入力インターフェース部とに関するものである。データ出力インターフェース部は、メモリ装置のデータ出力インターフェース部とすることができ、データ入力インターフェース部は、メモリ制御部のデータ入力インターフェース部とすることができる。しかしながら、本発明のデータ出力インターフェース部とデータ入力インターフェース部とはこのような応用に限定されるものではない。
図２は、本発明の実施形態によるデータ出力インターフェース部１００’とデータ入力インターフェース部２００’とを示す図である。図示するように、データ出力インターフェース部１００’は、例えばメモリセルアレイ（図示せず）からの出力されるデータを受信し、複数の並直列変換器ＰＳＣ；１２−１’〜１２−ｎ’と複数のエラー感知コード発生器ＥＤＣＧ２０−１〜２０−ｎとのそれぞれにｋビットの並列データを分配するデータ出力部１０を含む。それぞれのエラー検出コード発生器２０−１〜２０−ｎは、並直列変換器１２−１’〜１２−ｎ’中１つと接続され、並直列変換器１２−１’〜１２−ｎ’がデータ出力部１０から受信したｋビットに対してｓビットのエラーコードを発生する。並直列変換器１２−１’〜１２−ｎ’のそれぞれは、受信した並列データビットとこれに接続されたコードビットを差動直列データｄｏ１’、ｄｏ１Ｂ’〜ｄｏｎ’、ｄｏｎＢ’に変換する。
クロック発生器１４’は、並直列変換器１２−１’〜１２−ｎ’にｋ＋ｓビットのクロックを供給するためのｋ＋ｓ個のクロック信号Ｐ１’〜Ｐ’（ｋ＋ｓ）を発生する。クロック信号Ｐ１’〜Ｐ’（ｋ＋ｓ）は、それぞれ、互いに異なる位相を有し、メモリ制御部２００から伝送された外部受信クロック信号に同期化することができる。並直列変換器１２−１’〜１２−ｎ’は、受信されたクロック信号に基づいて並列データを直列に変換する動作を行う。
データ出力インターフェース部１００’は複数の出力ドライバ１６−１〜１６−ｎを含む。それぞれの出力ドライバ１６−１〜１６−ｎは並直列変換器１２−１’〜１２−ｎ’中の１つに対応する。より詳しくは、それぞれの出力ドライバ１６−１〜１６−ｎは、差動直列データを受信し、これに連関した（ａｓｓｏｃｉａｔｅｄ）差動出力信号Ｄ０１’、Ｄ０１Ｂ’〜Ｄ０ｎ’、Ｄ０ｎＢ’を発生する。差動出力データ信号は、バスのような信号伝達手段（ｓｉｇｎａｌｉｎｇ ｍｅｄｉｕｍ）を介して入力データインターフェース２００’に伝送される。
制御回路２５は、ｃ１〜ｃｍビットの制御信号ＣＯＮを出力ドライバ１６−１〜１６−ｎに出力する。出力ドライバ１６−１〜１６−ｎのそれぞれの駆動能力は制御信号ＣＯＮに応答して設定される。図３Ａは、本発明による出力ドライバ１６の実施形態を示す図である。図示するように、抵抗Ｒ１は、電圧供給ラインと共通ノードＮＤとの間において、ＮＭＯＳトランジスタＮ１と直列に接続される。ＮＭＯＳトランジスタＮ１のゲートは差動直列データｄｏ’を受信し、ＮＭＯＳトランジスタＮ１のドレインは反転された差動データ信号ＤＯＢ’を出力するために用いられる。抵抗Ｒ２は、電圧供給ラインと共通ノードＮＤとの間において、ＮＭＯＳトランジスタＮ２と直列に接続される。ＮＭＯＳトランジスタＮ２のゲートは反転された差動直列データｄｏＢ’を受信し、ＮＭＯＳトランジスタＮ２のドレインは差動出力信号ＤＯ’を出力するために用いられる。
ｍ個のＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍは、すべてが共通ノードＮＤと接地との間に並列に接続される。ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍのそれぞれは、制御信号ＣＯＮを構成するビットｃ１〜ｃｍ中の１つを受信する。制御ビットｃが論理値「ハイ」または「１」であれば、それぞれのＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍはオンとなる。反対に、制御ビットｃが論理値「ロー」または「０」であれば、それぞれのＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍはオフとなる。よって、制御信号ＣＯＮはＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍのオンの可否を制御する。このような方法により、制御信号ＣＯＮは出力ドライバ１６−１〜１６−ｎの駆動能力を制御する。さらに多くのＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍがオンとなることによって、出力ドライバ１６−１〜１６−ｎの駆動能力は増加する。ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍが異なる大きさを有する場合にはそれぞれ異なる駆動能力を提供するであろう。このような配置（ａｒｒａｎｇｅｍｅｎｔ）により、出力ドライバ１６−１〜１６−ｎに対してさらに大きい駆動能力の制御が可能となる。
動作中に、差動直列データｄｏ’が反転された差動直列データｄｏＢ’よりも大きいと、差動出力信号ＤＯ’は反転された差動出力信号ＤＯＢ’よりも大きい電圧を有する。
図３Ｂは、本発明による出力ドライバ１６のさらに他の実施形態を示す図である。図示するように、抵抗Ｒ１’は、共通ノードＮＤ’と接地との間において、ＮＭＯＳトランジスタＮ１’と直列に接続される。ＮＭＯＳトランジスタＮ１’のゲートは差動直列データｄｏ’を受信し、ＮＭＯＳトランジスタＮ１’のドレインは反転された差動データ信号ＤＯＢ’を出力するために用いられる。抵抗Ｒ２’は、共通ノードＮＤ’と接地との間において、ＮＭＯＳトランジスタＮ２’と直列に接続される。ＮＭＯＳトランジスタＮ２’のゲートは反転された差動直列データｄｏＢ’を受信し、ＮＭＯＳトランジスタＮ２’のドレインは反転された差動データ信号ＤＯ’を出力するために用いられる。
ｍ個のＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍのすべては、電圧供給ラインと共通ノードＮＤ’との間に並列に接続される。ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍのそれぞれは、制御信号ＣＯＮを構成するｃ１〜ｃｍビットの中の１つを受信する。制御ビットｃが論理値「ハイ」または「１」であれば、それぞれのＰＭＯＳトランジスタＰ１はオフとなる。制御ビットｃが論理値「ロー」または「０」であれば、それぞれのＰＭＯＳトランジスタＰ１はオンとなる。このように、制御信号ＣＯＮはＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍのオンの可否を制御する。このような方法により制御信号ＣＯＮは出力ドライバ１６−１〜１６−ｎの駆動能力を制御する。より多くのＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｎがオンとなることによって、出力ドライバ１６−１〜１６−ｎの駆動能力は増加する。ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍが異なる大きさを有する場合にはそれぞれ異なる駆動能力を提供することが理解できる。このような配置（ａｒｒａｎｇｅｍｅｎｔ）により、出力ドライバ１６−１〜１６−ｎに対してさらに大きい駆動能力の制御が可能となる。
動作中に、差動直列データｄｏ’が反転された差動直列データｄｏＢ’よりも大きいと、差動出力信号ＤＯ’は反転された差動出力信号ＤＯＢ’よりも大きい電圧を有する。
図３Ｃは、本発明による出力ドライバのさらに他の実施形態を示す図である。図示するように、抵抗Ｒ１”は、共通ノードＮＤ”と接地との間において、ＰＭＯＳトランジスタＰ２と直列に接続される。ＰＭＯＳトランジスタＰ２のゲートは差動直列データｄｏ’を受信し、ＰＭＯＳトランジスタＰ２のドレインは反転された差動データ信号ＤＯＢ’を発生するために用いられる。抵抗Ｒ２”は、共通ノードＮＤ”と接地との間において、ＰＭＯＳトランジスタＰ３と直列に接続される。ＰＭＯＳトランジスタＰ３のゲートは反転された差動直列データｄｏＢ’を受信し、ＰＭＯＳトランジスタＰ３のドレインは差動出力信号ＤＯ’を発生するために用いられる。
ｍ個のＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍのすべては、共通ノードＮＤ”と電圧供給ラインとの間に並列に接続される。ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍのそれぞれは、制御信号ＣＯＮを構成するビットｃ１〜ｃｍの中の１つを受信する。制御ビットｃが論理値「ハイ」または「１」であれば、それぞれのＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍはオフとなる。制御ビットｃが論理値「ロー」または「０」であれば、それぞれのＰＭＯＳトランジスタＰ１はオンとなる。このように制御信号ＣＯＮはＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍのオンの可否を制御する。このような方法により、制御信号ＣＯＮは出力ドライバ１６の駆動能力を制御する。より多くのＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍがオンとなることによって、出力ドライバ１６−１〜１６−ｍの駆動能力は増加する。ＰＭＯＳトランジスタＰ１−１〜Ｐ１−ｍが異なるサイズを有する場合にはそれぞれ異なる駆動能力を提供することが理解できる。このような配置（ａｒｒａｎｇｅｍｅｎｔ）により、出力ドライバ１６に対してさらに大きい駆動能力の制御が可能となる。
動作中に、差動直列データｄｏ’が反転された差動直列データｄｏＢ’よりも大きいと、差動出力信号ＤＯ’は反転された差動出力信号ＤＯＢ’よりも大きい電圧を有する。
図２に示す制御回路２５に戻ると、図示したように、制御回路２５は、入力データインターフェース部２００’から受信された信号に基づいて制御信号ＣＯＮを発生する。よって、制御回路２５を詳しく説明する前に入力データインターフェース部２００’を先に説明する。
入力データインターフェース部２００’は入力ドライバＩＤ３４−１〜３４−ｎを具備し、それぞれの入力ドライバ３４−１〜３４−ｎは出力ドライバ１６−１〜１６−ｎの中の１つに対応する。入力ドライバ３４−１〜３４−ｎは、それぞれ受信した差動出力データ信号を差動入力データｄｉ１’、ｄｉ１Ｂ’〜ｄｉｎ’、ｄｉｎＢ’に変換する。
図４Ａは、本発明による１つの入力ドライバ３４の実施形態を示す図である。図示するように、抵抗Ｒ１１とＮＭＯＳトランジスタＮ１１とは、パワー供給ラインと共通ノードＮＤ２との間に直列に接続される。ＮＭＯＳトランジスタＮ１１のゲートは出力データインターフェース１００’から出力データ信号ＤＯ’を受信する。ＮＭＯＳトランジスタＮ１１のドレインは直列入力データｄｉ’を発生するために用いられる。抵抗Ｒ２１とＮＭＯＳトランジスタＮ２１とは、パワー供給ラインと共通ノードＮＤ２との間に直列に接続される。ＮＭＯＳトランジスタＮ２１のゲートは、反転された出力データ信号ＤＯＢ’を受信する。ＮＭＯＳトランジスタＮ２１のドレインは、反転された直列入力データｄｉＢ’を発生するために用いられる。定電流源Ｉ３は共通ノードＮＤ２と接地との間に接続される。動作中に、差動出力データＤＯ’が反転された差動出力データＤＯＢ’よりも大きければ、差動入力データｄｉ’は反転された差動入力データｄｉＢ’よりも大きい電圧を有する。
図４Ｂは、本発明による入力ドライバ３４のさらに他の実施形態を示す図である。図示するように、抵抗Ｒ１１’とＮＭＯＳトランジスタＮ１１’とは、共通ノードＮＤ２’と接地との間に直列に接続される。ＮＭＯＳトランジスタＮ１１’のゲートは出力データインターフェース部１００’から出力データ信号ＤＯ’を受信する。ＮＭＯＳトランジスタＮ１１’のドレインは反転された直列入力データｄｉＢ’の出力を印加する。抵抗Ｒ２１’とＮＭＯＳトランジスタＮ２１’とは、共通ノードＮＤ２’と接地との間に直列に接続される。ＮＭＯＳトランジスタＮ２１’のゲートは反転された出力データ信号ＤＯＢ’を受信する。ＮＭＯＳトランジスタＮ２１’のドレインは直列入力データｄｉ’の出力を印加する。定電流源Ｉ４は共通ノードＮＤ２’とパワー供給ラインとの間に接続される。動作中に、差動出力データＤＯ’が反転された差動出力データＤＯＢ’よりも大きければ、差動入力データｄｉ’は反転された差動入力データｄｉＢ’よりも大きい電圧を有する。
図４Ｃは、本発明による入力ドライバ３４のさらに他の実施形態を示す図である。図示するように、抵抗Ｒ１１”とＰＭＯＳトランジスタＰ２’とは、共通ノードＮＤ２”と接地との間に直列に接続される。ＰＭＯＳトランジスタＰ２’のゲートは出力データインターフェース部１００’から出力データ信号ＤＯ’を受信する。ＰＭＯＳトランジスタＰ２’のドレインは反転された直列入力データｄｉＢ’を出力するために用いられる。抵抗Ｒ２１”とＰＭＯＳトランジスタＰ３’とは、共通ノードＮＤ２”と接地との間に直列に接続される。ＰＭＯＳトランジスタＰ３’のゲートは反転された出力データ信号ＤＯＢ’を受信する。ＰＭＯＳトランジスタＰ３’のドレインは直列入力データｄｉ’を出力するために用いられる。定電流源Ｉ４は共通ノードＮＤ２”とパワー供給ラインとの間に接続される。動作中に、差動出力データＤＯ’が反転された差動出力データＤＯＢ’よりも大きければ、差動入力データｄｉ’は反転された差動入力データｄｉＢ’よりも大きい電圧を有する。
図２に示す入力データインターフェース部２００’に戻ると、複数の直並列変換器（ＳＰＣ）３２−１’〜３２−ｎ’のそれぞれは、他の入力ドライバ３４−１〜３４−ｎから出力される差動入力データを、ｋビット大きさの並列データｄｉｎ１〜ｄｉｎｎと、これとは別のｋ＋ｓビット大きさの並列データとに変換する。データ入力部３０は直並列変換器３２からｋビットの並列データを受信して入力データストリームを出力する。
複数のエラー検出器ＥＤ３８−１〜３８−ｎのそれぞれは、直並列変換器３２の中の１つと接続され、それぞれの直並列変換器３２から出力されるｋ＋ｓビットの出力を受信する。複数のエラー検出器３８−１〜３８−ｎはそれぞれ別のエラー信号Ｅ１〜Ｅｎを発生する。それぞれのエラー信号Ｅは、データ入力部３０が受信したｋビットの並列データがエラーであるか否かを示す。エラー信号発生器４０は、それぞれ他のエラー信号Ｅ１〜Ｅｎを受信し、集合エラー信号ＥＲを発生する。例えば、エラー信号発生器４０は集合エラー信号ＥＲを発生するためにそれぞれのエラー信号Ｅ１〜Ｅｎの論理和ＯＲ演算を行う。
集合エラー信号ＥＲは、出力ドライバ１６−１〜１６−ｎと同一構造を有する出力ドライバ４２に供給される。このとき、その集合エラー信号ＥＲと反転した出力ドライバ４２への入力としては、固定された基準電圧が供給される。出力ドライバ４２は、エラー出力信号ＥＤと反転エラー出力信号ＥＤＢとを発生し、出力データインターフェース部１００’に出力する。例えば、このような信号はバスのような適当な媒体を介して伝送される。
出力データインターフェース部１００’と同様に、入力データインターフェース部２００’はクロック発生器３６’を具備する。クロック発生器３６’はｋ＋ｓビットのクロック信号を発生する。クロック信号は、互いに異なる位相を有し、入力データインターフェース部２００’を含む装置の内部クロック信号と同期化することもできる。直並列変換器３２−１’〜３２−ｎ’は、受信されたクロック信号に基づいて直並列変換動作を行う。
再び図２に戻り、制御回路２５とその動作をさらに詳しく説明する。図示するように、制御回路２５は、入力ドライバ３４−１〜３４−ｎと同一構造を有する入力ドライバ２２を具備する。入力ドライバ２２は、エラー出力信号ＥＤと反転されたエラー出力信号ＥＤＢとを受信し、エラー信号ｅｒと反転されたエラー信号ｅｒＢとを発生する。
イネーブル及びクロック信号発生器ＥＮＣＣ；２４は、周期的にイネーブル信号ＥＮとクロック信号ＣＣＬＫとを発生し、エラー信号ｅｒと反転されたエラー信号ｅｒＢとに基づいてイネーブル信号ＥＮとクロック信号ＣＣＬＫとの発生を中断する。駆動制御信号発生器ＤＣＳＧ２６は、イネーブル信号ＥＮとクロック信号ＣＣＬＫとを受信し、それらに基づいて制御信号ＣＯＮを発生する。
図５は、イネーブル及びクロック信号発生器ＥＮＣＣ；２４を詳細に示すものである。図示するように、イネーブル及びクロック信号発生器２４は、周期的にイネーブル信号ＥＮを発生するイネーブル信号発生器２４−１と、クロック信号発生器２４−２とを具備する。イネーブル信号発生器２４−１は、エラー信号ｅｒと反転されたエラー信号ｅｒＢとに基づいてイネーブル信号ＥＮの発生を中断する。クロック信号発生器２４−２は、イネーブル信号ＥＮに応答してクロック信号ＣＣＬＫを発生する。イネーブル及びクロック信号発生器２４の動作は、駆動制御信号発生器２６を先に説明した後、図７Ａに示された波形についてさらに詳細に説明する。
図６は、本発明による駆動制御信号発生器２６の実施形態を示す図である。図示するように、駆動制御信号発生器２６は、選択器５４に接続された第１保存装置５０と第２保存装置５２とを具備する。例えば、実施形態において、第１保存装置５０と第２保存装置５２とはレジスタである。しかしながら、第１保存装置５０と第２保存装置５２とはレジスタに制限されるものではない。図示するように、第１レジスタ５０は、従属接続されたｍ個のＤフリップフロップＤＦ１０〜ＤＦ１ｍを含み、１番目のＤフリップフロップＤＦ１０のデータ入力に接地電圧が印加されている。それぞれのＤフリップフロップＤＦ１は、クロック入力でクロック信号ＣＣＬＫを受信し、セット入力でＥＮイネーブル信号ＥＮを受信する。よって、もしイネーブル信号ＥＮがイネーブルでないことを示す論理値「ロー」または「０」であれば、第１レジスタ５０のＤフリップフロップＤＦ１０〜ＤＦ１ｍがセットされ、第１レジスタ５０のＤフリップフロップＤＦ１０〜ＤＦ１ｍのそれぞれは論理値「ハイ」または「１」値を保存する。イネーブル信号ＥＮは論理値「ハイ」または「１」である場合にイネーブルであることを示し、ＤフリップフロップＤＦ１０〜ＤＦ１ｍはセットされない。よって、ＤフリップフロップＤＦ１０〜ＤＦ１ｍのクロッキングは、ＤフリップフロップＤＦ１０〜ＤＦ１ｍを介して論理値「ロー」または「０」が転送されるようにする。１番目からｍ番目までのＤフリップフロップＤＦ１０〜ＤＦ１ｍ−１の出力は、第１レジスタ入力ＲＥＧ１として選択器５４に供給される。１番目からｍ番目までのＤフリップフロップＤＦ１０〜ＤＦ１ｍ−１のそれぞれの出力は、制御信号ＣＯＮ；ｃ１〜ｃｍのそれぞれのビットｃに対応する。
第２レジスタ５２は、従属接続されたｍ個のＤフリップフロップＤＦ２１〜ＤＦ２ｍを具備する。ＤフリップフロップＤＦ２１〜ＤＦ２ｍの入力は、２番目からｍ＋１番目ＤフリップフロップＤＦ１１〜ＤＦ１ｍの出力にそれぞれ接続される。ＤフリップフロップＤＦ２１〜ＤＦ２ｍは、クロック入力で、クロック信号ＣＣＬＫを受信する。ＤフリップフロップＤＦ２１〜ＤＦ２ｍの出力は、第２レジスタ入力ＲＥＧ２として、選択器５４に供給される。ＤフリップフロップＤＦ２１〜ＤＦ２ｍのそれぞれは制御信号ＣＯＮのビットｃ１〜ｃｍにそれぞれ対応する。また、クロック信号ＣＣＬＫに応答して、１番目からｍ番目までのＤフリップフロップＤＦ２１〜ＤＦ２ｍは、第１レジスタ入力ＲＥＧ１の以前のバージョンの値を保存する。すなわち、第２レジスタ入力ＲＥＧ２は、クロック信号ＣＣＬＫの以前のパルスからの第１レジスタ入力ＲＥＧ１と等しい。
選択器５４は、第１レジスタ入力ＲＥＧ１と第２レジスタ入力ＲＥＧ２との１つを制御信号ＣＯＮとして選択的に出力する。さらに詳しくは、図７Ａと図７Ｂとを参照して後でさらに詳細に説明するが、選択器５４は、イネーブル信号ＥＮがイネーブルであれば（この例では論理値「ハイ」の場合）、第１レジスタ入力ＲＥＧ１を出力し、イネーブル信号ＥＮがイネーブルでなければ（この例では論理値「ロー」の場合）第２レジスタ入力ＲＥＧ２を出力する。
次に、制御回路２５の動作を、図７Ａと図７Ｂとを参照して詳しく説明する。図７Ａは、動作中に制御回路２５により発生する波形を示す図である。図７Ｂは、第１レジスタ入力ＲＥＧ１及び第２レジスタ入力ＲＥＧ２だけでなく、選択器５４により選択されるレジスタ入力を、制御回路２５の動作例として示す図である。
図７Ａと図７Ｂとを参照すると、イネーブル信号発生器２４−１により周期的にイネーブルされるイネーブル信号ＥＮの例を示す。イネーブル信号発生器２４−１がイネーブル信号ＥＮをイネーブルさせる周期は設計上の選択によって決定される。イネーブル信号ＥＮが論理値として「ハイ」または「１」（例えば、この実施形態においてのイネーブルである）である場合、クロック信号発生器２４−２はクロック信号ＣＣＬＫの発生を始める。イネーブル信号ＥＮが論理値「ハイ」に遷移することに応答して、第１レジスタ５０のＤフリップフロップＤＦ１０〜ＤＦ１ｍは「１」にセットされない。しかしながら、イネーブル信号ＥＮが論理値「ロー」であれば、第１レジスタ入力ＲＥＧ１はすべて「１」にセットされるだろう。イネーブル信号ＥＮが論理値「ハイ」である際、選択器５４は、制御信号ＣＯＮとして、第１レジスタ入力ＲＥＧ１を出力する。図７Ｂは、第１レジスタ入力ＲＥＧ１の状態と、選択器５４により出力されるレジスタ入力の状態とを示す図である。
図７Ａに戻ると、イネーブル信号ＥＮが論理値「ハイ」に遷移することに応答して、クロック信号ＣＣＬＫが発生する。クロック信号ＣＣＬＫのそれぞれのパルスは、（その立ち上がり又は立ち下がりに同期して）論理値「ロー」または「０」が第１フリップフロップＤＦ１０〜ＤＦ１ｍに直列にシフティングされるようにする。また、クロック信号ＣＣＬＫのそれぞれのパルスは、ＤフリップフロップＤＦ２１〜ＤＦ２ｍが以前の第１レジスタ入力ＲＥＧ１を保存するようにする。この結果、第２レジスタ５２により出力された第２レジスタ入力ＲＥＧ２は、第１レジスタ入力ＲＥＧ１の以前の値と等しい。この点に関して、図７Ａに示したクロック信号ＣＣＬＫの３つのクロックパルスについて図７Ｂに明確に示されている。
選択器５４の出力は制御信号ＣＯＮである。またイネーブル信号ＥＮがイネーブルを示す場合、制御信号ＣＯＮは、第１レジスタ入力ＲＥＧ１の各ビットがすべて「１」の状態になる。このように、例えば図３Ａの出力ドライバ１６−１〜１６−ｎのそれぞれに含まれたＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍのすべてはオンとなり、出力ドライバ１６−１〜１６−ｎの出力パワーは最大になる。このとき、第１レジスタ入力信号ＲＥＧ１がクロック信号ＣＣＬＫに応答して論理値「０」を含む状態に遷移すると、出力ドライバ１６−１〜１６−ｎのＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍはオフされ、出力ドライバ１６−１〜１６−ｎの駆動能力は減少する。
この実施形態において、ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍは順次にターンオフされる。しかしながら、第１レジスタ５０は、ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍが他の手順及び／または他の組合せによってオフされるように構成することができる。例えば、１つ以上のＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍは、一度でオフされることもできる。また、上述したように、ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍはそれぞれ異なる大きさと駆動能力とを有することもできる。ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍがオフされる構造はそれぞれ異なる駆動能力によって決定される。また、イネーブル信号ＥＮに応答して、第１レジスタ５０は出力ドライバ１６−１〜１６−ｎの最大駆動能力よりも小さく駆動能力を設定することができる。
制御回路２５の実施形態の動作を、図３Ａに示された出力ドライバ構造を用いて説明した。しかし、本発明がこの適用だけに制限されないということを理解することができる。例えば、制御回路２５は、図３Ｂに示された出力ドライバ構造を用いることができる。この例において、ＤフリップフロップＤＦ１０〜ＤＦ１ｍをセットして論理値「ロー」をシフティングする代りに、ＤフリップフロップＤＦ１０〜ＤＦ１ｍは、リセットされ、論理値「ハイ」をシフティングする。これは、図３Ｂの出力ドライバの駆動トランジスタがＰＭＯＳトランジスタであるからである。
図７Ｂに戻ると、この例では、クロック信号ＣＣＬＫの三番目のクロックパルス後に、入力データインターフェース２００’は、エラーを示す集合エラー信号ＥＲを発生する。その結果、入力ドライバ２２は、エラーを示すエラー信号ｅｒを出力する。クロック信号ＣＣＬＫに応答して、制御信号ＣＯＮは、出力ドライバ１６−１〜１６−ｎの駆動能力を減少させる。ある時点において、出力データは、出力ドライバ１６−１〜１６−ｎにより、エラー検出器Ｅのうち１つによりエラーが検出されるような低い出力パワーで駆動される。その結果、集合エラー信号ＥＲとエラー信号ｅｒとが発生する。
エラー信号ｅｒを受信すると、論理値「ハイ」を有するイネーブル信号ＥＮの発生は中断される（例えば、この実施形態においてイネーブル信号ＥＮは論理値「ロー」に遷移する。）。これにより、クロック信号ＣＣＬＫの発生が中断し、選択器５４は制御信号ＣＯＮとして第２レジスタ入力ＲＥＧ２を出力する。これによって、出力ドライバ１６−１〜１６−ｎはエラー信号ｅｒを発生させる以前のバージョンの制御信号ＣＯＮ値によって駆動される。このような動作は図７Ｂに示されている。
周期的にこのような動作が繰り返されることによって、出力ドライバ１６−１〜１６−ｎの駆動能力は、安定した速い動作を確保しながら、パワー消耗を最小化するように可変制御される。
図８は、本発明による駆動制御信号発生器２６のさらに他の実施形態を示す図である。この実施形態において、イネーブル及び駆動信号発生器２４は周期的にイネーブル信号ＥＮを発生しない。代わりに、この実施形態では、イネーブル信号ＥＮは受信したエラー信号ｅｒに応答して発生される。
図示するように、図８の実施形態において、駆動制御信号発生器２６は、選択器６４に接続された第１保存装置６０と第２保存装置６２とを具備する。例えば、この実施形態において、第１保存装置６０と第２保存装置６２とはレジスタである。しかしながら、第１保存装置６０と第２保存装置６２とはレジスタに制限されるものではない。図示するように、第１レジスタ６０は、従属接続されたｍ個のＤフリップフロップＤＦ３１〜ＤＦ３ｍを含み、１番目のＤフリップフロップＤＦ３１のデータ入力にパワー供給電圧（例えば、高い電圧）が印加されている。それぞれのＤフリップフロップＤＦ３１〜ＤＦ３ｍは、クロック入力でクロック信号ＣＣＬＫを受信し、リセット入力でイネーブル信号ＥＮを受信する。次に、もしイネーブル信号ＥＮがイネーブルでないことを示す論理値「ロー」または「０」であれば、第１レジスタ６０のＤフリップフロップＤＦ３１〜ＤＦ３ｍがリセットされ、第１レジスタ６０のＤフリップフロップＤＦ３１〜ＤＦ３ｍのそれぞれは論理値「ロー」または「０」を保存する。しかしながら、イネーブル信号ＥＮがイネーブルであることを示す論理値「ハイ」または「１」の場合に、ＤフリップフロップＤＦ３はリセットしない。イネーブルされるとき、ＤフリップフロップＤＦ３１〜ＤＦ３ｍのクロッキングは、論理値「ハイ」または「１」がＤフリップフロップＤＦ３１〜ＤＦ３ｍを介して転送されるようにする。１番目からｍ番目までのＤフリップフロップＤＦ３１〜ＤＦ３ｍのそれぞれの出力は、第１レジスタ入力ＲＥＧ１’により選択器５４に供給される。１番目からｍ番目までのＤフリップフロップＤＦ３１〜ＤＦ３ｍの出力は、制御信号ｃ１〜ｃｍのそれぞれのビットｃに対応する。
第２レジスタ６２は、従属接続されたｍ個のＤフリップフロップＤＦ４１〜ＤＦ４ｍを具備する。１番目のＤフリップフロップＤＦ４１のデータ入力はパワー供給電圧に接続される。２番目からｍ番目までのＤフリップフロップＤＦ４２〜ＤＦ４ｍに対するデータ入力は、１番目からｍ−１番目ＤフリップフロップＤＦ３２〜ＤＦ３ｍ−１の出力のそれぞれに接続される。ＤフリップフロップＤＦ４１〜ＤＦ４ｍは、クロック入力で、クロック信号ＣＣＬＫを受信する。ＤフリップフロップＤＦ４１〜ＤＦ４ｍの出力は、第２レジスタ入力ＲＥＧ２’として、選択器６４に供給される。ＤフリップフロップＤＦ４１〜ＤＦ４ｍのそれぞれは制御信号ＣＯＮのビットｃ１〜ｃｍにそれぞれ対応する。また、クロック信号ＣＣＬＫに応答して、１番目からｍ番目までのＤフリップフロップＤＦ４１〜ＤＦ４ｍは、第１レジスタ入力ＲＥＧ１’と同じバージョンの値を保存する。さらに詳しく説明すると、第２レジスタ入力ＲＥＧ２’は、イネーブル信号ＥＮがイネーブルである場合、第１レジスタ入力ＲＥＧ１’と等しい。
選択器６４は、第１レジスタ入力ＲＥＧ１’と第２レジスタ入力ＲＥＧ２’との１つを制御信号ＣＯＮとして選択的に出力する。さらに詳しくは、図９Ａと図９Ｂとを参照して後で詳しく説明するが、選択器６４は、イネーブル信号がイネーブルであれば（この例では論理値「ハイ」の場合）第１レジスタ入力ＲＥＧ１’を出力し、イネーブル信号がイネーブルでなければ（この例では論理値「ロー」の場合）第２レジスタ入力ＲＥＧ２’を出力する。
次に、制御回路２５の動作を、図９Ａと図９Ｂとを参照して詳しく説明する。図９Ａは、動作中に制御回路２５により発生する波形図を示す図である。図９Ｂは、第１レジスタ入力ＲＥＧ１’及び第２レジスタ入力ＲＥＧ２’のみならず、選択器６４によって選択されるレジスタ入力を、制御回路２５の動作例として示す図である。
図９Ａを参照すると、動作中のある時点において、入力データインターフェース部２００’はエラーを示す集合エラー信号ＥＲを発生する。その結果、入力ドライバ２２は、エラーを意味するエラー信号ｅｒを発生する。エラー信号ｅｒに応答して、イネーブル信号発生器２４−１はイネーブル信号ＥＮを発生する（この実施形態においては、イネーブル信号は論理値「ハイ」に遷移する。）。これによって、クロック信号発生器２４−２はクロック信号ＣＣＬＫを発生する。
イネーブル信号ＥＮが論理値「ハイ」に遷移することに応答して、レジスタ６０のＤフリップフロップＤＦ３１〜ＤＦ３ｍはそれ以上「０」にリセットされず、クロック信号ＣＣＬＫのパルスのそれぞれは、ＤフリップフロップＤＦ３１〜ＤＦ３ｍが論理値「ハイ」または「１」を直列にシフティングするようにする。また、クロック信号ＣＣＬＫのパルスのそれぞれは、ＤフリップフロップＤＦ４１〜ＤＦ４ｍが第１レジスタ入力ＲＥＧ１’を保存するようにする。この結果、第２レジスタ６２により出力された第２レジスタ入力ＲＥＧ２’は第１レジスタ入力ＲＥＧ１’と等しい。これに間して、図９Ａに示されたクロック信号ＣＣＬＫの３つのクロックパルスについて図９Ｂにより明確に示されている。
イネーブル信号ＥＮがイネーブルであるとき、選択器６４は第１レジスタ入力ＲＥＧ１’を出力する。選択器６４の出力は、制御信号ＣＯＮである。イネーブル信号ＥＮが初めてイネーブルされたとき、制御信号ＣＯＮは、第１レジスタ入力ＲＥＧ１’の各ビットがすべて「０」の状態になる。例えば、図３Ａにおける出力ドライバ１６−１〜１６−ｎのそれぞれに含まれたＮＭＯＳトランジスタＮ３の全てはオフとなり、出力ドライバ１６の出力パワーは最小化される。このとき、第１レジスタ入力ＲＥＧ１’がクロック信号ＣＣＬＫに応答して論理値「ハイ」を含む状態に変化したとき、出力ドライバ１６−１〜１６−ｎのＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍはオンされ、出力ドライバ１６の駆動能力は増加する。
この実施形態において、ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍは順次にオンされる。しかしながら、第１レジスタ６０は、ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍを他の手順及び／又は他の組合せによりオンされるように構成することができる。例えば、１つ以上のＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍは、一度にオンされることができる。また、上述のように、ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍはそれぞれ異なる大きさと異なる駆動能力とを有することができる。ＮＭＯＳトランジスタＮ３−１〜Ｎ３−ｍがオンされる構造はそれぞれ異なる駆動能力によって決定される。またイネーブル信号ＥＮに応答して、第１レジスタ６０は駆動能力を出力ドライバ１６−１〜１６−ｎの最小駆動能力よりも大きく設定する。
制御回路２５における本発明による実施形態の動作を、図３Ａに示された出力ドライバ構造を用いて説明した。しかし、本発明がこの適用のみで制限されないことが理解できるだろう。例えば、制御回路２５は、図３Ｂに示された出力ドライバ構造を用いることができる。この例では、ＤフリップフロップＤＦ１０〜ＤＦ１ｍをリセットして論理値「ハイ」をシフティングする代りに、ＤフリップフロップＤＦ１０〜ＤＦ１ｍは、セットされ、論理値「ロー」をシフトする。これは、図３Ｂで出力ドライバの構造の駆動トランジスタがＰＭＯＳトランジスタであるからである。
図９Ｂに戻ると、この例では、クロック信号ＣＬＫの三番目のクロックパルス後に、入力データインターフェース部２００’は、エラーを意味する集合エラー信号ＥＲを発生しない。その結果、入力ドライバ２２は、エラーを示すエラー信号ｅｒを出力する。クロック信号ＣＣＬＫに応答して、制御信号ＣＯＮは、出力ドライバ１６−１〜１６−ｎの駆動能力を増加させる。ある時点において、出力データは、出力ドライバ１６−１〜１６−ｎにより、エラー検出器３８−１〜３８−ｎのうち１つによってエラーが検出されないような高い出力パワーで駆動される。その結果として、集合エラー信号ＥＲとエラー信号ｅｒとが、エラーを示さない状態で発生するようになる。
エラーを示さないエラー信号ｅｒを受信すると、論理値「ハイ」であるイネーブル信号ＥＮの発生は中断される（この実施形態では、論理値「ロー」に遷移する。）。これにより、クロック信号ＣＣＬＫの発生が中断し、選択器６４は、制御信号ＣＯＮとして第２レジスタ入力ＲＥＧ２’を出力する。これによって、出力ドライバ１６−１〜１６−ｎは、エラーを示さないエラー信号ｅｒを発生させるバージョンの制御信号ＣＯＮの値により駆動される。このような動作は図９Ｂに示されている。
エラーに応答するこのようなプロセスを行うことによって、出力ドライバ１６−１〜１６−ｎの駆動能力は、安定した速い動作を確保しながら、パワー消耗を最小化するように可変制御される。
図１０は、本発明による図２における駆動制御信号発生器ＤＣＳＧのさらに他の実施形態を示す図である。この実施形態において、駆動制御信号発生器ＤＣＳＧは、図６の駆動制御信号発生器ＤＣＳＧと、図８の駆動制御信号発生器ＤＣＳＧとを含む。駆動制御信号発生器ＤＣＳＧのそれぞれの出力は選択器３００に接続される。選択器３００はイネーブル信号発生器３１０により発生したイネーブル信号ＥＮを受信する。例えば、このようなイネーブル信号がイネーブル状態を示す場合、例えば論理値「ハイ」のとき、選択器３００は、図６の駆動制御信号発生器ＤＣＳＧから制御信号ＣＯＮを出力する。イネーブル信号ＥＮがイネーブル状態を示さない場合、例えば論理値「ロー」であるとき、選択器３００は、図８の駆動制御信号発生器ＤＣＳＧから制御信号ＣＯＮを出力する。
イネーブル信号発生器３１０はイネーブル信号を周期的に発生する。例えば、一実施形態において、イネーブル信号発生器３１０は図５のイネーブル信号発生器２４−１により発生したイネーブル信号と同期化されるイネーブル信号を発生する。あるいは、イネーブル信号発生器３１０により発生されたイネーブル信号は、図５のイネーブル信号発生器２４−１によりイネーブル信号が発生し始めるために用いられる。しかしながら、図５のイネーブル信号発生器２４−１により発生したイネーブル信号とは異なって、イネーブル信号発生器３１０により発生したイネーブル信号は、図５のイネーブル信号発生器２４−１が受信した（のと同じ）エラー信号ｅｒを受信したある期間の後に、イネーブル状態からイネーブルではない状態に遷移する。これにより、図６の駆動制御信号発生器ＤＣＳＧが第１レジスタ入力ＲＥＧ１を出力することから第２レジスタ入力ＲＥＧ２を出力することに切り替えたときに、エラーではない状態が安定化できる時間を付与する。
このような動作によって、選択器３００が図８の駆動制御信号発生器からの制御信号を出力することに切り替える場合、エラー信号ｅｒはエラーではない状態を示す。このように、図５のイネーブル信号発生器２４−１は、図６の駆動制御信号発生器ＤＣＳＧが動作を有効にする動作に間違って切り替えなくなる。
本発明によるこの実施形態は、図６と図８との両方の実施形態の長所を提供する。図６の駆動制御信号発生器ＤＣＳＧと図８の駆動制御信号発生器ＤＣＳＧとは、入力ドライバ２２及びＥＮＣＣ２４のような回路に共通に接続される。よって、このような共通に接続された回路は、図６の駆動制御信号発生器ＤＣＳＧと図８の駆動制御信号発生器ＤＣＳＧとに共通の信号を提供することができる。
図１１は、本発明によるさらに他の実施形態によるデータ出力インターフェース部とデータ入力インターフェース部とを示す図である。図１１の実施形態は、電圧制御信号発生器ＶＣＳＧ；７０と電圧発生器７２とをさらに具備していることを除けば、図２の実施形態と同様である。したがって、ここでは、さらに追加された要素の構造及び動作のみを説明する。
電圧制御信号発生器７０は、駆動制御信号発生器２６と同様の構造及び動作であり、駆動制御信号発生器２６が受信する入力と同様の入力をクロック信号発生器２４から受信する。これによって、電圧制御信号発生器７０は、駆動制御信号発生器２６が上述した実施形態により制御信号ＣＯＮを発生するのと同じ方法で電圧制御信号ＶＣＯＮを発生する。
電圧発生器７２は、電圧制御信号ＶＣＯＮを受信し、電圧制御信号ＶＣＯＮに基づいて並直列変換器１２−１’〜１２−ｎ’にパワー供給電圧を供給する。これによって出力ドライバ１６−１〜１６−ｎに対する同一パワー制御のメリットが並直列変換器１２−１’〜１２−ｎ’に対しても同様に提供される。
図１２Ａは、本発明による電圧発生器７２の実施形態の１つを示す図である。図のように、抵抗Ｒ３はパワー供給電圧ＥＶＤＤと接続される。複数の抵抗Ｒ４１〜Ｒ４ｍは抵抗Ｒ３に直列に接続される。複数のＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｍのそれぞれは、複数の抵抗Ｒ４１〜Ｒ４ｍ中の１つと並列にそれぞれ接続される。複数のＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｍのゲートのそれぞれは、電圧制御信号ＶＣＯＮのビットｖｃ１〜ｖｃｍを反転したビットｖｃ１Ｂ〜ｖｃｍＢのうち１つの値を受信する。図のように、インバータＩＮＶは、ＮＭＯＳトランジスタＮ４に印加された電圧制御信号ＶＣＯＮ（ｖｃ１〜ｖｃｍ）を反転する。
抵抗Ｒ３と抵抗Ｒ４１との間のノードは、比較器ＣＯＭの反転入力に接続される。比較器ＣＯＭの出力はＰＭＯＳトランジスタＰＤのゲートに接続される。ＰＭＯＳトランジスタＰＤはパワー供給電圧ＥＶＤＤに接続されるソースを有し、ドレインは比較器ＣＯＭの非反転入力に接続される。ＰＭＯＳトランジスタＰＤのドレインは、電圧発生器７２の出力としても機能する。
このような動作で、電圧制御信号ＶＣＯＮは、オンされるＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｍの数を制御し、それにより、比較器ＣＯＭの反転入力に入力される電圧を制御する。例えば、電圧制御信号ＶＣＯＮにおいて論理値「ハイ」レベルであるビットが多くなればなるほど、オンするＮＭＯＳトランジスタＮ４の数が少なくなる。そのため、比較器ＣＯＭの反転入力に入力される電圧は「ハイ」に維持される。これにより、比較器ＣＯＭがＰＭＯＳトランジスタＰＤをオンさせる出力信号を発生し、電圧発生器７２の出力は「ハイ」レベルとなる。オフされるＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｍの数が多くなればなるほど、比較器ＣＯＭに印加される電圧が低くなる。これにより、電圧発生器７２の出力電圧が減少する。
図１２Ｂは、本発明による電圧発生器７２のさらに他の実施形態を示す図である。この実施形態において、図１２ＡのＮＭＯＳトランジスタＮ４−１〜Ｎ４−ｍはＰＭＯＳトランジスタＰ４−１〜Ｐ４−ｍに置換えられている。ＰＭＯＳトランジスタＰ４−１〜Ｐ４−ｍを用いることによって図１２ＡのインバータＩＮＶが除去された。しかしながら、図１２Ｂで説明した電圧発生器７２の動作は図１２Ａの実施形態の動作と同一である。
図１３は、本発明による他の実施形態に係るデータ出力インターフェース部とデータ入力インターフェース部とを示す図である。図１３の実施形態は、第１装置が第２装置の入力データインターフェース部２００”と接続される出力データインターフェース部１００”を具備し、第２装置は第１装置の入力データインターフェース部２００”と接続される出力データインターフェース部１００”を具備する点を除けば、図１１の実施形態と同様である。この実施形態では、装置が入力データインターフェース部と出力データインターフェース部との１つを含むことに限定されない。すなわち、装置（例えば、前述の第１装置や第２装置）は、入力データインターフェース部及び／または出力データインターフェース部を１つ以上を具備してもよい。
また、図１３の実施形態では、図１１のデータ入力インターフェース部とデータ出力インターフェース部とが用いてられているが、これの代わりに、図２のデータ入力インターフェース部とデータ出力インターフェース部とが用いられることもできる。
上述に説明した本発明は、種々の他の方法により多様に実現できることが明確である。例えば、出力ドライバ及び並直列変換器のような回路要素のパワーを可変制御する実施形態において、本発明のパワー制御方法がこのような回路要素の実現方法によって制限を受けるものではない。その代りに、その方法には、マルチプレクサなどの他の回路素子が適用可能である。そのような変更は、発明の趣旨から逸脱したものとはみなされない。そのような全ての修正は、発明の範囲に含まれる。
従来の半導体メモリ装置のデータ出力インターフェース部とメモリ制御部のデータ入力インターフェース部とを示す図である。 本発明の実施形態によるデータ出力インターフェース部とデータ入力インターフェース部とを示す図である。 本発明による図２の出力ドライバの実施形態を示す図である。 本発明による図２の出力ドライバの実施形態を示す図である。 本発明による図２の出力ドライバの実施形態を示す図である。 本発明による図２の入力ドライバの実施形態を示す図である。 本発明による図２の入力ドライバの実施形態を示す図である。 本発明による図２の入力ドライバの実施形態を示す図である。 本発明による図２のイネーブル及びクロック信号発生器の実施形態を示す図である。 本発明による図２の駆動制御信号発生器ＤＣＳＧの実施形態を示す図である。 動作中の図６の駆動制御信号発生器ＤＣＳＧを含む制御回路により発生した波形を示す図である。 図７Ａに示された制御回路の実施形態の動作中に第１レジスタ入力ＲＥＧ１、第２レジスタ入力ＲＥＧ２のみでなく、選択器により選択されたレジスタ入力を示す図である。 本発明による図２における駆動制御信号発生器ＤＣＳＧのさらに他の実施形態を示す図である。 実施形態の動作中に図８の駆動制御信号発生器ＤＣＳＧを具備した制御回路により発生した波形を示す図である。 図９Ａに示された制御信号２５の実施形態の動作中に、第１レジスタ入力ＲＥＧ１’、第２レジスタ入力ＲＥＧ２’だけでなく選択器５４により選択されたレジスタ入力を示す図である。 本発明による図２における駆動制御信号発生器ＤＣＳＧのさらに他の実施形態を示す図である。 本発明のさらに他の実施形態によるデータ出力インターフェース部とデータ入力インターフェース部とを示す図である。 本発明による図１１の電圧発生器の実施形態を示す図である。 本発明による図１１の電圧発生器の実施形態を示す図である。 本発明のさらに他の実施形態によるデータ出力インターフェース部とデータ入力インターフェース部を示す図である。
符号の説明
１０ データ出力部
１２−１’〜１２−ｎ’ 並直列変換器ＰＳＣ
１４’ クロック発生器
１６−１〜１６−ｎ 出力ドライバ
２０−１〜２０−ｎ エラー感知コード発生器ＥＤＣＧ
２５ 制御回路
１００’ データ出力インターフェース部
２００’ データ入力インターフェース部
ｄｏ１’、ｄｏ１Ｂ’〜ｄｏｎ’、ｄｏｎＢ’ 差動直列データ
Ｄ０１’、Ｄ０１Ｂ’〜Ｄ０ｎ’、Ｄ０ｎＢ’ 差動出力信号

Claims (48)

  1. 出力データを発生する少なくとも１つの回路素子と、
    前記出力データを受信する受信側半導体装置からのフィードバックに基づいて、前記回路素子が発生する出力データのパワーを可変的に制御する少なくとも１つの制御回路と、
    を具備する
    ことを特徴とする半導体装置。
  2. 前記制御回路は、周期的に前記出力データのパワーを決定し、決定したパワーに基づいて前記出力データのパワーを制御する
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記出力データのパワーを決定する間、前記制御回路は、受信された出力データのエラーを示すエラー信号が前記受信側半導体装置から受信されるまで初期パワー値から前記出力データのパワーを減少させ、前記出力データのパワーを、前記エラー信号を発生した出力データのパワーの以前の出力データのパワーとする
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記制御回路は、段階的に前記出力データのパワーを減少させるように制御する
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記制御回路は、前記出力データのパワーを示すパワー制御信号を発生し、前記回路素子は、前記パワー制御信号が示すパワーを有する前記出力データを発生する
    ことを特徴とする請求項３に記載の半導体装置。
  6. 前記制御回路は、
    初期パワー値を示す初期制御信号を保存し、保存された制御信号を変更する第１保存装置と、
    以前に前記第１保存装置により保存された前記制御信号を保存する第２保存装置と、
    前記第１保存装置と前記第２保存装置とのうち１つによって保存された前記制御信号を前記パワー制御信号として選択的に出力する選択器と、
    を含む
    ことを特徴とする請求項５に記載の半導体装置。
  7. 前記選択器は、前記エラー信号が前記受信された出力データにエラーがあることを指示するまでは第１保存装置に保存された前記制御信号を出力し、その後、前記第２保存装置に保存された前記制御信号を出力することを特徴とする請求項６に記載の半導体装置。
  8. 前記制御回路は、前記エラー信号が前記出力データにエラーがあることを示した後に、前記周期的な出力データのパワー制御を終了し、前記選択器は次の出力データのパワー制御まで前記第２保存装置に保存された制御信号を出力し、その後、前記第１保存装置に保存された制御信号を出力する
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１保存装置は、前記エラー信号が前記受信された出力データにエラーがあることを示すまで前記保存された制御信号を変更する
    ことを特徴とする請求項７に記載の半導体装置。
  10. 前記第１保存装置は、論理値をシフトして、前記保存された論理値により表現される前記制御信号を変化させる第１レジスタを含み、
    前記第２保存装置は前記第１保存装置によりあらかじめ保存された論理値を保存する第２レジスタを含む
    ことを特徴とする請求項６に記載の半導体装置。
  11. 前記選択器は、前記エラー信号が前記受信された出力データにエラーがあることを示すまで、前記第１レジスタに保存された前記制御信号を出力し、その後、前記第２レジスタに保存された前記制御信号を出力する
    ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記回路素子は、複数のパワー供給素子を含み、
    前記複数のパワー供給素子のそれぞれは、前記パワー制御信号それぞれの論理値の論理状態に基づいて、前記出力データを発生するためにパワーを選択的に供給する
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記制御回路は、前記出力データのパワー決定ができるように周期的にイネーブル信号を発生するイネーブル信号発生回路を含み、
    前記第１レジスタは、前記イネーブル信号に応答して前記初期パワー値を保存する
    ことを特徴とする請求項１１に記載の半導体装置。
  14. 前記制御回路は、前記イネーブル信号に応答してクロック信号を発生するクロック信号発生回路を含み、
    前記第１レジスタは、前記クロック信号に応答して保存された論理値を変化させ、
    前記第２レジスタは、前記クロック信号に応答して前記第１レジスタに保存された論理値を保存する
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記イネーブル信号発生回路は、前記エラー信号が受信されるまで、前記出力データのパワー決定が可能となるように前記イネーブル信号を発生し、
    前記選択器は、前記イネーブル信号が前記出力データのパワー決定を可能としている間は前記第１レジスタに保存された前記制御信号を出力し、前記イネーブル信号が前記出力データのパワー決定をディスエーブルしている間は前記第２レジスタに保存された前記制御信号を出力する
    ことを特徴とする請求項１３に記載の半導体装置。
  16. 前記制御回路は、前記受信された出力データにエラーがあることを示すエラー信号に応答して出力データのパワー決定を行う
    ことを特徴とする請求項１に記載の半導体装置。
  17. 前記制御回路は、前記出力データのパワーを決定する間、前記エラー信号が前記出力データにエラーがあることを示さなくなるまで初期パワー値から出力データのパワーを増加させる
    ことを特徴とする請求項１６に記載の半導体装置。
  18. 前記制御回路は、前記出力データのパワーを段階的に増加させる
    ことを特徴とする請求項１７に記載の半導体装置。
  19. 前記制御回路は、前記出力データのパワーを示すパワー制御信号を発生し、
    前記回路素子は、前記パワー制御信号により示されるパワーを有する出力データを発生する
    ことを特徴とする請求項１７に記載の半導体装置。
  20. 前記制御回路は、前記初期パワー値を示す初期制御信号を保存し、一定時間の間に前記保存された制御信号を変更する第１保存装置と、
    前記第１保存装置に保存された制御信号を保存する第２保存装置と、
    前記エラー信号に基づいて前記パワー制御信号として前記第１保存装置と前記第２保存装置とのうち１つに保存された前記制御信号を選択的に出力する選択器と、
    をさらに具備する
    ことを特徴とする請求項１９に記載の半導体装置。
  21. 前記選択器は、前記エラー信号が前記受信された出力データにエラーがないことを示すまで前記第１保存装置に保存された制御信号を出力し、前記第２保存装置に保存された前記制御信号を出力する
    ことを特徴とする請求項２０に記載の半導体装置。
  22. 前記制御回路は、前記エラー信号が前記受信された出力データにエラーがないことを指示すると、前記出力データのパワー決定を終了する
    ことを特徴とする請求項２１に記載の半導体装置。
  23. 前記第１保存装置は、前記エラー信号が前記受信された出力データにエラーがあることを指示するまで前記保存された制御信号を変更する
    ことを特徴とする請求項２１に記載の半導体装置。
  24. 前記第１保存装置は、前記エラー信号が前記受信された出力データにエラーがないことを指示すると、前記初期制御信号を保存するためにリセットする
    ことを特徴とする請求項２１に記載の半導体装置。
  25. 前記第１保存装置は、保存された論理値により表現された制御信号が変化するようにするために保存された論理値を変化する第１レジスタを含み、
    前記第２保存装置は、前記第１レジスタにより保存された論理値を保存する第２レジスタを含む
    ことを特徴とする請求項２０に記載の半導体装置。
  26. 前記選択器は、前記エラー信号が前記受信された出力データにエラーがないことを指示するまで前記第１レジスタに保存された前記制御信号を出力し、前記第２レジスタに保存された前記制御信号を出力する
    ことを特徴とする請求項２５に記載の半導体装置。
  27. 前記回路素子は、複数のパワー供給素子を含み、
    前記複数のパワー供給素子のそれぞれは、パワー制御信号におけるそれぞれの論理値の論理状態に基づいて、前記出力データを発生するためにパワーを選択的に供給する
    ことを特徴とする請求項２６に記載の半導体装置。
  28. 前記制御回路は、前記エラー信号が前記受信された出力データにエラーがあることを指示すると、出力データのパワー決定をイネーブルするためにイネーブル信号を発生するイネーブル信号発生回路を含み、
    前記第１レジスタは、前記イネーブル信号に応答して前記初期パワー値を保存する
    ことを特徴とする請求項２６に記載の半導体装置。
  29. 前記制御回路は、前記イネーブル信号に応答してクロック信号を発生するクロック発生回路を含み、
    前記第１レジスタは、前記クロック信号に応答して保存された論理値をシフティングし、
    前記第２レジスタは、前記クロック信号に応答して前記第１レジスタに保存された論理値を保存する
    ことを特徴とする請求項２８に記載の半導体装置。
  30. 前記イネーブル信号発生回路は、前記エラー信号が前記受信された出力データにエラーがないことを指示するまで前記出力データのパワー設定をイネーブルするために前記イネーブル信号を発生し、
    前記選択器は、前記イネーブル信号が出力データのパワー決定をイネーブルするうちに前記第１レジスタに保存された前記制御信号を出力し、前記イネーブル信号が出力データのパワー決定をディスエーブルするうちに前記第２レジスタに保存された前記制御信号を出力する
    ことを特徴とする請求項２８に記載の半導体装置。
  31. 前記制御回路は、周期的に第１出力データパワー決定を行い、前記第１出力データパワー決定を行わない場合、前記受信された出力データにエラーがあることを示すエラー信号に応答して第２出力データパワー決定を行う
    ことを特徴とする請求項１に記載の半導体装置。
  32. 前記制御回路は、前記第１出力データパワー決定を行う間、前記エラー信号が前記受信された出力データにエラーがあることを示すようになるまで第１初期パワー値から前記出力データのパワーを減少させるようにし、前記出力データのパワーを、前記エラー信号を発生した出力データのパワーの以前の出力データのパワーとする
    ことを特徴とする請求項３１に記載の半導体装置。
  33. 前記制御回路は、前記第２出力データパワー決定を行う間、前記エラー信号が前記受信された出力データにエラーがないと指示するまで第２初期パワー値から出力データのパワーを増加させる
    ことを特徴とする請求項３２に記載の半導体装置。
  34. 前記制御回路は、
    前記第１出力データパワー決定を行う第１補助制御回路と、
    前記第２出力データパワー決定を行う第２補助制御回路と、
    前記第１出力データパワー決定が周期的なイネーブルである間に前記第１補助制御回路の出力を選択し、前記第１出力データパワー決定が周期的なイネーブルでない場合、前記第２補助制御回路の出力を選択する選択器と、
    をさらに具備する
    ことを特徴とする請求項３３に記載の半導体装置。
  35. 前記選択器は、第１補助制御回路の出力を選択することを指示する周期的なイネーブル信号を受信する
    ことを特徴とする請求項３４に記載の半導体装置。
  36. 前記制御回路は、前記第２出力データパワー決定を行う間、前記エラー信号が前記受信された出力データにエラーがないことを指示するまで第２初期パワー値から出力データのパワーを増加させる
    ことを特徴とする請求項３１に記載の半導体装置。
  37. 前記回路素子は、出力ドライバである
    ことを特徴とする請求項１に記載の半導体装置。
  38. 前記回路素子は、並直列変換器である
    ことを特徴とする請求項１に記載の半導体装置。
  39. 前記半導体装置は、
    第１回路素子として入力並列データを直列に変換する少なくとも１つの並直列変換器と、
    第２回路素子として前記入力データに基づいて前記出力データを発生する少なくとも１つの出力ドライバと、
    受信側半導体装置からのフィードバックに基づいてパワーを可変制御する第１制御回路と、
    受信側半導体装置からのフィードバックに基づいて前記出力データのパワーを可変制御する第２制御回路と、
    をさらに具備する
    ことを特徴とする請求項１に記載の半導体装置。
  40. 前記回路素子と前記制御回路はメモリ装置のデータ出力インターフェース回路の一部を形成する
    ことを特徴とする請求項１に記載の半導体装置。
  41. 出力データを発生する少なくとも１つの回路素子と、フィードバック情報に基づいて前記出力データのパワーを可変制御する少なくとも１つの制御回路とを含み、前記出力データを発生するデータ出力インターフェース回路と、
    前記データ出力インターフェース回路から出力データを受信し、前記フィードバック情報を発生するデータ入力インターフェース回路と、
    を具備することを特徴とするシステム。
  42. 前記データ入力インターフェース回路は、前記データ出力インターフェース回路からの前記出力データのエラーを検出する少なくとも１つのエラー検出器を含む
    ことを特徴とする請求項４１に記載のシステム。
  43. 前記データ入力インターフェース回路は、前記エラー検出器からの出力に基づいて前記フィードバック情報を発生するエラー信号発生器を含む
    ことを特徴とする請求項４２に記載のシステム。
  44. 前記データ出力インターフェース回路を含むメモリ装置と、
    前記データ入力インターフェース回路を含むメモリ制御器と、
    をさらに具備する
    ことを特徴とする請求項４２に記載のシステム。
  45. 前記データ出力インターフェース回路を含むメモリ制御器と、
    前記データ入力インターフェース回路を含むメモリ装置と、
    をさらに具備する
    ことを特徴とする請求項４２に記載のシステム。
  46. 出力データを発生する発生ステップと、
    前記出力データを受信する受信側半導体装置からのフィードバックに基づいて前記出力データのパワーを可変制御する可変制御ステップと、
    を具備したことを特徴とするパワーの可変制御方法。
  47. 前記可変制御ステップでは、周期的にパワーを可変制御する
    ことを特徴とする請求項４６に記載の方法。
  48. 前記可変制御ステップでは、前記受信側半導体装置から受信したエラー信号に応答してパワーを可変制御する
    ことを特徴とする請求項４６に記載の方法。
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