KR20160004091A - 반도체 메모리 및 그의 테스트 방법 - Google Patents

반도체 메모리 및 그의 테스트 방법 Download PDF

Info

Publication number
KR20160004091A
KR20160004091A KR1020140082518A KR20140082518A KR20160004091A KR 20160004091 A KR20160004091 A KR 20160004091A KR 1020140082518 A KR1020140082518 A KR 1020140082518A KR 20140082518 A KR20140082518 A KR 20140082518A KR 20160004091 A KR20160004091 A KR 20160004091A
Authority
KR
South Korea
Prior art keywords
row
signal
active
command
column
Prior art date
Application number
KR1020140082518A
Other languages
English (en)
Inventor
정춘석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140082518A priority Critical patent/KR20160004091A/ko
Priority to US14/526,255 priority patent/US9355695B2/en
Publication of KR20160004091A publication Critical patent/KR20160004091A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1802—Address decoder
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 기술은 반도체 메모리에 관한 것으로서, 액티브 커맨드의 테스트 동작시 상기 액티브 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 제1 로우 신호를 수신하기 위한 로우 입력부, 상기 액티브 커맨드의 테스트 동작시 상기 액티브 커맨드에 대응하는 로우 어드레스를 포함하는 제2 로우 신호를 수신하기 위한 컬럼 입력부 및 상기 로우 입력부 및 상기 컬럼 입력부로부터 출력된 상기 제1 로우 신호 및 상기 제2 로우 신호를 변환하여 상기 액티브 커맨드 동작을 위한 내부 로우 신호로 변환하기 위한 신호 제어부가 제공된다.

Description

반도체 메모리 및 그의 테스트 방법{SEMICONDUCTOR MEMORY AND METHOD OF TESTING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 테스트 동작시 로우 커맨드를 제어하는 반도체 메모리에 관한 것이다.
반도체 장치의 처리 용량 및 처리 속도가 증가하면서, 컨트롤러와 메모리를 단일 패키지로 패키징하는 시스템 인 패키지(System in Package; SiP)가 개발되었다. 메모리의 입/출력 속도는 계속 증가하기 어렵기 때문에 각 입/출력의 속도는 감소하더라도 입/출력 핀의 개수를 늘려 전체적인 대역폭을 증가시키고 있다. 이와 같이 입/출력 핀의 개수를 늘려 많은 데이터를 빠르게 처리할 수 있도록 구성하여 HBM(High Bandwidth Memory)이 제조될 수 있다.
HBM은 8개의 채널로 구성되어 있으면 1개의 채널당 128개의 입/출력 핀을 가지고 각각의 채널은 독립적으로 동작할 수 있다. 또한, HBM은 베이스 다이(Base Die)와 코어 다이(Core Die)로 구성된다. 코어 다이는 메모리 셀을 포함하고 있으며, 베이스 다이는 데이터를 컨트롤러로 송/수신하는 동작을 수행한다.
이와 같이 구성된 HBM은 일반적인 DDR 메모리 구조와는 달리 별도의 커맨드 핀(Command Pin)이 없으며, 어드레스 핀(Address Pin)의 일부를 커맨드 입력으로 사용하고 있다. 그리고 HBM의 어드레스는 로우 어드레스(Row Address; RA)와 컬럼 어드레스(Column Address; CA)로 구분되어 있으며, HBM의 각 어드레스는 1tCK 유효 데이터 구간(Valid Data Window; tDV)을 갖는 SDR(Single Data Rate)이 아닌 0.5tCK 유효 데이터 구간을 갖는 DDR(Double Data Rate) 형태를 갖고 있다. 이와 같이 어드레스 구조가 바뀐 이유는 커맨드 핀을 어드레스 핀에 합쳐서 핀 개수를 줄이고, 각 어드레스를 DDR로 동작시켜 어드레스 핀 개수를 줄이기 위함이다. 또한, 로우 어드레스와 컬럼 어드레스를 구분하는 이유는 로우 어드레스와 컬럼 어드레스를 동시에 동작할 수 있도록 하여 고속으로 메모리를 액세스하기 위함이다.
한편, 이와 같이 구성된 HBM을 테스트하기 위해서는 모든 로우 어드레스 및 컬럼 어드레스를 구비해야 하며, HBM 테스트를 위한 테스트 장비는 1tCK동안 입력이 가능한 장비일 수 있다. 일반적으로 로우 커맨드 및 컬럼 커맨드는 1tCK동안 입력이 이루어진다. 그러나, 로우 커맨드 중 액티브 커맨드는 필요로 하는 로우 어드레스가 많기 때문에 2tCK의 길이를 가져야 한다.
이러한 이유로, 종래의 HBM은 라이징 어드레스 및 폴링 어드레스를 따로 받기 위해 로우 어드레스 핀을 2개 구비하고, 테스트 장비는 상기 2개의 로우 어드레스 핀을 통해 액티브 커맨드를 2tCK의 길이로 입력할 수 있다.
이 경우, HBM의 컬럼 어드레스 핀은 이용되지 않는다.
따라서, 액티브 커맨드만을 위해 마련된 로우 어드레스 핀의 개수를 줄이는 한편, 액티브 커맨드 입력 과정에서는 이용되지 않는 컬럼 어드레스 핀의 활용이 필요하다.
본 발명의 실시예들이 해결하고자 하는 과제는, 테스트 동작시 액티브 커맨드만을 위해 마련된 로우 어드레스 핀의 개수를 줄이는 한편, 액티브 커맨드 입력 과정에서는 이용되지 않는 컬럼 어드레스 핀의 활용이 가능한 반도체 메모리를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 메모리는, 액티브 커맨드의 테스트 동작시 상기 액티브 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 제1 로우 신호를 수신하기 위한 로우 입력부; 상기 액티브 커맨드의 테스트 동작시 상기 액티브 커맨드에 대응하는 로우 어드레스를 포함하는 제2 로우 신호를 수신하기 위한 컬럼 입력부; 및 상기 로우 입력부 및 상기 컬럼 입력부로부터 출력된 상기 제1 로우 신호 및 상기 제2 로우 신호를 변환하여 상기 액티브 커맨드 동작을 위한 내부 로우 신호로 변환하기 위한 신호 제어부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리는, 커맨드 및 어드레스에 응답하여 동작을 수행하는 메모리 코어부; 및 테스트 동작시, 로우 어드레스 입력핀으로부터 액티브 신호의 일부를 입력받고, 컬럼 어드레스 입력핀으로부터 상기 액티브 신호의 나머지를 입력받아 액티브 테스트를 위한 내부 액티브 신호로 변환하여 상기 메모리 코어부로 전달하기 위한 신호 제어부를 포함하되, 상기 액티브 신호는, 상기 액티브 신호에 대응하는 액티브 커맨드 및 액티브 어드레스를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리의 테스트 방법은, 액티브 커맨드 정보를 로우 어드레스 핀 및 컬럼 어드레스 핀으로부터 동시에 수신하는 단계; 상기 컬럼 어드레스 핀으로 입력된 상기 액티브 커맨드 정보를 쉬프팅하는 단계; 상기 로우 어드레스 핀으로부터 입력된 상기 액티브 커맨드 정보 및 상기 컬럼 어드레스 핀으로부터 입력되어 쉬프팅 된 상기 액티브 커맨드 정보를 내부 로우 어드레스 핀으로 순차 출력하여 상기 액티브 커맨드 정보에 대응하는 내부 로우 신호를 생성하는 단계; 및 생성된 상기 액티브 커맨드 정보에 대응하는 상기 내부 로우 신호에 응답하여 액티브 테스트를 수행하는 단계를 포함할 수 있다.
반 발명의 실시예들에 의한 반도체 메모리에 의하면, 테스트 동작시 액티브 커맨드만을 위해 마련된 로우 어드레스 핀의 개수를 줄이는 한편, 액티브 커맨드 입력 과정에서는 이용되지 않던 컬럼 어드레스 핀을 활용하여 액티브 커맨드를 입력할 수 있는 반도체 메모리를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 신호 제어부를 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 클럭 제어부를 도시한 블록 다이어그램이다.
도 4는 도 2에 도시된 제1 지연부, 액티브 커맨드 제어부 및 제2 지연부를 도시한 블록 다이어그램이다.
도 5는 도 2에 도시된 로우 출력부 및 컬럼 출력부를 도시한 블록 다이어그램이다.
도 6는 도 2에 도시된 신호 제어부의 동작을 나타낸 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리를 도시한 블록 다이어그램이다.
도 1을 참조하면, 반도체 메모리는 로우 입력부(110), 컬럼 입력부(120), 신호 제어부(130), 선택부(140) 및 코어부(150)를 포함할 수 있다.
상기 로우 입력부(110) 및 상기 컬럼 입력부(120)는 제1 모드 및 제2 모드에 따른 테스트 동작을 수행하기 위해 각 모드에 따라 해당 어드레스 및 해당 커맨드를 포함하는 신호를 각각 다른 방식으로 수신할 수 있다. 상기 제1 모드는 액티브 커맨드를 제외한 로우 커맨드 및 로우 어드레스를 포함하는 로우 신호와 컬럼 커맨드 및 컬럼 어드레스를 포함하는 컬럼 신호를 수신하여 테스트 동작을 수행하며, 상기 제2 모드는 액티브 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 로우 신호를 수신하여 테스트 동작을 수행할 수 있다.
상기 제1 모드시, 상기 로우 입력부(110)는 로우 어드레스 및 액티브 커맨드를 제외한 로우 커맨드를 포함하는 제1 로우 신호(RA1<0:5>)를 로우 어드레스 핀으로부터 수신할 수 있으며, 상기 컬럼 입력부(120)는 컬럼 어드레스 및 컬럼 커맨드를 포함하는 컬럼 신호(CA<0:7>)를 컬럼 어드레스 핀으로부터 수신할 수 있다.
상기 제2 모드시, 상기 로우 입력부(110) 및 컬럼 입력부(120)는 상기 액티브 커맨드 및 액티브 커맨드에 대응하는 로우 어드레스를 상기 로우 어드레스 핀과 상기 컬럼 어드레스 핀으로부터 동시에 수신할 수 있다. 상기 액티브 커맨드 및 액티브 커맨드에 대응하는 로우 어드레스는 제1 로우 어드레스(RA1<0:5>) 및 제2 로우 어드레스(RA2<0:5>)일 수 있다.
다시 말하면, 상기 제1 모드는 상기 액티브 커맨드를 제외한 로우 신호 및 컬럼 신호에 대한 테스트 동작으로써, 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)는 해당하는 커맨드 및 어드레스를 포함하는 로우 신호(RA1<0:5>) 및 컬럼 신호(CA<0:7>)를 수신할 수 있으며, 상기 제2 모드는 상기 상기 액티브 커맨드에 대한 테스트 동작으로써, 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)는 상기 액티브 커맨드에 대응하는 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)를 동시에 수신할 수 있다. 다시 말하면, 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)는 상기 액티브 커맨드 및 상기 액티브 어드레스를 포함하는 로우 신호를 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)로 수신할 수 있다. 상기 액티브 커맨드는 2tCK 입력을 갖는 커맨드이지만, 상기 테스트 동작을 위한 테스트 장비는 1tCK 입력만을 수행할 수 있다. 따라서 상기 1tCK에 상기 액티브 커맨드 및 상기 액티브 어드레스를 포함하는 로우 신호를 수신하기 위해서 상기 로우 어드레스 핀과 상기 컬럼 어드레스 핀을 동시에 사용할 수 있다.
상기 제2 로우 신호(RA2<0:5>) 및 상기 컬럼 신호(CA<0:7>)는 서로 상이하게 입력되는 것처럼 도시하였으나, 상기 제2 로우 신호(RA2<0:5>) 및 상기 컬럼 신호(CA<0:7>)는 서로 동일한 어드레스 핀, 예를 들어, 상기 컬럼 어드레스 핀으로부터 수신할 수 있는 신호일 수 있다.
한편, 상기 테스트 동작을 위한 상기 제1 모드 및 상기 제2 모드가 아닌 노말 동작을 수행하는 경우, 상기 로우 입력부(110)는 상기 로우 어드레스 핀으로부터 상기 액티브 커맨드를 포함하는 로우 커맨드 및 로우 어드레스가 포함된 로우 신호(RA1<0:5>)를 수신할 수 있으며, 상기 컬럼 입력부(120)는 상기 컬럼 어드레스 핀으로부터 상기 컬럼 커맨드 및 상기 컬럼 어드레스를 포함하는 상기 컬럼 신호(CA<0:7>)를 수신할 수 있다.
신호 제어부(130)는 테스트 모드 신호(TM)에 응답하여 상기 제1 모드 및 상기 제2 모드에 따른 테스트 동작을 수행하기 위해 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)로부터 수신한 신호를 내부 제어를 통해 변환하여 출력할 수 있다. 다시 말하면, 상기 신호 제어부(130)는 상기 1tCK에 입력되는 액티브 커맨드를 포함하는 로우 신호 및 컬럼 신호에 따른 테스트 동작을 수행할 수 있도록 내부 제어를 통해 내부 로우 신호(DT_RA<0:5>) 및 내부 컬럼 신호(DT_CA<0:5>, DT_CA<0:7>)로 변환하여 출력할 수 있다. 상기 신호 제어부(130)는 상기 제1 모드일 경우, 상기 내부 컬럼 신호(DT_CA<0:5>, DT_CA<0:7>) 중에서 액티브 커맨드가 아닌 컬럼 커맨드 동작을 위한 8비트를 갖는 내부 컬럼 신호(DT_CA<0:7>)를 출력할 수 있고, 상기 제2 모드일 경우, 상기 액티브 커맨드 동작을 위한 6비트를 갖는 내부 컬럼 신호(DT_CA<0:5>)를 출력할 수 있다.
상기 신호 제어부(130)에 대한 상세한 설명은 도 2에서 하기로 한다.
상기 선택부(140)는 테스트 모드 신호(TM)에 응답하여 상기 테스트 동작 또는 상기 노말 동작을 선택적으로 수행할 수 있다. 상기 테스트 동작일 경우, 상기 신호 제어부(130)로부터 출력된 내부 로우 신호 및 상기 내부 컬럼 신호를 추후 설명될 메모리 코어부(150)로 전달하고, 상기 노말 동작일 경우, 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)로부터 출력되는 로우 신호 및 컬럼 신호를 상기 메모리 코어부(150)로 전달할 수 있다. 한편, 상기 테스트 모드 신호(TM)는 모드 레지스터 셋(Mode Register Set; MRS) 또는 외부로부터 입력되는 신호일 수 있다.
상기 메모리 코어부(150)는 상기 선택부(140)로부터 출력된 신호에 응답하여 테스트 동작 또는 노말 동작을 수행할 수 있다.
정리하면, 상기 테스트 동작 중, 상기 제1 모드시 상기 로우 입력부(110)는 로우 어드레스 핀을 통해 상기 액티브 커맨드를 제외한 로우 커맨드 및 로우 어드레스를 포함하는 로우 신호(RA1<0:5>)를 수신하며, 상기 컬럼 입력부(120)는 상기 컬럼 어드레스 핀을 통해 상기 컬럼 커맨드 및 컬럼 어드레스를 포함하는 컬럼 신호(CA<0:7>)를 수신할 수 있다. 이후, 상기 신호 제어부(130)는 상기 로우 신호(RA1<0:5>) 및 상기 컬럼 신호(CA<0:7>)를 내부 제어하여 내부 로우 신호 및 내부 컬럼 신호로 변환하여 출력할 수 있다.
상기 테스트 동작 중, 상기 제2 모드시 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)는 상기 로우 어드레스 핀 및 상기 컬럼 어드레스 핀을 통해 상기 액티브 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 로우 신호를 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)로 동시에 수신할 수 있다. 이후, 상기 신호 제어부(130)는 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)로부터 동시에 수신한 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)를 하나의 내부 로우 신호로 변환하여 출력할 수 있다.
도 2는 도 1에 도시된 신호 제어부를 도시한 블록 다이어그램이다.
도 2를 참조하면, 신호 제어부(130)는 커맨드 디코딩부(210), 어드레스 래치부(220), 클럭 제어부(230), 제1 지연부(240), 액티브 커맨드 제어부(250), 제2 지연부(260), 로우 출력부(270) 및 컬럼 출력부(280)를 포함할 수 있다.
상기 커맨드 디코딩부(210)는 제1 모드 및 제2 모드에 따라 서로 다른 신호를 수신하여 동작할 수 있다. 도 2에서는 상기 제2 모드에 따른 테스트 동작을 위한 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)를 입력받는 것을 실시예로 설명하기로 한다. 상기 제2 모드시, 상기 커맨드 디코딩부(210)는 상기 제1 로우 신호(RA1<0:5>) 및 상기 컬럼 입력부(120)로부터 수신한 제2 로우 신호(RA2<0:5>)를 클럭 신호(CLK)에 따라 디코딩하여 액티브 커맨드(ACTCMD)를 생성할 수 있다. 상기 제1 로우 신호(RA1<0:5>)는 상기 액티브 커맨드(ACTCMD)에 대응하는 커맨드 정보 및 어드레스 정보를 포함하고, 상기 제2 로우 신호(RA2<0:5>)는 상기 액티브 커맨드(ACTCMD)에 대응하는 어드레스 정보를 포함할 수 있다.
한편, 상기 제1 모드시 상기 커맨드 디코딩부(210)는 도 1에 도시된 상기 로우 입력부(110) 및 상기 컬럼 입력부(120)로부터 수신한 제1 로우 신호(RA1<0:5>) 및 컬럼 신호(CA<0:7>)를 클럭 신호(CLK)에 따라 디코딩하여 상기 액티브 커맨드(ACTCMD)를 제외한 로우 커맨드(미도시) 및 컬럼 커맨드(미도시)를 생성할 수 있다.
상기 어드레스 래치부(220)는 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>) 각각을 상기 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 래칭하여 각 신호에 대응하는 라이징 어드레스 및 폴링 어드레스 신호(DT_RAN1_M<0:5>, DT_RANF1_M<0:5>, DT_RAN2_M<0:5>, DT_RANF2_M<0:5>)를 출력할 수 있다. 따라서 상기 어드레스 래치부(220)는 상기 제1 로우 신호(RA1<0:5>)의 라이징 에지 및 폴링 에지에 대응하는 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>) 및 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>), 상기 제2 로우 신호(RA2<0:5>)에 대응하는 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 출력할 수 있다.
한편, 상기 어드레스 래치부(230)는 상기 제2 모드시 상기 액티브 커맨드(ACTCMD)를 제외한 로우 커맨드에 대응하는 상기 제1 로우 신호(RA1<0:5>) 또는 상기 컬럼 커맨드에 대응하는 상기 컬럼 신호(CA<0:7>)를 수신하는 경우, 그에 따라서 래칭하여 로우 어드레스 및 컬럼 어드레스를 생성할 수 있다.
상기 클럭 제어부(230)는 상기 클럭 신호(CLK)를 테스트 모드 신호(TM)에 따라 다수의 지연 회로를 통해 내부 클럭 신호(ICLK5COM) 및 다수의 지연 클럭 신호(ICLK5COMD, ICDKCOMDP, DT_CLK)를 생성할 수 있다. 상기 클럭 제어부(230)에 대한 상세한 설명은 도 3에서 하기로 한다.
상기 제1 지연부(240)는 상기 커맨드 디코더(210)로부터 출력된 상기 액티브 커맨드(ACTCMD)를 수신하여 상기 내부 클럭 신호(ICLK5COM)에 따라 순차적으로 활성화되는 다수의 액티브 지연 신호(ACTCMDn)를 생성할 수 있다.
상기 액티브 커맨드 제어부(250)는 상기 제1 지연부(240)로부터 출력된 상기 다수의 액티브 지연 신호(ACTCMDn)를 논리 조합하여 순차적으로 활성화되는 다수의 선택 제어신호(ACTSUMPn)를 생성할 수 있다.
상기 제2 지연부(250)는 상기 어드레스 래치부(220)로부터 출력된 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 수신하여 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 각각 상기 클럭 제어부(230)로부터 출력된 지연된 클럭 신호(ICLK5COMD)에 따라 쉬프팅하여 출력할 수 있다. 상기 액티브 커맨드(ACTCMD)에 대응하는 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)는 1tCK에 동시에 입력되는 신호이다. 그러나 상기 액티브 커맨드(ACTCMD)는 실질적으로 2tCK에 입력되는 신호이므로 상기 1tCK에 입력되는 신호들을 2tCK에 동작할 수 있도록 어드레스를 변환하여야 한다. 따라서 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>) 및 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>)와 동일한 시점에 입력되는 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 쉬프팅하여 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>) 및 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)로 출력할 수 있다.
상기 제1 지연부(240), 상기 액티브 커맨드 제어부(250) 및 상기 제2 지연부(260)에 대한 상세한 설명은 도 5에서 하기로 한다.
상기 로우 출력부(270)는 상기 어드레스 래치부(220)로부터 출력된 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>) 및 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>) 또는 상기 제2 지연부(260)로부터 출력된 상기 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>) 및 상기 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)를 상기 액티브 커맨드 제어부(250)로부터 출력된 상기 다수의 선택 제어신호(ACTSUMPn)에 따라 선택적으로 출력할 수 있다. 상기 로우 출력부(270)로부터 출력된 내부 로우 신호(DT_RAN<0:5>)는 2tCK에 출력되어 상기 액티브 커맨드(ACTCMD) 동작을 수행할 수 있다. 상기 내부 로우 신호(DT_RAN<0:5>)는 도 1에 도시된 상기 메모리 코어부(150)로 입력될 수 있다.
상기 컬럼 출력부(280)는 상기 어드레스 래치부(220)로부터 출력된 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>) 또는 전원 전압(VDD)을 상기 액티브 커맨드 제어부(250)로부터 출력된 상기 다수의 선택 제어신호(ACTSUMPn)에 따라 선택적으로 출력할 수 있다. 상기 컬럼 출력부(280)로부터 출력된 내부 컬럼 신호(DT_CAN<0:5>)는 도 1에 도시된 상기 메모리 코어부(150)로 입력될 수 있다.
한편, 상기 로우 출력부(270) 및 상기 컬럼 출력부(280)는 상기 액티브 커맨드(ACTCMD)에 대응하는 로우 신호를 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)로 수신하고, 이를 변환하여 출력하는 상기 제2 모드를 실시예로 설명하였으므로 각각의 출력 신호는 6비트를 가질 수 있다. 그러나 상기 제2 모드시, 상기 액티브 커맨드(ACTCMD)를 제외한 로우 커맨드 및 컬럼 커맨드 각각에 대응하는 로우 신호(RA1<0:5>) 및 컬럼 신호(CA<0:7>)를 수신하여 동작하는 경우에 상기 컬럼 출력부(280)는 그에 대응하는 비트 수를 가진 내부 컬럼 신호(미도시)를 출력할 수 있다.
상기 로우 출력부(270) 및 상기 컬럼 출력부(280)에 대한 상세한 설명은 도 5에서 하기로 한다.
이하, 상기 신호 제어부(130)에 대한 상세한 동작은 도 6에서 설명될 것이다.
도 3은 도 2에 도시된 클럭 제어부를 도시한 블록 다이어그램이다.
도 3을 참조하면, 상기 클럭 제어부(230)는 앤드 게이트(AND1), 다수의 딜레이 회로(310, 320, 330) 및 펄스 제너레이터(340)를 포함할 수 있다.
상기 클럭 신호(CLK)는 테스트 모드 신호(TM)가 활성화됨에 따라서 내부 클럭 신호(ICLK5COM)를 활성화시킬 수 있다. 상기 내부 클럭 신호(ICLK5COM)는 도 2에 도시된 상기 제1 지연부(240)로 입력될 수 있다. 상기 내부 클럭 신호(ICLK5COM)는 다수의 딜레이 회로(310, 320, 330)를 통해 쉬프팅되어 다수의 지연 클럭 신호(ICLK5COMD, ICLK5COMD1, DT_CLK)를 생성할 수 있다. 다수의 딜레이 회로(310, 320, 330) 중 제1 딜레이 회로(310)로부터 출력된 지연 클럭 신호(ICLK5COMD) 및 지연 클럭 바 신호(ICLK5BCOMD)는 상기 도 2에 도시된 제2 지연부(260)로 입력될 수 있다.
펄스 제너레이터(340)는 상기 다수의 딜레이 회로(310, 320, 330) 중 제2 딜레이 회로(320)로부터 출력된 지연 클럭 신호(ICLK5COMD1) 및 지연 클럭 바 신호(ICLK5BCOMD1) 신호에 응답하여 펄스 신호(ICLK5COMDP)를 생성할 수 있다. 상기 펄스 제너레이터(340)로부터 생성된 상기 펄스 신호(ICLK5COMDP) 및 펄스 바 신호(ICLK5BCOMDP)는 상기 도 2에 도시된 상기 로우 출력부(270) 및 상기 컬럼 출력부(280)에서 사용될 수 있다. 이에 대한 상세한 설명은 도 4에서 하기로 한다.
도 4는 도 2에 도시된 제1 지연부, 액티브 커맨드 제어부 및 제2 지연부를 도시한 블록 다이어그램이다.
도 2 내지 도 4를 참조하면, 상기 제1 지연부(240)는 두 개의 딜레이 회로(241, 242)를 포함할 수 있다. 상기 두 개의 딜레이 회로(241, 242)는 상기 내부 클럭 신호(ICLK5COM)에 따라 상기 커맨드 디코더(210)로부터 출력된 상기 액티브 커맨드(ACTCMD)를 순차적으로 쉬프팅하여 다수의 액티브 지연 신호(ACTCMD05, ACTCMD10, ACTCMD15, ACTCMD20)를 출력할 수 있다. 상기 다수의 액티브 지연 신호(ACTCMD05, ACTCMD10, ACTCMD15, ACTCMD20) 중에서 제1 액티브 지연 신호(ACTCMD05)는 상기 액티브 커맨드(ACTCMD)를 0.5tCK를 지연시킨 신호이고, 제2 액티브 지연 신호(ACTCMD10)는 상기 액티브 커맨드(ACTCMD)를 1tCK를, 제3 액티브 지연 신호(ACTCMD15)는 상기 액티브 커맨드(ACTCMD)를 1.5tCK를, 제4 액티브 지연 신호(ACTCMD20)는 상기 액티브 커맨드(ACTCMD)를 2tCK를 지연시킨 신호이다.
상기 액티브 커맨드 제어부(250)는 다수의 앤드 게이트(AND1, AND2, AND3, AND4)를 포함할 수 있으며, 상기 제1 지연부(240)로부터 출력된 다수의 액티브 지연 신호(ACTCMD05, ACTCMD10, ACTCMD15, ACTCMD20)를 논리 조합하여 순차적으로 활성화되는 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUM15)를 생성할 수 있다. 상기 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUM15)는 상기 도 2에 도시된 상기 로우 출력부(270) 및 상기 컬럼 출력부(280)의 제어 신호로 입력될 수 있다.
상기 제2 지연부(260)는 다수의 딜레이 회로(261, 262, 263, 264)를 포함할 수 있다. 상기 다수의 딜레이 회로(261, 262, 263, 264) 중 제1 및 제2 딜레이 회로(261, 262)는 상기 지연된 클럭 신호(ICLK5COMD) 및 지연된 클럭 바 신호(ICLK5BCOMD)에 따라 상기 어드레스 래치부(220)로부터 출력된 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>)를 쉬프팅하여 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>)를 생성할 수 있으며, 상기 다수의 딜레이 회로(261, 262, 263, 264) 중에서 제3 및 제4 딜레이 회로(263, 264)는 상기 지연된 클럭 신호(ICLK5COMD) 및 지연된 클럭 바 신호(ICLK5BCOMD)에 따라 상기 어드레스 래치부(220)로부터 출력된 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 쉬프팅하여 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)를 생성할 수 있다.
도 5는 도 2에 도시된 로우 출력부 및 컬럼 출력부를 도시한 블록 다이어그램이다.
상기 로우 출력부(270) 및 상기 컬럼 출력부(280)는 각각 두 개의 먹스(271, 272, 281, 282) 및 두 개의 3상태 인버터(INV1, INV2, INV3, INV4)를 포함할 수 있다.
상기 로우 출력부(270)의 두 개의 먹스(271, 272) 중에서 제1 먹스(271)는 상기 액티브 커맨드 제어부(250)로부터 출력된 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUM15) 중에서 제3 선택 제어신호(ACTSUMP10)에 따라서 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>) 또는 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>)를 선택적으로 출력할 수 있고, 상기 두 개의 먹스(271, 272) 중에서 제2 먹스(272)는 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUM15) 중에서 제4 선택 제어신호(ACTSUMP15)에 따라서 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>) 또는 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)를 선택적으로 출력할 수 있다. 상기 제1 먹스(271) 및 상기 제2 먹스(273)로부터 출력된 신호(DT_RAN_T<0:5>, DT_RANF_T<0:5>) 각각은 3상태 인버터(INV1, INV2)로 입력되어 상기 펄스 신호(ICLK5COMDP)에 따라서 출력될 수 있다.
상기 컬럼 출력부(280)의 두 개의 먹스(281, 282) 중에서 제1 먹스(281)는 상기 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUM15) 중에서 제1 선택 제어신호(ACTSUMP00) 에 따라서 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 또는 전원 전압(VDD)을 선택적으로 출력할 수 있고, 상기 두 개의 먹스(281, 282) 중에서 제2 먹스(282)는 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUM15) 중에서 제2 선택 제어신호(ACTSUMP05)에 따라서 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>) 또는 전원 전압(VDD)을 선택적으로 출력할 수 있다. 상기 제1 먹스(281, 282)의 출력 신호(DT_CAN_T<0:5>, DT_CANF_T<0:5>) 각각은 3상태 인버터(INV2, INT2)로 입력되어 상기 펄스 신호(ICLK5COMDP)에 따라서 출력될 수 있다.
한편, 상기 컬럼 출력부(280)는 상기 제2 모드시 상기 액티브 커맨드(ACTCMD)에 대응하는 제2 로우 신호(RA2<0:5>)에 응답하여 변환된 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>) 또는 전원 전압(VDD)을 선택적으로 출력하는 것을 실시예로 설명하였다. 그러나, 액티브 커맨드(ACTCMD)가 아닌 리드 또는 라이트 등의 컬럼 커맨드에 대응하는 상기 컬럼 신호(CA<0:7>)를 수신하는 상기 제1 모드의 경우, 상기 컬럼 출력부(280)는 8비트의 상기 컬럼 신호(CA<0:7>)에 대응하는 라이징 컬럼 어드레스(미도시) 및 폴링 컬럼 어드레스(미도시) 또는 전원 전압(VDD)을 선택적으로 출력하여 8비트를 갖는 내부 컬럼 신호(미도시)를 출력할 수 있다.
도 6은 도 2에 도시된 신호 제어부의 동작을 나타낸 타이밍 다이어그램이다.
도 2 내지 6을 참조하면, 상기 액티브 커맨드(ACTCMD)에 대한 테스트 동작을 볼 수 있다.
상기 액티브 커맨드(ACTCMD)는 상기 커맨드 디코딩부(210)로부터 출력된 신호이다.
상기 어드레스 래치부(220)는 외부로부터 동시에 입력되는 제1 로우 신호(RA1<0:5>) 및 제2 로우 신호(RA2<0:5>)를 각각 라이징 에지 및 폴링 에지에 래치하여 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>), 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>), 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>), 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 출력할 수 있다.
상기 액티브 커맨드(ACTCMD) 동작시 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>) 및 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>)는 각각 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)와 동일한 시점에 입력될 수 있다.
상기 액티브 커맨드(ACTCMD)는 2tCK에 입력되는 커맨드이다. 하지만 테스트 장비가 1tCK 입력만 가능하므로 상기 로우 어드레스 핀과 상기 컬럼 어드레스 핀을 동시에 사용하여 상기 액티브 커맨드(ACTCMD)에 대응하는 로우 신호를 입력받는 것이다.
따라서 상기 제2 지연부(260)는 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>) 및 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>)와 동시에 입력된 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 각각 1tCK 쉬프팅하여 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>) 및 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)를 출력할 수 있다.
상기 로우 출력부(270)는 상기 다수의 선택 제어신호(ACTSUMP00, ACTSUMP05, ACTSUMP10, ACTSUMP15) 중에서 상기 제3 및 제4 선택 제어신호(ACTSUMP10, ACTSUMP15)에 따라서 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>), 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>), 상기 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>) 및 상기 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)를 순차적으로 출력하여 내부 로우 신호(DT_RAN<0:5>)를 출력할 수 있다. 상기 내부 로우 신호(DT_RAN<0:5>)가 출력되는 과정을 좀 더 구체적으로 설명하면, 상기 로우 출력부(270)에 구비된 상기 제1 먹스(271)는 상기 제3 선택 제어신호(ACTSUMP10)가 비활성화되는 경우에 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>)를 출력하고, 상기 제3 선택 제어신호(ACTSUMP10)가 활성화되는 경우에 상기 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>)를 출력한다. 상기 로우 출력부(270)에 구비된 상기 제2 먹스 또한 상기 제4 선택 제어신호(ACTSUMP15)가 비활성화되는 경우에 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>)를 출력하고, 상기 제4 선택 제어신호(ACTSUMP15)가 활성화되는 경우에 상기 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)를 출력한다. 따라서 상기 제1 라이징 로우 어드레스(DT_RAN1_M<0:5>), 상기 제1 폴링 로우 어드레스(DT_RANF1_M<0:5>), 상기 지연된 라이징 로우 어드레스(DT_RAN_ACT<0:5>) 및 상기 지연된 폴링 로우 어드레스(DT_RANF_ACT<0:5>)가 순차적으로 출력되어 2tCK동안 상기 내부 로우 신호(DT_RA<0:5>)가 출력될 수 있다.
한편, 컬럼 제어부(280)에 구비된 제1 및 제2 먹스(281, 282)는 상기 제1 및 제2 선택 제어신호(ACTSUMP00, ACTSUMP05)가 활성화되는 경우에 전원 전압(VDD)을, 비활성화되는 경우에 각각 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 출력할 수 있다. 따라서, 상기 제1 및 제2 선택 제어신호(ACTSUMP00, ACTSUMP05)가 활성화되는 구간 동안 상기 전원 전압(VDD)이 선택되어 상기 내부 컬럼 신호(DT_CAN<0:5>)는 하이(High) 값을 유지하고 있으며, 상기 제1 및 제2 선택 제어신호(ACTSUMP00, ACTSUMP05)가 비활성화되는 구간에 상기 제2 라이징 로우 어드레스(DT_RAN2_M<0:5>) 및 상기 제2 폴링 로우 어드레스(DT_RANF2_M<0:5>)를 수신하더라도 상기 펄스 신호(ICLK5COMDP) 및 상기 펄스 바 신호(ICLK5BCOMDP)가 비활성화되는 구간이므로 그로 인해 출력되지 않는다.
정리하면, 상기 반도체 메모리는 상기 액티브 커맨드(ACTCMD)에 대한 테스트 동작을 수행하는 경우, 상기 액티브 커맨드(ACTCMD)에 대응하는 로우 신호를 1tCK에 상기 제1 로우 신호(RA1<0:5>) 및 상기 제2 로우 신호(RA2<0:5>)를 동시에 수신하여 내부 동작을 통해 2tCK를 갖는 내부 로우 신호(DT_RAN<0:5>)로 출력하는 것이 가능하다.
이러한 동작을 위해서 본 발명의 반도체 메모리는 다음과 같은 방법으로 동작할 수 있다.
상기 반도체 메모리는 액티브 커맨드(ACTCMD) 정보를 로우 어드레스 핀 및 컬럼 어드레스 핀으로부터 동시에 수신하는 단계, 상기 컬럼 어드레스 핀으로 입력된 상기 액티브 커맨드(ACTCMD) 정보를 쉬프팅하는 단계, 상기 로우 어드레스 핀으로부터 입력된 상기 액티브 커맨드(ACTCMD) 정보 및 상기 컬럼 어드레스 피으로부터 입력되어 쉬프팅 된 상기 액티브 커맨드(ACTCMD) 정보를 내부 로우 어드레스 핀으로 순차 출력하여 상기 액티브 커맨드(ACTCMD) 정보에 대응하는 내부 로우 신호(DT_RAN<0:5>)를 생성하는 단계, 및 생성된 상기 액티브 커맨드(ACTCMD) 정보에 대응하는 상기 내부 로우 신호(DT_RAN<0:5>)에 응답하여 액티브 테스트를 수행하는 단계를 포함하여 동작하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 로우 입력부 120 : 컬럼 입력부
130 : 신호 제어부 140 : 선택부
150 : 메모리 코어부

Claims (15)

  1. 액티브 커맨드의 테스트 동작시 상기 액티브 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 제1 로우 신호를 수신하기 위한 로우 입력부;
    상기 액티브 커맨드의 테스트 동작시 상기 액티브 커맨드에 대응하는 로우 어드레스를 포함하는 제2 로우 신호를 수신하기 위한 컬럼 입력부; 및
    상기 로우 입력부 및 상기 컬럼 입력부로부터 출력된 상기 제1 로우 신호 및 상기 제2 로우 신호를 변환하여 상기 액티브 커맨드 동작을 위한 내부 로우 신호로 변환하기 위한 신호 제어부
    를 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 신호 제어부는,
    상기 액티브 커맨드를 클럭 신호에 따라 소정 시간 지연하여 순차적으로 출력되는 다수의 액티브 지연 신호를 생성하기 위한 제1 지연부;
    상기 다수의 액티브 지연 신호를 논리 조합하여 순차적으로 활성화되는 다수의 선택 제어신호를 생성하기 위한 액티브 커맨드 제어부;
    상기 제2 로우 신호를 소정 시간 지연하여 출력하기 위한 제2 지연부;
    상기 다수의 선택 제어신호에 응답하여 상기 제1 로우 신호 또는 상기 제2 지연부를 통해 소정시간 지연된 상기 제2 로우 신호를 선택적으로 출력하기 위한 로우 출력부; 및
    상기 다수의 선택 제어신호에 응답하여 상기 제2 로우 신호 또는 전원 전압을 선택적으로 출력하기 위한 컬럼 출력부
    를 포함하는 반도체 메모리.
  3. 제1항에 있어서,
    상기 로우 입력부는 로우 어드레스 핀으로부터 상기 제1 로우 신호를 입력받는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서,
    상기 컬럼 입력부는 컬럼 어드레스 핀으로부터 상기 제2 로우 신호를 입력받는 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서,
    상기 신호 제어부는,
    테스트 모드 신호에 응답하여 상기 클럭 신호를 소정 시간 딜레이하여 다수의 지연 클럭 신호를 생성하기 위한 클럭 제어부
    를 더 포함하는 반도체 메모리.
  6. 제2항에 있어서,
    상기 신호 제어부는,
    상기 제1 및 제2 로우 신호에 응답하여 상기 액티브 커맨드를 생성하기 위한 커맨드 디코딩부
    를 더 포함하는 반도체 메모리.
  7. 제1항에 있어서,
    상기 로우 입력부는,
    상기 액티브 커맨드를 제외한 로우 커맨드의 테스트 동작시, 상기 액티브 커맨드를 제외한 로우 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 로우 신호를 수신하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서,
    상기 컬럼 입력부는,
    컬럼 커맨드의 테스트 동작시, 상기 컬럼 커맨드에 대응하는 컬럼 커맨드 및 컬럼 어드레스를 포함하는 컬럼 신호를 수신하는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서,
    상기 로우 입력부는,
    노말 동작시 상기 액티브 커맨드를 포함하는 로우 커맨드 및 로우 어드레스를 포함하는 로우 신호를 입력받는 것을 특징으로 하는 반도체 메모리.
  10. 제9항에 있어서,
    상기 테스트 동작 또는 노말 동작을 선택적으로 수행하도록 제어하기 위한 선택부를 더 포함하는 반도체 메모리.
  11. 커맨드 및 어드레스에 응답하여 동작을 수행하는 메모리 코어부; 및
    테스트 동작시, 로우 어드레스 입력핀으로부터 액티브 신호의 일부를 입력받고, 컬럼 어드레스 입력핀으로부터 상기 액티브 신호의 나머지를 입력받아 액티브 테스트를 위한 내부 액티브 신호로 변환하여 상기 메모리 코어부로 전달하기 위한 신호 제어부
    를 포함하되,
    상기 액티브 신호는,
    상기 액티브 신호에 대응하는 액티브 커맨드 및 액티브 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서,
    상기 신호 제어부는,
    상기 액티브 커맨드를 클럭 신호에 따라 소정 시간 지연하여 순차적으로 출력되는 다수의 액티브 지연 신호를 생성하기 위한 제1 지연부;
    상기 다수의 액티브 지연 신호를 논리 조합하여 순차적으로 활성화되는 다수의 선택 제어신호를 생성하기 위한 액티브 커맨드 제어부;
    상기 컬럼 어드레스 핀으로부터 입력받은 상기 액티브 신호를 소정 시간 지연하여 출력하기 위한 제2 지연부;
    상기 다수의 선택 제어신호에 응답하여 상기 로우 어드레스 핀으로부터 입력받은 상기 액티브 신호의 일부 또는 상기 제2 지연부를 통해 소정시간 지연된 상기 액티브 신호의 나머지를 선택적으로 출력하기 위한 로우 출력부; 및
    상기 다수의 선택 제어신호에 응답하여 상기 컬럼 어드레스 핀으로부터 입력받은 상기 액티브 신호 또는 전원 전압을 선택적으로 출력하기 위한 컬럼 출력부
    를 포함하는 반도체 메모리.
  13. 제12항에 있어서,
    상기 신호 제어부는,
    상기 로우 어드레스 핀 및 상기 컬럼 어드레스 핀으로부터 입력받은 상기 액티브 신호에 응답하여 상기 액티브 커맨드를 생성하기 위한 커맨드 디코딩부
    를 더 포함하는 반도체 메모리.
  14. 액티브 커맨드 정보를 로우 어드레스 핀 및 컬럼 어드레스 핀으로부터 동시에 수신하는 단계;
    상기 컬럼 어드레스 핀으로 입력된 상기 액티브 커맨드 정보를 쉬프팅하는 단계;
    상기 로우 어드레스 핀으로부터 입력된 상기 액티브 커맨드 정보 및 상기 컬럼 어드레스 핀으로부터 입력되어 쉬프팅 된 상기 액티브 커맨드 정보를 내부 로우 어드레스 핀으로 순차 출력하여 상기 액티브 커맨드 정보에 대응하는 내부 로우 신호를 생성하는 단계; 및
    생성된 상기 액티브 커맨드 정보에 대응하는 상기 내부 로우 신호에 응답하여 액티브 테스트를 수행하는 단계
    를 포함하는 반도체 메모리의 테스트 방법.
  15. 제14항에 있어서,
    상기 액티브 커맨드 정보는,
    상기 액티브 커맨드에 대응하는 로우 커맨드 및 로우 어드레스를 포함하는 제1 로우 신호; 및
    상기 액티브 커맨드에 대응하는 상기 로우 어드레스를 포함하는 제2 로우 신호
    를 포함하는 반도체 메모리의 테스트 방법.
KR1020140082518A 2014-07-02 2014-07-02 반도체 메모리 및 그의 테스트 방법 KR20160004091A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140082518A KR20160004091A (ko) 2014-07-02 2014-07-02 반도체 메모리 및 그의 테스트 방법
US14/526,255 US9355695B2 (en) 2014-07-02 2014-10-28 Semiconductor memory device and method of testing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140082518A KR20160004091A (ko) 2014-07-02 2014-07-02 반도체 메모리 및 그의 테스트 방법

Publications (1)

Publication Number Publication Date
KR20160004091A true KR20160004091A (ko) 2016-01-12

Family

ID=55017449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140082518A KR20160004091A (ko) 2014-07-02 2014-07-02 반도체 메모리 및 그의 테스트 방법

Country Status (2)

Country Link
US (1) US9355695B2 (ko)
KR (1) KR20160004091A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190001829U (ko) 2018-01-10 2019-07-18 류호현 스마트폰 일체형 충전케이블

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102557107B1 (ko) * 2016-04-12 2023-07-19 삼성전자주식회사 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치
US9959935B2 (en) * 2016-04-12 2018-05-01 Samsung Electronics Co., Ltd. Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
US10622023B2 (en) * 2016-07-01 2020-04-14 Snap Inc. Processing and formatting video for interactive presentation
US10623662B2 (en) 2016-07-01 2020-04-14 Snap Inc. Processing and formatting video for interactive presentation
US10475483B2 (en) 2017-05-16 2019-11-12 Snap Inc. Method and system for recording and playing video using orientation of device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357471A (en) * 1992-03-20 1994-10-18 National Semiconductor Corporation Fault locator architecture and method for memories
KR100381957B1 (ko) 2001-01-04 2003-04-26 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 데이터 입/출력제어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190001829U (ko) 2018-01-10 2019-07-18 류호현 스마트폰 일체형 충전케이블

Also Published As

Publication number Publication date
US9355695B2 (en) 2016-05-31
US20160005445A1 (en) 2016-01-07

Similar Documents

Publication Publication Date Title
US10354704B2 (en) Semiconductor memory device and memory system
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
JP4948952B2 (ja) 直列入／出力インターフェスを有するマルチポートメモリ素子
US9281035B2 (en) Semiconductor integrated circuit capable of controlling read command
KR20160004091A (ko) 반도체 메모리 및 그의 테스트 방법
US9190127B2 (en) Burst length control circuit
US7958382B2 (en) Latency signal generator and method thereof
US10699759B2 (en) Semiconductor devices
US8581758B2 (en) Semiconductor device, method for controlling the same, and data processing system including semiconductor device
JP2009211797A (ja) 半導体素子
US9275700B2 (en) Semiconductor device
KR20120053240A (ko) 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법
US8295100B2 (en) Pipe latch circuit and method for operating the same
US9013935B2 (en) Data input circuits
EP0921528B1 (en) A memory device using direct access mode test and a method of testing the same
US9542983B1 (en) Semiconductor devices and semiconductor systems including the same
US10599338B2 (en) Data control circuit, and semiconductor memory apparatus and semiconductor system including the same
JP2013073664A (ja) 半導体装置
KR20190075202A (ko) 테스트 제어 회로, 이를 이용하는 반도체 메모리 장치 및 반도체 시스템
US20130051168A1 (en) Method and apparatus for sending test mode signals
KR20140068648A (ko) 반도체 메모리 장치
KR20130046105A (ko) 반도체 메모리 장치 및 그 동작 방법
US7705651B2 (en) Delay circuit of semiconductor memory apparatus
US6643217B2 (en) Semiconductor memory device permitting early detection of defective test data
US7376041B2 (en) Semiconductor memory device and data read and write method of the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid