KR20000003951A - 에스오아이 소자의 소자분리 방법 - Google Patents

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Abstract

본 발명은 상충되는 두가지 요구 조건, 즉 필드산화막의 두께 확보와 웰저항의 감소를 모두 만족할 수 있도록 하는 SOI 소자의 소자분리 방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 반도체소자 제조방법은, 반도체소자 제조방법에 있어서, 제1반도체층과, 상기 제1반도체층 상에 매몰절연층을 개재하여 형성된 제2반도체층을 포함하는 SOI 기판을 준비하는 단계; 상대적으로 큰 면적을 갖는 필드영역 이외의 제1지역의 상기 제1반도체층을 선택적으로 식각하여 상기 제1지역에서의 제1반도체층 두께가 상기 큰 면적을 갖는 필드영역인 제2지역에서의 상기 제1반도체층 두께에 비해 얇은 두께를 가지도록 하는 단계; 및 소자분리 공정을 진행하여 상기 제1지역에 작은 사이즈의 필드산화막을 형성하고, 동시에 상기 제2지역에 큰 사이즈의 필드산화막을 형성하는 단계를 포함하여 이루어진다.

Description

에스오아이 소자의 소자분리 방법
본 발명은 SOI(Silicon On Insulator) 기판을 사용한 반도체소자(이하 "SOI 소자"라 한다)에 관한 것으로, 특히 BC(Body-Contacted)-SOI 소자의 소자분리구조 및 그 제조방법에 관한 것이다.
SOI 소자는 차세대의 저전력/고속 소자로서 많은 주목을 받고 있는데, 특히 최근에는 필드산화막 밑에 실리콘막을 남키므로써, SOI 소자에서 발생하는 플로팅바디이펙트(Floating Body Effect)의 문제를 해결한 BC-SOI(Body-Contated SOI)구조가 많이 연구되고 있다.
도1은 종래기술에 따른 BC-SOI 소자의 구조를 나타낸 단면도이다. 도1을 참조하면, 종래의 BC-SOI 소자는, 지지 기판 역할을 하는 제1실리콘층(101), 매몰산화층(102), 및 활성영역(즉, 트랜지스터의 Body)을 제공하는 제2실리콘층(103)으로 이루어진 SOI 기판에 필드산화막(104a, 104b)과 트랜지스터(106)가 형성되어 있다. 필드산화막(104a, 104b)은 트랜지스터(106)의 바디(Body)가 플로팅되므로써 발생되는 플로팅바디이펙트를 방지하기 위해 제2실리콘층(103) 내에서 매몰산화층(102)과 떨어져 있다. 트랜지스터(106)는 게이트산화막, 게이트전극 및 소스/드레인에 의해 형성되며, 소스/드레인은 LDD(lightly doped drain) 구조의 소스/드레인으로 형성될 수도 있다.
제2실리콘층(103)에 형성되는 트랜지스터들의 채널 전위를 제어하기 위하여 웰(well) 픽업(pick-up)을 위한 확산영역(105)이 제2실리콘층의 소정부위에 형성되어 있다. 참고적으로, 도면에서 나타난 제2실리콘층(103)에는 웰이 도시되어 있지 않으나, 통상 반도체소자는 CMOS 회로이므로 N-채널 트랜지스터와 P-채널트랜지스터의 바디(Body)는 각각 P웰 또는 N웰이 될 것이며, 이때의 웰 픽업을 위한 확산영역은 그 웰과 동일한 도전형의 불순물이 도핑된 영역이다.
이러한 도1에 도시된 종래의 BC-SOI 소자의 구조는 그 두께가 얇은 제2실리콘층(103)을 사용할 수 있으므로, 접합 커패시턴스(Junction Capacitance) 값이 작아 고속 소자에 적합한 특성을 갖는 등, SOI 소자로서의 이점을 가지면서도 플로팅바디이펙트의 문제가 없으며, 일반 단일 실리콘기판을 사용한 설계, 공정 등을 그대로 이용하여 소자를 제작할 수 있다는 장점을 가지고 있다.
그러나, 종래의 BC-SOI 소자도 몇가지 문제점을 갖고 있는데, 그 중 하나가 웰 저항의 문제이다. 즉, 양호한 소자분리(Isolation ) 특성을 얻기 위해서는 충분한 두께의 필드산화막 확보가 필요한데, 충분한 두께의 필드산화막을 확보하기 위해서 필드산화막의 두께를 두껍게 할 경우 필드산화막 밑에 남는 제2실리콘층의 두께가 얇아져 웰 저항이 커지는 문제가 있다. 필드산화막 밑에 남은 제2실리층의 양이 작아 웰 저항이 커지는 경우, 트랜지스터의 바디 바이어스(Body Bias)가 잘 잡히지 않아, 심한 경우 플로팅바디이펙트가 나타날 수도 있다. 한편, 웰 저항을 작게하기 위해서는 필드산화막의 두께를 감소시켜 필드산화막 밑에 남아있는 제2실리콘층의 두께를 증가시켜야 하는데, 이를 위해 필드산화막의 두께를 감소시키면 필드산화막 펀치쓰루(Punch through) 문제가 발생된다.
더욱이, 도1에 도시된 종래의 소자분리 구조는 필드지역이 적은 영역에서의 필드산화막(104a)와 필드지역이 큰 영역에서의 필드산화막(104b)이 각기 매몰산화층(102)과 떨어진 거리가 동일(LA= LB)하기 때문에, 즉, 각 필드산화막(104a, 104b)과 메몰산화층(102) 사이에 형성된 제2실리콘층(103)의 두께가 실질적으로 동일하게 형성되어 있기 때문에, 상충관계를 갖는 필드산화막 두께 확보와 웰저항 감소를 모두 만족할 수가 없었다.
왜냐하면, 작은 사이즈의 필드산화막(104a)이 형성된 영역의 소자에서는 웰저항보다 펀치쓰루 문제가 더 심각한데 반하여, 큰 사이즈의 필드산화막(104b)이 형성된 영역의 소자에서는 펀치쓰루는 그리 문제되지 않으나(필드지역이 크므로) 웰저항이 매우 심각한 문제로 대두되기 때문이다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 상충되는 두가지 요구 조건, 즉 필드산화막의 두께 확보와 웰저항의 감소를 모두 만족할 수 있도록 하는 SOI 소자의 소자분리 방법을 제공하는데 목적이 있다.
도1은 종래기술에 따른 BC-SOI 소자의 구조를 나타낸 단면도.
도2a 내지 도2d는 본 발명에 따른 SOI 소자의 소자분리 방법을 나타내는 공정 단면도.
도3a 내지 도3d는 포토리소그라피 공정시의 미스얼라인을 감안한 본 발명의 다른 실시예를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
201 : 제1실리콘층 202 : 매몰산화층
203 : 제2실리콘층 207a : 작은 사이즈의 필드산화막
207b : 큰 사이즈의 필드산화막
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 반도체소자 제조방법에 있어서, 제1반도체층과, 상기 제1반도체층 상에 매몰절연층을 개재하여 형성된 제2반도체층을 포함하는 SOI 기판을 준비하는 단계; 상대적으로 큰 면적을 갖는 필드영역 이외의 제1지역의 상기 제1반도체층을 선택적으로 식각하여 상기 제1지역에서의 제1반도체층 두께가 상기 큰 면적을 갖는 필드영역인 제2지역에서의 상기 제1반도체층 두께에 비해 얇은 두께를 가지도록 하는 단계; 및 소자분리 공정을 진행하여 상기 제1지역에 작은 사이즈의 필드산화막을 형성하고, 동시에 상기 제2지역에 큰 사이즈의 필드산화막을 형성하는 단계를 포함하여 이루어진다.
본 발명의 반도체소자 제조방법에서, 상기 소자분리 공정을 통상의 LOCOS 공정 또는 통상의 트렌치 소자분리 공정으로 진행할 수 있다.
또한, 본 발명의 반도체소자 제조방법에서, 상기 제1지역의 상기 제1반도체층을 선택적으로 식각하는 단계는, 상기 제1지역에 식각마스크패턴을 형성하고 상기 제2지역의 상기 제1반도체층을 식각하여 이루어지되, 포토리소그라피 공정시의 미스얼라인을 감안하여 상기 식각마스크패턴은 상기 필드산화막 보다 적은 크기로 디자인하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명에 따른 SOI 소자의 소자분리 방법을 나타내는 공정 단면도이다.
먼저, 도2a와 같이 제1실리콘층(201), 매몰산화층(202) 및 제2실리콘층(203)으로 이루어진 SOI 기판에서, 제2실리콘층(203) 상에 큰 사이즈의 필드산화막이 형성될 지역을 덮는 포토레지스트패턴(204)을 형성하고 노출된 제2실리콘층(203)을 일부두께 식각한다. 여기서 포토레지스트패턴(204)은 제2실리콘층(203)을 식각하기 위한 식각마스크패턴으로서 포토레지스트 이외에 다른 박막을 사용하는 공지된 기존의 방법은 모두 적용될 수 있다
이어서, 도2b는 포토레지스트패턴(204)을 제거한 상태로서, 제2실리콘층(203)은 큰 사이즈의 필드산화막이 형성될 지역이 다른 지역보다 두꺼운 두께를 갖게 된다.
이어서, 도2c와 같이 통상의 LOCOS(Local oxidation of silicon) 소자분리 공정을 진행하여, 작은 사이즈 및 큰 사이즈를 갖는 필드산화막(207a, 207b)을 동시에 형성하는데, 이때 동일한 조건에서 산화가 이루어지므로, 상대적으로 두꺼운 제2실리콘층(103)은 산화되지 않고 잔류하는 두께가 상대적으로 얇았던 지역보다 크게 된다.
그리고, 도3d는 도3b의 상태에서, 통상의 트렌치(Trench) 소자분리 공정을 진행하여 작은 사이즈 및 큰 사이즈를 갖는 필드산화막(207a, 207b)을 동시에 형성한 상태로서, 트렌치 소자분리 공정중 트렌치 형성을 위한 제2실리콘층(203)의 식각시 제2실리콘층(203)은 각 필드 지역에서 동일한 두께로 식각되기 때문에, 큰 사이즈를 갖는 필드산화막(207b) 하부에 형성되는 제2실리콘층(203)은 상대적으로 두꺼운 두께를 갖는다.
한편, 도3a 내지 도3d는 포토리소그라피 공정시의 미스얼라인을 감안한 본 발명의 다른 실시예를 설명하기 위한 도면으로서, 도3a에 도시된 바와 같이, 포토레지스트패턴(204)이 형성되는 영역과 큰 사이즈의 필드산화막(207b)이 형성되는 영역은 동일하지만, 포토리소그라피 공정시 미스얼라인(Mis-align)이 발생될 경우 미스얼라인이 발생된 지역에서 제2실리콘층(203)의 활성영역은 단차를 가질수 있다. 이에 의해 접합이나 콘택형성시 문제를 발생시킬 소지가 있다. 따라서, 본 발명에서는 도3b에 도시된 바와 같이 포토레지스트패턴(204)을 필드산화막(207b) 패턴보다 적게 형성하여, 도3c와 같이 미스얼라인이 발생하더라도, 필드산화(207b)이 포토레지스트패턴(204)이 형성된 지역을 덮도록 하므로써, 도3d와 같이, 단차없는 활성영역을 얻을 수 있다.
결국, 본 발명의 제조방법에 의해 형성된 소자분리구조는, 도2c 또는 도2d에 도시된 바와 같이, 제1실리콘층(201), 매몰산화층(202) 및 제2실리콘층(203)으로 이루어진 SOI 기판에 작은 사이즈를 갖는 필드산화막(207a)과 큰 사이즈를 갖는 필드산화막(207b)가 형성되어 있는바, 작은 사이즈를 갖는 필드산화막(207a)는 매몰산화층(202)와 거리 LA를 두고 이격되어 있으며, 큰 사이즈를 갖는 필드산화막(207b)는 매몰산화층(202)와 LA보다 큰 거리 LB를 두고 이격되어 있다.
따라서, 작은 사이즈의 필드산화막(207a)이 형성된 영역의 소자에서는 펀치쓰루를 억제할수 있고, 큰 사이즈의 필드산화막(207b)이 형성된 영역의 소자에서는 웰저항을 개선할 수 있다. 즉, 작은 사이즈의 필드산화막(207a)이 형성된 영역의 소자에서는 웰저항보다 펀치쓰루 문제가 더 심각한데, 작은 사이즈의 필드산화막(207a)과 매몰산화층(202) 사이에 형성된 제2실리콘층(203)의 두께는 상대적으로 적기 때문에 펀치쓰루 문제를 최대한 억제할 수 있고, 큰 사이즈의 필드산화막(207b)이 형성된 영역의 소자에서는 펀치쓰루는 그리 문제되지 않으나 웰저항이 매우 심각한 문제로 대두되는데, 큰 사이즈의 필드산화막(207b)과 매몰산화층(202) 사이에 형성된 제2실리콘층(203)의 두께가 상대적으로 크기 때문에 웰저항이 작아지게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 BC-SOI 소자에서 작은 사이즈의 필드산화막 및 큰 사이즈의 필드산화막에서 각기 현저한 문제를 일으키는 펀치쓰루 및 웰저항 증가 문제를 동시에 개선할 수 있어, 고집적 BC-SOI 소자의 특성을 향상시키는 효과가 있다.

Claims (4)

  1. 반도체소자 제조방법에 있어서,
    제1반도체층과, 상기 제1반도체층 상에 매몰절연층을 개재하여 형성된 제2반도체층을 포함하는 SOI 기판을 준비하는 단계;
    상대적으로 큰 면적을 갖는 필드영역 이외의 제1지역의 상기 제1반도체층을 선택적으로 식각하여 상기 제1지역에서의 제1반도체층 두께가 상기 큰 면적을 갖는 필드영역인 제2지역에서의 상기 제1반도체층 두께에 비해 얇은 두께를 가지도록 하는 단계; 및
    소자분리 공정을 진행하여 상기 제1지역에 작은 사이즈의 필드산화막을 형성하고, 동시에 상기 제2지역에 큰 사이즈의 필드산화막을 형성하는 단계
    를 포함하여 이루어진 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 소자분리 공정을 LOCOS 공정으로 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제2항에 있어서,
    상기 소자분리 공정을 트렌치 소자분리 공정으로 진행하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항 내지 제3항중 어느한 항에 있어서,
    제1지역의 상기 제1반도체층을 선택적으로 식각하는 단계는,
    상기 제1지역에 식각마스크패턴을 형성하고 상기 제2지역의 상기 제1반도체층을 식각하여 이루어지되,
    포토리소그라피 공정시의 미스얼라인을 감안하여 상기 식각마스크패턴은 상기 필드산화막 보다 적은 크기로 디자인하는 것을 특징으로 하는 반도체소자 제조방법.
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